KR100208044B1 - 금속배선기판 및 그의 제조방법 - Google Patents

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히로히사 다나카
토시마사 하마다
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쓰지 하루오
샤프 가부시끼가이샤
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Abstract

금속배선기판에서, 제1금속층은 콘택트홀의 하부에서 노출된 제1금속층의 미양극산화부에서 제2금속층에 접속된다. 제1금속층의 표면은 미양극산화부를 제외하고 양극산화된다. 레지스트가 제1금속층의 표면에 완전히 배치되도록 패터닝되고, 제1금속층이 양극산화되며, 레지스트가 제1금속층에서 제거된다. 이 방식으로, 미양극산화부와 양극산화부가 형성된다. 이 방법은 양극산화부를 에칭하여 미양극산화부를 형성하는 방법보다 더 용이하게 층들 사이에서 양호한 절연특성을 갖는 금속배선기판을 제조할 수 있게한다.

Description

금속배선기판 및 그의 제조방법
제1(a)도 및 1(b)도는 본 발명의 일 실시예의 금속배선기판을 나타낸 도면으로서,
제1(a)도는 평면도이고,
제1(b)도는 제1(a)도의 A-A선을 따라 취해진 단면도.
제2(a)도 및 2(b)도는 금속배선기판의 제조방법을 나타낸 도면으로서,
제2(a)도는 평면도이고,
제2(b)도는 제2(a)도의 B-B선을 따라 취해진 단면도.
제3(a)도 및 3(b)도는 금속배선기판의 제조방법을 나타내는데,
제3(a)도는 평면도이고,
제3(b)도는 제3(a)도의 C-C선을 따라 취해진 단면도.
제4(a)도 및 4(b)도는 금속배선기판의 제조방법을 나타내는데,
제4(a)도는 평면도이고,
제4(b)도는 제4(a)도의 D-D선을 따라 취해진 단면도.
제5(a)도 및 5(b)도는 금속배선기판의 제조방법을 나타내는데,
제5(a)도는 평면도이고,
제5(b)도는 제5(a)도의 E-E선을 따라 취해진 단면도.
제6(a)도 및 6(b)도는 금속배선기판의 제조방법을 나타내는데,
제6(a)도는 평면도이고,
제6(b)도는 제6(a)도의 F-F선을 따라 취해진 단면도.
제7(a)도 및 7(b)도는 금속배선기판의 제조방법을 나타내는데,
제7(a)도는 평면도이고,
제7(b)도는 제7(a)도의 G-G선을 따라 취해진 단면도.
제8도는 본 발명의 다른 실시예의 반도체장치를 나타낸 평면도.
제9도는 제8도의 반도체 장치의 H-H선을 따라 취해진 단면도.
제10도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 단면도.
제11도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 단면도.
제12도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 단면도.
제13도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 단면도.
제14도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 단면도.
제15도는 제8도의 반도체장치의 제조방법을 나타낸, 완전히 제조된 반도체 장치의 단면도.
제16도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 평면도.
제17도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 평면도.
제18도는 제8도의 반도체장치의 제조방법을 나타낸, 반도체장치의 제조도중의 평면도.
제19도는 제8도의 반도체장치의 제조방법을 나타낸, 완전히 제조된 반도체장치의 평면도.
제20도는 제8도에 도시된 반도체장치의 등가회로를 나타낸 블록도.
제21도는 종래의 반도체 장치의 평면도.
제22도는 제21도의 반도체장치의 I-I선을 따라 취해진 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 유리기판 2,3 : 금속층
4,13,18 : 절연층 5 : 양극산화부
6,17 : 미양극산화부 7,19 : 콘택트홀
8 : 레지스트 12 : 채널층
14 : 게이트배선 15 : 게이트전극
16 : 금속산화층 20 : 소스 드레인 전극배선
본 발명은, 예컨대 액정을 구동하기 위한 TFT 기판으로서 사용될 수 있는 절연기판상에 금속배선을 제공함으로써 얻어지는 금속배선기판 및 그의 제조방법에 관한 것이다.
종래, 저소비전력의 박형액정표시장치에는 액정의 구동소자로서 박막트랜지스터(TFT)를 사용하는 액티브 매트릭스 구동법이 적용되었다. 액티브 매트릭스구동방식을 적용하는 액정표시장치는 TFT의 응답속도가 빠르고, 고콘트라스트가 얻어지며, 고품질로 해상도가 높은 영상을 표시할 수 있는 특성을 갖는다. 따라서, 상기 액정표시장치는 주로 퍼스널 컴퓨터 등의 표시부, 휴대용 TV 등에 사용되며, 최근 시장규모가 급속도로 신장되고 있다.
상기 TFT에는, 채널부분의 반도체에 폴리실리콘(p-Si)을 사용하는 p-Si TFT 및 채널부분의 반도체에 아모르퍼스실리콘(a-Si)을 사용하는 a-Si TFT가 있다. 그중 p-Si TFT는 a-Si TFT에 비해 저소비전력으로 고속응답할 수 있어, 미래의 멀티미디어에 부응하는 액정표시장치의 구동소자로서 촉망받고 있다.
또한, 상기 p-Si TFT는 소정의 전계전압이 인가되는 경우에 실리콘의 캐리어의 이동도가 크게 되어, 게이트 드라이버 및 소스 드라이버를 액정의 화소내의 TFT소자와 함께 배열시키는 구조, 즉 드라이버 모노리틱 구조의 액정구동용 드라이버회로를 제조할 수 있다.
상기 드라이버 모노리틱 구조의 액정구동용 드라이버 회로는 제21도 및 제22도에 도시된 바와같이, 유리기판(101)상에 채널층(102), 제1절연층(103), 게이트배선(104), 게이트전극(105), Si층(106), 제2절연층(107), 및 소스드레인 전극배선(108)이 제공되도록 구성되어 있다.
또한, 상기 구성의 액정구동용 드라이버회로는 다음과 같이 제조된다.
우선, 유리기판(101)상에 CVD법에 의해 Si막을 피착형성하고, 그 Si막을 패터닝하여 채널층(102)을 형성한다. 다음, 그 채널층(102)의 Si막을 열에 의한 고상성장법 또는 액시머 레이저의 조사에 의해 다결정 Si막으로 변경한후, 유리기판(101)상에 SiO2를 스퍼터링법에 의해 피착형성하여, 제1절연층(103)으로 한다.
다음, 상기 제1절연층(103)상에, Al, Ti 등의 금속막을 피착하고, 그 금속막을 패터닝하여, 게이트배선(104)과 게이트전극(105)을 형성한다. 상기 게이트전극(105)을 마스크로 하여, 기판표면에 인 또는 보론 등의 불순물 이온을 고농도로 도핑하여 상기 채널층(102)에 n+또는 p+Si층(106)을 형성한다.
다음에, 기판전면에, 스퍼터링법에 의해 제2절연층(107)으로서 SiNx를 피착형성한 후, 제1절연층(103) 및 제2절연층(107)의 일부를 에칭하여 콘택트홀(109)을 형성하고, 게이트배선(104)의 일부 및 Si층(106)의 일부를 노출시킨다.
또한, 게이트 배선(104)의 일부 및 Si층(106)의 일부가 노출된 기판상에 Al, Ti 등의 금속을 피착형성하고 패터닝하여, 소스 드레인 전극배선(108)을 형성한다. 이때, 소스 드레인 전극배선(108)은 콘택트홀(109)을 통해 노출된 게이트 배선(104) 및 Si층(106)에 접속되도록 형성된다. 이와같은 방식으로, 액정구동용 드라이버 회로가 형성된다.
이와같이 형성된 액정구동용 드라이버회로에 의하면, 게이트 드라이버 및 소스 드라이버를 액정의 화소내의 TFT와 함께 형성한 구조, 즉 드라이버 모노리틱 구조로 됨으로써, 드라이버용 IC칩의 개수 및 실장공정의 감소를 도모할 수 있어서, 액정표시장치의 제조 비용을 절감할 수 있다.
상기 액정구동용 드라이버회로의 게이트 배선(104) 및 게이트 전극(105)에 사용되는 재료로는, 비교적 저저항의 Ta, Cr, Al 또는 n+Si 등이 사용되고 있다. 최근에는, 대화면화로 인한 신호의 지연 등의 문제를 해결하기 위해, 게이트 배선(104) 및 게이트 전극(105)에 특히 저저항으로 된 Al이 사용된다.
일반적으로, Al은 열을 가함에 의해, 힐럭(hillock)이라 칭하는 단차(段差)가 발생한다. 그 힐럭은 절연막의 절연파괴를 발생시켜 누설전류 등의 발생원인으로 되기 때문에, 그의 발생을 억제할 필요가 있다. 이를 위해, Al표면의 힐럭 발생을 억제하기 위해 Al에 혼합하는 물질의 퍼센트를 높이면, 전기저항값도 동시에 높게 되어, 신호의 지연 등의 문제가 발생한다.
또한, Al은 내약품성이 낮기 때문에, Al로 상기한 바와같이 게이트 배선(104) 및 게이트 전극(105)을 형성하는 경우에는, 게이트 배선(104) 및 게이트 전극(105)의 보호도 필요로 하게된다.
따라서, 일본국 특허 공개공보 92-360580호의 전계효과형 트랜지스터 및 그의 제조방법에서는 Al로 된 전극의 표면을 양극산화함으로써 그 표면을 Al2O3막으로 피복하여, Al을 보호하는 방법이 개시되어 있다.
일반적으로, 액정구동용 드라이버회로에서는, 1개의 TFT의 소스 드레인 전극배선(108)에서 출력된 신호를 다른 TFT의 게이트 배선(104)에 입력한다. 또한, 어떤 신호배선에서 다른 배선을 넘어 TFT의 게이트 배선(104) 또는 소스 드레인 전극배선(108)에 접속될 필요가 있다. 이 때문에, 게이트 배선(104) 및 게이트 전극(105)에 Al을 사용하여 Al을 양극산화함으로써 Al을 보호하는 경우, 상기와 같이 각각의 전극을 접속시키기 위해서는, 게이트 배선(104) 및 게이트 전극(105)에 피막된 Al2O3를 에칭할 필요가 있다.
또한, Al2O3막은 내약품성이 높기 때문에, 웨트 에칭법에서는 필연적으로 Al2O3막의 선택비가 Al막보다 작게되어, Al의 오버에칭에 의한 콘택트 불량이 발생한다. 한편, 드라이 에칭에서는, Al2O3막을 에칭하는 가스(예컨대, BCl3및 Cl2의 혼합가스)가 Al의 에칭가스로 되기 때문에, Al2O3대 Al의 선택비가 작게 되어 Al의 오버에칭에 의한 콘택트 불량이 발생한다. 또한, 드라이 에칭의 경우, Al2O3막의 에칭율이 낮고, 에칭처리에 필요한 시간이 길어지는 문제가 있다.
따라서, Al2O3막의 에칭의 어려움 때문에, 게이트 배선(104) 및 게이트 전극(105)에 Al을 사용하는 것이 어렵게 된다.
본 발명의 목적은 보다 간단한 제조방법에 의해 금속배선에 양극산화막의 선택적인 형성을 가능하게 하는 것이다.
상기 목적을 달성하기 위해, 금속배선기판을 제조하는 방법은 절연기판상에 제1금속층을 형성하는 제1공정, 상기 제1금속층의 표면에 완전히 배치되도록 레지스트를 패터닝하는 제2공정, 레지스트가 패터닝된 상기 제1금속층을 양극산화하는 제3공정, 양극산화된 제1금속층에서 레지스트를 제거하는 제4공정, 및 상기 제1금속층의 미양극산화부와 접촉하도록 제2금속층을 형성하는 제5공정으로 구성되는 것을 특징으로 한다.
상기 제조방법에 의하면, 제1금속층이 레지스트로 마스크된 후에, 제1금속층의 전체표면이 양극산화되어 마스크된 부분이 미양극산화부로 된다. 예컨대, 제1금속층이 Al을 사용하여 형성되는 경우, 레지스트가 양극산화된 제1금속층에서 제거될 때, 미양극산화부는 여전히 Al로 남아있고 마스크안된 부분에는 Al2O3막이 형성된다. 그 결과, 양극산화부를 에칭하는 공정이 필요없이 제1금속층의 표면에 미양극산화부가 선택적으로 형성될 수 있다. 양극산화된 금속은 일반적으로 내약품성이 높고, 소망하는 패턴을 가지도록 금속의 에칭을 행하기가 극히 곤란하므로, 오버에칭을 초래하기 쉽다. 상기 방법에서는 양극산화부의 에칭을 필요로 하지 않기 때문에, 제조방법이 보다 용이하게 된다. 또한, 양극산화부의 에칭의 경우에 발생될 수 있는 오버에칭에 의해 제1금속층과 제2금속층 사이의 접촉불량 등의 결함이 발생됨을 방지할 수 있어, 수율을 향상시킬 수 있다.
또한, 제2공정에서 제1금속층상에 형성된 레지스트는 제1금속층의 표면에 완전히 놓이도록 패터닝된다. 예컨대, 이와 반대로 제1금속층과 절연기판 사이의 단차부분에까지 레지스트가 확산된 경우, 양극산화시에 레지스트와 제1금속층 사이에까지 양극산화가 진행된다. 이와같은 경우, 미양극산화부의 면적이 작아지게 됨으로써, 제1금속층과 제2금속층 사이의 접촉불량의 원인으로 된다. 그러나, 상기 제2공정후의 제3공정에서 양극산화를 행하면, 레지스트와 제1금속층 사이에 양극산화가 진행되지 않고, 따라서 레지스트 패턴에 따라 소망 형상을 갖도록 미양극산화부를 형성하는 것이 가능하게 된다.
이와같이, 상기 제조방법에 의하면, 양극산화부의 에칭을 필요로 하지 않으므로 보다 용이한 공정에 의해 제1금속층상에 소망하는 형상을 가진 미양극산화부를 선택적으로 형성할 수 있다. 그 결과, 제1금속층과 제2금속층의 접촉불량을 방지함과 동시에 미양극산화부이외에서 절연성이 향상된 금속배선기판을 제공할 수 있게 된다. 또한, 제1금속층의 재료로서, 양극산화가능한 금속, 예컨대 Al, Ta, Ti 또는 Cr 등의 금속이나, 그러한 금속을 주성분으로 하는 합금을 이용하여 금속배선기판을 제조할 수 있다. 특히, Al을 이용함으로써 배선의 저저항화를 실현할 수 있다.
또한, 상기 방법에 의하면, 금속층으로서 밀착성이 강한 레지스트를 사용할 필요가 없고 각 제조공정에서 일반적으로 사용되고 있는 레지스트를 사용할 수 있기 때문에, 제조비의 증가를 억제할 수 있는 효과를 제공한다.
본 발명의 다른 목적, 특징, 및 장점은 이하의 기재에 의해 충분히 이해될 수 있을 것이며, 또한, 본 발명의 장점을 첨부도면을 참조한 이하의 설명에서 명백해질 것이다.
[실시예 1]
본 발명의 일실시예에 대해 제1도 내지 제7도를 참조하여 설명하면, 다음과 같다.
이 실시예에서의 금속배선기판은 제1(a)도 및 (b)도에 도시된 바와같이, 절연기판으로서의 유리기판(1), 금속배선을 형성하는 제1금속층(2) 및 제2금속층(3), 및 각 금속층(2,3)을 절연하는 절연층(4)으로 구성되어 있다.
상기 제1금속층(2)은 유리기판(1)상에 형성되며, 유리기판(1)과의 접촉면을 제외한 제1금속층(2)의 표면은 양극산화된 양극산화부(5), 양극산화되지 않은 미양극산화부(6)로 구성된다. 또한, 절연층(4)에는 상기 제1금속층(2)의 미양극산화부(6)를 노출시키는 장방형 구멍으로 된 콘택트 홀(7)이 형성된다.
상기 제2금속층(3)은 절연층(4)에 형성된 콘택트홀(7)을 통해 노출된 제1금속층(2)의 미양극산화부(6)와 접촉하도록 형성된다. 또한, 상기 미양극산화부(6)는, 제1(a)도에 도시된 바와같이, 상기 제1금속층(2)의 표면에서 상기 양극산화부(5)에 의해 외주가 둘러싸이도록 형성된다. 이에따라 제1금속층(2)과 제2금속층(3)을 콘택트 홀(7)에서 확실하게 접촉시킬 수 있고, 접촉부 이외에서는 제1금속층(2)과 제2금속층(3) 사이의 절연특성을 향상시킬 수 있게된다.
이하, 상기 금속배선기판의 제조방법에 대해 설명한다.
우선, 유리기판(1)상의 전면에 스퍼터링법 등에 의해, 예컨대 양극산화 가능한 금속인 Al을 300㎚의 두께로 형성한다. 그후, 유리기판(1)상에 형성된 Al층 전면에, 예컨대 동경 오카 공업주식회사의 제품 OFPR800 등을 사용하는 레지스트막에 의해 패터닝을 실시한 후, 에칭을 행하여 Al으로 된 제1금속층(2)을 형성한다.
다음, 제2(a)도 및 2(b)도에 도시된 바와같이, 제1금속층(2)에 레지스트(8)가 패터닝된다. 상기 레지스트(8)로는, 제조시간의 단축 및 제조비용의 절감을 위해 다른 공정에서 사용된 레지스트, 예컨대 상기 제1금속층(2)을 형성하는 공정에서 사용된 것과 같은 레지스트를 사용함이 바람직하다. 또한, 레지스트(8)는 후술하는 Al의 양극산화시의 보호막으로서 작용하며, 그 레지스트(8)로 피복되어 있는 부분의 금속층은 양극산화되지 않는다. 즉, 레지스트(8)로 피복된 부분은 제1도에 도시된 미양극산화부(6)로 된다.
또한, 제1금속층(2)상에 패터닝된 레지스트(8)는 제1금속층(2)의 표면에 완전히 배치되도록, 바람직하게는 제2(a)도에 도시된 바와같이 레지스트(8)의 외연부가 제1금속층(2)의 외연부보다도 내측에 위치하도록 형성할 필요가 있다. 이에따라, 제1금속층(2)의 양극산화시에, 산화막이 레지스트(8)의 아래로 진행되는 것(이하, 침입(penetration)이라 함)이 방지되어, 레지스트 패턴을 붕괴시키지 않는다. 그 이유는 후술한다.
다음에, 이상과 같이 레지스트(8)에 의해 패터닝된 제1금속층(2)을 이하의 조건하에서 양극산화한다.
레지스트 형성용액은 3% 타르타르산 암모늄 수용액과 에칠렌글리콜을 1 대 9의 비율로 혼합하여 얻어진 용액이다. 형성용액으로서 산성이나 알칼리성의 용액을 이용하는 경우, 절연성이 불량한 다공막이 형성되나, 상기 조성의 용액을 형성용액으로 이용하면, 절연성이 매우 양호한 막을 형성할 수 있다.
형성온도는 10℃, 형성전압은 80V, 초기전류밀도는 0.2㎃/㎠ 이상으로 하고, 정전압후 15분이 지나면 형성을 완료한다. 이 때, 양극산화시의 침입량, 즉 레지스트(8)와 제1금속층(2) 사이의 금속면이 양극산화되는 량은 형성시간이 길게되면 증대된다. 따라서, 전압의 총 인가시간은 1시간을 초과하지 않도록 하는 것이 바람직하다.
다음에, 상기 양극산화 종료후에, 제1금속층(2)에서 레지스트(8)를 제거하면, 제3(a)도 및 3(b)도에 도시된 바와같이, 제1금속층(2)의 레지스트(8)로 피복되지 않은 부분에 Al2O3막으로 된 양극산화부(5)가 형성된다. 또한, 제1금속층(2)의 레지스트(8)로 피복된 부분은 Al이 노출된 미양극산화부(6)로 된다.
다음에, 제1금속층(2)이 형성된 유리기판(1) 전면에, 예컨대 SiNx를 300㎚의 두께로 형성하여 절연층(4)을 얻는다. 또한, 제1금속층(2)의 미양극산화부(6)상의 절연층(4)을 에칭하여, 제4(a)도 및 4(b)도에 도시된 바와같이, 미양극산화부(6)가 노출되도록 절연층(4)에 콘택트홀(7)을 형성한다.
마지막으로, 콘택트홀(7)이 형성된 절연층(4)상에, 스퍼터링법 등에 의해 Al을 300㎚의 두께로 형성하고, 그 위에 레지스트막을 패터닝한 후 에칭을 행한다. 이에 따라, 제5(a)도 및 5(b)도에 도시된 바와같이, 제2금속층(3)이 형성된다. 제2금속층(3)은 절연층(4)의 콘택트홀(7)의 하부에서 노출된 제1금속층(2)의 미양극산화부(6)와 접촉한다.
이상과 같이, 유리기판(1)상에 제1금속층(2)을 형성하는 공정, 제1금속층(2)상에 레지스트를 패터닝하는 공정, 제1금속층(2)을 양극산화하는 공정, 기판전면에 형성된 절연층(4)에 제1금속층(2)의 미양극산화부(6)를 노출시키는 콘택트홀(7)을 형성하는 공정, 및 콘택트홀(7)을 통해 노출된 제1금속층(2)의 미양극산화부(6)와 접촉하도록 제2금속층(3)을 형성하는 공정에 의해, 제1도의 금속배선기판이 제조된다.
상기 제조방법에 의하면, 제1금속층(2)을 양극산화하기 전에, 제1금속층(2)에 레지스트(8)로써 패터닝이 행해지게 되어, 제1금속층(2)의 레지스트(8)로 피복된 부분이 양극산화되지 않는다(그 부분이 미양극산화부(6)로 된다). 이에 따라, 양극산화후에는, 제1금속층(2)에 형성된 Al2O3막으로 된 양극산화부(5)를 에칭하지 않고 Al이 미양극산화부(6)로서 노출된 상태로 된다. 따라서,
Al2O3막을 에칭하는 공정을 제거할 수 있다. 이에 따라, 금속배선기판의 제조방법의 공정수를 감소시킬 수 있어, 제조시간 및 제조비용을 절감할 수 있다.
또한, 상기 제조방법에 의해 제조된 금속배선기판에 의하면, 제1금속층(2)의 미양극산화부(6)를 제외한 기판의 피복하도록 Al2O3막으로 된 양극산화부(5)가 형성됨으로써, 절연성, 및 내약품성이 우수하며, 또한, 제1금속층(2)을 보호하는 별도의 부재를 설치할 필요가 있다.
또한, 제1금속층(2)에는 양극산화부(5)외에 미양극산화부(6)가 형성되며, 그 미양극산화부(6)에서 제1금속층(2)이 제2금속층(3)과 접속됨으로써, 확고한 접촉을 얻을 수 있다.
제1금속층(2)상에 형성된 레지스트(8)를, 제2(a)도에 도시된 바와같이, 제1금속층(2)의 표면에 완전히 배치되도록, 더욱 바람직하게는 레지스트(8)의 외연부가 제1금속층(2)의 외연부보다도 내측에 위치하도록 형성하는 이유를 이하 설명한다.
예컨대, 제6(a)도 및 6(b)도에 도시된 바와같이, 레지스트(8)가 제1금속층(2)의 표면에서 돌출하여, 베이스 코트된 유리기판(1)상에까지 확장된 상태에서 양극산화되는 경우, 제7(a)도 및 7(b)도에 도시된 바와같이 양극산화부(5') 및 미양극산화부(6')가 형성되지만, 레지스트(8')로 피복된 부분에도 양극산화가 진행하게 된다.(도면에서 X로 표시된 부분)
본래 레지스트(8')에 의해 보호되는 부분으로의 양극산화의 진행은 제6(a)도에 기호 Y로 표시된 부분, 즉 제1금속층(2)의 폭이 변화하는 부분(이하, 단차부 Y라 칭함)의 근방에서 발생하기 쉽다. 더 구체적으로, 레지스트(8')가 제1금속층(2)과 유리기판(1) 사이의 단차부 위로 연장하여 패터닝되는 부분의 근방에서 침입이 발생하는 것이 본 발명자에 의해 발견되었다. 어떤 경우에 상기 침입은 레지스트(8')의 가장자리에서 2-3㎛, 때로는 10㎛ 이상으로 확장된다. 레지스트(8')에 의해 보호되는 패턴이 커지게 되면, 현재 문제되지는 않지만, 반도체장치등에서 미세가공하는 경우와 같이 각각의 금속배선을 접속하는 접촉부분을 크게 형성할 수 없는 경우에는, 수 ㎛ 정도의 침입에서도 접촉불량을 발생시키는 원인으로 된다.
또한, 상기한 침입을 방지하기 위해서는, 제1금속층(2)으로의 밀착성이 강한 레지스트, 예컨대 일본 특허공개공보 94-27493호에 개시되어 있는 네가티브 레지스트, 즉 도레이사에서 제조된 포토니스(등록상표)를 사용하는 것이 고려될 수 있다.
상기 포토니스는 소정의 밀착성, 즉 양극산화시의 침입의 발생을 억제하는 밀착성을 얻기 위해, 300℃ 이상의 고온 어닐링이 필요해진다. 이 때문에, 어닐링시에, 제1금속층(2)의 재료로 되어있는 Al에 힐럭이 발생할 가능성이 높게 되어, 금속배선기판의 절연파괴 등을 초래하는 원인으로 되는 문제점을 가진다.
또한, 포토니스는 상기 문제점외에도, 제거시에 잔류물이 남기 쉽고, 포토 니스를 완전히 제거하기가 곤란하며, 또한 포토니스의 완전한 제거를 위해서는 장시간 O2애싱(ashing)이 필요하게 된다. 따라서, 제조시간이 길어지는 문제가 있다. 또한, 포토니스는 네가티브 레지스트이므로, 해상도가 낮고 미세화가 곤란하게 되는 문제를 가진다.
또한, 이와다른 밀착성이 강한 레지스트의 경우에도, 상기 포토니스와 유사한 문제가 발생될 우려가 있다. 또한, 이와 같이 강한 밀착성을 얻기 위해서는 특별한 처리를 실시할 필요가 있기 때문에, 제조공정의 복잡화를 초래하여 제조비용을 증대시킨다.
이에 대해, 본 실시예에서는, 제2(a)도 및 2(b)도에 도시된 바와같이, 레지스트(8)를 제1금속층(2)의 표면에 완전히 배치되도록, 더욱 바람직하게는 레지스트(8)의 외연부가 제1금속층(2)의 외연부보다도 내측에 위치하도록 형성함으로써, 제6(a)도에 도시된 바와같이 제1금속층(2)의 단차부(Y) 근방에서의 침입을 방지할 수 있다. 따라서, 제3(a)도 및 3(b)도에 도시된 바와같이, 제1금속층(2)에 양극산화의 침입이 없이 소망하는 패턴을 유지할 수 있는 미양극산화부(6)를 형성할 수 있다.
또한, 상기한 바와같이 레지스트(8)를 패터닝하면, 레지스트(8)로서, 통상의 공정에서 사용되고 있는 레지스트 재료와 동일한 것을 사용할 수 있기 때문에, 레지스트에 의한 패터닝을 통상의 공정에 의해 행할 수 있다. 그 결과, 레지스트로서 포토니스 등의 밀착성이 강하고, 처리시간이 긴 레지스트를 사용하는 경우에 비해 제조비를 절감할 수 있다.
본 실시예에서는, 제1금속층(2)으로서 Al을 사용하지만, 그에 한정되는 것이 아니고, 양극산화가능한 금속 Ta, Ti, Cr 또는 Al, Ta, Ti, Cr 등의 금속을 주성분으로 하는 합금을 사용하여도 이 실시예와 동일한 효과를 얻을 수 있다.
또한, 상기 금속배선기판의 제조방법은 이 실시예에 한정되는 것이 아니고, 상기 효과를 발생시키는 것이면 다른 방법도 사용될 수 있다.
또한, 상기 구성의 금속배선기판은 금속배선으로 된 제1금속층(2) 및 제2금속층(3)에 박막트랜지스터(TFT)의 게이트 전극 또는 소스 드레인 전극을 접속함으로써, TFT를 구비한 반도체 장치를 제조할 수 있다. 상기 TFT를 구비한 반도체 장치에 대해, 이하의 실시예 2에서 설명한다.
[실시예 2]
본 발명의 다른 실시예에 대해 제8도 내지 제20도를 참조하여 설명한다. 이 실시예에서는, 본 발명의 금속배선기판의 다른 예로서 반도체 장치 및 그의 제조방법에 대해 설명한다. 또한, 이 반도체 장치는 구동소자로서 TFT를 사용하는 액정표시장치의 액정구동용 드라이버회로로서 이용된다.
이 실시예에 따른 반도체장치는, 제8도 및 9도에 도시된 바와같이, 절연기판으로서의 유리기판(11), 채널층(12), n+또는 p+Si층(12a) 및 제1절연층(13)을 포함한다. 상기 채널층(12)은 유리기판(11)상에 형성되며, Si로 되어 있다. 또한, 상기 n+또는 p+Si층(12a)은 이온도핑법에 의해 인 또는 보론 등의 불순물을 고농도로 도핑하여 형성된 Si층이다. 또한, 상기 제1절연층(13)은 기판전면에 형성된 SiO2층이다.
상기 반도체장치는, 금속배선으로서의 게이트 배선(14), 게이트 전극(15), 금속산화층(16), 미양극산화부(17), 제2절연층(18), 콘택트홀(19) 및 소스드레인 전극배선(20)을 구비한다. 상기 게이트배선(14) 및 게이트 전극(15)은 양극산화 가능한 금속으로 되어있다. 또한, 상기 금속산화층(16)은 게이트배선(14) 및 게이트전극(15)을 양극산화하여 형성된 양극산화부이다. 미양극산화부(17)는 게이트배선(14)표면의 양극산화되지 않은 부분이다. 또한, 제2절연층(18)은 기판전면에 형성된 SiNx층이다. 콘택트홀(19)은 게이트배선(14)의 미양극산화부(17)를 노출시키고, n+또는 p+Si층(12a)을 노출시키기 위해, 제1절연층(13) 및 제2절연층(18)상에 형성된다. 또한, 소스 드레인 전극배선(20)은 콘택트홀(19)을 통해 노출된 n+또는 p+Si층(12a) 및 게이트배선(14)의 미양극산화부(17)에 접속된다. 상기 미양극산화부(17)는 게이트배선(14)의 표면에서 상기 금속산화막(16)에 의해 외주가 둘러싸이는 형상으로 되어있다.
상기 구성의 반도체 장치는, 제20도에 도시된 바와같이, 2개의 TFT(22)를 구비한 등가회로에 의해 표시된다.
이하, 상기 구성의 반도체 장치의 제조방법에 대해 설명한다.
우선, 유리기판(11) 전면에 감압 CVD법에 의해 Si를 50-150㎚의 두께로 형성한 후, 예컨대 600℃에서 24시간 가열하여 Si를 고상성장시키는 방법 또는 엑시머 레이저에 의해 Si를 용융, 응고시키는 방법 등에 의해 Si의 다결정화를 행한다.
그후, 유리기판(11)상에 형성된 Si층 표면에, 예컨대 동경오카공업주식회사의 제품 OFPR800을 사용하는 레지스트막에 의해 패터닝한후, 에칭을 행하여 채널층(12)을 형성한다. 채널층(12)은, 상기 순서와 역으로 패터닝한 후에 다결정화공정을 행하여도 된다.
다음, 채널층(12)이 형성된 유리기판(11)상의 전면에, 스퍼터링법 또는 TEOS법 등에 의해, 제10도에 도시된 바와같이, SiO2막을 100㎚의 두께로 형성하여 제1절연층(13)으로 한다.
다음에, 양극산화가능한 금속, 예컨대 Al을 피착형성하고, 패터닝, 에칭을 순서대로 행하여, 제11도 및 16도에 도시된 바와같이 게이트배선(14) 및 게이트전극(15)을 형성한다.
다음, 게이트배선(14)의 미양극산화부(17)로 될 부분에 레지스트(21)를 패터닝한 후, 게이트배선(14) 및 게이트전극(15)을 양극산화하여, 제12도 및 17도에 도시된 바와같이, 양극산화부로서의 금속산화층(16)을 형성한다. 상기 레지스트(21)는 양극산화시의 보호막으로 되어, 그 레지스트(21)로 피복된 부분의 금속층은 양극산화되지 않게 된다. 즉, 레지스트(21)로 피복된 부분은, 제14도에 도시된 바와같이, 미양극산화부(17)로 된다. 상기 레지스트(21)는 제조비의 절감 및 제조시간의 단축 등을 위해 다른 공정에서 사용된 일반적인 레지스트를 이용하는 것이 바람직하다.
또한, 게이트배선(14)상에 형성되는 레지스트(21)는, 제17도에 도시된 바와같이 게이트배선(14)의 표면에 완전하게 배치되도록, 더욱 바람직하게는 레지스트(21)의 외연부가 게이트배선(14)의 외연부보다도 내측에 위치하도록 형성된다. 이에따라, 게이트배선(14)의 양극산화시에, 산화막이 레지스트(21)의 하방으로 산화막이 침입하여 레지스트 패턴을 붕괴하지 않는다. 그 이유는 실시예 1과 마찬가지이다. 또한, 상기 양극산화막은 상기 실시예 1과 마찬가지의 조건에서 행해진다.
다음, 상기 양극산화완료후, 제18도에 도시된 바와같이, 게이트배선(14)에서 레지스트(21)를 제거함과 동시에, 불필요한 게이트배선(14)부분을 절단하고 에칭하여, 각각의 반도체소자로서 TFT를 구성하는 부분을 분리한다. 이때, 게이트배선(14)상의 레지스트(21) 및 금속산화층(16)(Al2O3막)이 일괄적으로 제거되어, 레지스트(21)와 금속산화층(16)이 제거된 부분에 금속층(Al)이 미양극산화부로서 노출되도록 구성된다. 이 때문에, 양극산화층을 선택적으로 에칭하여 금속층을 노출시키는 공정보다도 간단한 공정으로 미양극산화부 및 양극산화부를 형성할 수 있다.
게이트전극(15)을 자기정합패턴으로 하여 채널층(12)에 이온도핑법에 의해 인 또는 보론 등의 불순물을 고농도로 도핑하여, 제14도에 도시된 바와같이 n+또는 p+Si층(12a)을 형성한다.
일반적으로, 액정구동드라이버회로에서는, n형의 TFT와 p형의 TFT를 동일기판에 형성할 필요가 있다. 이를위해, 일부분에 인을 도핑할 때는, 보론으로 도핑된 부분에 레지스트를 패터닝하고, 일부분에 보론을 도핑할 때는, 인으로 도핑된 부분에 레지스트를 패터닝한다. 이로써, n형의 TFT와 p형의 TFT를 동일기판에 조합할 수 있다.
다음, 기판전면에, 스퍼터링 또는 TEOS법등에 의해, 예컨대 SiNx를 300㎚의 두께로 형성하여, 그 SiNx를 제2절연층(18)으로 한다. 상기 제2절연층(18)에 대해 패터닝, 에칭을 행하여 제14도 및 제18도에 도시된 바와같이, 게이트배선(14) 및 n+또는 p+Si층(12a)의 일부를 노출시키는 콘택트홀(19)을 형성한다. 이 콘택트홀(19)은 게이트배선(14)의 미양극산화부(17)도 노출시키게 되어있다.
마지막으로, 콘택트홀(19)이 형성된 제2절연층(18)상에, 스퍼터링 또는 TEOS법 등에 의해 Al을 300㎚의 두께로 형성하고, 그위에 레지스트막을 패터닝한후 에칭을 행하여 제15도 및 19도에 도시된 바와같이, 소스 드레인 전극배선(20)을 형성한다. 그 소스 드레인 전극배선(20)은 게이트배선(14)에 형성된 콘택트홀(19)을 통해 노출된 게이트배선(14)의 미양극산화부(17)에서 게이트배선(14)에 접속되며, 또한 제1절연층(13)에 형성된 콘택트홀(19)을 통해 노출된 n+또는 p+Si층(12a)에 접속된다.
이상과 같이, TFT의 게이트배선(14) 및 게이트 전극(15)으로 된 금속층을 양극산화가능한 금속으로 형성하는 공정, 게이트배선(14)상에 레지스트를 패터닝하는 공정, 제1금속층(2)을 양극산화하는 공정, 기판전면에 형성된 절연층(4)에 게이트 배선(14)의 미양극산화부(17) 및 n+또는 p+Si층(12a)을 노출시키는 콘택트홀(19)을 형성하는 공정, 및 콘택트홀(19)을 통해 노출된 게이트 배선(14)의 미양극산화부(17) 및 n+또는 p+Si층(12a)에 접속하도록 소스 드레인 전극배선(20)을 형성하는 공정에 의해 제9도에 도시된 반도체 장치가 제조된다.
상기 제조방법에 의해 제조된 반도체 장치에 의하면, 게이트 배선(14) 및 게이트 전극(15)의 표면에 Al2O3로 된 금속산화층(16)이 형성됨으로써, 그 게이트 배선(14) 및 게이트전극(15)은 절연성 및 내약품성이 양호하다. 또한 게이트 배선(14)에는 금속산화층(16)외에 미양극산화부(17)가 형성되어, 그 미양극산화부(17)가 소스 드레인 전극배선(20)에 접속됨으로써, 만족스런 접촉을 얻을 수 있다.
또한, 상기 제조방법에 의하면, 게이트 배선(14)상에 레지스트(21)를 패터닝, 즉 소스 드레인 전극배선(20)에 접촉시킨 부분을 마스크하여, 게이트 배선(14)을 양극산화하고, 그후 레지스트(21)를 박리함에 의해 부분적으로 게이트 배선(14)의 미양극산화부(17)를 노출시킨다. 따라서, Al2O3로 된 금속산화층(16)을 에칭하는 공정을 포함하지 않기 때문에, 제조방법의 공정수를 감소시킬 수 있고, Al2O3의 에칭공정시에 발생되기 쉬운 과일에칭 등에 의한 접촉불량을 방지할 수 있다.
이 실시예에서 설명한 제조방법은, 액정구동용의 드라이버 TFT를 제조하지 않고, 액정화면내의 스위칭 TFT를 동시에 제조할 수 있기 때문에, 액정표시장치 등의 제조공정을 간략화함과 동시에, 제조시간을 단축할 수 있다.
이상과 같이, 본 발명에 의하면, Al을 게이트 전극으로서 사용할 수 있다.
Al을 양극산화하여 얻어진 Al2O3막은 에칭이 곤란하다. 따라서, Al로 된 게이트 전극을 사용하는 TFT를 액정구동용의 드라이버회로에 사용하면, 액정의 대화면화에 따른 신호지연 등의 문제를 해소할 수 있다.
또한, 상기 반도체 장치의 제조방법에 의하면, 게이트 배선(14)상에 패터닝하는 레지스트(21)를 게이트 배선(14)의 표면에 완전히 배치되도록, 더욱 바람직하게는 레지스트(21)의 외연부가 게이트 배선(14)의 외연부보다도 내측에 위치하도록 형성함으로써, 레지스트(21)로 피복된 게이트 배선(14) 부분으로의 양극산화의 진행, 즉 침입을 억제할 수 있다.
이에 따라, 게이트 배선(14)상에 형성된 레지스트패턴을 훼손시키지 않고 미양극산화부(17)를 형성할 수 있기 때문에, 게이트 배선(14)과 소스 드레인 전극배선(20) 사이의 접촉불량을 방지할 수 있다. 또한, 레지스트(21)로서 양극산화의 진행을 억제하기 위해 밀착성이 강한 것을 사용할 필요가 없고, 종래의 레지스트를 사용할 수 있어서, 제조비의 증가를 억제할 수 있다.
이 실시예에서는, 게이트 배선(14) 및 게이트 전극(15)으로서 Al을 사용하지만, 본 발명은 이에 한정되지 않고, 양극산화 가능한 금속으로서 Ta, Ti, Cr 등의 금속, 또는 Al, Ta, Ti, Cr 등의 금속을 주성분으로 하는 합금을 사용하여도, 이 실시예와 동일한 효과를 얻을 수 있다.
또한, 상기 반도체 장치의 제조방법은 이 실시예에 한정되는 것이 아니고, 상기 효과를 나타낼 수 있는 것이면 다른 방법도 가능하다.
발명의 상세한 설명의 구체적인 실시양태 또는 실시예는 본 발명의 기술내용을 명확하게 하기 위한 것으로, 그와같은 구체예에 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 변경하여 실시할 수 있다.

Claims (18)

  1. 절연기판상에 제1금속층을 형성하는 제1공정; 상기 제1금속층의 표면으로부터 누출되지 않고 그 표면에 레지스트 전체가 놓이도록 상기 레지스트를 패터닝하는 제2공정; 레지스트가 패터닝된 상기 제1금속층을 양극산화하는 제3공정; 양극산화된 제1금속층에서 레지스트를 제거하는 제4공정; 및 상기 제1금속층의 미양극산화부와 접촉하도록 제2금속층을 형성하는 제5공정으로 구성되는 금속배선기판 제조방법.
  2. 제1항에 있어서, 상기 제1금속층이, Al, Ta, Ti로 부터 선택되는 금속으로 만들어지는 금속배선기판 제조방법.
  3. 제2항에 있어서, 상기 금속이 Al인 금속배선기판 제조방법.
  4. 제1항에 있어서, 상기 제1금속층이, Al, Ta, Ti로 부터 선택되는 금속을 주성분으로 하는 합금으로 된 금속배선기판 제조방법.
  5. 제4항에 있어서, 상기 금속이 Al인 금속배선기판 제조방법.
  6. 제1항에 있어서, 상기 제1공정은; 절연기판표면에 제1금속층의 재료를 부착시키는 공정; 및 절연기판표면에 부착된 재료의 표면에 레지스트를 패터닝하여 에칭하는 공정을 포함하며, 상기 제1공정에서 사용된 레지스트와 동종의 레지스트가 상기 제3공정에서도 사용되는 금속배선기판 제조방법.
  7. 제1항에 있어서, 상기 제4공정과 제5공정 사이에 미양극산화부를 노출시키는 콘택트홀을 가진 절연층을 형성하는 공정을 더 포함하는 금속배선기판 제조방법.
  8. 절연기판에 게이트배선을 형성하는 제1공정; 상기 게이트배선의 표면에 완전히 배치되도록 레지스트를 패터닝하는 제2공정; 레지스트가 패터닝된 게이트배선을 양극산화하는 제3공정; 양극산화된 게이트배선에서 레지스트를 제거하는 제4공정; 및 게이트배선의 미양극산화부와 접촉하도록 소스전극 및 드레인전극배선을 형성하는 제5공정으로 구성되는 박막트랜지스터를 가진 금속배선기판 제조방법.
  9. 제8항에 있어서, 상기 제1금속층이, Al, Ta, Ti로 부터 선택되는 금속으로 형성되는 금속배선기판 제조방법.
  10. 제9항에 있어서, 상기 금속이 Al인 금속배선기판 제조방법.
  11. 제8항에 있어서, 상기 제1금속층이, Al, Ta, Ti로 부터 선택되는 금속을 주성분으로 하는 합금으로 된 금속배선기판 제조방법.
  12. 제11항에 있어서, 상기 금속이 Al인 금속배선기판 제조방법.
  13. 절연기판; 상기 절연기판상에 제공되어, 양극산화부와 미양극산화부로 구성된 제1금속층; 및 상기 제1금속층의 미양극산화부에 접속된 제2금속층을 포함하며, 상기 제1금속층의 표면에서 상기 미양극산화부의 외주가 상기 양극산화부에 의해 포위되고, 상기 미양극산화부는, 제1금속층의 양극산화시에 레지스트에 의해 피복된 부분에 대응하며, 상기 레지스트는, 제1금속층의 표면으로 부터 누출되지 않고 그 표면에 레지스트 전체가 놓이도록 패터닝되고, 양극산화후에 제1금속층으로 제거되는, 금속배선기판.
  14. 제13항에 있어서, 박막트랜지스터를 더 포함하며, 상기 제1금속층이 상기 박막트랜지스터의 게이트배선이고, 상기 제2금속층이 상기 박막트랜지스터의 소스전극 및 드레인전극배선인 금속배선기판.
  15. 제13항에 있어서, 상기 제1금속층이 Al로 만들어지는 금속배선기판.
  16. 제13항에 있어서, 상기 제1금속층이, Al, Ta, Ti로부터 선택되는 금속을 주성분으로 하는 합금으로 된 금속배선기판.
  17. 제16항에 있어서, 상기 금속이 Al인 금속배선기판.
  18. 제13항에 있어서, 상기 제1금속층과 제2금속층 사이에 상기 제1금속층의 미양극산화부를 노출시키는 콘택트홀을 가진 절연층을 더 포함하는 금속배선기판.
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