JPH11297942A - 強誘電体メモリ装置およびその製造方法 - Google Patents
強誘電体メモリ装置およびその製造方法Info
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- JPH11297942A JPH11297942A JP10095846A JP9584698A JPH11297942A JP H11297942 A JPH11297942 A JP H11297942A JP 10095846 A JP10095846 A JP 10095846A JP 9584698 A JP9584698 A JP 9584698A JP H11297942 A JPH11297942 A JP H11297942A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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Abstract
(57)【要約】
【課題】 加熱工程における強誘電体容量素子の残留分
極値の低下を抑制する。これによりメモリセルの記憶保
持特性や、書き換え疲労耐性の点で、製品の信頼性を向
上させる。 【解決手段】 強誘電体容量素子の上部電極5をIrまた
はIrO2を主体として構成し、上部電極とセルトランジス
タの拡散層を接続する配線層10または上部電極近傍を
通配線層の最下位層をタングステンまたはタングステン
シリサイド(WSix)を含む材料で構成する。
極値の低下を抑制する。これによりメモリセルの記憶保
持特性や、書き換え疲労耐性の点で、製品の信頼性を向
上させる。 【解決手段】 強誘電体容量素子の上部電極5をIrまた
はIrO2を主体として構成し、上部電極とセルトランジス
タの拡散層を接続する配線層10または上部電極近傍を
通配線層の最下位層をタングステンまたはタングステン
シリサイド(WSix)を含む材料で構成する。
Description
【0001】
【0002】本発明は、半導体基板上に形成され、格納
されたデータを保持するための強誘電体容量素子とメモ
リセルトランジスタとを備える強誘電体メモリ装置、及
びその製造方法に関する。特に、本発明は、強誘電体メ
モリ装置の強誘電体容量素子とその配線層に関する。
されたデータを保持するための強誘電体容量素子とメモ
リセルトランジスタとを備える強誘電体メモリ装置、及
びその製造方法に関する。特に、本発明は、強誘電体メ
モリ装置の強誘電体容量素子とその配線層に関する。
【0003】
【0004】近年、自発分極特性を有する強誘電体膜を
容量絶縁膜とする強誘電体メモリ装置の技術開発が活発
に行われている。強誘電体メモリ装置は、半導体基板上
に形成された強誘電体容量素子の分極状態を利用するこ
とで情報を記憶することができる。
容量絶縁膜とする強誘電体メモリ装置の技術開発が活発
に行われている。強誘電体メモリ装置は、半導体基板上
に形成された強誘電体容量素子の分極状態を利用するこ
とで情報を記憶することができる。
【0005】図22から図25は強誘電体メモリ装置を
構成する単位メモリセルの一例を示す。図22は強誘電
体メモリセルの平面配置図である。図23は、図22に
示される線a−a’に沿って切ったときの強誘電体メモ
リセルの断面を示し、図24は、図22に示される線b
−b’に沿って切ったときの強誘電体メモリセルの断面
を示す。図25は強誘電体メモリセルの等価回路を示し
ている。
構成する単位メモリセルの一例を示す。図22は強誘電
体メモリセルの平面配置図である。図23は、図22に
示される線a−a’に沿って切ったときの強誘電体メモ
リセルの断面を示し、図24は、図22に示される線b
−b’に沿って切ったときの強誘電体メモリセルの断面
を示す。図25は強誘電体メモリセルの等価回路を示し
ている。
【0006】図25を参照して、メモリセルMCは電界
効果トランジスタTrとそのトランジスタのソース/ドレ
インの一方に接続された強誘電体容量素子Cfによって
構成されている。トランジスタTrのソース/ドレインの
他方はビット線BLに接続され、そのトランジスタTrの
ゲート電極はワード線WLに接続されている。強誘電体
容量素子Cfの他方の電極はプレート線PLに接続され
ている。このように構成されたメモリセルMCをマトリ
ックス状に配列することにより、大規模不揮発性強誘電
体メモリ装置を構成することができる。 次にその強誘
電体メモリ装置の動作について説明する。
効果トランジスタTrとそのトランジスタのソース/ドレ
インの一方に接続された強誘電体容量素子Cfによって
構成されている。トランジスタTrのソース/ドレインの
他方はビット線BLに接続され、そのトランジスタTrの
ゲート電極はワード線WLに接続されている。強誘電体
容量素子Cfの他方の電極はプレート線PLに接続され
ている。このように構成されたメモリセルMCをマトリ
ックス状に配列することにより、大規模不揮発性強誘電
体メモリ装置を構成することができる。 次にその強誘
電体メモリ装置の動作について説明する。
【0007】強誘電体メモリ装置の強誘電体容量素子C
fは、図26に示すように、印加電圧の履歴に依存する
分極特性を示す。ただし図26では、プレート線側の電
位がトランジスタTr側の電位より高いときが正(+)
の方向として示されている。
fは、図26に示すように、印加電圧の履歴に依存する
分極特性を示す。ただし図26では、プレート線側の電
位がトランジスタTr側の電位より高いときが正(+)
の方向として示されている。
【0008】今、図25に示される強誘電体メモリセル
において、ワード線WLとビット線BLとに電圧Vcc、
たとえば5Vを印加し、プレート線PLに0Vを印加す
ると、強誘電体容量素子Cfは、図26に分極状態Aで
示される状態となる。この状態で、ビット線BLの電圧
のみを0Vに落とすと、強誘電体容量素子Cfは、図2
6に分極状態Bで示される状態となる。この状態をたと
えば”1”に対応させるとメモリセルMCには”1”が
書き込まれたことになる。また、ワード線WLとプレー
ト線PLとに電圧Vccを印加し、ビット線BLに0Vを
印加すると、強誘電体容量素子Cfは図26に分極状態
Cで示される状態となる。この状態からプレート線PL
の電圧を0Vに落とすと、強誘電体容量素子Cfは、図
26に分極状態Dで示される状態となる。これによりメ
モリセルにはたとえば”0”が書き込まれたことにな
る。印加電圧0における分極状態、すなわち状態DとB
の状態における分極値の差(残留分極値と称する)が大
きいことが、強誘電体メモリ素子としての記憶保持特性
や書き換え疲労耐性等の信頼性を向上する上で好まし
い。
において、ワード線WLとビット線BLとに電圧Vcc、
たとえば5Vを印加し、プレート線PLに0Vを印加す
ると、強誘電体容量素子Cfは、図26に分極状態Aで
示される状態となる。この状態で、ビット線BLの電圧
のみを0Vに落とすと、強誘電体容量素子Cfは、図2
6に分極状態Bで示される状態となる。この状態をたと
えば”1”に対応させるとメモリセルMCには”1”が
書き込まれたことになる。また、ワード線WLとプレー
ト線PLとに電圧Vccを印加し、ビット線BLに0Vを
印加すると、強誘電体容量素子Cfは図26に分極状態
Cで示される状態となる。この状態からプレート線PL
の電圧を0Vに落とすと、強誘電体容量素子Cfは、図
26に分極状態Dで示される状態となる。これによりメ
モリセルにはたとえば”0”が書き込まれたことにな
る。印加電圧0における分極状態、すなわち状態DとB
の状態における分極値の差(残留分極値と称する)が大
きいことが、強誘電体メモリ素子としての記憶保持特性
や書き換え疲労耐性等の信頼性を向上する上で好まし
い。
【0009】次にこのメモリセルの構造について説明す
る。
る。
【0010】図22の線a−a’に沿った断面図が図2
3に示され、点線b−b’に沿った断面図が図24に示
されている。図22、図23、図24に示すように、p
型シリコン基板1の表面領域内にソース/ドレインn+
拡散層8が形成され、p型シリコン基板上にゲート絶縁
膜(図示せず)を介してゲート電極7が形成されてい
る。これによりセルトランジスタTrである電界効果ト
ランジスタが構成されている。
3に示され、点線b−b’に沿った断面図が図24に示
されている。図22、図23、図24に示すように、p
型シリコン基板1の表面領域内にソース/ドレインn+
拡散層8が形成され、p型シリコン基板上にゲート絶縁
膜(図示せず)を介してゲート電極7が形成されてい
る。これによりセルトランジスタTrである電界効果ト
ランジスタが構成されている。
【0011】主にAlからなるビット線BL6は電界効
果トランジスタTrのソース/ドレイン拡散層8の一方
に接続されている。電界効果トランジスタ上には層間絶
縁膜(SiO2)をはさんで、下部電極3、強誘電体膜
4、上部電極5によって構成される強誘電体容量素子C
fが形成されている。上部電極5は配線層10によって
電界効果トランジスタTrのソース/ドレイン拡散層8
に接続されている。本従来例では、ワード線WL7は電
界効果トランジスタのゲート電極を兼ねており、プレー
ト線PL3は、強誘電体容量素子Cfの下部電極3を兼
ねている。強誘電体膜4はPZT(PbZrxTi1-xO3)、SBT
(SrBi2Ta2O9)等を用いて形成される。
果トランジスタTrのソース/ドレイン拡散層8の一方
に接続されている。電界効果トランジスタ上には層間絶
縁膜(SiO2)をはさんで、下部電極3、強誘電体膜
4、上部電極5によって構成される強誘電体容量素子C
fが形成されている。上部電極5は配線層10によって
電界効果トランジスタTrのソース/ドレイン拡散層8
に接続されている。本従来例では、ワード線WL7は電
界効果トランジスタのゲート電極を兼ねており、プレー
ト線PL3は、強誘電体容量素子Cfの下部電極3を兼
ねている。強誘電体膜4はPZT(PbZrxTi1-xO3)、SBT
(SrBi2Ta2O9)等を用いて形成される。
【0012】強誘電体膜は通常酸化雰囲気中で形成さ
れ、また強誘電体膜形成後に強誘電体膜の安定化のため
に酸素雰囲気中でのアニールが必要となることが多い。
このため、下部電極3および上部電極5としては、耐酸
化性の貴金属(たとえばPt、Ir)、あるいは導電性酸化
物(たとえばIrO2、RuO2)が用いられる。配線層6,1
0としては微細加工の容易さや、SiやSiO2との密着性に
優れること、低抵抗率であることなどが求められ、たと
えばTi、TiN、Alを用いた多層膜が用いられる。Alは
微細加工性、耐腐食性、低抵抗率を有するので、配線材
として広く用いられる。しかしながら、拡散層において
AlとSiが接触すると、熱処理時にSiがAl中に拡散し、拡
散層と半導体基板とのpn接合を破壊する場合がある。そ
こで、AlとSiの相互拡散を防ぐバリア膜としてTiN膜が
しばしば用いられる。またTiNの下にはTi膜が形成さ
れ、たとえば下層から順にTi、TiN、Alの膜が積層され
た多層膜とすることが行われている。これは、TiNはSi
やSiO2との密着性に劣り、Siとの接触抵抗が高いためで
ある。
れ、また強誘電体膜形成後に強誘電体膜の安定化のため
に酸素雰囲気中でのアニールが必要となることが多い。
このため、下部電極3および上部電極5としては、耐酸
化性の貴金属(たとえばPt、Ir)、あるいは導電性酸化
物(たとえばIrO2、RuO2)が用いられる。配線層6,1
0としては微細加工の容易さや、SiやSiO2との密着性に
優れること、低抵抗率であることなどが求められ、たと
えばTi、TiN、Alを用いた多層膜が用いられる。Alは
微細加工性、耐腐食性、低抵抗率を有するので、配線材
として広く用いられる。しかしながら、拡散層において
AlとSiが接触すると、熱処理時にSiがAl中に拡散し、拡
散層と半導体基板とのpn接合を破壊する場合がある。そ
こで、AlとSiの相互拡散を防ぐバリア膜としてTiN膜が
しばしば用いられる。またTiNの下にはTi膜が形成さ
れ、たとえば下層から順にTi、TiN、Alの膜が積層され
た多層膜とすることが行われている。これは、TiNはSi
やSiO2との密着性に劣り、Siとの接触抵抗が高いためで
ある。
【0013】また配線層10のAl層と下部電極3及び上
部電極5に用いられる貴金属(たとえばPt)の間も良好
な電気的接続を達成することが必要である。そのため、
例えば特開平6-120072にはAl膜とPt膜の間にTiを主成分
とするバリア層を設ける技術が述べられている。
部電極5に用いられる貴金属(たとえばPt)の間も良好
な電気的接続を達成することが必要である。そのため、
例えば特開平6-120072にはAl膜とPt膜の間にTiを主成分
とするバリア層を設ける技術が述べられている。
【0014】次に、図25に示される従来例の強誘電体
メモリセルの製造方法を図面を参照して説明する。 図
27(a)から(c)は、従来例のメモリセルの製造工程
における断面図を示している。
メモリセルの製造方法を図面を参照して説明する。 図
27(a)から(c)は、従来例のメモリセルの製造工程
における断面図を示している。
【0015】メモリセルトランジスタTr等の半導体集
積回路が埋め込まれたシリコン基板1上に形成された層
間絶縁膜上に下部電極3、強誘電体膜4および上部電極
5からなる強誘電体容量素子Cfが形成される。この上
に保護膜を形成する( 図27(a))。
積回路が埋め込まれたシリコン基板1上に形成された層
間絶縁膜上に下部電極3、強誘電体膜4および上部電極
5からなる強誘電体容量素子Cfが形成される。この上
に保護膜を形成する( 図27(a))。
【0016】次に図27(b)に示すように、容量素子
Cfの上部電極3と電界効果トランジスタの拡散層8に
通じるコンタクトホール21と22を形成する。
Cfの上部電極3と電界効果トランジスタの拡散層8に
通じるコンタクトホール21と22を形成する。
【0017】続いて図27(c)に示すように、電界効
果トランジスタの一方の拡散層と容量素子の上部電極を
電気的に接続する配線層10とビット線6を形成する。
その後、300℃を越える温度で熱処理を行う。この熱
処理は、トランジスタTrのコンタクト抵抗の低減およ
びしきい値電圧の安定化等のために必須のプロセスであ
る。
果トランジスタの一方の拡散層と容量素子の上部電極を
電気的に接続する配線層10とビット線6を形成する。
その後、300℃を越える温度で熱処理を行う。この熱
処理は、トランジスタTrのコンタクト抵抗の低減およ
びしきい値電圧の安定化等のために必須のプロセスであ
る。
【0018】
【0019】ところが上記熱処理を行うと強誘電体膜の
残留分極値が著しく減少し、不揮発性メモリとしての記
憶保持特性、データ書き換え寿命を著しく劣化させると
いう問題があった。この原因についてはまだ解明ではな
いが、配線材を構成するチタン等が強誘電体膜にまで拡
散し、強誘電体膜と反応すること、あるいは配線材が引
き起こす熱応力によって強誘電体膜の分極特性が変化す
ること等が原因として考えられる。
残留分極値が著しく減少し、不揮発性メモリとしての記
憶保持特性、データ書き換え寿命を著しく劣化させると
いう問題があった。この原因についてはまだ解明ではな
いが、配線材を構成するチタン等が強誘電体膜にまで拡
散し、強誘電体膜と反応すること、あるいは配線材が引
き起こす熱応力によって強誘電体膜の分極特性が変化す
ること等が原因として考えられる。
【0020】また図22乃至24に示される構造を有す
るメモリセルの上に保護膜を形成する際にも同様の問題
が発生する。すなわち、従来行われているように、30
0℃から400℃程度の基板温度でプラズマCVD法によ
り窒化シリコン膜(Si3N4)が形成される際にも、強誘
電体容量素子の劣化が生じ、強誘電体メモリ装置として
の信頼性が著しく低下する。
るメモリセルの上に保護膜を形成する際にも同様の問題
が発生する。すなわち、従来行われているように、30
0℃から400℃程度の基板温度でプラズマCVD法によ
り窒化シリコン膜(Si3N4)が形成される際にも、強誘
電体容量素子の劣化が生じ、強誘電体メモリ装置として
の信頼性が著しく低下する。
【0021】そこで、強誘電体メモリ装置の構造及び強
誘電体容量素子の上部電極と下部電極をどのように形成
すべきかが問題となっている。
誘電体容量素子の上部電極と下部電極をどのように形成
すべきかが問題となっている。
【0022】強誘電体メモリ装置の電極材料として、そ
の構造及び製造方法との関連で種々の材料が用いられて
いる。例えば、特開平2-94571には、ゲート電極が上部
電極として用いられ、ゲート電極に電極材料としてタン
グステン(W)が用いられている。また、特開平2-20686
9には上部電極と下部電極に、遷移金属を主成分の1つ
として含む酸化物導電膜が用いられることが示されてい
る。特開平4-6867には下部電極と拡散層との間に酸化シ
リコン、窒化シリコンが用いられ、絶縁耐圧を向上させ
ている。この引例では、下部電極は、白金(Pt)から
なり、上部電極はポリシリコンからなる。特開平2-2329
73には拡散層の表面に高融点金属を主成分とするシリサ
イドが形成され、これが下部電極として使用されてい
る。上部電極はアルミニウム(Al)で形成されてい
る。更に、特開平9−82914号公報には、プラグと
下部電極が一体に形成され、バリア層を通してプラグの
下部が酸化されて高抵抗化することが防がれる強誘電体
メモリ装置が開示されている。この引例では、バリア層
はTi、TiN、Pt、Ru、Ir及びこれらを含む合
金、Ru、Irの導電性酸化物が用いられている。ま
た、また、下部電極を兼ねるプラグは、Pt、Ru、I
r及びこれらの金属を含む合金、Ru、Irの導電性酸
化物が用いられている。上部電極については何も説明が
ない。また、層間絶縁膜を介して上部電極の上に形成さ
れる配線層はアルミニウム合金からなる。
の構造及び製造方法との関連で種々の材料が用いられて
いる。例えば、特開平2-94571には、ゲート電極が上部
電極として用いられ、ゲート電極に電極材料としてタン
グステン(W)が用いられている。また、特開平2-20686
9には上部電極と下部電極に、遷移金属を主成分の1つ
として含む酸化物導電膜が用いられることが示されてい
る。特開平4-6867には下部電極と拡散層との間に酸化シ
リコン、窒化シリコンが用いられ、絶縁耐圧を向上させ
ている。この引例では、下部電極は、白金(Pt)から
なり、上部電極はポリシリコンからなる。特開平2-2329
73には拡散層の表面に高融点金属を主成分とするシリサ
イドが形成され、これが下部電極として使用されてい
る。上部電極はアルミニウム(Al)で形成されてい
る。更に、特開平9−82914号公報には、プラグと
下部電極が一体に形成され、バリア層を通してプラグの
下部が酸化されて高抵抗化することが防がれる強誘電体
メモリ装置が開示されている。この引例では、バリア層
はTi、TiN、Pt、Ru、Ir及びこれらを含む合
金、Ru、Irの導電性酸化物が用いられている。ま
た、また、下部電極を兼ねるプラグは、Pt、Ru、I
r及びこれらの金属を含む合金、Ru、Irの導電性酸
化物が用いられている。上部電極については何も説明が
ない。また、層間絶縁膜を介して上部電極の上に形成さ
れる配線層はアルミニウム合金からなる。
【0023】本発明の目的は、配線層形成後の加熱によ
る強誘電体容量素子の劣化を抑制し、その記憶保持特
性、データ書き換え寿命の信頼性を向上することができ
る強誘電体メモリを提供することを目的とする。
る強誘電体容量素子の劣化を抑制し、その記憶保持特
性、データ書き換え寿命の信頼性を向上することができ
る強誘電体メモリを提供することを目的とする。
【0024】
【0025】本発明の強誘電体メモリ装置は、半導体基
板上に絶縁膜を介して形成された強誘電体容量素子を含
み、前記強誘電体容量素子は、下部電極と、前記下部電
極上に形成された強誘電体膜と、前記強誘電体膜上に形
成された上部電極からなり、前記上部電極は、前記強誘
電体膜に接続された第1の金属の導電性酸化物層を含む
積層を含むことを特徴とする。
板上に絶縁膜を介して形成された強誘電体容量素子を含
み、前記強誘電体容量素子は、下部電極と、前記下部電
極上に形成された強誘電体膜と、前記強誘電体膜上に形
成された上部電極からなり、前記上部電極は、前記強誘
電体膜に接続された第1の金属の導電性酸化物層を含む
積層を含むことを特徴とする。
【0026】前記第1の金属はイリジウム(Ir)であ
り、前記導電性酸化物層は酸化イリジウム(IrO2)
層であることが望ましい。前記上部電極の前記積層は、
前記導電性酸化物層と、イリジウムまたは白金の層を含
んでもよい。または、前記配線層と接続される前記上部
電極の前記積層の最上層は、イリジウムまたは白金の層
であることが望ましい。
り、前記導電性酸化物層は酸化イリジウム(IrO2)
層であることが望ましい。前記上部電極の前記積層は、
前記導電性酸化物層と、イリジウムまたは白金の層を含
んでもよい。または、前記配線層と接続される前記上部
電極の前記積層の最上層は、イリジウムまたは白金の層
であることが望ましい。
【0027】前記上部電極に接続された配線層を有し、
前記上部電極の最下層はタングステンまたは金属シリサ
イド層で形成されていることが望ましい。加えて、前記
上部電極から2μm以内の前記配線層の部分の最下層は
タングステンまたは金属シリサイド層で形成されている
ことが望ましい。前記配線層が、前記タングステンまた
は金属シリサイド層の上に積層された窒化チタン層、及
びアルミニウムを主成分とする合金層を含み、前記金属
シリサイド層がタングステンシリサイド(WSix)で
あることがのぞましい。
前記上部電極の最下層はタングステンまたは金属シリサ
イド層で形成されていることが望ましい。加えて、前記
上部電極から2μm以内の前記配線層の部分の最下層は
タングステンまたは金属シリサイド層で形成されている
ことが望ましい。前記配線層が、前記タングステンまた
は金属シリサイド層の上に積層された窒化チタン層、及
びアルミニウムを主成分とする合金層を含み、前記金属
シリサイド層がタングステンシリサイド(WSix)で
あることがのぞましい。
【0028】前記強誘電体容量素子の強誘電体膜がPt
ZrxTi1-xO3またはSrBi2(TaxNb2-x)2O9
である。
ZrxTi1-xO3またはSrBi2(TaxNb2-x)2O9
である。
【0029】本発明の強誘電体メモリ装置の製造方法
は、半導体基板上に絶縁膜を介して、下部電極、上部電
極、および該上部電極と該下部電極の間に挟まれた強誘
電体膜とを含む強誘電体容量素子とを形成する工程と、
該強誘電体容量素子上に保護膜を形成する工程と、該保
護膜に前記上部電極に通じるコンタクトホールを設ける
工程と、該コンタクトホール内および前記保護膜上に金
属シリサイド層またはタングステン層を形成する工程と
を有することを特徴とする。
は、半導体基板上に絶縁膜を介して、下部電極、上部電
極、および該上部電極と該下部電極の間に挟まれた強誘
電体膜とを含む強誘電体容量素子とを形成する工程と、
該強誘電体容量素子上に保護膜を形成する工程と、該保
護膜に前記上部電極に通じるコンタクトホールを設ける
工程と、該コンタクトホール内および前記保護膜上に金
属シリサイド層またはタングステン層を形成する工程と
を有することを特徴とする。
【0030】前記金属シリサイド層またはタングステン
(W)層を形成する工程の前に、上部電極または下部電
極の表面層をエッチングする工程をふくむことが望まし
く、前記金属シリサイド層またはタングステン層を形成
する工程の後に、アルミニウム、チタンまたは窒化チタ
ンを主成分とする配線層を形成することがのぞましい。
(W)層を形成する工程の前に、上部電極または下部電
極の表面層をエッチングする工程をふくむことが望まし
く、前記金属シリサイド層またはタングステン層を形成
する工程の後に、アルミニウム、チタンまたは窒化チタ
ンを主成分とする配線層を形成することがのぞましい。
【0031】
【発明の実施の形態】次に本発明の強誘電体メモリ装置
を図面を参照して説明する。
を図面を参照して説明する。
【0032】本発明の第1の実施の形態による強誘電体
メモリ装置の第1の実施の形態の平面図を図1に、図1
における線a−a’に沿った断面図を図2に、図1にお
ける線b−b’に沿った断面図を図3にそれぞれ示す。
メモリ装置の第1の実施の形態の平面図を図1に、図1
における線a−a’に沿った断面図を図2に、図1にお
ける線b−b’に沿った断面図を図3にそれぞれ示す。
【0033】この強誘電体メモリ装置は半導体基板1
と、半導体基板1上に設けられた強誘電体容量素子Cf
およびメモリセルトランジスタTrと、強誘電体容量素
子Cf上に設けられたSi02等の保護膜9とを有す
る。
と、半導体基板1上に設けられた強誘電体容量素子Cf
およびメモリセルトランジスタTrと、強誘電体容量素
子Cf上に設けられたSi02等の保護膜9とを有す
る。
【0034】強誘電体容量素子Cfは、下部電極3、上
部電極5およびこれらに挟まれた強誘電体膜4を含んで
いる。保護膜9には上部電極5に通じるコンタクトホー
ルが設けられ、このコンタクトホールを通して強誘電体
容量素子とメモリセルトランジスタTrとが配線層10
によって電気的に接続されている。本実施の形態におけ
るビット線は、図1、図2に示すように、配線層6によ
って形成される。
部電極5およびこれらに挟まれた強誘電体膜4を含んで
いる。保護膜9には上部電極5に通じるコンタクトホー
ルが設けられ、このコンタクトホールを通して強誘電体
容量素子とメモリセルトランジスタTrとが配線層10
によって電気的に接続されている。本実施の形態におけ
るビット線は、図1、図2に示すように、配線層6によ
って形成される。
【0035】本実施の形態におけるビット線としての配
線層6と上部電極5に接続された配線層10は、タング
ステンシリサイド(WSix)等の金属シリサイド層、
または金属シリサイド層の上にアルミニウム(Al)ま
たは窒化チタン(TiN〉を主体としてなる材料を積層
した構造を有する。または、配線層6、10は、タング
ステン(W)、またはタングステン(W)の上にアルミ
ニウム(Al)または窒化チタン(TiN)を主体とし
てなる材料を積層した構造を有する。
線層6と上部電極5に接続された配線層10は、タング
ステンシリサイド(WSix)等の金属シリサイド層、
または金属シリサイド層の上にアルミニウム(Al)ま
たは窒化チタン(TiN〉を主体としてなる材料を積層
した構造を有する。または、配線層6、10は、タング
ステン(W)、またはタングステン(W)の上にアルミ
ニウム(Al)または窒化チタン(TiN)を主体とし
てなる材料を積層した構造を有する。
【0036】前記のように、強誘電体容量素子Cfの上
部電極5と、配線層10とでは、求められる性質が異な
るため、同一の材料を用いることはできない。上部電極
5と配線層10との界面の安定化を図り、かつ良好な容
量特性を得るためには、上部電極5は、IrO2,Irを
主体として構成することが好ましい。配線層10の金属
シリサイドとしてはWSixが配線層形成後の加熱によ
る強誘電体容量素子Cfの劣化を抑制でき、またSi0
2との密着性やSiとの接触抵抗を低減できるため好ま
しい。また低抵抗率であるAlを配縁層として利用する
ために、TiNをAlとSiの間のバリア膜として用
い、WSixをTiNの下層に用いる構造、すなわち下
層からWSix、TiN,Al,TiNとする配線構造
が好ましい。最上層のTiNは反射防止膜である。上部
電極5と配線層10をこのような組合せとすることによ
って、配線層6、10の形成後の加熱による強誘電体容
量素子Cfの劣化を抑制できる。
部電極5と、配線層10とでは、求められる性質が異な
るため、同一の材料を用いることはできない。上部電極
5と配線層10との界面の安定化を図り、かつ良好な容
量特性を得るためには、上部電極5は、IrO2,Irを
主体として構成することが好ましい。配線層10の金属
シリサイドとしてはWSixが配線層形成後の加熱によ
る強誘電体容量素子Cfの劣化を抑制でき、またSi0
2との密着性やSiとの接触抵抗を低減できるため好ま
しい。また低抵抗率であるAlを配縁層として利用する
ために、TiNをAlとSiの間のバリア膜として用
い、WSixをTiNの下層に用いる構造、すなわち下
層からWSix、TiN,Al,TiNとする配線構造
が好ましい。最上層のTiNは反射防止膜である。上部
電極5と配線層10をこのような組合せとすることによ
って、配線層6、10の形成後の加熱による強誘電体容
量素子Cfの劣化を抑制できる。
【0037】次に本実施の形態の強誘電体メモリ装置の
製造方法において、図4に示す工程断面図を用いて説明
する。
製造方法において、図4に示す工程断面図を用いて説明
する。
【0038】通常のMOSトランジスタの製造工程と同
様の工程によりメモリセルトランジスタTrを形成した
後に、第1層間絶縁膜としてシリコン酸化膜9−1を形
成する(図4(a))。
様の工程によりメモリセルトランジスタTrを形成した
後に、第1層間絶縁膜としてシリコン酸化膜9−1を形
成する(図4(a))。
【0039】この後強誘電体容量素子Cfを以下の方法
で形成する。まずシリコン酸化膜9−1上に下部電極3
を形成し、その上に強誘電体膜4を形成する。下部電極
3に用いられる材料としては、Pt,Ir,Ru等の貴
金属、あるいはIr02、Ru02等の導電性酸化物があ
げられ、通常スパッタリング法により形成される。強誘
電体膜としては、PbZrxTi1-xO3またはSrBi2
Ta2O9が常温で強誘電体メモリ装置としての動作に必
要な残留分極が得られるため好ましく、スパッタリング
法、ゾル・ゲル法、CVD法等により形成される(図4
(b))。その後、容量素子Cfの上部電極5をスパッ
タリング法等により形成する(図4(c))。
で形成する。まずシリコン酸化膜9−1上に下部電極3
を形成し、その上に強誘電体膜4を形成する。下部電極
3に用いられる材料としては、Pt,Ir,Ru等の貴
金属、あるいはIr02、Ru02等の導電性酸化物があ
げられ、通常スパッタリング法により形成される。強誘
電体膜としては、PbZrxTi1-xO3またはSrBi2
Ta2O9が常温で強誘電体メモリ装置としての動作に必
要な残留分極が得られるため好ましく、スパッタリング
法、ゾル・ゲル法、CVD法等により形成される(図4
(b))。その後、容量素子Cfの上部電極5をスパッ
タリング法等により形成する(図4(c))。
【0040】次に、シソコン酸化膜などの絶縁膜を堆積
させて保護膜9を完成した後、上部電極5、下部電極3
に通じるコンタクトホール21を形成し(図5
(a))、さらに拡散層に通じるコンタクトホールを形
成する(図5(b))。
させて保護膜9を完成した後、上部電極5、下部電極3
に通じるコンタクトホール21を形成し(図5
(a))、さらに拡散層に通じるコンタクトホールを形
成する(図5(b))。
【0041】次いで配線層10として、金属シリサイド
層またはタングステン(W)をスパッタリング法、CV
D法等により形成した後、パターニングを行う。あるい
は金属シリサイド層またはタングステン(W)の上に、
アルミニウム(Al)または窒化チタン(TiN)を主
体としてなる材料をスパッタリング法、CVD法等によ
り積層形成した後、パターニングを行う。このとき、配
線層6も同時に形成されてもよい。その後、前記したよ
うにMOSトランジスタTrの特性確保のため300℃
以上500℃以下でアニールを行う。
層またはタングステン(W)をスパッタリング法、CV
D法等により形成した後、パターニングを行う。あるい
は金属シリサイド層またはタングステン(W)の上に、
アルミニウム(Al)または窒化チタン(TiN)を主
体としてなる材料をスパッタリング法、CVD法等によ
り積層形成した後、パターニングを行う。このとき、配
線層6も同時に形成されてもよい。その後、前記したよ
うにMOSトランジスタTrの特性確保のため300℃
以上500℃以下でアニールを行う。
【0042】本発明の第2の実施の形態による強誘電体
メモリ装置の断面図を図21に示す。本実施の形態で
は、強誘電体容量の下部電極3がポリシリコンプラグ1
6を通じて拡散層8に接続されており、上部電極5はプ
レート線として動作する配線層10に接続されている。
配線層10は金属シリサイド層11とAl,TiN等を
積層した層12からなる。金属シリサイド層としてはW
Sixが配線層6の形成後の加熱による強誘電体容量素
子の劣化を抑制でき、またSi02との密着性やSiと
の接触抵抗を低減できるため好ましく、上部電極5とし
てはIr、または下層からIrO2,IrまたはPtを
積層した構造とすることにより上部電極5と配線層10
の間に安定な界面を形成することができ、かつ良好な容
量特性が得られるために好ましい。
メモリ装置の断面図を図21に示す。本実施の形態で
は、強誘電体容量の下部電極3がポリシリコンプラグ1
6を通じて拡散層8に接続されており、上部電極5はプ
レート線として動作する配線層10に接続されている。
配線層10は金属シリサイド層11とAl,TiN等を
積層した層12からなる。金属シリサイド層としてはW
Sixが配線層6の形成後の加熱による強誘電体容量素
子の劣化を抑制でき、またSi02との密着性やSiと
の接触抵抗を低減できるため好ましく、上部電極5とし
てはIr、または下層からIrO2,IrまたはPtを
積層した構造とすることにより上部電極5と配線層10
の間に安定な界面を形成することができ、かつ良好な容
量特性が得られるために好ましい。
【0043】このような実施の形態とすることにより、
配線層10を形成した後に熱処理を行っても、容量特性
が劣化することはない。また第1の実施の形態に比べ、
セル面積を縮小することができ、またプレート線として
抵抗の低いAl等をもちいることができるため動作速度
を早くできる。
配線層10を形成した後に熱処理を行っても、容量特性
が劣化することはない。また第1の実施の形態に比べ、
セル面積を縮小することができ、またプレート線として
抵抗の低いAl等をもちいることができるため動作速度
を早くできる。
【0044】以下、本発明の強誘電体メモリ装置をより
さらに説明する。しかしながら、本発明はこれらに限定
されるものではない。
さらに説明する。しかしながら、本発明はこれらに限定
されるものではない。
【0045】図1は本発明の第1の実施形態による強誘
電体メモリ装置を示す平面図であり、図2は、図1の線
a−a’に沿った断面図を示し、図3は図1の線b−
b’に沿った断面図を示す。
電体メモリ装置を示す平面図であり、図2は、図1の線
a−a’に沿った断面図を示し、図3は図1の線b−
b’に沿った断面図を示す。
【0046】半導体基板上に作り込まれた電界効果トラ
ンジスタTr上に形成された層間絶縁膜9の上に下部電
極3として下層からTi,Pt、強誘電体膜4としてP
ZT、上部電極5として下層から順にIrO2,Irを
有する強誘電体容量素子Cfが形成されている。IrO
2上にIrを積層しているのは、上部電極5に接する配
線材がIrO2によって酸化されて上部電極5と配線層
10との接触抵抗が増大するのを防止するためである。
ンジスタTr上に形成された層間絶縁膜9の上に下部電
極3として下層からTi,Pt、強誘電体膜4としてP
ZT、上部電極5として下層から順にIrO2,Irを
有する強誘電体容量素子Cfが形成されている。IrO
2上にIrを積層しているのは、上部電極5に接する配
線材がIrO2によって酸化されて上部電極5と配線層
10との接触抵抗が増大するのを防止するためである。
【0047】電界効果トランジスタTrと強誘電体容量
素子Cfを電気的に接続するため、およびビット線を形
成するために、電界効果トランジスタの拡散層8と強誘
電体容量素子Cfの上部電極5に通じるコンタクトホー
ルが形成されている。電界効果トランジスタTrの一方
の拡散層8と強誘電体容量素子Cfの上部電極5とは、
前記コンタクトホールを通して配線層10によって電気
的に接続されている。また電界効果トランジスタTrの
他方の拡散層8はビット線に接続されている。配線層6
はビット線も構成する。
素子Cfを電気的に接続するため、およびビット線を形
成するために、電界効果トランジスタの拡散層8と強誘
電体容量素子Cfの上部電極5に通じるコンタクトホー
ルが形成されている。電界効果トランジスタTrの一方
の拡散層8と強誘電体容量素子Cfの上部電極5とは、
前記コンタクトホールを通して配線層10によって電気
的に接続されている。また電界効果トランジスタTrの
他方の拡散層8はビット線に接続されている。配線層6
はビット線も構成する。
【0048】配線層10は、下層から順にWSi2.4,
TiN,Al、TiNが用いられている。下層から2番
目のTiNはAlとSiとの相互拡散を防ぐためのバリ
ア膜で、WSi2.4はSi02との密着性に優れ、Siと
の接触抵抗を低減できる利点を有する。最上層のTiN
は反射防止膜である。本実施例における強誘電体メモリ
装置の製造方法を図4を参照しながら説明する。
TiN,Al、TiNが用いられている。下層から2番
目のTiNはAlとSiとの相互拡散を防ぐためのバリ
ア膜で、WSi2.4はSi02との密着性に優れ、Siと
の接触抵抗を低減できる利点を有する。最上層のTiN
は反射防止膜である。本実施例における強誘電体メモリ
装置の製造方法を図4を参照しながら説明する。
【0049】従来のLSI(Large Scale
Integrated Circuit)の製造プロセ
スに従って、p型半導体基板上にゲート電極、拡散層等
からなる電界効果トランジスタTrを作製し、半導体基
板上全体にLPCVD(Low Pressure C
hemical Vapor Depositio)法
によってSi02膜を堆積したのち、CMP(Chem
ical Mechanical Polishin
g)法によって半導体基板表面を平坦化する(図4
(a))。
Integrated Circuit)の製造プロセ
スに従って、p型半導体基板上にゲート電極、拡散層等
からなる電界効果トランジスタTrを作製し、半導体基
板上全体にLPCVD(Low Pressure C
hemical Vapor Depositio)法
によってSi02膜を堆積したのち、CMP(Chem
ical Mechanical Polishin
g)法によって半導体基板表面を平坦化する(図4
(a))。
【0050】下部電極3と下地SiO2との密着層とし
て膜厚20nmのTi、下部電極3として膜厚200n
mのPtをDCスパッタリング法によって成膜する。そ
の後、ゾルゲル法によって厚さ300nmのPZT膜4
を形成する。PZT膜の出発原料としては、Pb(CH
3COO)2,Zr(OC2H5)4、Ti(i−OC
3H 7)4の混合溶液を用いた。混合溶液のPb:Zr:
Tiのモル(mo1)比は1.15=0.53:O.4
7で、混合溶液中のPbの濃度は0.6mol/lであ
る。この混合溶液をPt上にスピンコートした後、窒素
雰囲気中で250℃で15分間乾燥させ、さらに酸素雰
囲気中で600℃で10分間焼成を行う。スピンコート
から焼成までを3回繰り返すことで厚さ300nmのP
ZT膜を形成できる。その後、フォトレジストをマスク
として、下部電極3のパターンにPZT/Pt/Ti
(下層から順にTi,Pt、PZTが積層していること
を示す。以下、同様)を加工する(図4(b))。
て膜厚20nmのTi、下部電極3として膜厚200n
mのPtをDCスパッタリング法によって成膜する。そ
の後、ゾルゲル法によって厚さ300nmのPZT膜4
を形成する。PZT膜の出発原料としては、Pb(CH
3COO)2,Zr(OC2H5)4、Ti(i−OC
3H 7)4の混合溶液を用いた。混合溶液のPb:Zr:
Tiのモル(mo1)比は1.15=0.53:O.4
7で、混合溶液中のPbの濃度は0.6mol/lであ
る。この混合溶液をPt上にスピンコートした後、窒素
雰囲気中で250℃で15分間乾燥させ、さらに酸素雰
囲気中で600℃で10分間焼成を行う。スピンコート
から焼成までを3回繰り返すことで厚さ300nmのP
ZT膜を形成できる。その後、フォトレジストをマスク
として、下部電極3のパターンにPZT/Pt/Ti
(下層から順にTi,Pt、PZTが積層していること
を示す。以下、同様)を加工する(図4(b))。
【0051】その後、膜厚150nmのIrO2、膜厚
50nmのIrを順に堆積し、フォトレジストをマスク
として、上部電極5のパターンにIr/IrO2を加工
する(図4(c))。
50nmのIrを順に堆積し、フォトレジストをマスク
として、上部電極5のパターンにIr/IrO2を加工
する(図4(c))。
【0052】次にO3−TEOSCVD法によって保護
膜9の一部として半導体基板全面に厚さ400nmのS
iO2膜を堆積させ、強誘電体容量素子の上部電極5、
および下部電極4に通じるコンタクトホール21を、フ
ォトレジストをマスクとし、CF4をエッチングガスと
するRIE(Reactive Ion Etchin
g)法によって形成する(図5(a))。
膜9の一部として半導体基板全面に厚さ400nmのS
iO2膜を堆積させ、強誘電体容量素子の上部電極5、
および下部電極4に通じるコンタクトホール21を、フ
ォトレジストをマスクとし、CF4をエッチングガスと
するRIE(Reactive Ion Etchin
g)法によって形成する(図5(a))。
【0053】コンタクトホール21の形成後、コンタク
トホールエッチング時に強誘電体容量素子Cfに加わっ
たダメージを除去するため、酸素雰囲気中で600℃で
10分間アニールする。続いてトランジスタTrの拡散
層8に通じるコンタクトホール22を、CHF3をエッ
チングガスとするRIE法で形成する(図5(b))。
トホールエッチング時に強誘電体容量素子Cfに加わっ
たダメージを除去するため、酸素雰囲気中で600℃で
10分間アニールする。続いてトランジスタTrの拡散
層8に通じるコンタクトホール22を、CHF3をエッ
チングガスとするRIE法で形成する(図5(b))。
【0054】その後、配線層6として下層から厚さ50
nmのWSi2.4をDCスパッタリング法で堆積させ
る。上部電極5として形成したIrは酸素雰囲気中で6
00℃程度でアニールしてもほとんど酸化されないが、
Irの表面がわずかに酸化されている。Irは酸化され
ても導電体であるため、酸化されたIrそれ自体がコン
タクト導通不良の原因とはならないが、配線層6を成膜
の際に、上部電極のIr表面がアニールにより酸化され
ていると、Irに接したWSi2.4が後工程の熱処理に
より酸化され、Ir/WSi2.4界面の抵抗が高くなる
問題を生じる。この問題を回避するためWSi2.4を堆
積させる前にCHF3等の反応性ガスによるドライエッ
チングによりIr表面層をエッチングすることが好まし
い。本実施形態のWSixのターゲット組成はWSi2.7
で、堆積させたWSixの組成は、WSi2.4である。
nmのWSi2.4をDCスパッタリング法で堆積させ
る。上部電極5として形成したIrは酸素雰囲気中で6
00℃程度でアニールしてもほとんど酸化されないが、
Irの表面がわずかに酸化されている。Irは酸化され
ても導電体であるため、酸化されたIrそれ自体がコン
タクト導通不良の原因とはならないが、配線層6を成膜
の際に、上部電極のIr表面がアニールにより酸化され
ていると、Irに接したWSi2.4が後工程の熱処理に
より酸化され、Ir/WSi2.4界面の抵抗が高くなる
問題を生じる。この問題を回避するためWSi2.4を堆
積させる前にCHF3等の反応性ガスによるドライエッ
チングによりIr表面層をエッチングすることが好まし
い。本実施形態のWSixのターゲット組成はWSi2.7
で、堆積させたWSixの組成は、WSi2.4である。
【0055】続いてArとN2の混合ガスを用いてTi
の反応性スパッタを行うことで、膜厚100nmのTi
Nを堆積させる。さらにその上に膜厚550nmのA
l、反射防止膜として膜厚30nmのTiNを堆積させ
る。続いてフォトレジストをマスクとし、Cl2をエッ
チングガスとするRIE法によって配線層10を加工す
る(図5(c)。
の反応性スパッタを行うことで、膜厚100nmのTi
Nを堆積させる。さらにその上に膜厚550nmのA
l、反射防止膜として膜厚30nmのTiNを堆積させ
る。続いてフォトレジストをマスクとし、Cl2をエッ
チングガスとするRIE法によって配線層10を加工す
る(図5(c)。
【0056】発明者らは、こうして配線層形成までを終
えた強誘電体メモリ装置に対し、窒素雰囲気中で400
℃で30分間のアニールを行い、アニール前後のPZT
容量のスイッチングチャージの変化を観測する実験を行
った。スイッチングチャージとは、図6における強誘電
体容量素子Cfの反転電荷量および非反転電荷量を指
す。反転電荷量と非反転電荷量の差である残留分極値が
大きいほど、強誘電体メモリ装置の記憶保持特性が優れ
るため、強誘電体容量素子Cfにとって好ましい特性と
言える。
えた強誘電体メモリ装置に対し、窒素雰囲気中で400
℃で30分間のアニールを行い、アニール前後のPZT
容量のスイッチングチャージの変化を観測する実験を行
った。スイッチングチャージとは、図6における強誘電
体容量素子Cfの反転電荷量および非反転電荷量を指
す。反転電荷量と非反転電荷量の差である残留分極値が
大きいほど、強誘電体メモリ装置の記憶保持特性が優れ
るため、強誘電体容量素子Cfにとって好ましい特性と
言える。
【0057】スイッチングチャージは強誘電体容量素子
Cfの上部電極5と下部電極3の間に図7に示すような
パルス列を印加することで測定した。第1のパルスで強
誘電体容量素子の分極状態をBの状態にし、第2のパル
スで反転電荷量を測定すると同時に図6のDの状態にし
ている。そして第3のパルスで非反転電荷量を測定す
る。印加パルス幅は3μs、パルス間隔は1sである。
測定に用いたPZT容量Cfの上部電極5は縦3μm、
横3μmの正方形に加工されており、測定においては雑
音の影響を減らすため、同サイズの容量を1000個程
度並列にして測定を行つた。図8に、ウエハ面内5カ所
で測走したPZT容量のアニール前後の反転電荷量と非
反転電荷量との差、すなわち残留分極値を縦軸にとって
示す。図8に示されるように、残留分極値は、アニール
後もアニール前と比較してあまり変化がなく、19μC
/cm2程度の大きな値を示している。 また図9はア
ニール後の上記容量素子の疲労特性を測定した結果であ
る。疲労特性は矩形波を一定サイクル印加し、各サイク
ル後のスイッチングチャージを測定することにより行っ
た。図9に示すように、アニール後においても疲労特性
は良好であり、108サイクル後における残留分極の減
少は初期値と比べて15%以下である。 さらにアニー
ル後における配線層10と上部電極5、下部電極3、拡
散層8それぞれとのコンタクト抵抗を測定したところ、
0.8μm角のコンタクトにおけるコンタクト抵抗はす
べて10Ω以下であり良好であった。 一方、本発明の
ように配線層10をTiN/Al/TiN/WSixと
するのではなく、従来のように配線層10をTiN/A
l/TiN/Tiとした構造のPZT容量素子Cfの配
線層加工後のアニールを行う前後の残留分極値を縦軸に
とって示すと図10のようになる。図10のように、配
線層6をTiN/Al/TiN/Tiとするとアニール
によって残留分極値は1μC/cm2未満まで著しく減
少し、強誘電体容量素子としての特性劣化が顕著であ
る。
Cfの上部電極5と下部電極3の間に図7に示すような
パルス列を印加することで測定した。第1のパルスで強
誘電体容量素子の分極状態をBの状態にし、第2のパル
スで反転電荷量を測定すると同時に図6のDの状態にし
ている。そして第3のパルスで非反転電荷量を測定す
る。印加パルス幅は3μs、パルス間隔は1sである。
測定に用いたPZT容量Cfの上部電極5は縦3μm、
横3μmの正方形に加工されており、測定においては雑
音の影響を減らすため、同サイズの容量を1000個程
度並列にして測定を行つた。図8に、ウエハ面内5カ所
で測走したPZT容量のアニール前後の反転電荷量と非
反転電荷量との差、すなわち残留分極値を縦軸にとって
示す。図8に示されるように、残留分極値は、アニール
後もアニール前と比較してあまり変化がなく、19μC
/cm2程度の大きな値を示している。 また図9はア
ニール後の上記容量素子の疲労特性を測定した結果であ
る。疲労特性は矩形波を一定サイクル印加し、各サイク
ル後のスイッチングチャージを測定することにより行っ
た。図9に示すように、アニール後においても疲労特性
は良好であり、108サイクル後における残留分極の減
少は初期値と比べて15%以下である。 さらにアニー
ル後における配線層10と上部電極5、下部電極3、拡
散層8それぞれとのコンタクト抵抗を測定したところ、
0.8μm角のコンタクトにおけるコンタクト抵抗はす
べて10Ω以下であり良好であった。 一方、本発明の
ように配線層10をTiN/Al/TiN/WSixと
するのではなく、従来のように配線層10をTiN/A
l/TiN/Tiとした構造のPZT容量素子Cfの配
線層加工後のアニールを行う前後の残留分極値を縦軸に
とって示すと図10のようになる。図10のように、配
線層6をTiN/Al/TiN/Tiとするとアニール
によって残留分極値は1μC/cm2未満まで著しく減
少し、強誘電体容量素子としての特性劣化が顕著であ
る。
【0058】従来配線を用いた場合におけるこのような
劣化の原因についてはまだ明らかではないが、Ti,A
l等の配線材料または配線層に含まれる不純物がアニー
ルによってPZT膜にまで拡散し、PZTと化学的に反
応し、PZT膜の結晶構造が変化すること、あるいは、
熱処理中に配線層によって引き起こされる熱応力によっ
て、PZT膜の結晶構造が変化すること等が主に考えら
れる。従って、本発明におけるWSix層は、配線材等
の拡散を防ぐ効果、あるいは膜応力を緩和する効果を有
すると考えられる。 WSix層が、配線材等の拡散を
防ぐ効果、あるいは膜応力を緩和する効果のいずれを有
するにしても、その効果を利用して配線層の形成後のP
ZT容量分極特性劣化を抑制するためには、WSix層
は配線層の最下層とする必要がある。 発明者らは、配
線層10を本発明のようにTiN/Al/TiN/WS
ixとするのではなく、TiN/Al/TiN/WSix
/TiとしたPZT容量を作成したが、この場合では、
図10とほぼ同様に、アニールによって残留分極値は1
μC/cm2未満まで著しく減少することを確認してい
る。 発明者らは、WSix層が有する前記の効果は、
強誘電体容量素子の上部電極の上の領域のみをWSix
層で覆った図11および図12に示す構造の容量でも見
られるのではないかと考え、図11および図12に示す
構造の強誘電体容量素子を試作した。図11は平面図、
図12は図11において線b−b’に沿った断面図であ
る。図11および図12では、PZT容量素子Cfの上
部電極5の上の領域にのみ、容量カバーSiO2保護膜
を介してWSi2.4層が存在する。 配線層10として
は、下層からTi,TiN,Al,TiNを積層してい
る。このような構造は、図13にその製造工程を示すよ
うに、WSi2.4をスパッタリング法で成膜したあと、
RIE法でPZT容量の上部電極5と同じパターンに加
工してから、下層からTi,TiN,Al,TiNを順
に成膜することで形成できる。 ところが、この場合の
ように、配線層10をTiN/AL/TiN/Tiとす
ると、図14のように、アニールによって残留分極値は
5μC/cm 2程度にまで減少した。この結果は、容量
上のみをWSix層で覆ったのでは、アニールによるP
ZT容量の分極特性劣化を抑制するためには不十分な効
果しか得られないことを示している。したがって、この
劣化原因が配線材等の拡散、あるいは熱処理中の熱応力
のいずれによって生じるにしても、容量素子Cfの直上
に存在する配線層だけでなく、それ以外の領域に存在す
る配線層も、PZT容量素子Cfに悪影響を与えると考
えられる。 発明者らはPZT容量素子の近くにTiN
/Al/TiN/Tiで構成された従来配線が存在した
場合に、配線層をPZT容量からどの程度の距離まで離
せば、PZT容量分極特性に対するアニールによる配線
層の悪影響がなくなるかを調べる目的で、図15および
図16のような構造の容量を作成した。図15は平面
図、図16は図15において線b−b’に沿った断面図
である。 強誘電体容量素子Cfの上部電極5の上に存
在する配線層13は、Ir(150nm)/IrO
2(50nm)とし、上部電極5と同じ材料で構成して
いるため、この配線層がアニールによって、PZT容量
素子に悪影響を与えることはない。 配線層10はTi
N/Al/TiN/Tiで構成され、PZT容量の上部
電極5とある距離dだけ離れて存在する。図17にdを
横軸にとったときのアニール後のPZT容量素子のアニ
ール後の残留分極値を示す。 この図から明らかなよう
に、配線層10を、TiN/Al/TiN/Tiで構成
された従来配線とすると、PZT容量素子Cfからの距
離が2μm程度以内に存在する配線層10は、アニール
後のPZT容量分極特性に顕著な悪影響を及ぼすと考え
られる。したがって、PZT容量素子Cfの上部電極5
に直接接続される配線層だけではなく、PZT容量素子
Cfの上部電極5の近傍(2μm程度以内)を通る配線
層も、従来のようにTiN/Al/TiN/Ti等で構
成するのは不適当であり、最下層をWSixで構成する
ことが望ましい。 強誘電体容量素子Cfの上部電極5
または下部電極3を金属シリサイドで構成する例は、た
とえば特開平2−232973、特開平8−17822
号公報等に記載されている。しかし下部電極3を金属シ
リサイドで構成しても、アニールによる配線層10の材
料の拡散が抑制されたり、あるいは配線層10の熱応力
を緩和することはないと考えられる。 拡散抑制や熱応
力緩和のためには、金属シリサイドは、配線層10とP
ZT容量素子Cfとの間の位置に存在する必要があると
考えられるからである。また強誘電体容量素子Cfの上
部電極5を、金属シリサイドで構成したとしても、アニ
ールによる配線層の材料の拡散、あるいは熱応力によっ
て引き起こきれると推定されるPZT容量分極特性劣化
を完全に抑制するのは困難と考えられる。アニールによ
るPZT容量分極特性の劣化は、前記のように容量素子
Cfの直上の配線層部分だけでなく、容量素子Cfから
2μm程度以内の距離に存在する配線層部分の影響も受
けるためである。 また、下部電極3を金属シリサイド
で構成すると、下部電極3上にPZT膜を形成する際に
行う酸素雰囲気中のアニールによって、PZT膜/下部
電極界面における下部電極材料が酸化され、PZT/下
部電極界面に低誘電率の絶縁層が形成されることにな
り、強誘電体容量としての良好な分極特性を得られなく
なる。 上部電極5を金属シリサイドで構成すると、上
部電極5の形成後に上部電極/PZT膜界面の安定化の
ための酸素アニールを行うことができない。さらに上部
電極に通じるコンタクトホールを形成したときにPZT
膜に加わったダメージを除去するための酸素アニールを
行うことができなくなる。酸素アニールを行うと、金属
シリサイドが酸化され、配線層との導通をとることが困
難となるためである。あるいは上部電極/PZT膜の界
面に低誘電率の絶縁層が形成されることになり、強誘電
体容量としての良好な分極特性を得られなくなるためで
ある。これらのことからも、強誘電体容量素子Cfの下
部電極3および上部電極5を金属シリサイドで構成する
のは不適当であり、すでに述べたように、下部電極3お
よび上部電極5は耐酸化性の貴金属または導電性酸化物
で構成することが望ましい。 一方、配線層10を本発
明のようにTiN/Al/TiN/WSixとしても、
上部電極5を本発明のようにIr/IrO2とするので
はなく、従来のように上部電極5をPtのみで構成した
構造のPZT容量素子Cfを形成すると、図18に示す
ようにアニール後のPZT容量特性劣化が著しく、残留
分極値は1μC/cm2未満まで減少する。ただし、P
tをIrO2またはIrとともに積層して上部電極5を
構成するのは問題がない。 したがって、アニールによ
る劣化原因と考えられる配線材の拡散あるいは熱応力等
は、本発明のように、上部電極をIrまたはIrO2を
主体とした材料で構成し、強誘電体容量に接続される配
線層10および強誘電体容量素子Cfに近い場所に存在
する配線層10部分の最下層をWSixによって構成す
ることによって効果的に抑制できる。 本発明の第2の
実施形態による強誘電体メモリ装置を図面を参照して説
明する。本実施形態では図3における配線層10をTi
N(30nm)/Al(50nm)/TiN(100n
m)/W(50nm)としている。第1の実施形態と同
様にして形成した強誘電体容量Cfに対し、配線加工後
およびアニール後のスイッチングチャージを測定した。
図19はウェハー面内5カ所の容量について測定した結
果をプロットしたものである。図19に示すように、配
線層10の最下層をWとしてもアニール後の残留分極値
は17μC/cm2程度を維持しており、PZT容量分
極特性の劣化は小さい。次に、本発明の第3の実施形態
による強誘電体メモリ装置を図面を参照して説明する。
本実施形態では図3における配線層10として厚さ20
0nmのWSi2. 5を用いた。第1の実施形態と同様に
強誘電体容量を加工後、コンタクトホール21を形成す
る。その後DCスパッタリング法によりWSi2.5を堆
積し、RIE法によりパターニングを行う。この上に保
護層としてプラズマCVD法により厚さ1μmのSiO
N膜を堆積する。その後、さらに窒素雰囲気中で400
℃で30分間のアニールを行う。このようにして形成し
た強誘電体容量素子Cfに対し、WSi加工後及びアニ
ール後のスイッチングチャージを測定した。
劣化の原因についてはまだ明らかではないが、Ti,A
l等の配線材料または配線層に含まれる不純物がアニー
ルによってPZT膜にまで拡散し、PZTと化学的に反
応し、PZT膜の結晶構造が変化すること、あるいは、
熱処理中に配線層によって引き起こされる熱応力によっ
て、PZT膜の結晶構造が変化すること等が主に考えら
れる。従って、本発明におけるWSix層は、配線材等
の拡散を防ぐ効果、あるいは膜応力を緩和する効果を有
すると考えられる。 WSix層が、配線材等の拡散を
防ぐ効果、あるいは膜応力を緩和する効果のいずれを有
するにしても、その効果を利用して配線層の形成後のP
ZT容量分極特性劣化を抑制するためには、WSix層
は配線層の最下層とする必要がある。 発明者らは、配
線層10を本発明のようにTiN/Al/TiN/WS
ixとするのではなく、TiN/Al/TiN/WSix
/TiとしたPZT容量を作成したが、この場合では、
図10とほぼ同様に、アニールによって残留分極値は1
μC/cm2未満まで著しく減少することを確認してい
る。 発明者らは、WSix層が有する前記の効果は、
強誘電体容量素子の上部電極の上の領域のみをWSix
層で覆った図11および図12に示す構造の容量でも見
られるのではないかと考え、図11および図12に示す
構造の強誘電体容量素子を試作した。図11は平面図、
図12は図11において線b−b’に沿った断面図であ
る。図11および図12では、PZT容量素子Cfの上
部電極5の上の領域にのみ、容量カバーSiO2保護膜
を介してWSi2.4層が存在する。 配線層10として
は、下層からTi,TiN,Al,TiNを積層してい
る。このような構造は、図13にその製造工程を示すよ
うに、WSi2.4をスパッタリング法で成膜したあと、
RIE法でPZT容量の上部電極5と同じパターンに加
工してから、下層からTi,TiN,Al,TiNを順
に成膜することで形成できる。 ところが、この場合の
ように、配線層10をTiN/AL/TiN/Tiとす
ると、図14のように、アニールによって残留分極値は
5μC/cm 2程度にまで減少した。この結果は、容量
上のみをWSix層で覆ったのでは、アニールによるP
ZT容量の分極特性劣化を抑制するためには不十分な効
果しか得られないことを示している。したがって、この
劣化原因が配線材等の拡散、あるいは熱処理中の熱応力
のいずれによって生じるにしても、容量素子Cfの直上
に存在する配線層だけでなく、それ以外の領域に存在す
る配線層も、PZT容量素子Cfに悪影響を与えると考
えられる。 発明者らはPZT容量素子の近くにTiN
/Al/TiN/Tiで構成された従来配線が存在した
場合に、配線層をPZT容量からどの程度の距離まで離
せば、PZT容量分極特性に対するアニールによる配線
層の悪影響がなくなるかを調べる目的で、図15および
図16のような構造の容量を作成した。図15は平面
図、図16は図15において線b−b’に沿った断面図
である。 強誘電体容量素子Cfの上部電極5の上に存
在する配線層13は、Ir(150nm)/IrO
2(50nm)とし、上部電極5と同じ材料で構成して
いるため、この配線層がアニールによって、PZT容量
素子に悪影響を与えることはない。 配線層10はTi
N/Al/TiN/Tiで構成され、PZT容量の上部
電極5とある距離dだけ離れて存在する。図17にdを
横軸にとったときのアニール後のPZT容量素子のアニ
ール後の残留分極値を示す。 この図から明らかなよう
に、配線層10を、TiN/Al/TiN/Tiで構成
された従来配線とすると、PZT容量素子Cfからの距
離が2μm程度以内に存在する配線層10は、アニール
後のPZT容量分極特性に顕著な悪影響を及ぼすと考え
られる。したがって、PZT容量素子Cfの上部電極5
に直接接続される配線層だけではなく、PZT容量素子
Cfの上部電極5の近傍(2μm程度以内)を通る配線
層も、従来のようにTiN/Al/TiN/Ti等で構
成するのは不適当であり、最下層をWSixで構成する
ことが望ましい。 強誘電体容量素子Cfの上部電極5
または下部電極3を金属シリサイドで構成する例は、た
とえば特開平2−232973、特開平8−17822
号公報等に記載されている。しかし下部電極3を金属シ
リサイドで構成しても、アニールによる配線層10の材
料の拡散が抑制されたり、あるいは配線層10の熱応力
を緩和することはないと考えられる。 拡散抑制や熱応
力緩和のためには、金属シリサイドは、配線層10とP
ZT容量素子Cfとの間の位置に存在する必要があると
考えられるからである。また強誘電体容量素子Cfの上
部電極5を、金属シリサイドで構成したとしても、アニ
ールによる配線層の材料の拡散、あるいは熱応力によっ
て引き起こきれると推定されるPZT容量分極特性劣化
を完全に抑制するのは困難と考えられる。アニールによ
るPZT容量分極特性の劣化は、前記のように容量素子
Cfの直上の配線層部分だけでなく、容量素子Cfから
2μm程度以内の距離に存在する配線層部分の影響も受
けるためである。 また、下部電極3を金属シリサイド
で構成すると、下部電極3上にPZT膜を形成する際に
行う酸素雰囲気中のアニールによって、PZT膜/下部
電極界面における下部電極材料が酸化され、PZT/下
部電極界面に低誘電率の絶縁層が形成されることにな
り、強誘電体容量としての良好な分極特性を得られなく
なる。 上部電極5を金属シリサイドで構成すると、上
部電極5の形成後に上部電極/PZT膜界面の安定化の
ための酸素アニールを行うことができない。さらに上部
電極に通じるコンタクトホールを形成したときにPZT
膜に加わったダメージを除去するための酸素アニールを
行うことができなくなる。酸素アニールを行うと、金属
シリサイドが酸化され、配線層との導通をとることが困
難となるためである。あるいは上部電極/PZT膜の界
面に低誘電率の絶縁層が形成されることになり、強誘電
体容量としての良好な分極特性を得られなくなるためで
ある。これらのことからも、強誘電体容量素子Cfの下
部電極3および上部電極5を金属シリサイドで構成する
のは不適当であり、すでに述べたように、下部電極3お
よび上部電極5は耐酸化性の貴金属または導電性酸化物
で構成することが望ましい。 一方、配線層10を本発
明のようにTiN/Al/TiN/WSixとしても、
上部電極5を本発明のようにIr/IrO2とするので
はなく、従来のように上部電極5をPtのみで構成した
構造のPZT容量素子Cfを形成すると、図18に示す
ようにアニール後のPZT容量特性劣化が著しく、残留
分極値は1μC/cm2未満まで減少する。ただし、P
tをIrO2またはIrとともに積層して上部電極5を
構成するのは問題がない。 したがって、アニールによ
る劣化原因と考えられる配線材の拡散あるいは熱応力等
は、本発明のように、上部電極をIrまたはIrO2を
主体とした材料で構成し、強誘電体容量に接続される配
線層10および強誘電体容量素子Cfに近い場所に存在
する配線層10部分の最下層をWSixによって構成す
ることによって効果的に抑制できる。 本発明の第2の
実施形態による強誘電体メモリ装置を図面を参照して説
明する。本実施形態では図3における配線層10をTi
N(30nm)/Al(50nm)/TiN(100n
m)/W(50nm)としている。第1の実施形態と同
様にして形成した強誘電体容量Cfに対し、配線加工後
およびアニール後のスイッチングチャージを測定した。
図19はウェハー面内5カ所の容量について測定した結
果をプロットしたものである。図19に示すように、配
線層10の最下層をWとしてもアニール後の残留分極値
は17μC/cm2程度を維持しており、PZT容量分
極特性の劣化は小さい。次に、本発明の第3の実施形態
による強誘電体メモリ装置を図面を参照して説明する。
本実施形態では図3における配線層10として厚さ20
0nmのWSi2. 5を用いた。第1の実施形態と同様に
強誘電体容量を加工後、コンタクトホール21を形成す
る。その後DCスパッタリング法によりWSi2.5を堆
積し、RIE法によりパターニングを行う。この上に保
護層としてプラズマCVD法により厚さ1μmのSiO
N膜を堆積する。その後、さらに窒素雰囲気中で400
℃で30分間のアニールを行う。このようにして形成し
た強誘電体容量素子Cfに対し、WSi加工後及びアニ
ール後のスイッチングチャージを測定した。
【0059】図20はウエハー面内5カ所の容量にっい
て測定した結果をプロットしたものである。保護層形成
およびアニールを行っても残留分極の劣化はまったく見
られず、面内ばらつきも減少した。
て測定した結果をプロットしたものである。保護層形成
およびアニールを行っても残留分極の劣化はまったく見
られず、面内ばらつきも減少した。
【発明の効果】 本発明の第1の効果は、強誘電体メモ
リ装置の信頼性向上である。その理由は、配線層形成
後、電界効果トランジスタTrのしきい値ばらつきの低
減のために行う熱処理や、配線上の保護膜形成のための
加熱工程で、配線材の上部電極中への拡散あるいは配線
層の熱応力によって引き起こされる強誘電体容量素子の
残留分極値の低下が抑制されるため、データ書き換え寿
命や記億保持特性が向上するからである。本発明の第2
の効果は、強誘電体メモリ装置の製造における歩留まり
の向上である。強誘電体容量素子Cfの残留分極値が高
くなるため、データ読み出し時の読み出しマージンが大
きくなるからである。
リ装置の信頼性向上である。その理由は、配線層形成
後、電界効果トランジスタTrのしきい値ばらつきの低
減のために行う熱処理や、配線上の保護膜形成のための
加熱工程で、配線材の上部電極中への拡散あるいは配線
層の熱応力によって引き起こされる強誘電体容量素子の
残留分極値の低下が抑制されるため、データ書き換え寿
命や記億保持特性が向上するからである。本発明の第2
の効果は、強誘電体メモリ装置の製造における歩留まり
の向上である。強誘電体容量素子Cfの残留分極値が高
くなるため、データ読み出し時の読み出しマージンが大
きくなるからである。
【0060】
【図1】図1は、本発明による強誘電体メモリセルの構
造を示す平面図である。
造を示す平面図である。
【図2】図2は、図1の線a−a’に沿った断面図であ
る。
る。
【図3】図3は、図1の線b−b’に沿った断面図であ
る。
る。
【図4】図4(a)〜(c)は、本発明による強誘電体
メモリ装置の製造方法の工程を示す断面図である。
メモリ装置の製造方法の工程を示す断面図である。
【図5】図5(a)〜(c)は、本発明による強誘電体
メモリ装置の製造方法の工程を示す断面図である。
メモリ装置の製造方法の工程を示す断面図である。
【図6】図6は、強誘電体の分極特性を示すグラフであ
る。
る。
【図7】図7は、強誘電体の分極特性の測定実験に用い
た電圧パルス列を示す図である。
た電圧パルス列を示す図である。
【図8】図8は、本発明の実施形態による強誘電体メモ
リ装置のアニール前後の特性の変化を示す図である。
リ装置のアニール前後の特性の変化を示す図である。
【図9】図9は、本発明の実施形態による強誘電体メモ
リ装置の劣化を示す図である。
リ装置の劣化を示す図である。
【図10】図9は、従来例における強誘電体メモリ装置
のアニール前後の特性の変化を示す図である。
のアニール前後の特性の変化を示す図である。
【図11】図11は、本発明の実施形態による強誘電体
メモリ装置の効果を説明するための強誘電体メモリ装置
の例を示す平面図である。
メモリ装置の効果を説明するための強誘電体メモリ装置
の例を示す平面図である。
【図12】図12は、図11の線b−b’に沿った断面
図である。
図である。
【図13】図13(a)〜(c)は、図11の強誘電体
メモリの製造工程を示す断面図である。
メモリの製造工程を示す断面図である。
【図14】図14は、図11のアニール前後の特性の変
化を示す図である。
化を示す図である。
【図15】図15は、強誘電体メモリの他の例を示す断
面図である。
面図である。
【図16】図16は、図15の線b−b’に沿った断面図
である。
である。
【図17】図17は、図15の強誘電体メモリにおける
実測データを示すグラフである。
実測データを示すグラフである。
【図18】図18は、図11のアニール前後の特性の変
化を示す図である。
化を示す図である。
【図19】図19は、本発明による強誘電体メモリにお
ける実測データを示すグラフである。
ける実測データを示すグラフである。
【図20】図20は、本発明による実施例の他の実測デ
ータを示すグラフである。
ータを示すグラフである。
【図21】図21は、本発明による具体例を示す断面図
である。
である。
【図22】図22は、従来の強誘電体メモリセルを示す
平面図である。
平面図である。
【図23】図23は、図22の線a−a’に沿った断面図
である。
である。
【図24】図24は、図22の線b−b’に沿った断面図
である。
である。
【図25】図25は、図22の強誘電体メモリ装置の等
価回路を示す回路図である。
価回路を示す回路図である。
【図26】図26は、強誘電体の分極特性を示すグラフ
である。
である。
【図27】図27(a)〜(c)は、従来の強誘電体メ
モリセルの製造方法の工程を示す断面である。
モリセルの製造方法の工程を示す断面である。
Tr:セルトランジスタ BL:ビット線 PL:プレート線 WL:ワード線 MC:メモリセル Cf:強誘電体容量素子 1:p型Si基板 2:フィールドSiO2 3:下部電極 4:強誘電体膜 5:上部電極 6、10:配線層 7:ゲート電極 (ワード線) 8:拡散層 9:保護膜(sio2膜) 16:ポリシリコンプラグ 11:金属シリサイド層(膜) 12:Al,TiN等の層 21,22:コンタクトホール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成10年4月17日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/8247 29/788 29/792 (72)発明者 加藤 有光 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 竹内 常雄 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 林 喜宏 東京都港区芝五丁目7番1号 日本電気株 式会社内
Claims (12)
- 【請求項1】半導体基板上に絶縁膜を介して形成された
強誘電体容量素子を含み、前記強誘電体容量素子は、下
部電極と、前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極からなり、前記
上部電極は、前記強誘電体膜に接続された第1の金属の
導電性酸化物層を含む積層を含む強誘電体メモリ装置。 - 【請求項2】前記第1の金属はイリジウム(Ir)であ
り、前記導電性酸化物層は酸化イリジウム(IrO2)
層である請求項1に記載の強誘電体メモリ装置。 - 【請求項3】前記上部電極の前記積層は、前記導電性酸
化物層と、イリジウムまたは白金の層を含む請求項2に
記載の強誘電体メモリ装置。 - 【請求項4】配線層と接続される前記上部電極の前記積
層の最上層は、イリジウムまたは白金の層である請求項
2に記載の強誘電体メモリ装置。 - 【請求項5】前記上部電極に接続された前記配線層を有
し、前記配線層の最下層はタングステンまたは金属シリ
サイド層で形成されていることを特徴とする請求項1乃
至4のいずれかに記載の強誘電体メモリ装置。 - 【請求項6】前記上部電極から2μm以内の前記配線層
の部分の最下層はタングステンまたは金属シリサイド層
で形成されている請求項5に記載の強誘電体メモリ装
置。 - 【請求項7】前記配線層が、前記タングステンまたは金
属シリサイド層の上に積層された窒化チタン層、及びア
ルミニウムを主成分とする合金層を含むことを特徴とす
る請求項5または6に記載の強誘電体メモリ装置。 - 【請求項8】前記金属シリサイド層がタングステンシリ
サイド(WSix)であることを特徴とする請求項5乃
至7のいずれかに記載の強誘電体メモリ装置。 - 【請求項9】前記強誘電体容量素子の強誘電体膜がPt
ZrxTi1-xO3またはSrBi2(TaxNb2-x)2O9
である請求項1乃至8いずれかに記載の強誘電体メモリ
装置。 - 【請求項10】半導体基板上に絶縁膜を介して、下部電
極、上部電極、および該上部電極と該下部電極の間に挟
まれた強誘電体膜とを含む強誘電体容量素子とを形成す
る工程と、 該強誘電体容量素子上に保護膜を形成する工程と、 該保護膜に前記上部電極に通じるコンタクトホールを設
ける工程と、 該コンタクトホール内および前記保護膜上に金属シリサ
イド層またはタングステン層を形成する工程とを有する
ことを特徴とする強誘電体メモリ装置の製造方法。 - 【請求項11】前記金属シリサイド層またはタングステ
ン(W)層を形成する工程の前に、上部電極または下部
電極の表面層をエッチングする工程をふくむことを特徴
とする請求項10記載の強誘電体メモリ装置の製造方
法。 - 【請求項12】前記金属シリサイド層またはタングステ
ン層を形成する工程の後に、アルミニウム、チタンまた
は窒化チタンを主成分とする配線層を形成することを特
徴とする請求項10または11に記載の強誘電体メモリ
装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10095846A JPH11297942A (ja) | 1998-04-08 | 1998-04-08 | 強誘電体メモリ装置およびその製造方法 |
US09/287,413 US6281536B1 (en) | 1998-04-08 | 1999-04-07 | Ferroelectric memory device with improved ferroelectric capacity characteristic |
KR1019990012277A KR19990083038A (ko) | 1998-04-08 | 1999-04-08 | 개선된 강유전성 용량 특성을 갖는 강유전체 메모리 장치 |
CN99105008A CN1232294A (zh) | 1998-04-08 | 1999-04-08 | 具有改进的铁电电容特性的铁电存储器件 |
EP99302745A EP0949682A3 (en) | 1998-04-08 | 1999-04-08 | Ferroelectric memory device with improved ferroelectric capacitor characteristics |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10095846A JPH11297942A (ja) | 1998-04-08 | 1998-04-08 | 強誘電体メモリ装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11297942A true JPH11297942A (ja) | 1999-10-29 |
Family
ID=14148749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10095846A Pending JPH11297942A (ja) | 1998-04-08 | 1998-04-08 | 強誘電体メモリ装置およびその製造方法 |
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---|---|
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JP (1) | JPH11297942A (ja) |
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- 1999-04-08 KR KR1019990012277A patent/KR19990083038A/ko not_active Application Discontinuation
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