JPH11297942A - 強誘電体メモリ装置およびその製造方法 - Google Patents
強誘電体メモリ装置およびその製造方法Info
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- JPH11297942A JPH11297942A JP10095846A JP9584698A JPH11297942A JP H11297942 A JPH11297942 A JP H11297942A JP 10095846 A JP10095846 A JP 10095846A JP 9584698 A JP9584698 A JP 9584698A JP H11297942 A JPH11297942 A JP H11297942A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】
【課題】 加熱工程における強誘電体容量素子の残留分
極値の低下を抑制する。これによりメモリセルの記憶保
持特性や、書き換え疲労耐性の点で、製品の信頼性を向
上させる。 【解決手段】 強誘電体容量素子の上部電極５をIrまた
はIrO2を主体として構成し、上部電極とセルトランジス
タの拡散層を接続する配線層１０または上部電極近傍を
通配線層の最下位層をタングステンまたはタングステン
シリサイド（WSix）を含む材料で構成する。
極値の低下を抑制する。これによりメモリセルの記憶保
持特性や、書き換え疲労耐性の点で、製品の信頼性を向
上させる。 【解決手段】 強誘電体容量素子の上部電極５をIrまた
はIrO2を主体として構成し、上部電極とセルトランジス
タの拡散層を接続する配線層１０または上部電極近傍を
通配線層の最下位層をタングステンまたはタングステン
シリサイド（WSix）を含む材料で構成する。
Description
【０００１】
【０００２】本発明は、半導体基板上に形成され、格納
されたデータを保持するための強誘電体容量素子とメモ
リセルトランジスタとを備える強誘電体メモリ装置、及
びその製造方法に関する。特に、本発明は、強誘電体メ
モリ装置の強誘電体容量素子とその配線層に関する。
されたデータを保持するための強誘電体容量素子とメモ
リセルトランジスタとを備える強誘電体メモリ装置、及
びその製造方法に関する。特に、本発明は、強誘電体メ
モリ装置の強誘電体容量素子とその配線層に関する。
【０００３】
【０００４】近年、自発分極特性を有する強誘電体膜を
容量絶縁膜とする強誘電体メモリ装置の技術開発が活発
に行われている。強誘電体メモリ装置は、半導体基板上
に形成された強誘電体容量素子の分極状態を利用するこ
とで情報を記憶することができる。
容量絶縁膜とする強誘電体メモリ装置の技術開発が活発
に行われている。強誘電体メモリ装置は、半導体基板上
に形成された強誘電体容量素子の分極状態を利用するこ
とで情報を記憶することができる。
【０００５】図２２から図２５は強誘電体メモリ装置を
構成する単位メモリセルの一例を示す。図２２は強誘電
体メモリセルの平面配置図である。図２３は、図２２に
示される線ａ−ａ’に沿って切ったときの強誘電体メモ
リセルの断面を示し、図２４は、図２２に示される線ｂ
−ｂ’に沿って切ったときの強誘電体メモリセルの断面
を示す。図２５は強誘電体メモリセルの等価回路を示し
ている。
構成する単位メモリセルの一例を示す。図２２は強誘電
体メモリセルの平面配置図である。図２３は、図２２に
示される線ａ−ａ’に沿って切ったときの強誘電体メモ
リセルの断面を示し、図２４は、図２２に示される線ｂ
−ｂ’に沿って切ったときの強誘電体メモリセルの断面
を示す。図２５は強誘電体メモリセルの等価回路を示し
ている。
【０００６】図２５を参照して、メモリセルＭＣは電界
効果トランジスタTrとそのトランジスタのソース／ドレ
インの一方に接続された強誘電体容量素子Ｃｆによって
構成されている。トランジスタTrのソース／ドレインの
他方はビット線ＢＬに接続され、そのトランジスタTrの
ゲート電極はワード線ＷＬに接続されている。強誘電体
容量素子Ｃｆの他方の電極はプレート線ＰＬに接続され
ている。このように構成されたメモリセルＭＣをマトリ
ックス状に配列することにより、大規模不揮発性強誘電
体メモリ装置を構成することができる。 次にその強誘
電体メモリ装置の動作について説明する。
効果トランジスタTrとそのトランジスタのソース／ドレ
インの一方に接続された強誘電体容量素子Ｃｆによって
構成されている。トランジスタTrのソース／ドレインの
他方はビット線ＢＬに接続され、そのトランジスタTrの
ゲート電極はワード線ＷＬに接続されている。強誘電体
容量素子Ｃｆの他方の電極はプレート線ＰＬに接続され
ている。このように構成されたメモリセルＭＣをマトリ
ックス状に配列することにより、大規模不揮発性強誘電
体メモリ装置を構成することができる。 次にその強誘
電体メモリ装置の動作について説明する。
【０００７】強誘電体メモリ装置の強誘電体容量素子Ｃ
ｆは、図２６に示すように、印加電圧の履歴に依存する
分極特性を示す。ただし図２６では、プレート線側の電
位がトランジスタＴｒ側の電位より高いときが正（+）
の方向として示されている。
ｆは、図２６に示すように、印加電圧の履歴に依存する
分極特性を示す。ただし図２６では、プレート線側の電
位がトランジスタＴｒ側の電位より高いときが正（+）
の方向として示されている。
【０００８】今、図２５に示される強誘電体メモリセル
において、ワード線ＷＬとビット線ＢＬとに電圧Ｖcc、
たとえば５Ｖを印加し、プレート線ＰＬに０Ｖを印加す
ると、強誘電体容量素子Ｃｆは、図２６に分極状態Ａで
示される状態となる。この状態で、ビット線ＢＬの電圧
のみを０Ｖに落とすと、強誘電体容量素子Ｃｆは、図２
６に分極状態Ｂで示される状態となる。この状態をたと
えば”１”に対応させるとメモリセルＭＣには”１”が
書き込まれたことになる。また、ワード線ＷＬとプレー
ト線ＰＬとに電圧Ｖccを印加し、ビット線ＢＬに０Ｖを
印加すると、強誘電体容量素子Ｃｆは図２６に分極状態
Ｃで示される状態となる。この状態からプレート線ＰＬ
の電圧を０Ｖに落とすと、強誘電体容量素子Ｃｆは、図
２６に分極状態Ｄで示される状態となる。これによりメ
モリセルにはたとえば”０”が書き込まれたことにな
る。印加電圧０における分極状態、すなわち状態ＤとＢ
の状態における分極値の差（残留分極値と称する）が大
きいことが、強誘電体メモリ素子としての記憶保持特性
や書き換え疲労耐性等の信頼性を向上する上で好まし
い。
において、ワード線ＷＬとビット線ＢＬとに電圧Ｖcc、
たとえば５Ｖを印加し、プレート線ＰＬに０Ｖを印加す
ると、強誘電体容量素子Ｃｆは、図２６に分極状態Ａで
示される状態となる。この状態で、ビット線ＢＬの電圧
のみを０Ｖに落とすと、強誘電体容量素子Ｃｆは、図２
６に分極状態Ｂで示される状態となる。この状態をたと
えば”１”に対応させるとメモリセルＭＣには”１”が
書き込まれたことになる。また、ワード線ＷＬとプレー
ト線ＰＬとに電圧Ｖccを印加し、ビット線ＢＬに０Ｖを
印加すると、強誘電体容量素子Ｃｆは図２６に分極状態
Ｃで示される状態となる。この状態からプレート線ＰＬ
の電圧を０Ｖに落とすと、強誘電体容量素子Ｃｆは、図
２６に分極状態Ｄで示される状態となる。これによりメ
モリセルにはたとえば”０”が書き込まれたことにな
る。印加電圧０における分極状態、すなわち状態ＤとＢ
の状態における分極値の差（残留分極値と称する）が大
きいことが、強誘電体メモリ素子としての記憶保持特性
や書き換え疲労耐性等の信頼性を向上する上で好まし
い。
【０００９】次にこのメモリセルの構造について説明す
る。
る。
【００１０】図２２の線ａ−ａ’に沿った断面図が図２
３に示され、点線ｂ−ｂ’に沿った断面図が図２４に示
されている。図２２、図２３、図２４に示すように、ｐ
型シリコン基板１の表面領域内にソース／ドレインｎ+
拡散層８が形成され、ｐ型シリコン基板上にゲート絶縁
膜（図示せず）を介してゲート電極７が形成されてい
る。これによりセルトランジスタＴｒである電界効果ト
ランジスタが構成されている。
３に示され、点線ｂ−ｂ’に沿った断面図が図２４に示
されている。図２２、図２３、図２４に示すように、ｐ
型シリコン基板１の表面領域内にソース／ドレインｎ+
拡散層８が形成され、ｐ型シリコン基板上にゲート絶縁
膜（図示せず）を介してゲート電極７が形成されてい
る。これによりセルトランジスタＴｒである電界効果ト
ランジスタが構成されている。
【００１１】主にＡｌからなるビット線ＢＬ６は電界効
果トランジスタＴｒのソース／ドレイン拡散層８の一方
に接続されている。電界効果トランジスタ上には層間絶
縁膜（ＳｉＯ2）をはさんで、下部電極３、強誘電体膜
４、上部電極５によって構成される強誘電体容量素子Ｃ
ｆが形成されている。上部電極５は配線層１０によって
電界効果トランジスタＴｒのソース／ドレイン拡散層８
に接続されている。本従来例では、ワード線ＷＬ７は電
界効果トランジスタのゲート電極を兼ねており、プレー
ト線ＰＬ３は、強誘電体容量素子Ｃｆの下部電極３を兼
ねている。強誘電体膜４はPZT（PbZrxTi1-xO3）、SBT
（SrBi2Ta2O9）等を用いて形成される。
果トランジスタＴｒのソース／ドレイン拡散層８の一方
に接続されている。電界効果トランジスタ上には層間絶
縁膜（ＳｉＯ2）をはさんで、下部電極３、強誘電体膜
４、上部電極５によって構成される強誘電体容量素子Ｃ
ｆが形成されている。上部電極５は配線層１０によって
電界効果トランジスタＴｒのソース／ドレイン拡散層８
に接続されている。本従来例では、ワード線ＷＬ７は電
界効果トランジスタのゲート電極を兼ねており、プレー
ト線ＰＬ３は、強誘電体容量素子Ｃｆの下部電極３を兼
ねている。強誘電体膜４はPZT（PbZrxTi1-xO3）、SBT
（SrBi2Ta2O9）等を用いて形成される。
【００１２】強誘電体膜は通常酸化雰囲気中で形成さ
れ、また強誘電体膜形成後に強誘電体膜の安定化のため
に酸素雰囲気中でのアニールが必要となることが多い。
このため、下部電極３および上部電極５としては、耐酸
化性の貴金属（たとえばPt、Ir）、あるいは導電性酸化
物（たとえばIrO2、RuO2）が用いられる。配線層６，１
０としては微細加工の容易さや、SiやSiO2との密着性に
優れること、低抵抗率であることなどが求められ、たと
えばTi、TiN、Alを用いた多層膜が用いられる。Ａｌは
微細加工性、耐腐食性、低抵抗率を有するので、配線材
として広く用いられる。しかしながら、拡散層において
AlとSiが接触すると、熱処理時にSiがAl中に拡散し、拡
散層と半導体基板とのpn接合を破壊する場合がある。そ
こで、AlとSiの相互拡散を防ぐバリア膜としてTiN膜が
しばしば用いられる。またTiNの下にはTi膜が形成さ
れ、たとえば下層から順にTi、TiN、Alの膜が積層され
た多層膜とすることが行われている。これは、TiNはSi
やSiO2との密着性に劣り、Siとの接触抵抗が高いためで
ある。
れ、また強誘電体膜形成後に強誘電体膜の安定化のため
に酸素雰囲気中でのアニールが必要となることが多い。
このため、下部電極３および上部電極５としては、耐酸
化性の貴金属（たとえばPt、Ir）、あるいは導電性酸化
物（たとえばIrO2、RuO2）が用いられる。配線層６，１
０としては微細加工の容易さや、SiやSiO2との密着性に
優れること、低抵抗率であることなどが求められ、たと
えばTi、TiN、Alを用いた多層膜が用いられる。Ａｌは
微細加工性、耐腐食性、低抵抗率を有するので、配線材
として広く用いられる。しかしながら、拡散層において
AlとSiが接触すると、熱処理時にSiがAl中に拡散し、拡
散層と半導体基板とのpn接合を破壊する場合がある。そ
こで、AlとSiの相互拡散を防ぐバリア膜としてTiN膜が
しばしば用いられる。またTiNの下にはTi膜が形成さ
れ、たとえば下層から順にTi、TiN、Alの膜が積層され
た多層膜とすることが行われている。これは、TiNはSi
やSiO2との密着性に劣り、Siとの接触抵抗が高いためで
ある。
【００１３】また配線層１０のAl層と下部電極３及び上
部電極５に用いられる貴金属（たとえばPt）の間も良好
な電気的接続を達成することが必要である。そのため、
例えば特開平6-120072にはAl膜とPt膜の間にTiを主成分
とするバリア層を設ける技術が述べられている。
部電極５に用いられる貴金属（たとえばPt）の間も良好
な電気的接続を達成することが必要である。そのため、
例えば特開平6-120072にはAl膜とPt膜の間にTiを主成分
とするバリア層を設ける技術が述べられている。
【００１４】次に、図２５に示される従来例の強誘電体
メモリセルの製造方法を図面を参照して説明する。 図
２７（a）から（c）は、従来例のメモリセルの製造工程
における断面図を示している。
メモリセルの製造方法を図面を参照して説明する。 図
２７（a）から（c）は、従来例のメモリセルの製造工程
における断面図を示している。
【００１５】メモリセルトランジスタＴｒ等の半導体集
積回路が埋め込まれたシリコン基板１上に形成された層
間絶縁膜上に下部電極３、強誘電体膜４および上部電極
５からなる強誘電体容量素子Ｃｆが形成される。この上
に保護膜を形成する（ 図２７（a））。
積回路が埋め込まれたシリコン基板１上に形成された層
間絶縁膜上に下部電極３、強誘電体膜４および上部電極
５からなる強誘電体容量素子Ｃｆが形成される。この上
に保護膜を形成する（ 図２７（a））。
【００１６】次に図２７（b）に示すように、容量素子
Ｃｆの上部電極３と電界効果トランジスタの拡散層８に
通じるコンタクトホール２１と２２を形成する。
Ｃｆの上部電極３と電界効果トランジスタの拡散層８に
通じるコンタクトホール２１と２２を形成する。
【００１７】続いて図２７（c）に示すように、電界効
果トランジスタの一方の拡散層と容量素子の上部電極を
電気的に接続する配線層１０とビット線６を形成する。
その後、３００℃を越える温度で熱処理を行う。この熱
処理は、トランジスタＴｒのコンタクト抵抗の低減およ
びしきい値電圧の安定化等のために必須のプロセスであ
る。
果トランジスタの一方の拡散層と容量素子の上部電極を
電気的に接続する配線層１０とビット線６を形成する。
その後、３００℃を越える温度で熱処理を行う。この熱
処理は、トランジスタＴｒのコンタクト抵抗の低減およ
びしきい値電圧の安定化等のために必須のプロセスであ
る。
【００１８】
【００１９】ところが上記熱処理を行うと強誘電体膜の
残留分極値が著しく減少し、不揮発性メモリとしての記
憶保持特性、データ書き換え寿命を著しく劣化させると
いう問題があった。この原因についてはまだ解明ではな
いが、配線材を構成するチタン等が強誘電体膜にまで拡
散し、強誘電体膜と反応すること、あるいは配線材が引
き起こす熱応力によって強誘電体膜の分極特性が変化す
ること等が原因として考えられる。
残留分極値が著しく減少し、不揮発性メモリとしての記
憶保持特性、データ書き換え寿命を著しく劣化させると
いう問題があった。この原因についてはまだ解明ではな
いが、配線材を構成するチタン等が強誘電体膜にまで拡
散し、強誘電体膜と反応すること、あるいは配線材が引
き起こす熱応力によって強誘電体膜の分極特性が変化す
ること等が原因として考えられる。
【００２０】また図２２乃至２４に示される構造を有す
るメモリセルの上に保護膜を形成する際にも同様の問題
が発生する。すなわち、従来行われているように、３０
０℃から４００℃程度の基板温度でプラズマCVD法によ
り窒化シリコン膜（Si3N4）が形成される際にも、強誘
電体容量素子の劣化が生じ、強誘電体メモリ装置として
の信頼性が著しく低下する。
るメモリセルの上に保護膜を形成する際にも同様の問題
が発生する。すなわち、従来行われているように、３０
０℃から４００℃程度の基板温度でプラズマCVD法によ
り窒化シリコン膜（Si3N4）が形成される際にも、強誘
電体容量素子の劣化が生じ、強誘電体メモリ装置として
の信頼性が著しく低下する。
【００２１】そこで、強誘電体メモリ装置の構造及び強
誘電体容量素子の上部電極と下部電極をどのように形成
すべきかが問題となっている。
誘電体容量素子の上部電極と下部電極をどのように形成
すべきかが問題となっている。
【００２２】強誘電体メモリ装置の電極材料として、そ
の構造及び製造方法との関連で種々の材料が用いられて
いる。例えば、特開平2-94571には、ゲート電極が上部
電極として用いられ、ゲート電極に電極材料としてタン
グステン（W）が用いられている。また、特開平2-20686
9には上部電極と下部電極に、遷移金属を主成分の１つ
として含む酸化物導電膜が用いられることが示されてい
る。特開平4-6867には下部電極と拡散層との間に酸化シ
リコン、窒化シリコンが用いられ、絶縁耐圧を向上させ
ている。この引例では、下部電極は、白金（Ｐｔ）から
なり、上部電極はポリシリコンからなる。特開平2-2329
73には拡散層の表面に高融点金属を主成分とするシリサ
イドが形成され、これが下部電極として使用されてい
る。上部電極はアルミニウム（Ａｌ）で形成されてい
る。更に、特開平９−８２９１４号公報には、プラグと
下部電極が一体に形成され、バリア層を通してプラグの
下部が酸化されて高抵抗化することが防がれる強誘電体
メモリ装置が開示されている。この引例では、バリア層
はＴｉ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｉｒ及びこれらを含む合
金、Ｒｕ、Ｉｒの導電性酸化物が用いられている。ま
た、また、下部電極を兼ねるプラグは、Ｐｔ、Ｒｕ、Ｉ
ｒ及びこれらの金属を含む合金、Ｒｕ、Ｉｒの導電性酸
化物が用いられている。上部電極については何も説明が
ない。また、層間絶縁膜を介して上部電極の上に形成さ
れる配線層はアルミニウム合金からなる。
の構造及び製造方法との関連で種々の材料が用いられて
いる。例えば、特開平2-94571には、ゲート電極が上部
電極として用いられ、ゲート電極に電極材料としてタン
グステン（W）が用いられている。また、特開平2-20686
9には上部電極と下部電極に、遷移金属を主成分の１つ
として含む酸化物導電膜が用いられることが示されてい
る。特開平4-6867には下部電極と拡散層との間に酸化シ
リコン、窒化シリコンが用いられ、絶縁耐圧を向上させ
ている。この引例では、下部電極は、白金（Ｐｔ）から
なり、上部電極はポリシリコンからなる。特開平2-2329
73には拡散層の表面に高融点金属を主成分とするシリサ
イドが形成され、これが下部電極として使用されてい
る。上部電極はアルミニウム（Ａｌ）で形成されてい
る。更に、特開平９−８２９１４号公報には、プラグと
下部電極が一体に形成され、バリア層を通してプラグの
下部が酸化されて高抵抗化することが防がれる強誘電体
メモリ装置が開示されている。この引例では、バリア層
はＴｉ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｉｒ及びこれらを含む合
金、Ｒｕ、Ｉｒの導電性酸化物が用いられている。ま
た、また、下部電極を兼ねるプラグは、Ｐｔ、Ｒｕ、Ｉ
ｒ及びこれらの金属を含む合金、Ｒｕ、Ｉｒの導電性酸
化物が用いられている。上部電極については何も説明が
ない。また、層間絶縁膜を介して上部電極の上に形成さ
れる配線層はアルミニウム合金からなる。
【００２３】本発明の目的は、配線層形成後の加熱によ
る強誘電体容量素子の劣化を抑制し、その記憶保持特
性、データ書き換え寿命の信頼性を向上することができ
る強誘電体メモリを提供することを目的とする。
る強誘電体容量素子の劣化を抑制し、その記憶保持特
性、データ書き換え寿命の信頼性を向上することができ
る強誘電体メモリを提供することを目的とする。
【００２４】
【００２５】本発明の強誘電体メモリ装置は、半導体基
板上に絶縁膜を介して形成された強誘電体容量素子を含
み、前記強誘電体容量素子は、下部電極と、前記下部電
極上に形成された強誘電体膜と、前記強誘電体膜上に形
成された上部電極からなり、前記上部電極は、前記強誘
電体膜に接続された第１の金属の導電性酸化物層を含む
積層を含むことを特徴とする。
板上に絶縁膜を介して形成された強誘電体容量素子を含
み、前記強誘電体容量素子は、下部電極と、前記下部電
極上に形成された強誘電体膜と、前記強誘電体膜上に形
成された上部電極からなり、前記上部電極は、前記強誘
電体膜に接続された第１の金属の導電性酸化物層を含む
積層を含むことを特徴とする。
【００２６】前記第１の金属はイリジウム（Ｉｒ）であ
り、前記導電性酸化物層は酸化イリジウム（ＩｒＯ2）
層であることが望ましい。前記上部電極の前記積層は、
前記導電性酸化物層と、イリジウムまたは白金の層を含
んでもよい。または、前記配線層と接続される前記上部
電極の前記積層の最上層は、イリジウムまたは白金の層
であることが望ましい。
り、前記導電性酸化物層は酸化イリジウム（ＩｒＯ2）
層であることが望ましい。前記上部電極の前記積層は、
前記導電性酸化物層と、イリジウムまたは白金の層を含
んでもよい。または、前記配線層と接続される前記上部
電極の前記積層の最上層は、イリジウムまたは白金の層
であることが望ましい。
【００２７】前記上部電極に接続された配線層を有し、
前記上部電極の最下層はタングステンまたは金属シリサ
イド層で形成されていることが望ましい。加えて、前記
上部電極から２μｍ以内の前記配線層の部分の最下層は
タングステンまたは金属シリサイド層で形成されている
ことが望ましい。前記配線層が、前記タングステンまた
は金属シリサイド層の上に積層された窒化チタン層、及
びアルミニウムを主成分とする合金層を含み、前記金属
シリサイド層がタングステンシリサイド（ＷＳｉx）で
あることがのぞましい。
前記上部電極の最下層はタングステンまたは金属シリサ
イド層で形成されていることが望ましい。加えて、前記
上部電極から２μｍ以内の前記配線層の部分の最下層は
タングステンまたは金属シリサイド層で形成されている
ことが望ましい。前記配線層が、前記タングステンまた
は金属シリサイド層の上に積層された窒化チタン層、及
びアルミニウムを主成分とする合金層を含み、前記金属
シリサイド層がタングステンシリサイド（ＷＳｉx）で
あることがのぞましい。
【００２８】前記強誘電体容量素子の強誘電体膜がＰｔ
ＺｒxＴｉ1-xＯ3またはＳｒＢｉ2（ＴａxＮｂ2-x）2Ｏ9
である。
ＺｒxＴｉ1-xＯ3またはＳｒＢｉ2（ＴａxＮｂ2-x）2Ｏ9
である。
【００２９】本発明の強誘電体メモリ装置の製造方法
は、半導体基板上に絶縁膜を介して、下部電極、上部電
極、および該上部電極と該下部電極の間に挟まれた強誘
電体膜とを含む強誘電体容量素子とを形成する工程と、
該強誘電体容量素子上に保護膜を形成する工程と、該保
護膜に前記上部電極に通じるコンタクトホールを設ける
工程と、該コンタクトホール内および前記保護膜上に金
属シリサイド層またはタングステン層を形成する工程と
を有することを特徴とする。
は、半導体基板上に絶縁膜を介して、下部電極、上部電
極、および該上部電極と該下部電極の間に挟まれた強誘
電体膜とを含む強誘電体容量素子とを形成する工程と、
該強誘電体容量素子上に保護膜を形成する工程と、該保
護膜に前記上部電極に通じるコンタクトホールを設ける
工程と、該コンタクトホール内および前記保護膜上に金
属シリサイド層またはタングステン層を形成する工程と
を有することを特徴とする。
【００３０】前記金属シリサイド層またはタングステン
（Ｗ）層を形成する工程の前に、上部電極または下部電
極の表面層をエッチングする工程をふくむことが望まし
く、前記金属シリサイド層またはタングステン層を形成
する工程の後に、アルミニウム、チタンまたは窒化チタ
ンを主成分とする配線層を形成することがのぞましい。
（Ｗ）層を形成する工程の前に、上部電極または下部電
極の表面層をエッチングする工程をふくむことが望まし
く、前記金属シリサイド層またはタングステン層を形成
する工程の後に、アルミニウム、チタンまたは窒化チタ
ンを主成分とする配線層を形成することがのぞましい。
【００３１】
【発明の実施の形態】次に本発明の強誘電体メモリ装置
を図面を参照して説明する。
を図面を参照して説明する。
【００３２】本発明の第１の実施の形態による強誘電体
メモリ装置の第１の実施の形態の平面図を図１に、図１
における線ａ−ａ’に沿った断面図を図２に、図１にお
ける線ｂ−ｂ’に沿った断面図を図３にそれぞれ示す。
メモリ装置の第１の実施の形態の平面図を図１に、図１
における線ａ−ａ’に沿った断面図を図２に、図１にお
ける線ｂ−ｂ’に沿った断面図を図３にそれぞれ示す。
【００３３】この強誘電体メモリ装置は半導体基板１
と、半導体基板１上に設けられた強誘電体容量素子Ｃｆ
およびメモリセルトランジスタＴｒと、強誘電体容量素
子Ｃｆ上に設けられたＳｉ０２等の保護膜９とを有す
る。
と、半導体基板１上に設けられた強誘電体容量素子Ｃｆ
およびメモリセルトランジスタＴｒと、強誘電体容量素
子Ｃｆ上に設けられたＳｉ０２等の保護膜９とを有す
る。
【００３４】強誘電体容量素子Ｃｆは、下部電極３、上
部電極５およびこれらに挟まれた強誘電体膜４を含んで
いる。保護膜９には上部電極５に通じるコンタクトホー
ルが設けられ、このコンタクトホールを通して強誘電体
容量素子とメモリセルトランジスタＴｒとが配線層１０
によって電気的に接続されている。本実施の形態におけ
るビット線は、図１、図２に示すように、配線層６によ
って形成される。
部電極５およびこれらに挟まれた強誘電体膜４を含んで
いる。保護膜９には上部電極５に通じるコンタクトホー
ルが設けられ、このコンタクトホールを通して強誘電体
容量素子とメモリセルトランジスタＴｒとが配線層１０
によって電気的に接続されている。本実施の形態におけ
るビット線は、図１、図２に示すように、配線層６によ
って形成される。
【００３５】本実施の形態におけるビット線としての配
線層６と上部電極５に接続された配線層１０は、タング
ステンシリサイド（ＷＳｉx）等の金属シリサイド層、
または金属シリサイド層の上にアルミニウム（Ａｌ）ま
たは窒化チタン（ＴｉＮ〉を主体としてなる材料を積層
した構造を有する。または、配線層６、１０は、タング
ステン（Ｗ）、またはタングステン（Ｗ）の上にアルミ
ニウム（Ａｌ）または窒化チタン（ＴｉＮ）を主体とし
てなる材料を積層した構造を有する。
線層６と上部電極５に接続された配線層１０は、タング
ステンシリサイド（ＷＳｉx）等の金属シリサイド層、
または金属シリサイド層の上にアルミニウム（Ａｌ）ま
たは窒化チタン（ＴｉＮ〉を主体としてなる材料を積層
した構造を有する。または、配線層６、１０は、タング
ステン（Ｗ）、またはタングステン（Ｗ）の上にアルミ
ニウム（Ａｌ）または窒化チタン（ＴｉＮ）を主体とし
てなる材料を積層した構造を有する。
【００３６】前記のように、強誘電体容量素子Ｃｆの上
部電極５と、配線層１０とでは、求められる性質が異な
るため、同一の材料を用いることはできない。上部電極
５と配線層１０との界面の安定化を図り、かつ良好な容
量特性を得るためには、上部電極５は、ＩｒO2，Ｉｒを
主体として構成することが好ましい。配線層１０の金属
シリサイドとしてはＷＳｉxが配線層形成後の加熱によ
る強誘電体容量素子Ｃｆの劣化を抑制でき、またＳｉ０
2との密着性やＳｉとの接触抵抗を低減できるため好ま
しい。また低抵抗率であるＡｌを配縁層として利用する
ために、ＴｉＮをＡｌとＳｉの間のバリア膜として用
い、ＷＳｉxをＴｉＮの下層に用いる構造、すなわち下
層からＷＳｉx、ＴｉＮ，Ａｌ，ＴｉＮとする配線構造
が好ましい。最上層のＴｉＮは反射防止膜である。上部
電極５と配線層１０をこのような組合せとすることによ
って、配線層６、１０の形成後の加熱による強誘電体容
量素子Ｃｆの劣化を抑制できる。
部電極５と、配線層１０とでは、求められる性質が異な
るため、同一の材料を用いることはできない。上部電極
５と配線層１０との界面の安定化を図り、かつ良好な容
量特性を得るためには、上部電極５は、ＩｒO2，Ｉｒを
主体として構成することが好ましい。配線層１０の金属
シリサイドとしてはＷＳｉxが配線層形成後の加熱によ
る強誘電体容量素子Ｃｆの劣化を抑制でき、またＳｉ０
2との密着性やＳｉとの接触抵抗を低減できるため好ま
しい。また低抵抗率であるＡｌを配縁層として利用する
ために、ＴｉＮをＡｌとＳｉの間のバリア膜として用
い、ＷＳｉxをＴｉＮの下層に用いる構造、すなわち下
層からＷＳｉx、ＴｉＮ，Ａｌ，ＴｉＮとする配線構造
が好ましい。最上層のＴｉＮは反射防止膜である。上部
電極５と配線層１０をこのような組合せとすることによ
って、配線層６、１０の形成後の加熱による強誘電体容
量素子Ｃｆの劣化を抑制できる。
【００３７】次に本実施の形態の強誘電体メモリ装置の
製造方法において、図４に示す工程断面図を用いて説明
する。
製造方法において、図４に示す工程断面図を用いて説明
する。
【００３８】通常のＭＯＳトランジスタの製造工程と同
様の工程によりメモリセルトランジスタＴｒを形成した
後に、第１層間絶縁膜としてシリコン酸化膜９−１を形
成する（図４（ａ））。
様の工程によりメモリセルトランジスタＴｒを形成した
後に、第１層間絶縁膜としてシリコン酸化膜９−１を形
成する（図４（ａ））。
【００３９】この後強誘電体容量素子Ｃｆを以下の方法
で形成する。まずシリコン酸化膜９−１上に下部電極３
を形成し、その上に強誘電体膜４を形成する。下部電極
３に用いられる材料としては、Ｐｔ，Ｉｒ，Ｒｕ等の貴
金属、あるいはＩｒ０2、Ｒｕ０2等の導電性酸化物があ
げられ、通常スパッタリング法により形成される。強誘
電体膜としては、ＰｂＺｒxＴｉ1-xＯ3またはＳｒＢｉ2
Ｔａ2Ｏ9が常温で強誘電体メモリ装置としての動作に必
要な残留分極が得られるため好ましく、スパッタリング
法、ゾル・ゲル法、ＣＶＤ法等により形成される（図４
（ｂ））。その後、容量素子Ｃｆの上部電極５をスパッ
タリング法等により形成する（図４（ｃ））。
で形成する。まずシリコン酸化膜９−１上に下部電極３
を形成し、その上に強誘電体膜４を形成する。下部電極
３に用いられる材料としては、Ｐｔ，Ｉｒ，Ｒｕ等の貴
金属、あるいはＩｒ０2、Ｒｕ０2等の導電性酸化物があ
げられ、通常スパッタリング法により形成される。強誘
電体膜としては、ＰｂＺｒxＴｉ1-xＯ3またはＳｒＢｉ2
Ｔａ2Ｏ9が常温で強誘電体メモリ装置としての動作に必
要な残留分極が得られるため好ましく、スパッタリング
法、ゾル・ゲル法、ＣＶＤ法等により形成される（図４
（ｂ））。その後、容量素子Ｃｆの上部電極５をスパッ
タリング法等により形成する（図４（ｃ））。
【００４０】次に、シソコン酸化膜などの絶縁膜を堆積
させて保護膜９を完成した後、上部電極５、下部電極３
に通じるコンタクトホール２１を形成し（図５
（ａ））、さらに拡散層に通じるコンタクトホールを形
成する（図５（ｂ））。
させて保護膜９を完成した後、上部電極５、下部電極３
に通じるコンタクトホール２１を形成し（図５
（ａ））、さらに拡散層に通じるコンタクトホールを形
成する（図５（ｂ））。
【００４１】次いで配線層１０として、金属シリサイド
層またはタングステン（Ｗ）をスパッタリング法、ＣＶ
Ｄ法等により形成した後、パターニングを行う。あるい
は金属シリサイド層またはタングステン（Ｗ）の上に、
アルミニウム（Ａｌ）または窒化チタン（ＴｉＮ）を主
体としてなる材料をスパッタリング法、ＣＶＤ法等によ
り積層形成した後、パターニングを行う。このとき、配
線層６も同時に形成されてもよい。その後、前記したよ
うにＭＯＳトランジスタＴｒの特性確保のため３００℃
以上５００℃以下でアニールを行う。
層またはタングステン（Ｗ）をスパッタリング法、ＣＶ
Ｄ法等により形成した後、パターニングを行う。あるい
は金属シリサイド層またはタングステン（Ｗ）の上に、
アルミニウム（Ａｌ）または窒化チタン（ＴｉＮ）を主
体としてなる材料をスパッタリング法、ＣＶＤ法等によ
り積層形成した後、パターニングを行う。このとき、配
線層６も同時に形成されてもよい。その後、前記したよ
うにＭＯＳトランジスタＴｒの特性確保のため３００℃
以上５００℃以下でアニールを行う。
【００４２】本発明の第２の実施の形態による強誘電体
メモリ装置の断面図を図２１に示す。本実施の形態で
は、強誘電体容量の下部電極３がポリシリコンプラグ１
６を通じて拡散層８に接続されており、上部電極５はプ
レート線として動作する配線層１０に接続されている。
配線層１０は金属シリサイド層１１とＡｌ，ＴｉＮ等を
積層した層１２からなる。金属シリサイド層としてはＷ
Ｓｉxが配線層６の形成後の加熱による強誘電体容量素
子の劣化を抑制でき、またＳｉ０2との密着性やＳｉと
の接触抵抗を低減できるため好ましく、上部電極５とし
てはＩｒ、または下層からＩｒＯ2，ＩｒまたはＰｔを
積層した構造とすることにより上部電極５と配線層１０
の間に安定な界面を形成することができ、かつ良好な容
量特性が得られるために好ましい。
メモリ装置の断面図を図２１に示す。本実施の形態で
は、強誘電体容量の下部電極３がポリシリコンプラグ１
６を通じて拡散層８に接続されており、上部電極５はプ
レート線として動作する配線層１０に接続されている。
配線層１０は金属シリサイド層１１とＡｌ，ＴｉＮ等を
積層した層１２からなる。金属シリサイド層としてはＷ
Ｓｉxが配線層６の形成後の加熱による強誘電体容量素
子の劣化を抑制でき、またＳｉ０2との密着性やＳｉと
の接触抵抗を低減できるため好ましく、上部電極５とし
てはＩｒ、または下層からＩｒＯ2，ＩｒまたはＰｔを
積層した構造とすることにより上部電極５と配線層１０
の間に安定な界面を形成することができ、かつ良好な容
量特性が得られるために好ましい。
【００４３】このような実施の形態とすることにより、
配線層１０を形成した後に熱処理を行っても、容量特性
が劣化することはない。また第１の実施の形態に比べ、
セル面積を縮小することができ、またプレート線として
抵抗の低いＡｌ等をもちいることができるため動作速度
を早くできる。
配線層１０を形成した後に熱処理を行っても、容量特性
が劣化することはない。また第１の実施の形態に比べ、
セル面積を縮小することができ、またプレート線として
抵抗の低いＡｌ等をもちいることができるため動作速度
を早くできる。
【００４４】以下、本発明の強誘電体メモリ装置をより
さらに説明する。しかしながら、本発明はこれらに限定
されるものではない。
さらに説明する。しかしながら、本発明はこれらに限定
されるものではない。
【００４５】図１は本発明の第１の実施形態による強誘
電体メモリ装置を示す平面図であり、図２は、図１の線
ａ−ａ’に沿った断面図を示し、図３は図１の線ｂ−
ｂ’に沿った断面図を示す。
電体メモリ装置を示す平面図であり、図２は、図１の線
ａ−ａ’に沿った断面図を示し、図３は図１の線ｂ−
ｂ’に沿った断面図を示す。
【００４６】半導体基板上に作り込まれた電界効果トラ
ンジスタＴｒ上に形成された層間絶縁膜９の上に下部電
極３として下層からＴｉ，Ｐｔ、強誘電体膜４としてＰ
ＺＴ、上部電極５として下層から順にＩｒＯ2，Ｉｒを
有する強誘電体容量素子Ｃｆが形成されている。ＩｒＯ
2上にＩｒを積層しているのは、上部電極５に接する配
線材がＩｒＯ2によって酸化されて上部電極５と配線層
１０との接触抵抗が増大するのを防止するためである。
ンジスタＴｒ上に形成された層間絶縁膜９の上に下部電
極３として下層からＴｉ，Ｐｔ、強誘電体膜４としてＰ
ＺＴ、上部電極５として下層から順にＩｒＯ2，Ｉｒを
有する強誘電体容量素子Ｃｆが形成されている。ＩｒＯ
2上にＩｒを積層しているのは、上部電極５に接する配
線材がＩｒＯ2によって酸化されて上部電極５と配線層
１０との接触抵抗が増大するのを防止するためである。
【００４７】電界効果トランジスタＴｒと強誘電体容量
素子Ｃｆを電気的に接続するため、およびビット線を形
成するために、電界効果トランジスタの拡散層８と強誘
電体容量素子Ｃｆの上部電極５に通じるコンタクトホー
ルが形成されている。電界効果トランジスタＴｒの一方
の拡散層８と強誘電体容量素子Ｃｆの上部電極５とは、
前記コンタクトホールを通して配線層１０によって電気
的に接続されている。また電界効果トランジスタＴｒの
他方の拡散層８はビット線に接続されている。配線層６
はビット線も構成する。
素子Ｃｆを電気的に接続するため、およびビット線を形
成するために、電界効果トランジスタの拡散層８と強誘
電体容量素子Ｃｆの上部電極５に通じるコンタクトホー
ルが形成されている。電界効果トランジスタＴｒの一方
の拡散層８と強誘電体容量素子Ｃｆの上部電極５とは、
前記コンタクトホールを通して配線層１０によって電気
的に接続されている。また電界効果トランジスタＴｒの
他方の拡散層８はビット線に接続されている。配線層６
はビット線も構成する。
【００４８】配線層１０は、下層から順にＷＳｉ2.4，
ＴｉＮ，Ａｌ、ＴｉＮが用いられている。下層から２番
目のＴｉＮはＡｌとＳｉとの相互拡散を防ぐためのバリ
ア膜で、ＷＳｉ2.4はＳｉ０2との密着性に優れ、Ｓｉと
の接触抵抗を低減できる利点を有する。最上層のＴｉＮ
は反射防止膜である。本実施例における強誘電体メモリ
装置の製造方法を図４を参照しながら説明する。
ＴｉＮ，Ａｌ、ＴｉＮが用いられている。下層から２番
目のＴｉＮはＡｌとＳｉとの相互拡散を防ぐためのバリ
ア膜で、ＷＳｉ2.4はＳｉ０2との密着性に優れ、Ｓｉと
の接触抵抗を低減できる利点を有する。最上層のＴｉＮ
は反射防止膜である。本実施例における強誘電体メモリ
装置の製造方法を図４を参照しながら説明する。
【００４９】従来のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の製造プロセ
スに従って、ｐ型半導体基板上にゲート電極、拡散層等
からなる電界効果トランジスタＴｒを作製し、半導体基
板上全体にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ）法
によってＳｉ０2膜を堆積したのち、ＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）法によって半導体基板表面を平坦化する（図４
（ａ））。
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の製造プロセ
スに従って、ｐ型半導体基板上にゲート電極、拡散層等
からなる電界効果トランジスタＴｒを作製し、半導体基
板上全体にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ）法
によってＳｉ０2膜を堆積したのち、ＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）法によって半導体基板表面を平坦化する（図４
（ａ））。
【００５０】下部電極３と下地ＳｉＯ2との密着層とし
て膜厚２０ｎｍのＴｉ、下部電極３として膜厚２００ｎ
ｍのＰｔをＤＣスパッタリング法によって成膜する。そ
の後、ゾルゲル法によって厚さ３００ｎｍのＰＺＴ膜４
を形成する。ＰＺＴ膜の出発原料としては、Ｐｂ（ＣＨ
3ＣＯＯ）2，Ｚｒ（ＯＣ2Ｈ5）4、Ｔｉ（ｉ−ＯＣ
3Ｈ 7）4の混合溶液を用いた。混合溶液のＰｂ：Ｚｒ：
Ｔｉのモル（ｍｏ１）比は１．１５＝０．５３：Ｏ．４
７で、混合溶液中のＰｂの濃度は０．６ｍｏｌ／ｌであ
る。この混合溶液をＰｔ上にスピンコートした後、窒素
雰囲気中で２５０℃で１５分間乾燥させ、さらに酸素雰
囲気中で６００℃で１０分間焼成を行う。スピンコート
から焼成までを３回繰り返すことで厚さ３００ｎｍのＰ
ＺＴ膜を形成できる。その後、フォトレジストをマスク
として、下部電極３のパターンにＰＺＴ／Ｐｔ／Ｔｉ
（下層から順にＴｉ，Ｐｔ、ＰＺＴが積層していること
を示す。以下、同様）を加工する（図４（ｂ））。
て膜厚２０ｎｍのＴｉ、下部電極３として膜厚２００ｎ
ｍのＰｔをＤＣスパッタリング法によって成膜する。そ
の後、ゾルゲル法によって厚さ３００ｎｍのＰＺＴ膜４
を形成する。ＰＺＴ膜の出発原料としては、Ｐｂ（ＣＨ
3ＣＯＯ）2，Ｚｒ（ＯＣ2Ｈ5）4、Ｔｉ（ｉ−ＯＣ
3Ｈ 7）4の混合溶液を用いた。混合溶液のＰｂ：Ｚｒ：
Ｔｉのモル（ｍｏ１）比は１．１５＝０．５３：Ｏ．４
７で、混合溶液中のＰｂの濃度は０．６ｍｏｌ／ｌであ
る。この混合溶液をＰｔ上にスピンコートした後、窒素
雰囲気中で２５０℃で１５分間乾燥させ、さらに酸素雰
囲気中で６００℃で１０分間焼成を行う。スピンコート
から焼成までを３回繰り返すことで厚さ３００ｎｍのＰ
ＺＴ膜を形成できる。その後、フォトレジストをマスク
として、下部電極３のパターンにＰＺＴ／Ｐｔ／Ｔｉ
（下層から順にＴｉ，Ｐｔ、ＰＺＴが積層していること
を示す。以下、同様）を加工する（図４（ｂ））。
【００５１】その後、膜厚１５０ｎｍのＩｒＯ2、膜厚
５０ｎｍのＩｒを順に堆積し、フォトレジストをマスク
として、上部電極５のパターンにＩｒ／ＩｒＯ2を加工
する（図４（ｃ））。
５０ｎｍのＩｒを順に堆積し、フォトレジストをマスク
として、上部電極５のパターンにＩｒ／ＩｒＯ2を加工
する（図４（ｃ））。
【００５２】次にＯ3−ＴＥＯＳＣＶＤ法によって保護
膜９の一部として半導体基板全面に厚さ４００ｎｍのＳ
ｉＯ2膜を堆積させ、強誘電体容量素子の上部電極５、
および下部電極４に通じるコンタクトホール２１を、フ
ォトレジストをマスクとし、ＣＦ4をエッチングガスと
するＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法によって形成する（図５（ａ））。
膜９の一部として半導体基板全面に厚さ４００ｎｍのＳ
ｉＯ2膜を堆積させ、強誘電体容量素子の上部電極５、
および下部電極４に通じるコンタクトホール２１を、フ
ォトレジストをマスクとし、ＣＦ4をエッチングガスと
するＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法によって形成する（図５（ａ））。
【００５３】コンタクトホール２１の形成後、コンタク
トホールエッチング時に強誘電体容量素子Ｃｆに加わっ
たダメージを除去するため、酸素雰囲気中で６００℃で
１０分間アニールする。続いてトランジスタＴｒの拡散
層８に通じるコンタクトホール２２を、ＣＨＦ3をエッ
チングガスとするＲＩＥ法で形成する（図５（ｂ））。
トホールエッチング時に強誘電体容量素子Ｃｆに加わっ
たダメージを除去するため、酸素雰囲気中で６００℃で
１０分間アニールする。続いてトランジスタＴｒの拡散
層８に通じるコンタクトホール２２を、ＣＨＦ3をエッ
チングガスとするＲＩＥ法で形成する（図５（ｂ））。
【００５４】その後、配線層６として下層から厚さ５０
ｎｍのＷＳｉ2.4をＤＣスパッタリング法で堆積させ
る。上部電極５として形成したＩｒは酸素雰囲気中で６
００℃程度でアニールしてもほとんど酸化されないが、
Ｉｒの表面がわずかに酸化されている。Ｉｒは酸化され
ても導電体であるため、酸化されたＩｒそれ自体がコン
タクト導通不良の原因とはならないが、配線層６を成膜
の際に、上部電極のＩｒ表面がアニールにより酸化され
ていると、Ｉｒに接したＷＳｉ2.4が後工程の熱処理に
より酸化され、Ｉｒ／ＷＳｉ2.4界面の抵抗が高くなる
問題を生じる。この問題を回避するためＷＳｉ2.4を堆
積させる前にＣＨＦ3等の反応性ガスによるドライエッ
チングによりＩｒ表面層をエッチングすることが好まし
い。本実施形態のＷＳｉxのターゲット組成はＷＳｉ2.7
で、堆積させたＷＳｉxの組成は、ＷＳｉ2.4である。
ｎｍのＷＳｉ2.4をＤＣスパッタリング法で堆積させ
る。上部電極５として形成したＩｒは酸素雰囲気中で６
００℃程度でアニールしてもほとんど酸化されないが、
Ｉｒの表面がわずかに酸化されている。Ｉｒは酸化され
ても導電体であるため、酸化されたＩｒそれ自体がコン
タクト導通不良の原因とはならないが、配線層６を成膜
の際に、上部電極のＩｒ表面がアニールにより酸化され
ていると、Ｉｒに接したＷＳｉ2.4が後工程の熱処理に
より酸化され、Ｉｒ／ＷＳｉ2.4界面の抵抗が高くなる
問題を生じる。この問題を回避するためＷＳｉ2.4を堆
積させる前にＣＨＦ3等の反応性ガスによるドライエッ
チングによりＩｒ表面層をエッチングすることが好まし
い。本実施形態のＷＳｉxのターゲット組成はＷＳｉ2.7
で、堆積させたＷＳｉxの組成は、ＷＳｉ2.4である。
【００５５】続いてＡｒとＮ2の混合ガスを用いてＴｉ
の反応性スパッタを行うことで、膜厚１００ｎｍのＴｉ
Ｎを堆積させる。さらにその上に膜厚５５０ｎｍのＡ
ｌ、反射防止膜として膜厚３０ｎｍのＴｉＮを堆積させ
る。続いてフォトレジストをマスクとし、Ｃｌ2をエッ
チングガスとするＲＩＥ法によって配線層１０を加工す
る（図５（ｃ）。
の反応性スパッタを行うことで、膜厚１００ｎｍのＴｉ
Ｎを堆積させる。さらにその上に膜厚５５０ｎｍのＡ
ｌ、反射防止膜として膜厚３０ｎｍのＴｉＮを堆積させ
る。続いてフォトレジストをマスクとし、Ｃｌ2をエッ
チングガスとするＲＩＥ法によって配線層１０を加工す
る（図５（ｃ）。
【００５６】発明者らは、こうして配線層形成までを終
えた強誘電体メモリ装置に対し、窒素雰囲気中で４００
℃で３０分間のアニールを行い、アニール前後のＰＺＴ
容量のスイッチングチャージの変化を観測する実験を行
った。スイッチングチャージとは、図６における強誘電
体容量素子Ｃｆの反転電荷量および非反転電荷量を指
す。反転電荷量と非反転電荷量の差である残留分極値が
大きいほど、強誘電体メモリ装置の記憶保持特性が優れ
るため、強誘電体容量素子Ｃｆにとって好ましい特性と
言える。
えた強誘電体メモリ装置に対し、窒素雰囲気中で４００
℃で３０分間のアニールを行い、アニール前後のＰＺＴ
容量のスイッチングチャージの変化を観測する実験を行
った。スイッチングチャージとは、図６における強誘電
体容量素子Ｃｆの反転電荷量および非反転電荷量を指
す。反転電荷量と非反転電荷量の差である残留分極値が
大きいほど、強誘電体メモリ装置の記憶保持特性が優れ
るため、強誘電体容量素子Ｃｆにとって好ましい特性と
言える。
【００５７】スイッチングチャージは強誘電体容量素子
Ｃｆの上部電極５と下部電極３の間に図７に示すような
パルス列を印加することで測定した。第１のパルスで強
誘電体容量素子の分極状態をＢの状態にし、第２のパル
スで反転電荷量を測定すると同時に図６のＤの状態にし
ている。そして第３のパルスで非反転電荷量を測定す
る。印加パルス幅は３μｓ、パルス間隔は１ｓである。
測定に用いたＰＺＴ容量Ｃｆの上部電極５は縦３μｍ、
横３μｍの正方形に加工されており、測定においては雑
音の影響を減らすため、同サイズの容量を１０００個程
度並列にして測定を行つた。図８に、ウエハ面内５カ所
で測走したＰＺＴ容量のアニール前後の反転電荷量と非
反転電荷量との差、すなわち残留分極値を縦軸にとって
示す。図８に示されるように、残留分極値は、アニール
後もアニール前と比較してあまり変化がなく、１９μＣ
／ｃｍ2程度の大きな値を示している。 また図９はア
ニール後の上記容量素子の疲労特性を測定した結果であ
る。疲労特性は矩形波を一定サイクル印加し、各サイク
ル後のスイッチングチャージを測定することにより行っ
た。図９に示すように、アニール後においても疲労特性
は良好であり、１０8サイクル後における残留分極の減
少は初期値と比べて１５％以下である。 さらにアニー
ル後における配線層１０と上部電極５、下部電極３、拡
散層８それぞれとのコンタクト抵抗を測定したところ、
０．８μｍ角のコンタクトにおけるコンタクト抵抗はす
べて１０Ω以下であり良好であった。 一方、本発明の
ように配線層１０をＴｉＮ／Ａｌ／ＴｉＮ／ＷＳｉxと
するのではなく、従来のように配線層１０をＴｉＮ／Ａ
ｌ／ＴｉＮ／Ｔｉとした構造のＰＺＴ容量素子Ｃｆの配
線層加工後のアニールを行う前後の残留分極値を縦軸に
とって示すと図１０のようになる。図１０のように、配
線層６をＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉとするとアニール
によって残留分極値は１μＣ／ｃｍ2未満まで著しく減
少し、強誘電体容量素子としての特性劣化が顕著であ
る。
Ｃｆの上部電極５と下部電極３の間に図７に示すような
パルス列を印加することで測定した。第１のパルスで強
誘電体容量素子の分極状態をＢの状態にし、第２のパル
スで反転電荷量を測定すると同時に図６のＤの状態にし
ている。そして第３のパルスで非反転電荷量を測定す
る。印加パルス幅は３μｓ、パルス間隔は１ｓである。
測定に用いたＰＺＴ容量Ｃｆの上部電極５は縦３μｍ、
横３μｍの正方形に加工されており、測定においては雑
音の影響を減らすため、同サイズの容量を１０００個程
度並列にして測定を行つた。図８に、ウエハ面内５カ所
で測走したＰＺＴ容量のアニール前後の反転電荷量と非
反転電荷量との差、すなわち残留分極値を縦軸にとって
示す。図８に示されるように、残留分極値は、アニール
後もアニール前と比較してあまり変化がなく、１９μＣ
／ｃｍ2程度の大きな値を示している。 また図９はア
ニール後の上記容量素子の疲労特性を測定した結果であ
る。疲労特性は矩形波を一定サイクル印加し、各サイク
ル後のスイッチングチャージを測定することにより行っ
た。図９に示すように、アニール後においても疲労特性
は良好であり、１０8サイクル後における残留分極の減
少は初期値と比べて１５％以下である。 さらにアニー
ル後における配線層１０と上部電極５、下部電極３、拡
散層８それぞれとのコンタクト抵抗を測定したところ、
０．８μｍ角のコンタクトにおけるコンタクト抵抗はす
べて１０Ω以下であり良好であった。 一方、本発明の
ように配線層１０をＴｉＮ／Ａｌ／ＴｉＮ／ＷＳｉxと
するのではなく、従来のように配線層１０をＴｉＮ／Ａ
ｌ／ＴｉＮ／Ｔｉとした構造のＰＺＴ容量素子Ｃｆの配
線層加工後のアニールを行う前後の残留分極値を縦軸に
とって示すと図１０のようになる。図１０のように、配
線層６をＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉとするとアニール
によって残留分極値は１μＣ／ｃｍ2未満まで著しく減
少し、強誘電体容量素子としての特性劣化が顕著であ
る。
【００５８】従来配線を用いた場合におけるこのような
劣化の原因についてはまだ明らかではないが、Ｔｉ，Ａ
ｌ等の配線材料または配線層に含まれる不純物がアニー
ルによってＰＺＴ膜にまで拡散し、ＰＺＴと化学的に反
応し、ＰＺＴ膜の結晶構造が変化すること、あるいは、
熱処理中に配線層によって引き起こされる熱応力によっ
て、ＰＺＴ膜の結晶構造が変化すること等が主に考えら
れる。従って、本発明におけるＷＳｉx層は、配線材等
の拡散を防ぐ効果、あるいは膜応力を緩和する効果を有
すると考えられる。 ＷＳｉx層が、配線材等の拡散を
防ぐ効果、あるいは膜応力を緩和する効果のいずれを有
するにしても、その効果を利用して配線層の形成後のＰ
ＺＴ容量分極特性劣化を抑制するためには、ＷＳｉx層
は配線層の最下層とする必要がある。 発明者らは、配
線層１０を本発明のようにＴｉＮ／Ａｌ／ＴｉＮ／ＷＳ
ｉxとするのではなく、ＴｉＮ／Ａｌ／ＴｉＮ／ＷＳｉx
／ＴｉとしたＰＺＴ容量を作成したが、この場合では、
図１０とほぼ同様に、アニールによって残留分極値は１
μＣ／ｃｍ2未満まで著しく減少することを確認してい
る。 発明者らは、ＷＳｉx層が有する前記の効果は、
強誘電体容量素子の上部電極の上の領域のみをＷＳｉx
層で覆った図１１および図１２に示す構造の容量でも見
られるのではないかと考え、図１１および図１２に示す
構造の強誘電体容量素子を試作した。図１１は平面図、
図１２は図１１において線ｂ−ｂ’に沿った断面図であ
る。図１１および図１２では、ＰＺＴ容量素子Ｃｆの上
部電極５の上の領域にのみ、容量カバーＳｉＯ2保護膜
を介してＷＳｉ2.4層が存在する。 配線層１０として
は、下層からＴｉ，ＴｉＮ，Ａｌ，ＴｉＮを積層してい
る。このような構造は、図１３にその製造工程を示すよ
うに、ＷＳｉ2.4をスパッタリング法で成膜したあと、
ＲＩＥ法でＰＺＴ容量の上部電極５と同じパターンに加
工してから、下層からＴｉ，ＴｉＮ，Ａｌ，ＴｉＮを順
に成膜することで形成できる。 ところが、この場合の
ように、配線層１０をＴｉＮ／ＡＬ／ＴｉＮ／Ｔｉとす
ると、図１４のように、アニールによって残留分極値は
５μＣ／ｃｍ 2程度にまで減少した。この結果は、容量
上のみをＷＳｉx層で覆ったのでは、アニールによるＰ
ＺＴ容量の分極特性劣化を抑制するためには不十分な効
果しか得られないことを示している。したがって、この
劣化原因が配線材等の拡散、あるいは熱処理中の熱応力
のいずれによって生じるにしても、容量素子Ｃｆの直上
に存在する配線層だけでなく、それ以外の領域に存在す
る配線層も、ＰＺＴ容量素子Ｃｆに悪影響を与えると考
えられる。 発明者らはＰＺＴ容量素子の近くにＴｉＮ
／Ａｌ／ＴｉＮ／Ｔｉで構成された従来配線が存在した
場合に、配線層をＰＺＴ容量からどの程度の距離まで離
せば、ＰＺＴ容量分極特性に対するアニールによる配線
層の悪影響がなくなるかを調べる目的で、図１５および
図１６のような構造の容量を作成した。図１５は平面
図、図１６は図１５において線ｂ−ｂ’に沿った断面図
である。 強誘電体容量素子Ｃｆの上部電極５の上に存
在する配線層１３は、Ｉｒ（１５０ｎｍ）／ＩｒＯ
2（５０ｎｍ）とし、上部電極５と同じ材料で構成して
いるため、この配線層がアニールによって、ＰＺＴ容量
素子に悪影響を与えることはない。 配線層１０はＴｉ
Ｎ／Ａｌ／ＴｉＮ／Ｔｉで構成され、ＰＺＴ容量の上部
電極５とある距離ｄだけ離れて存在する。図１７にｄを
横軸にとったときのアニール後のＰＺＴ容量素子のアニ
ール後の残留分極値を示す。 この図から明らかなよう
に、配線層１０を、ＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉで構成
された従来配線とすると、ＰＺＴ容量素子Ｃｆからの距
離が２μｍ程度以内に存在する配線層１０は、アニール
後のＰＺＴ容量分極特性に顕著な悪影響を及ぼすと考え
られる。したがって、ＰＺＴ容量素子Ｃｆの上部電極５
に直接接続される配線層だけではなく、ＰＺＴ容量素子
Ｃｆの上部電極５の近傍（２μｍ程度以内）を通る配線
層も、従来のようにＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉ等で構
成するのは不適当であり、最下層をＷＳｉxで構成する
ことが望ましい。 強誘電体容量素子Ｃｆの上部電極５
または下部電極３を金属シリサイドで構成する例は、た
とえば特開平２−２３２９７３、特開平８−１７８２２
号公報等に記載されている。しかし下部電極３を金属シ
リサイドで構成しても、アニールによる配線層１０の材
料の拡散が抑制されたり、あるいは配線層１０の熱応力
を緩和することはないと考えられる。 拡散抑制や熱応
力緩和のためには、金属シリサイドは、配線層１０とＰ
ＺＴ容量素子Ｃｆとの間の位置に存在する必要があると
考えられるからである。また強誘電体容量素子Ｃｆの上
部電極５を、金属シリサイドで構成したとしても、アニ
ールによる配線層の材料の拡散、あるいは熱応力によっ
て引き起こきれると推定されるＰＺＴ容量分極特性劣化
を完全に抑制するのは困難と考えられる。アニールによ
るＰＺＴ容量分極特性の劣化は、前記のように容量素子
Ｃｆの直上の配線層部分だけでなく、容量素子Ｃｆから
２μｍ程度以内の距離に存在する配線層部分の影響も受
けるためである。 また、下部電極３を金属シリサイド
で構成すると、下部電極３上にＰＺＴ膜を形成する際に
行う酸素雰囲気中のアニールによって、ＰＺＴ膜／下部
電極界面における下部電極材料が酸化され、ＰＺＴ／下
部電極界面に低誘電率の絶縁層が形成されることにな
り、強誘電体容量としての良好な分極特性を得られなく
なる。 上部電極５を金属シリサイドで構成すると、上
部電極５の形成後に上部電極／ＰＺＴ膜界面の安定化の
ための酸素アニールを行うことができない。さらに上部
電極に通じるコンタクトホールを形成したときにＰＺＴ
膜に加わったダメージを除去するための酸素アニールを
行うことができなくなる。酸素アニールを行うと、金属
シリサイドが酸化され、配線層との導通をとることが困
難となるためである。あるいは上部電極／ＰＺＴ膜の界
面に低誘電率の絶縁層が形成されることになり、強誘電
体容量としての良好な分極特性を得られなくなるためで
ある。これらのことからも、強誘電体容量素子Ｃｆの下
部電極３および上部電極５を金属シリサイドで構成する
のは不適当であり、すでに述べたように、下部電極３お
よび上部電極５は耐酸化性の貴金属または導電性酸化物
で構成することが望ましい。 一方、配線層１０を本発
明のようにＴｉＮ／Ａｌ／ＴｉＮ／ＷＳｉxとしても、
上部電極５を本発明のようにＩｒ／ＩｒＯ2とするので
はなく、従来のように上部電極５をＰｔのみで構成した
構造のＰＺＴ容量素子Ｃｆを形成すると、図１８に示す
ようにアニール後のＰＺＴ容量特性劣化が著しく、残留
分極値は１μＣ／ｃｍ2未満まで減少する。ただし、Ｐ
ｔをＩｒＯ2またはＩｒとともに積層して上部電極５を
構成するのは問題がない。 したがって、アニールによ
る劣化原因と考えられる配線材の拡散あるいは熱応力等
は、本発明のように、上部電極をＩｒまたはＩｒＯ2を
主体とした材料で構成し、強誘電体容量に接続される配
線層１０および強誘電体容量素子Ｃｆに近い場所に存在
する配線層１０部分の最下層をＷＳｉxによって構成す
ることによって効果的に抑制できる。 本発明の第２の
実施形態による強誘電体メモリ装置を図面を参照して説
明する。本実施形態では図３における配線層１０をＴｉ
Ｎ（３０ｎｍ）／Ａｌ（５０ｎｍ）／ＴｉＮ（１００ｎ
ｍ）／Ｗ（５０ｎｍ）としている。第１の実施形態と同
様にして形成した強誘電体容量Ｃｆに対し、配線加工後
およびアニール後のスイッチングチャージを測定した。
図１９はウェハー面内５カ所の容量について測定した結
果をプロットしたものである。図１９に示すように、配
線層１０の最下層をＷとしてもアニール後の残留分極値
は１７μＣ／ｃｍ2程度を維持しており、ＰＺＴ容量分
極特性の劣化は小さい。次に、本発明の第３の実施形態
による強誘電体メモリ装置を図面を参照して説明する。
本実施形態では図３における配線層１０として厚さ２０
０ｎｍのＷＳｉ2. 5を用いた。第１の実施形態と同様に
強誘電体容量を加工後、コンタクトホール２１を形成す
る。その後ＤＣスパッタリング法によりＷＳｉ2.5を堆
積し、ＲＩＥ法によりパターニングを行う。この上に保
護層としてプラズマＣＶＤ法により厚さ１μｍのＳｉＯ
Ｎ膜を堆積する。その後、さらに窒素雰囲気中で４００
℃で３０分間のアニールを行う。このようにして形成し
た強誘電体容量素子Ｃｆに対し、ＷＳｉ加工後及びアニ
ール後のスイッチングチャージを測定した。
劣化の原因についてはまだ明らかではないが、Ｔｉ，Ａ
ｌ等の配線材料または配線層に含まれる不純物がアニー
ルによってＰＺＴ膜にまで拡散し、ＰＺＴと化学的に反
応し、ＰＺＴ膜の結晶構造が変化すること、あるいは、
熱処理中に配線層によって引き起こされる熱応力によっ
て、ＰＺＴ膜の結晶構造が変化すること等が主に考えら
れる。従って、本発明におけるＷＳｉx層は、配線材等
の拡散を防ぐ効果、あるいは膜応力を緩和する効果を有
すると考えられる。 ＷＳｉx層が、配線材等の拡散を
防ぐ効果、あるいは膜応力を緩和する効果のいずれを有
するにしても、その効果を利用して配線層の形成後のＰ
ＺＴ容量分極特性劣化を抑制するためには、ＷＳｉx層
は配線層の最下層とする必要がある。 発明者らは、配
線層１０を本発明のようにＴｉＮ／Ａｌ／ＴｉＮ／ＷＳ
ｉxとするのではなく、ＴｉＮ／Ａｌ／ＴｉＮ／ＷＳｉx
／ＴｉとしたＰＺＴ容量を作成したが、この場合では、
図１０とほぼ同様に、アニールによって残留分極値は１
μＣ／ｃｍ2未満まで著しく減少することを確認してい
る。 発明者らは、ＷＳｉx層が有する前記の効果は、
強誘電体容量素子の上部電極の上の領域のみをＷＳｉx
層で覆った図１１および図１２に示す構造の容量でも見
られるのではないかと考え、図１１および図１２に示す
構造の強誘電体容量素子を試作した。図１１は平面図、
図１２は図１１において線ｂ−ｂ’に沿った断面図であ
る。図１１および図１２では、ＰＺＴ容量素子Ｃｆの上
部電極５の上の領域にのみ、容量カバーＳｉＯ2保護膜
を介してＷＳｉ2.4層が存在する。 配線層１０として
は、下層からＴｉ，ＴｉＮ，Ａｌ，ＴｉＮを積層してい
る。このような構造は、図１３にその製造工程を示すよ
うに、ＷＳｉ2.4をスパッタリング法で成膜したあと、
ＲＩＥ法でＰＺＴ容量の上部電極５と同じパターンに加
工してから、下層からＴｉ，ＴｉＮ，Ａｌ，ＴｉＮを順
に成膜することで形成できる。 ところが、この場合の
ように、配線層１０をＴｉＮ／ＡＬ／ＴｉＮ／Ｔｉとす
ると、図１４のように、アニールによって残留分極値は
５μＣ／ｃｍ 2程度にまで減少した。この結果は、容量
上のみをＷＳｉx層で覆ったのでは、アニールによるＰ
ＺＴ容量の分極特性劣化を抑制するためには不十分な効
果しか得られないことを示している。したがって、この
劣化原因が配線材等の拡散、あるいは熱処理中の熱応力
のいずれによって生じるにしても、容量素子Ｃｆの直上
に存在する配線層だけでなく、それ以外の領域に存在す
る配線層も、ＰＺＴ容量素子Ｃｆに悪影響を与えると考
えられる。 発明者らはＰＺＴ容量素子の近くにＴｉＮ
／Ａｌ／ＴｉＮ／Ｔｉで構成された従来配線が存在した
場合に、配線層をＰＺＴ容量からどの程度の距離まで離
せば、ＰＺＴ容量分極特性に対するアニールによる配線
層の悪影響がなくなるかを調べる目的で、図１５および
図１６のような構造の容量を作成した。図１５は平面
図、図１６は図１５において線ｂ−ｂ’に沿った断面図
である。 強誘電体容量素子Ｃｆの上部電極５の上に存
在する配線層１３は、Ｉｒ（１５０ｎｍ）／ＩｒＯ
2（５０ｎｍ）とし、上部電極５と同じ材料で構成して
いるため、この配線層がアニールによって、ＰＺＴ容量
素子に悪影響を与えることはない。 配線層１０はＴｉ
Ｎ／Ａｌ／ＴｉＮ／Ｔｉで構成され、ＰＺＴ容量の上部
電極５とある距離ｄだけ離れて存在する。図１７にｄを
横軸にとったときのアニール後のＰＺＴ容量素子のアニ
ール後の残留分極値を示す。 この図から明らかなよう
に、配線層１０を、ＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉで構成
された従来配線とすると、ＰＺＴ容量素子Ｃｆからの距
離が２μｍ程度以内に存在する配線層１０は、アニール
後のＰＺＴ容量分極特性に顕著な悪影響を及ぼすと考え
られる。したがって、ＰＺＴ容量素子Ｃｆの上部電極５
に直接接続される配線層だけではなく、ＰＺＴ容量素子
Ｃｆの上部電極５の近傍（２μｍ程度以内）を通る配線
層も、従来のようにＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉ等で構
成するのは不適当であり、最下層をＷＳｉxで構成する
ことが望ましい。 強誘電体容量素子Ｃｆの上部電極５
または下部電極３を金属シリサイドで構成する例は、た
とえば特開平２−２３２９７３、特開平８−１７８２２
号公報等に記載されている。しかし下部電極３を金属シ
リサイドで構成しても、アニールによる配線層１０の材
料の拡散が抑制されたり、あるいは配線層１０の熱応力
を緩和することはないと考えられる。 拡散抑制や熱応
力緩和のためには、金属シリサイドは、配線層１０とＰ
ＺＴ容量素子Ｃｆとの間の位置に存在する必要があると
考えられるからである。また強誘電体容量素子Ｃｆの上
部電極５を、金属シリサイドで構成したとしても、アニ
ールによる配線層の材料の拡散、あるいは熱応力によっ
て引き起こきれると推定されるＰＺＴ容量分極特性劣化
を完全に抑制するのは困難と考えられる。アニールによ
るＰＺＴ容量分極特性の劣化は、前記のように容量素子
Ｃｆの直上の配線層部分だけでなく、容量素子Ｃｆから
２μｍ程度以内の距離に存在する配線層部分の影響も受
けるためである。 また、下部電極３を金属シリサイド
で構成すると、下部電極３上にＰＺＴ膜を形成する際に
行う酸素雰囲気中のアニールによって、ＰＺＴ膜／下部
電極界面における下部電極材料が酸化され、ＰＺＴ／下
部電極界面に低誘電率の絶縁層が形成されることにな
り、強誘電体容量としての良好な分極特性を得られなく
なる。 上部電極５を金属シリサイドで構成すると、上
部電極５の形成後に上部電極／ＰＺＴ膜界面の安定化の
ための酸素アニールを行うことができない。さらに上部
電極に通じるコンタクトホールを形成したときにＰＺＴ
膜に加わったダメージを除去するための酸素アニールを
行うことができなくなる。酸素アニールを行うと、金属
シリサイドが酸化され、配線層との導通をとることが困
難となるためである。あるいは上部電極／ＰＺＴ膜の界
面に低誘電率の絶縁層が形成されることになり、強誘電
体容量としての良好な分極特性を得られなくなるためで
ある。これらのことからも、強誘電体容量素子Ｃｆの下
部電極３および上部電極５を金属シリサイドで構成する
のは不適当であり、すでに述べたように、下部電極３お
よび上部電極５は耐酸化性の貴金属または導電性酸化物
で構成することが望ましい。 一方、配線層１０を本発
明のようにＴｉＮ／Ａｌ／ＴｉＮ／ＷＳｉxとしても、
上部電極５を本発明のようにＩｒ／ＩｒＯ2とするので
はなく、従来のように上部電極５をＰｔのみで構成した
構造のＰＺＴ容量素子Ｃｆを形成すると、図１８に示す
ようにアニール後のＰＺＴ容量特性劣化が著しく、残留
分極値は１μＣ／ｃｍ2未満まで減少する。ただし、Ｐ
ｔをＩｒＯ2またはＩｒとともに積層して上部電極５を
構成するのは問題がない。 したがって、アニールによ
る劣化原因と考えられる配線材の拡散あるいは熱応力等
は、本発明のように、上部電極をＩｒまたはＩｒＯ2を
主体とした材料で構成し、強誘電体容量に接続される配
線層１０および強誘電体容量素子Ｃｆに近い場所に存在
する配線層１０部分の最下層をＷＳｉxによって構成す
ることによって効果的に抑制できる。 本発明の第２の
実施形態による強誘電体メモリ装置を図面を参照して説
明する。本実施形態では図３における配線層１０をＴｉ
Ｎ（３０ｎｍ）／Ａｌ（５０ｎｍ）／ＴｉＮ（１００ｎ
ｍ）／Ｗ（５０ｎｍ）としている。第１の実施形態と同
様にして形成した強誘電体容量Ｃｆに対し、配線加工後
およびアニール後のスイッチングチャージを測定した。
図１９はウェハー面内５カ所の容量について測定した結
果をプロットしたものである。図１９に示すように、配
線層１０の最下層をＷとしてもアニール後の残留分極値
は１７μＣ／ｃｍ2程度を維持しており、ＰＺＴ容量分
極特性の劣化は小さい。次に、本発明の第３の実施形態
による強誘電体メモリ装置を図面を参照して説明する。
本実施形態では図３における配線層１０として厚さ２０
０ｎｍのＷＳｉ2. 5を用いた。第１の実施形態と同様に
強誘電体容量を加工後、コンタクトホール２１を形成す
る。その後ＤＣスパッタリング法によりＷＳｉ2.5を堆
積し、ＲＩＥ法によりパターニングを行う。この上に保
護層としてプラズマＣＶＤ法により厚さ１μｍのＳｉＯ
Ｎ膜を堆積する。その後、さらに窒素雰囲気中で４００
℃で３０分間のアニールを行う。このようにして形成し
た強誘電体容量素子Ｃｆに対し、ＷＳｉ加工後及びアニ
ール後のスイッチングチャージを測定した。
【００５９】図２０はウエハー面内５カ所の容量にっい
て測定した結果をプロットしたものである。保護層形成
およびアニールを行っても残留分極の劣化はまったく見
られず、面内ばらつきも減少した。
て測定した結果をプロットしたものである。保護層形成
およびアニールを行っても残留分極の劣化はまったく見
られず、面内ばらつきも減少した。
【発明の効果】 本発明の第１の効果は、強誘電体メモ
リ装置の信頼性向上である。その理由は、配線層形成
後、電界効果トランジスタＴｒのしきい値ばらつきの低
減のために行う熱処理や、配線上の保護膜形成のための
加熱工程で、配線材の上部電極中への拡散あるいは配線
層の熱応力によって引き起こされる強誘電体容量素子の
残留分極値の低下が抑制されるため、データ書き換え寿
命や記億保持特性が向上するからである。本発明の第２
の効果は、強誘電体メモリ装置の製造における歩留まり
の向上である。強誘電体容量素子Ｃｆの残留分極値が高
くなるため、データ読み出し時の読み出しマージンが大
きくなるからである。
リ装置の信頼性向上である。その理由は、配線層形成
後、電界効果トランジスタＴｒのしきい値ばらつきの低
減のために行う熱処理や、配線上の保護膜形成のための
加熱工程で、配線材の上部電極中への拡散あるいは配線
層の熱応力によって引き起こされる強誘電体容量素子の
残留分極値の低下が抑制されるため、データ書き換え寿
命や記億保持特性が向上するからである。本発明の第２
の効果は、強誘電体メモリ装置の製造における歩留まり
の向上である。強誘電体容量素子Ｃｆの残留分極値が高
くなるため、データ読み出し時の読み出しマージンが大
きくなるからである。
【００６０】
【図１】図１は、本発明による強誘電体メモリセルの構
造を示す平面図である。
造を示す平面図である。
【図２】図２は、図1の線a−a’に沿った断面図であ
る。
る。
【図３】図３は、図1の線b−b’に沿った断面図であ
る。
る。
【図４】図４（ａ）〜（ｃ）は、本発明による強誘電体
メモリ装置の製造方法の工程を示す断面図である。
メモリ装置の製造方法の工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明による強誘電体
メモリ装置の製造方法の工程を示す断面図である。
メモリ装置の製造方法の工程を示す断面図である。
【図６】図６は、強誘電体の分極特性を示すグラフであ
る。
る。
【図７】図７は、強誘電体の分極特性の測定実験に用い
た電圧パルス列を示す図である。
た電圧パルス列を示す図である。
【図８】図８は、本発明の実施形態による強誘電体メモ
リ装置のアニール前後の特性の変化を示す図である。
リ装置のアニール前後の特性の変化を示す図である。
【図９】図９は、本発明の実施形態による強誘電体メモ
リ装置の劣化を示す図である。
リ装置の劣化を示す図である。
【図１０】図９は、従来例における強誘電体メモリ装置
のアニール前後の特性の変化を示す図である。
のアニール前後の特性の変化を示す図である。
【図１１】図１１は、本発明の実施形態による強誘電体
メモリ装置の効果を説明するための強誘電体メモリ装置
の例を示す平面図である。
メモリ装置の効果を説明するための強誘電体メモリ装置
の例を示す平面図である。
【図１２】図１２は、図１１の線ｂ−ｂ’に沿った断面
図である。
図である。
【図１３】図１３（ａ）〜（ｃ）は、図１１の強誘電体
メモリの製造工程を示す断面図である。
メモリの製造工程を示す断面図である。
【図１４】図１４は、図１１のアニール前後の特性の変
化を示す図である。
化を示す図である。
【図１５】図１５は、強誘電体メモリの他の例を示す断
面図である。
面図である。
【図１６】図１６は、図１５の線b−b’に沿った断面図
である。
である。
【図１７】図１７は、図１５の強誘電体メモリにおける
実測データを示すグラフである。
実測データを示すグラフである。
【図１８】図１８は、図１１のアニール前後の特性の変
化を示す図である。
化を示す図である。
【図１９】図１９は、本発明による強誘電体メモリにお
ける実測データを示すグラフである。
ける実測データを示すグラフである。
【図２０】図２０は、本発明による実施例の他の実測デ
ータを示すグラフである。
ータを示すグラフである。
【図２１】図２１は、本発明による具体例を示す断面図
である。
である。
【図２２】図２２は、従来の強誘電体メモリセルを示す
平面図である。
平面図である。
【図２３】図２３は、図２２の線a−a’に沿った断面図
である。
である。
【図２４】図２４は、図２２の線b−b’に沿った断面図
である。
である。
【図２５】図２５は、図２２の強誘電体メモリ装置の等
価回路を示す回路図である。
価回路を示す回路図である。
【図２６】図２６は、強誘電体の分極特性を示すグラフ
である。
である。
【図２７】図２７（ａ）〜（ｃ）は、従来の強誘電体メ
モリセルの製造方法の工程を示す断面である。
モリセルの製造方法の工程を示す断面である。
Tr：セルトランジスタ ＢＬ：ビット線 ＰＬ：プレート線 ＷＬ：ワード線 ＭＣ：メモリセル Ｃｆ：強誘電体容量素子 １：ｐ型Si基板 ２：フィールドSiO2 ３：下部電極 ４：強誘電体膜 ５：上部電極 ６、１０：配線層 ７：ゲート電極 （ワード線） ８：拡散層 ９：保護膜（ｓｉｏ２膜） １６：ポリシリコンプラグ １１：金属シリサイド層（膜） １２：Al,TiN等の層 ２１，２２：コンタクトホール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年４月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 加藤 有光 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 竹内 常雄 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 林 喜宏 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (12)
- 【請求項１】半導体基板上に絶縁膜を介して形成された
強誘電体容量素子を含み、前記強誘電体容量素子は、下
部電極と、前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極からなり、前記
上部電極は、前記強誘電体膜に接続された第１の金属の
導電性酸化物層を含む積層を含む強誘電体メモリ装置。 - 【請求項２】前記第１の金属はイリジウム（Ｉｒ）であ
り、前記導電性酸化物層は酸化イリジウム（ＩｒＯ2）
層である請求項１に記載の強誘電体メモリ装置。 - 【請求項３】前記上部電極の前記積層は、前記導電性酸
化物層と、イリジウムまたは白金の層を含む請求項２に
記載の強誘電体メモリ装置。 - 【請求項４】配線層と接続される前記上部電極の前記積
層の最上層は、イリジウムまたは白金の層である請求項
２に記載の強誘電体メモリ装置。 - 【請求項５】前記上部電極に接続された前記配線層を有
し、前記配線層の最下層はタングステンまたは金属シリ
サイド層で形成されていることを特徴とする請求項１乃
至４のいずれかに記載の強誘電体メモリ装置。 - 【請求項６】前記上部電極から２μｍ以内の前記配線層
の部分の最下層はタングステンまたは金属シリサイド層
で形成されている請求項５に記載の強誘電体メモリ装
置。 - 【請求項７】前記配線層が、前記タングステンまたは金
属シリサイド層の上に積層された窒化チタン層、及びア
ルミニウムを主成分とする合金層を含むことを特徴とす
る請求項５または６に記載の強誘電体メモリ装置。 - 【請求項８】前記金属シリサイド層がタングステンシリ
サイド（ＷＳｉx）であることを特徴とする請求項５乃
至７のいずれかに記載の強誘電体メモリ装置。 - 【請求項９】前記強誘電体容量素子の強誘電体膜がＰｔ
ＺｒxＴｉ1-xＯ3またはＳｒＢｉ2（ＴａxＮｂ2-x）2Ｏ9
である請求項１乃至８いずれかに記載の強誘電体メモリ
装置。 - 【請求項１０】半導体基板上に絶縁膜を介して、下部電
極、上部電極、および該上部電極と該下部電極の間に挟
まれた強誘電体膜とを含む強誘電体容量素子とを形成す
る工程と、 該強誘電体容量素子上に保護膜を形成する工程と、 該保護膜に前記上部電極に通じるコンタクトホールを設
ける工程と、 該コンタクトホール内および前記保護膜上に金属シリサ
イド層またはタングステン層を形成する工程とを有する
ことを特徴とする強誘電体メモリ装置の製造方法。 - 【請求項１１】前記金属シリサイド層またはタングステ
ン（Ｗ）層を形成する工程の前に、上部電極または下部
電極の表面層をエッチングする工程をふくむことを特徴
とする請求項１０記載の強誘電体メモリ装置の製造方
法。 - 【請求項１２】前記金属シリサイド層またはタングステ
ン層を形成する工程の後に、アルミニウム、チタンまた
は窒化チタンを主成分とする配線層を形成することを特
徴とする請求項１０または１１に記載の強誘電体メモリ
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095846A JPH11297942A (ja) | 1998-04-08 | 1998-04-08 | 強誘電体メモリ装置およびその製造方法 |
| US09/287,413 US6281536B1 (en) | 1998-04-08 | 1999-04-07 | Ferroelectric memory device with improved ferroelectric capacity characteristic |
| KR1019990012277A KR19990083038A (ko) | 1998-04-08 | 1999-04-08 | 개선된 강유전성 용량 특성을 갖는 강유전체 메모리 장치 |
| CN99105008A CN1232294A (zh) | 1998-04-08 | 1999-04-08 | 具有改进的铁电电容特性的铁电存储器件 |
| EP99302745A EP0949682A3 (en) | 1998-04-08 | 1999-04-08 | Ferroelectric memory device with improved ferroelectric capacitor characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095846A JPH11297942A (ja) | 1998-04-08 | 1998-04-08 | 強誘電体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297942A true JPH11297942A (ja) | 1999-10-29 |
Family
ID=14148749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10095846A Pending JPH11297942A (ja) | 1998-04-08 | 1998-04-08 | 強誘電体メモリ装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6281536B1 (ja) |
| EP (1) | EP0949682A3 (ja) |
| JP (1) | JPH11297942A (ja) |
| KR (1) | KR19990083038A (ja) |
| CN (1) | CN1232294A (ja) |
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| JP4838026B2 (ja) | 2006-03-27 | 2011-12-14 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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