KR100270960B1 - 반도체 집적회로의 커패시터 및 그 제조방법 - Google Patents

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Abstract

커패시터의 특성을 향상시키고, 비트 레졸루션(bit resolution)을 증가시켜 고정밀(high accuracy) 아날로그 소자를 구현할 수 있도록 한 반도체 집적회로(로직 회로나 아날로그 회로)의 커패시터 및 그 제조방법이 개시된다. 이를 위하여 본 발명에서는 절연기판 상의 소정 부분에는 도전성막 재질의 하부전극이 형성되고, 하부전극을 포함한 절연기판 상에는 하부전극의 표면이 소정 부분 노출되도록 비어 홀이 구비된 층간 절연막이 형성되며, 비어 홀의 내부와 층간 절연막 상에는 유전막이 형성되고, 비어 홀을 포함한 상기 유전막 상의 소정 부분에는 "도전성 플러그/도전성막 패턴"의 적층 구조를 갖는 상부전극이 형성된 구조의 커패시터 및 그 제조방법이 제공된다.

Description

반도체 집적회로의 커패시터 및 그 제조방법
본 발명은 반도체 집적회로(IC)의 커패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 로직 회로(Logic circuit)나 아날로그 회로(Analoge circuit)에 사용되는 MIM(Metal Insulator Metal) 구조를 갖는 반도체 집적회로의 커패시터 및 그 제조방법에 관한 것이다.
반도체 집적회로는 신호 처리 방식에 따라 크게, 입력신호 변화에 의해 출력신호가 온/오프(on/off)형으로 변화되는 디지털(digital)형 집적회로(일명, 로직 회로라 한다)와, 입력신호 변화에 의해 출력신호가 선형적으로 변화되는 아날로그(analog)형 집적회로(일명, 아날로그 회로라 한다)로 구분된다.
상기 집적회로들은 디지털형이나 아날로그형에 구분없이 모두 커패시터에 축적된 전하의 유·무에 따라 정보의 기억이 이루어지므로, 이들 회로들이 정상적인 동작 특성을 유지하기 위해서는 소자 제조시 전압이나 온도 변화에 따라 커패시턴스가 변화되지 않도록 커패시터를 제작해 주어야 한다.
도 1에는 집적회로 제조시 널리 이용되어 오던 0.5㎛의 게이트 선폭을 갖는 종래의 로직 회로나 아날로그 회로의 PIP(polysilicon insulator polysilicon)형 커패시터 구조를 도시한 단면도가 제시되어 있다.
도 1을 참조하면, 종래의 PIP형 커패시터는 반도체 기판(10) 상의 필드 산화막(미 도시) 상에는 폴리실리콘 재질의 하부전극(12)이 형성되고, 그 위에는 ON(예컨대, 버퍼 산화막(14a)/질화막(14b)) 구조의 유전막(14)이 형성되며, 상기 유전막(14) 상에는 하부전극(12)보다 작은 선폭을 갖는 폴리사이드 재질의 상부전극(18)이 형성되도록 이루어져 있음을 알 수 있다.
그러나, 로직이나 아날로그 회로의 커패시터를 상기에 언급된 PIP형 구조로 가져갈 경우에는 반도체 직접회로 구동시 다음과 같은 문제가 발생된다.
도 1에 제시된 PIP형 커패시터의 경우에는 통상, 커패시턴스의 전압 계수(Voltage Coeffecient of Capacitance: 이하, VCC라 한다)가 220ppm(part per million)/V 정도의 값을 가지고, 커패시턴스의 온도 계수(Temperature Coeffecient of Capacitance: 이하, TCC라 한다)가 120ppm/℃ 정도의 값을 가지므로, 전압이나 온도 변화에 따른 커패시턴스의 변화량이 클 수밖에 없어 소자 구동시 커패시턴스의 산포(distribution) 변이(variation)가 크게 나타날 뿐 아니라 커패시터의 어레이 매칭(array matching) 특성이 불균일하게 나타나는 등의 문제가 발생된다. 게다가, 상술한 커패시턴스 특성을 갖는 커패시터를 고주파 영역(high frequency band)에서 사용할 경우에는 커패시터의 전극을 구성하는 폴리실리콘이 저항이 큰 관계로 인해 반도체 집적회로가 안정된 동작을 수행할 수 없다는 문제가 발생된다.
이러한 제반 문제들을 해결하기 위하여, 최근에는 로직 회로나 아날로그 회로 설계시 커패시터를 PIP 구조 대신에 MIM 구조로 가져가는 연구가 활발하게 진행되고 있다. 도 2에는 그 일 예로서, 미국 특허번호 5,406,447에 개시된 종래의 로직이나 아날로그 회로의 MIM(metal insulator metal)형 커패시터 구조를 도시한 단면도가 제시되어 있다.
도 2를 참조하면, 종래의 MIM형 커패시터는 반도체 기판(20) 상에는 절연 산화막(jsolation oxjde film)(22)이 형성되고, 상기 절연 산화막(22) 상의 소정 부분에는 도전성막 재질의 하부전극(24)이 형성되며, 상기 하부전극(24) 상의 소정부분에는 제 1 장벽 금속막(26)을 사이에 두고 산화막 재질의 유전막(28)이 형성되고, 상기 결과물 상에는 층간 절연막(intermediate film)(30)이 형성되며, 상기 층간 절연막(30) 내에는 유전막(28)의 표면이 소정 부분 노출되도록 상기 절연막(30)을 관통하여 비어 홀이 형성되고, 상기 비어 홀을 포함한 층간 절연막(30) 상의 소정 부분에는 제 2 장벽 금속막(32)을 사이에 두고 도전성막 재질의 상부 전극(34)이 형성되도록 이루어져 있음을 알 수 있다.
이와 같이 로직이나 아날로그 회로의 커패시터를 MIM 구조로 가져갈 경우, PIP형 커패시터에 비해 고주파 영역에서 안정된 동작 수행이 가능하다는 효과를 얻을 수 있기는 하나, 이 경우에는 비어 홀을 형성할 때 식각 종료점을 정확하게 검출하기 어려워 다음과 같은 문제가 발생된다.
일반적으로 층간 절연막(30)은 약 1000Å 내외의 두께로 형성되므로 비어 홀 형성시에는 통상, 상기에 언급된 두께의 약 30 ∼ 40%에 해당하는 하부 막질의 오버 에치(over etch)가 뒤따르게 된다. 따라서, 상기에 언급된 구조를 가지도록 MIM 커패시터를 제조할 경우에는 층간 절연막(30) 식각시 유전막(28)의 일부가 함께 식각되는 현상이 필연적으로 발생하게 된다. 이때, 유전막(28)의 오버 에치량이 어느 정도인지를 판단하기 어려워 유전막(28)의 두께를 재현성있게 구현할 수 없게 되므로, 커패시턴스의 변화로 인해 VCC 값과 TCC 값이 커지는 문제는 여전히 존재하게 된다.
이러한 문제를 해결하기 위해서는 커패시터 제조시 유전막의 두께를 기존의 경우보다 상대적으로 두껍게 가져가거나 혹은 적절한 유전상수와 두께를 가져 유전막으로 사용가능하면서도 에치스토퍼막의 역할을 동시에 수행할 수 있는 별도의 막질을 유전막(28) 상에 더 형성해 주어 층간 절연막(30) 식각시 유전막(28)의 오버에치가 이루어지지 않도록 공정을 진행해 주어야 한다. 그러나, 전자의 경우는 유전막의 두께로 증가로 인해 커패시턴스가 감소하게 되므로 소자 제조시 전체적인 칩 사이즈를 크게 가져가 주어야 하는 문제가 뒤따르게 되고, 후자의 경우는 유전막으로 사용가능하면서도 층간 절연막 식각시 에치스토퍼막의 역할을 동시에 담당할 수 있는 막질 개발이 이루어지지 않아 현실적으로 이 두가지 모두 적용이 불가능한 상태이다.
VCC 값과 TCC 값이 커질 경우, 커패시터의 특성 불량으로 인해 커패시터의 성능(performance)이 떨어지게 되어 아날로그 회로의 동작 불량이 야기될 뿐 아니라 경웨 따라서는 작은 비트 레졸루션(bit resolution) 때문에 고성능 아날로그회로의 구현이 불가능하게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 로직 회로나 아날로그 회로의 커패시터를 도전 특성이 안정된 금속을 이용하여 MIM 구조를 가져가되 비어 홀이 형성된 상태에서 유전막 증착이 이루어지도록 공정을 변경해 주므로써, 비트 레졸루션을 증가시켜 커패시터의 특성을 향상시킬 수 있도록 한 반도체 집적회로의 커패시터를 제공함에 있다.
본 발명의 다른 목적은, 상기 반도체 집적회로의 커패시터를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래 기술로서, 로직 회로나 아날로그 회로에 사용되는 PIP형 커패시터의 구조를 도시한 단면도,
도 2는 종래 기술로서, 로직 회로나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도,
도 3은 본 발명으로서, 로직 회로나 아날로그 회로에 사용되는 MIM형 커패시터의 구조를 도시한 단면도,
도 7a 내지 도 4f도는 도 3에 제시된 커패시터 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는 절연기판 상의 소정 부분에 형성된 도전성막 재질의 하부전극과; 상기 하부전극을 포함한 상기 절연기판 상에 형성되며, 상기 하부전극의 표면이 소정 부분 노출되도록 비어 홀이 구비된 층간 절연막과; 상기 비어 홀 내부와 상기 층간 절연막 상에 형성된 유전막; 및 상기 비어 홀을 포함한 상기 유전막 상의 소정 부분에 형성되며, "도전성 플러그/도전성막 패턴"의 적층 구조를 갖는 상부전극으로 이루어진 반도체 집적회로의 커패시터가 제공된다.
이때, 상기 커패시터는 상기 하부전극과 상기 상부전극의 상면에 각각 반사 방지막이 더 형성된 구조를 가질 수도 있고, 상기 하부전극의 하면과 상기 상부전극을 이루는 도전성 플러그와 도전성막 패턴 사이 혹은 상기 도전성 플러그 하면에 각각 장벽 금속막이 더 형성된 구조를 가질 수도 있으며, 상기 하부전극 하측의 상기 절연기판 내부에는 상기 하부전극과 연결되는 도전성 플러그가 더 형성된 구조를 가질수도 있다.
상기 다른 목적을 달성하기 위하여 본 발명에서는 절연기판 상에 제 1 도전성막을 형성하는 단계와; 상기 제 1 도전성막을 선택식각하여 상기 기판 상에 제 1 배선 라인과 하부전극을 동시에 형성하는 단계와; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 1 비어 홀을 형성하는 단계와; 상기 제 1 비어 홀 내부와 상기 층간 절연막 상에 유전막을 형성하는 단계와; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 2 비어 홀을 형성하는 단계와; 상기 제 1 비어 홀과 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계와; 상기 도전성 플러그를 포함한 상기 유전막 상에 제 2 도전성막을 형성하는 단계; 및 상기 제 2 도전성막을 선택식각하여 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인과 "도전성 플러그/도전성막 패턴"의 적층 구조를 갖는 상부전극을 동시에 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.
이때, 상기 제 1 도전성막과 상기 제 2 도전성막 형성 전후에는 각각 장벽 금속막과 반사 방지막을 형성하는 단계를 더 포함하는 것이 바람직하다. 그리고, 상기 제 1 비어 홀 형성후에는 상기 층간 절연막 식각 과정에서 생성된 식각 부산물을 제거할 목적으로 RF 식각 공정을 실시하는 단계를 더 포함하는 것이 바람직하다. 상기 RF 식각 공정은 식각부산물이 100 ~ 400Å 정도 제거될때까지 실시되며, 제 2 비어 홀 형성후나 도전성 플러그 형성후에도 적용 가능하다. 또한, 본 발명에서는 상기 하부전극 하측의 절연기판 내에 도전성 플러그가 더 구비되도록 하여 상기 하부전극과 도전성 플로그가 전기적으로 연결되도록 공정을 진행할 수도 있다.
상기 구조를 가지도록 반도체 집적회로(예컨대, 로직 회로나 아날로그 회로)의 커패시터를 제조할 경우, 비어 홀이 형성된 상태에서 유전막 증착이 이루어지므로 제 1 비어 홀을 형성하기 위한 층간 절연막 식각시 유전막이 오버 에치되는 것을 막을 수 있게 되어 원하는 두께의 유전막을 재현성있게 구현할 수 있게 된다. 그 결과, 전압이나 온도 변화에 따라 커패시턴스가 큰 폭으로 변화되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 집적회로의 다층 배선 형성시 배선 라인을 이루는 막질 사이에 제 1 비어 홀 형성 공정과 유전막 형성 공정을 더 추가해 주는 방식으로 간단하게 로직 회로나 아날로그 회로의 커패시터를 MIM 구조로 가져가 주므로써, 복잡한 공정 추가없이도 커패시터의 특성을 향상시킬 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 3 내지 도 4에 제시된 도면을 참조하여 살펴보면 다음과 같다.
여기서, 도 3은 본 발명에서 제안된 로직이나 아날로그 회로의 커패시터 구조를 도시한 단면도를 나타내고, 도 4a 내지 도 4e는 도 3에 제시된 커패시터의 제조방법을 도시한 공정수순도를 나타낸다.
도 3을 참조하면, 본 발명에서 제안된 로직이나 아날로그 회로의 커패시터는 크게, 절연기판(100) 상의 소정 부분에는 도전성막(예컨대, Al이나 Cu 합금) 재질의 하부전극(102a)이 형성되고, 상기 하부전극(102a) 상에는 유전막(106)이 형성되며, 상기 유전막(106) 상에는 "도전성 플러그(108a)/도전성막 패턴(110a)" 적층 구조의 상부전극(112)이 형성되도록 이루어져, 커패시터가 전체적으로 MIM 구조를 가지도록 구성되어 있음을 알 수 있다. 여기서, 미설명 부호 104는 층간 절연막을 나타내며, 하부전극(102a)을 이루는 도전성막과 상부전극(112)을 이루는 도전성막 패턴(110a)은 Al 합금이나 Cu 합금으로 형성되고, 상부전극(112)을 이루는 도전성 플러그는 W이나 Al 합금 또는 Cu 합금으로 형성된다.
이때, 상기 커패시터는 도 3에는 도시되지 않았으나 절연기판(100)과 하부전극(102a) 사이와, 상부전극(112)을 이루는 도전성 플러그(108a)와 도전성 패턴(110a) 사이, 그리고 도전성 플러그(108a) 하면에 각각 장벽 금속막(미 도시)이 더 형성된 구조를 가지도록 형성할 수도 있고, 하부전극(102a)의 상면과 상부전극(112)의 상면에 각각 반사 방지막(미 도시)이 더 형성된 구조를 가지도록 형성할 수도 있다.
그리고, 하부전극(102a) 하측의 절연기판(100) 내에는 도전성 플러그가 더 구비되도록 하여 상기 하부전극(102a)과 도전성 플러그가 전기적으로 연결되는 구조를 가지도록 커패시터를 제조할 수도 있다.
따라서, 상기 구조의 커패시터는 다음의 제 5 단계를 거쳐 제조된다. 이를 도 4a 내지 도 4e에 제시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
제 1 단계로서, 도 4a에 도시된 바와 같이 절연기판(100) 상에 Al 합금이나 Cu 합금 재질의 제 1 도전성막을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여, 상기 기판(100) 상에 제 1 배선 라인(102b)과 하부전극(102a)을 동시에 형성한다. 이때, 도시되지는 않았으나 하부전극(102a) 하측의 절연기판(100) 내에는 W이나 Al 합금 또는 Cu 합금 등의 재질로 이루어진 별도의 도전성 플러그가 더 구비되도록 하여 하부전극(102a)과 도전성 플러그가 전기적으로 연결되도록 공정을 진행해 주어도 상관없다.
그리고, 상기 제 1 배선 라인(102b)과 하부전극(102a) 형성 공정은 막질 패터닝 특성을 향상시키고 절연기판(100)과 하부전극(102a) 간의 접촉 저항을 낮추어 주기 위하여, 절연기판(100) 상에 장벽 금속막(미 도시)과 제 1 도전성막 및 반사 방지막(anti-reflection layer)(미 도시)을 순차적으로 형성한 상태에서 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이들을 식각해 주는 방식으로 공정을 진행할 수도 있다. 이때, 장벽 금속막과 반사 방지막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성된다.
제 2 단계로서, 도 4b에 도시된 바와 같이 제 1 배선 라인(102b)과 하부전극(102a)을 포함한 절연기판(100) 상에 층간 절연막(104)을 형성한 뒤, 상기 하부전극(102a)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(104) 내에 제 1 비어 홀(h1)을 형성한다.
이때, 하부전극(102a) 상에 반사 방지막이 형성되어 있는 경우에는 층간 절연막(104) 식각 과정에서 상기 반사 방지막이 함께 제거되도록 식각 공정을 진행할 수도 있고, 반면 하부전극(102a) 표면의 평탄도를 향상시킬 목적으로 층간 절연막(104)만을 식각하여 하부전극(102a) 상에 반사 방지막이 잔존되도록 식각 공정을 진행할 수도 있다.
제 3 단계로서, 도 4c에 도시된 바와 같이 제 1 비어 홀(h1)의 내부와 층간 절연막(104) 상에 CVD법을 이용하여 유전막(106)을 형성한 뒤, 제 1 배선 라인(102b)의 표면이 소정 부분 노출되도록 유전막(106)과 층간 절연막(104)을 선택식각하여 상기 절연막(104) 내에 제 2 비어 홀(h2)을 형성한다. 상기 유전막(106)으로는 주로, P-TEOS(Plasma Tera Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced nitride), HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba,Sr)TiO3), PZT(lead Zirconium Titanate)의 단층 구조나 이들이 조합된 적층막 구조가 사용된다.
제 4 단계로서, 도 4d에 도시된 바와 같이 제 1 및 제 2 비어 홀(h1),(h2)을 포함한 유전막(106) 상에 CVD법을 이용하여 W, Al 합금, Cu 합금 등의 재질로 이루어진 도전성막을 형성한 다음, 이를 CMP 공정이나 에치백 공정으로 평탄화시켜 제 1 및 제 2 비어 홀(h1),(h2) 내에 각각 도전성 플러그(108a),(108b)를 형성한다. 이때, 도전성 플러그(108a),(108b)가 W으로 형성되었을 경우에는 W-리프팅(lifting)을 방지함과 동시에 막질 증착 특성을 향상시켜 주기 위하여 제 1 및 제 2 비어 홀(h1),(h2) 내부에 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 갖는 장벽 금속막(미 도시)을 더 형성해 주어야 한다.
제 5 단계로서, 도 4e에 도시된 바와 같이 도전성 플러그(108a),(108b)를 포함한 유전막(106) 상에 Al 합금이나 Cu 합금 재질의 제 2 도전성막을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 식각하여 제 2 배선 라인(110b)과 도전성막 패턴(110a)을 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 상기 도전성막 패턴(110a)은 제 1 비어 홀(h1) 내에 형성된 도전성 플러그(108a)보다 큰 선폭을 가지도록 형성된다.
그 결과, 절연기판(100) 상의 소정 부분에는 도전성 플러그(108b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 라인(102b),(110b)이 순차 적층된 구조의 배선 라인이 형성되고, 상기 배선 라인 일측의 절연기판(100) 상에는 유전막(106)을 사이에 두고, 그 상·하부에 도전성막 재질의 하부전극(102a)과 "도전성 플러그(108a)/도전성막 패턴(110a)" 형태의 상부전극이 순차 적층된 구조(MIM 구조)의 커패시터가 형성된다.
이 경우 역시, 제 2 배선 라인(110b)과 도전성막 패턴(110a) 형성 공정은 막질 패터닝 특성을 향상시킴과 동시에 접촉 저항을 낮추어 주기 위하여 도전성 플러그(108a),(108b)를 포함한 유전막(106) 상에 장벽 금속막(미 도시)과 제 2 도전성막 및 반사 방지막(미 도시)을 순차적으로 형성한 다음, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이들을 순차적으로 식각해 주는 방식으로 공정을 진행할 수도 있다.
이와 같이 MIM 구조를 제조할 경우, 제 1 비어 홀(h1)이 형성된 상태에서 유전막(106) 증착이 이루어지므로, 제 1 비어 홀(h1)을 형성하기 위한 층간 절연막(104) 식각시 유전막이 오버 에치되는 것을 막을 수 있게 되어 원하는 두께의 유전막을 재현성있게 구현할 수 있게 된다. 이로 인해, 전압이나 온도 변화에 따른 커패시턴스의 변화를 최소화할 수 있게 되므로, 비트 레졸루션을 증가시킬 수 있게 될 뿐 아니라 커패시턴스의 산포 특성과 커패시터의 어레이 매칭 특성을 개선할 수 있게 된다.
한편, 본 발명의 일 변형예로서 상기 MIM 구조의 커패시터 제조 공정은 제 1 비어 홀(h1) 형성후, 유전막을 형성하기 전에 RF(radio frequency) 식각 공정(또는 습식 식각이나 건식식각 공정)을 더 실시해 주는 방식으로 공정을 진행할 수도 있는데, 이는 층간 절연막 식각 과정에서 생성되는 식각 부산물(예컨대, 폴리머, Al2O3, TiON 등의 절연물)을 완전하게 제거하여 하부전극(102a)의 표면을 균일하고 평탄도가 좋게 만들어 주기 위함이다. 이때, RF 식각 공정은 100 ~ 400Å 정도의 식각 부산물이 제거되도록 진행되며, 상기 식각 공정은 제 2 비어 홀(h2)을 형성한 뒤나 혹은 제 1 및 제 2 비어 홀(h1),(h2) 내부에 도전성 플러그(108a),(108b)를 형성한 뒤에도 동일하게 적용 가능하다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 로직 회로나 아날로그 회로의 커패시터를 제조시 제 1 비어 홀이 형성된 상태에서 유전막 증착이 이루어지도록 공정을 변경해 주므로써, 1) 전압이나 온도 변화에 따라 커패시턴스가 큰 폭으로 변화되는 것을 막을 수 있게 되므로 비트 레졸루션을 증가시킬 수 있을 뿐 아니라 커패시턴스의 산포 특성과 커패시터의 어레이 매칭 특성을 개선할 수 있게 되어 고정밀(high accuracy) 아날로그 소자를 구현할 수 있게 되고, 2) RF 식각 공정을 이용하여 하부전극 표면의 평탄도를 좋게 만들어준 상태에서 유전막 형성 고정이 진행되므로 커패시터의 불량 발생을 줄일 수 있게 된다.

Claims (38)

  1. 절연기판 상의 소정 부분에 형성된 도전성막 재질의 하부전극과;
    상기 하부전극을 포함한 상기 절연기판 상에 형성되며, 상기 하부전극의 표면이 소정 부분 노출되도록 비어 홀이 구비된 층간 절연막과;
    상기 비어 홀 내부와 상기 층간 절연막 상에 형성된 유전막; 및
    상기 비어 홀을 포함한 상기 유전막 상의 소정 부분에 형성되며, "도전성 플러그/도전성막 패턴"의 적층 구조를 갖는 상부전극으로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
  2. 제 1항에 있어서, 상기 하부전극은 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
  3. 제 1항에 있어서, 상기 하부전극 하측의 상기 절연기판 내에는 상기 하부전극과 연결되는 도전성 플러그가 더 구비된 것을 특징으로 하는 반도체 집적회로의 커패시터.
  4. 제 1항 또는 제 3항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
  5. 제 4항에 있어서, 상기 도전성 플러그가 W으로 이루어진 경우, 상기 비어 홀 내에 장벽 금속막이 더 형성된 것을 특징으로 하는 반도체 집적회로의 커패시터.
  6. 제 5항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
  7. 제 1항에 있어서, 상기 도전성막 패턴은 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터
  8. 제 1항에 있어서, 상기 유전막은 P-TEOS, PEOX, PESiN, HDP, Ta2O5, SOG, O3-TEOS, BST, PZT의 단층 구조나 이들이 조합된 적층막 구조로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  9. 제 1항에 있어서, 상기 하부전극과 상기 상부전극의 상면에는 각각 반사 방지막이 더 형성된 것을 특징으로 하는 반도체 집접회로의 커패시터.
  10. 제 9항에 있어서, 상기 반사 방지막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
  11. 제 1항에 있어서, 상기 하부전극의 하면과 상기 상부전극을 이루는 상기 도전성 패턴의 하면 및 상기 도전성 플러그의 하면에는 각각 장벽 금속막이 더 형성된 것을 특징으로 하는 반도체 집적회로의 커패시터.
  12. 제 11항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
  13. 절연기판 상에 제 1 도전성막을 형성하는 단계와;
    상기 제 1 도전성막을 선택식각하여 상기 기판 상에 제 1 배선 라인과 하부전극을 동시에 형성하는 단계와;
    상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 기판 상에 층간 절연막을 형성하는 공정과;
    상기 하부전극의 표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 1 비어 홀을 형성하는 단계와;
    상기 제 1 비어 홀 내부와 상기 층간 절연막 상에 유전막을 형성하는 단계와;
    상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 2 비어 홀을 형성하는 단계와;
    상기 제 1 비어 홀과 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계와;
    상기 도전성 플러그를 포함한 상기 유전막 상에 제 2 도전성막을 형성하는 단계; 및
    상기 제 2 도전성막을 선택식각하여 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인과 "도전성 플러그/도전성막 패턴"의 적층막 구조를 갖는 상부전극을 동시에 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  14. 제 13항에 있어서, 상기 제 1 및 제 2 도전성막은 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  15. 제 13항에 있어서, 상기 하부전극 하측의 상기 절연기판 내에 상기 하부전극과 연결되는 도전성 플러그를 더 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  16. 제 13항 또는 제 15항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  17. 제 16항에 있어서, 상기 도전성 플러그가 W으로 형성된 경우, 상기 제 1 및 제 2 비어 홀 내에 장벽 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  18. 제 17항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  19. 제 13항에 있어서, 상기 도전성막 패턴은 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터.
  20. 제 13항에 있어서, 상기 유전막은 P-TEOS, PEOX, PESiN, HDP, Ta2O5, SOG, O3-TEOS, BST, PZT의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  21. 제 13항에 있어서, 상기 제 1 도전성막 형성후 그 전면에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  22. 제 21항에 있어서, 상기 제 1 도전성막 상에 반사 방지막이 더 형성된 경우, 상기 제 1 도전성막 식각시 상기 반사 방지막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  23. 제 13항에 있어서, 상기 제 2 도전성막 형성후 그 전면에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  24. 제 23항에 있어서, 상기 제 2 도전성막 상에 반사 방지막이 더 형성된 경우, 상기 제 2 도전성막 식각시 상기 반사 방지막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  25. 제 21항 또는 제 23항에 있어서, 상기 반사 방지막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  26. 제 23항에 있어서, 상기 제 1 도전성막 상에 반사 방지막이 더 형성된 경우, 상기 제 1 비어 홀 형성시 상기 하부전극 표면에 상기 반사 방지막이 잔존되도록 상기 층간 절연막의 식각 공정을 진행하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  27. 제 13항에 있어서, 상기 제 1 도전성막 형성전에 상기 절연기판 상에 장벽 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  28. 제 27항에 있어서, 상기 제 1 도전성막 형성전에 장벽 금속막이 더 형성된 경우, 상기 제 1 도전성막 식각시 상기 장벽 금속막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  29. 제 13항에 있어서, 상기 도전성 플러그 형성후 상기 도전성 플러그를 포함한 상기 유전막 상에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  30. 제 29항에 있어서, 상기 도전성 플러그를 포함한 상기 유전막 상에 장벽 금속막이 더 형성된 경우, 상기 제 2 도전성막 식각시 상기 장벽 금속막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  31. 제 27항 또는 제 29항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  32. 제 13항에 있어서, 상기 제 1 비어 홀과 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계는,
    상기 제 1 및 제 2 비어 홀을 포함한 상기 유전막 상에 도전성막을 형성하는 단계와;
    상기 유전막의 표면이 노출될 때까지 상기 도전성막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  33. 제 32항에 있어서, 상기 도전성막은 CMP 공정이나 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  34. 제 13항에 있어서, 상기 제 1 비어 홀 형성후 RF 식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  35. 제 13항에 있어서, 상기 도전성 플러그 형성후 RF 식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  36. 제 13항에 있어서, 상기 제 2 비어 홀 형성후 RF 식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  37. 제 34항 내지 제 36항중 선택된 어느 하나 항에 있어서, 상기 RF 식각 공정은 습식식각 공정이나 건식식각 공정으로 대체 가능한 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  38. 제 34항에 있어서, 상기 RF 식각 공정은 상기 층간 절연막 식각시 생성된 식각 부산물이 100 ~ 400Å 두께 제거될 때까지 실시하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
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