KR20030002605A - 엠아이엠 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 기판 상부의 하부금속배선층에 상부금속층 깊이의 트렌치를 형성하고 상기 트렌치를 포함한 전체표면상부에 유전체막과 상부금속층을 형성한 다음, 전체표면상부에 감광막을 도포하고 상기 감광막을 산소플라즈마로 전면식각하여 상기 트렌치에만 상기 감광막을 남긴 다음, 상기 유전체막을 노출시킬때까지 Cl2 와 BCl3 기체를 이용한 플라즈마로 전면 식각하여 평탄화시키고 상기 하부금속배선층이 노출될때까지 상기 유전체막을 CxFy 플라즈마로 전면식각하여 상기 트렌치를 매립하는 아날로그 캐패시터의 상부전극을 형성한 다음, 상기 하부금속배선층을 패터닝하여 평탄화된 하부금속배선과 아날로그 캐패시터를 형성하는 공정으로 후속공정을 용이하게 실시할 수 있도록 함으로써 소자의 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

엠아이엠 캐패시터 형성방법{A method for forming a metal-insulator-metal capacitor}

본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정중 다층 금속배선 ( multi-layer metalization )을 만드는 공정을 진행하는 도중에 금속-부도체-금속 ( MIM, metal-insulator-metal 또는 tungsten-insulator-tungsten ) 구조를 갖는 아날로그 캐패시터를 형성하는 기술에 관한 것이다.

현재, MIM 캐패시터는 테스트 진행중인 사항이라 고정된 구조를 갖고 있지는 않지만 현재 테스트 진행중인 구조는, PMD ( pre metal dielectric ) 공정 완료후에 하부 플레이트 금속 증착, 유전체막인 절연막 증착 및 상부 플레이트 금속 증착 공정으로 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 금속 식각의 공정을 진행하고, 산화막 계통의 층간절연막을 형성하고 캐패시터로 인한 단차 완화를 위한 CMP 공정으로 상기 층간절연막을 평탄화식각한다.

그러나, 상기 평탄화식각공정시 단차가 높은 부분의 층간절연막 두께가 얇아지게 되어 비아 콘택 공정시 하부층의 손상될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.

도 1a 내지 도 1h 는 종래기술에 따른 엠아이엠 ( metal-insulator-metal ) 캐패시터 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(도시안됨) 상부에 엠아이엠 캐패시터를 형성하기 위해 하부 산화막 상부에 하부금속배선층(100)/유전체막(17)/상부금속층(19)의 적층구조를 형성한다.

이때, 상기 하부금속배선층(100)은 제1 Ti/TiN 막(11), 알루미늄(13) 및 제2 Ti/TiN 막(15) 적층구조로 형성된 것이다.

그리고, 상기 유전체막(17)은 실리콘산화질화막으로 형성하고, 상기 상부금속층(19)은 Ti/TiN 막으로 형성한 것이다.

도 1b를 참조하면, 상기 상부금속층(19) 상부에 제1감광막패턴(21)을 형성한다.

이때, 상기 제1감광막패턴(21)은 아날로그 캐패시터의 상부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

도 1c를 참조하면, 상기 제1감광막패턴(21)을 마스크로 하여 상기 상부금속층(19)과 유전체막(17)을 식각한다.

도 1d를 참조하면, 전체표면상부에 제2감광막패턴(23)을 형성한다. 이때, 상기 제2감광막패턴(23)은 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

도 1e를 참조하면, 상기 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 식각공정으로 상기 하부금속배선층(100)을 식각하여 하부 금속배선(25) 및 아날로그 캐패시터(27)를 형성한다.

도 1f를 참조하면, 전체표면상부를 평탄화시키는 층간절연막(29)을 형성한다.

그러나, 상기 아날로그 캐패시터(27)로 인한 단차 때문에 평탄화식각공정인 CMP 공정시 캐패시터(27) 부분과 하부금속배선(25) 에서의 층간절연막(29) 두께 차이가 유발된다.

도 1g를 참조하면, 상기 층간절연막(29) 상부에 제3감광막패턴(31)을 형성한다. 이때, 상기 제3감광막패턴(31)은 금속배선 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

도 1h를 참조하면, 상기 제3감광막패턴(31)을 마스크로 하여 상기 층간절연막(29)을 식각함으로써 상기 하부금속배선층(100) 및 아날로그 캐패시터(27)의 상,하부전극을 노출시키는 콘택홀(33)을 형성한다. 이때, 상기 콘택홀(33)은 비아콘택홀이라 한다.

그러나, 상기 콘택식각공정시 상기 층간절연막(29)의 두께 차이로 인하여 상기 캐패시터(27) 부분이 손상되는 문제점이 있다.

후속공정으로 상기 콘택홀(33)을 매립하는 상부금속배선층(도시안됨)을 형성한다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 하부 금속층에 트렌치를 형성하는 공정으로 아날로그 캐패시터 및 하부금속배선층에 상부금속배선층을 접속시키는 비아콘택공정을 용이하게 실시할 수 있도록 하여 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2m 은 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,41 : 제1 Ti/TiN 막 13,43 : 하부금속층

15,45 : 제2 Ti/TiN 막 17,51 : 유전체막

19,53 : 상부금속층21,47 : 제1감광막패턴

23,55 : 제2감광막(패턴)25,59 : 하부금속배선

27,61 : 아날로그 캐패시터29,63 : 층간절연막

31,57 : 제3감광막패턴33,67 : 콘택홀

49 : 트렌치65 : 제4감광막패턴

100,200 : 하부금속배선층

이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,

기판 상부의 하부금속배선층에 상부금속층 깊이의 트렌치를 형성하는 공정과,

상기 트렌치를 포함한 전체표면상부에 유전체막과 상부금속층을 형성하는 공정과,

전체표면상부에 감광막을 도포하는 공정과,

상기 감광막을 산소플라즈마로 전면식각하여 상기 트렌치에만 상기 감광막을 남기는 공정과,

상기 유전체막을 노출시킬때까지 Cl2 와 BCl3 기체를 이용한 플라즈마로 전면 식각하여 평탄화시키는 공정과,

상기 하부금속배선층이 노출될때까지 상기 유전체막을 CxFy 플라즈마로 전면식각하여 상기 트렌치를 매립하는 아날로그 캐패시터의 상부전극을 형성하는 공정과,

상기 하부금속배선층을 패터닝하여 평탄화된 하부금속배선과 아날로그 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2m 은 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(도시안됨) 상부에 하부금속배선층(200)을 형성한다.

이때, 상기 하부금속배선층(200)은 200 - 600 Å 의 제1 Ti/TiN 막(41),4000 - 5000 Å 의 하부 금속층(43) 및 300 - 700 Å 의 제2 Ti/TiN 막(45) 적층구조로 형성된 것이다.

여기서, 상기 제1 Ti/TiN(41)에서 Ti 는 접착막이고 TiN 은 확산방지막이다. 그리고, 상기 하부 금속층(43)은 알루미늄으로 형성한다. 그리고, 상기 제2 Ti/TiN(45)에서 Ti 는 접착막이고 TiN 은 반사방지막이다.

도 2b를 참조하면, 상기 하부금속배선층(200) 상부에 제1감광막패턴(47)을 형성한다. 이때, 상기 제1감광막패턴(47)은 아날로그 캐패시터의 상부전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

도 2c를 참조하면, 상기 제1감광막패턴(47)을 마스크로 하여 상기 하부금속배선층(200)을 식각하여 트렌치(49)를 형성한다.

이때, 상기 트렌치(49)는 후속공정으로 형성될 아날로그 캐패시터의 상부전극(도시안됨) 두께와 같은 깊이로 형성한다.

도 2d를 참조하면, 전체표면상부에 유전체막(51)을 형성한다. 그 상부에 상부전극용 상부 금속층(53)을 형성한다. 이때, 상기 상부 금속층(53)은 1000 - 3000 Å 두께로 형성한다.

도 2e를 참조하면, 전체표면상부에 제2감광막(55)을 형성한다.

도 2f를 참조하면, 산소플라즈마를 이용한 전면식각공정으로 상기 제2감광막(55)을 식각하여 상기 트렌치(49) 상측에만 남긴다.

이때, 상기 산소플라즈마를 이용한 전면식각공정은 제2감광막(55)과 상부 금속층(53)과의 식각선택비 차이를 이용하여 실시한 것이다.

도 2g를 참조하면, 상기 유전체막(51)과의 식각선택비 차이를 이용하여 상기 상부금속층(53),제2감광막(55)을 평탄화식각함으로써 상기 유전체막(51)과 같은 높이로 평탄화시킨다.

이때, 평탄화식각공정은 Cl2 와 BCl3 기체를 주로 하는 플라즈마를 이용하여 실시한 것이다.

도 2h를 참조하면, 상기 하부금속배선층(200)과 같은 높이로 평탄화시키는 전면식각공정으로 제2감광막(55), 상부금속층(53) 및 유전체막(51)을 식각함으로써 상기 트렌치(49)을 유전체막(51)과 상부금속층(53)으로 매립한다

이때, 상기 전면식각공정은 CxFy 기체를 활성화시킨 플라즈마를 이용하여 실시한다.

도 2i를 참조하면, 전체표면상부에 제3감광막패턴(57)을 형성한다. 이때, 상기 제3감광막패턴(57)은 하부금속배선 및 아날로그 캐패시터의 하부전극인 저장전극을 패터닝할 수 있는 마스크를 이용하여 노광 및 현상공정으로 형성한 것이다.

도 2j를 참조하면, 상기 제3감광막패턴(57)을 마스크로 하여 상기 하부금속배선층(200)을 식각하여 하부금속배선(59) 및 아날로그 캐패시터(61)를 형성한다.

이때, 상기 하부금속배선(59)과 아날로그 캐패시터(61)는 같은 단차로 구비된다.

도 2k를 참조하면, 전체표면상부에 층간절연막(63)을 형성한다.

도 2l를 참조하면, 상기 층간절연막(63) 상부에 제4감광막패턴(65)을 형성한다. 이때, 제4감광막패턴(65)은 상부 금속배선 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.

도 2m를 참조하면, 상기 제4감광막패턴(65)을 마스크로 하여 상기 층간절연막(63)을 식각하여 상기 하부금속배선(59) 및 아날로그 캐패시터(61)를 노출시키는 비아콘택홀(67)을 형성한다.

이때, 상기 층간절연막(63)의 식각공정은 CxFy 기체를 활성화시킨 플라즈마를 이용하여 실시한 것이다.

본 발명의 다른 실시예는 상기 도 2 에 적용된 전면식각공정 대신에 CMP 공정을 실시하는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 엠아이엠 캐패시터 형성방법은, 아날로그 캐패시터와 하부금속배선을 같은 단차로 형성하여 후속 콘택 식각공정시 소자의 특성열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (6)

1. 기판 상부의 하부금속배선층에 상부금속층 깊이의 트렌치를 형성하는 공정과,

   상기 트렌치를 포함한 전체표면상부에 유전체막과 상부금속층을 형성하는 공정과,

   전체표면상부에 감광막을 도포하는 공정과,

   상기 감광막을 산소플라즈마로 전면식각하여 상기 트렌치에만 상기 감광막을 남기는 공정과,

   상기 유전체막을 노출시킬때까지 Cl2 와 BCl3 기체를 이용한 플라즈마로 전면 식각하여 평탄화시키는 공정과,

   상기 하부금속배선층이 노출될때까지 상기 유전체막을 CxFy 플라즈마로 전면식각하여 상기 트렌치를 매립하는 아날로그 캐패시터의 상부전극을 형성하는 공정과,

   상기 하부금속배선층을 패터닝하여 평탄화된 하부금속배선과 아날로그 캐패시터를 형성하는 공정을 포함하는 엠아이엠 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 하부금속배선층은 접착막/확산방지막/하부금속층/접착막/반사방지막의 적층구조로 구비되는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
3. 제 2 항에 있어서,

   상기 접착막/확산방지막은 200 - 600 Å 두께의 Ti/TiN 구조로 구비되는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
4. 제 2 항에 있어서,

   상기 하부금속층은 4000 - 5000 Å 두께의 알루미늄으로 구비되는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
5. 제 2 항에 있어서,

   상기 접착막/반사방지막은 300 - 700 Å 두께의 Ti/TiN 구조로 구비되는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
6. 제 1 항에 있어서,

   상기 전면식각공정을 CMP 공정으로 실시하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.