KR100281896B1 - 저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치 - Google Patents

저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치 Download PDF

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Abstract

본 발명은 저속 테스트 장비로 테스트되는 더블 데이터 레이트(Double Data Rate) 동기식 디램(DRAM) 집적 회로 장치에 관한 것이다. 본 발명은 외부 클럭 신호를 입력하여 내부 클럭 신호를 발생하는 클럭 버퍼 및 외부 데이터 스트로브(data strobe) 신호를 입력하여 내부 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼를 구비하는 더블 데이터 레이트 동기식 디램 집적 회로 장치에 있어서, 제1 논리회로 및 제2 논리회로를 구비한다. 제1 논리회로는 외부로부터 입력되는 싱글 데이터 레이트 모드 신호 및 상기 내부 클럭 신호를 입력하고 데이터 스트로브 클럭 신호를 발생한다. 제2 논리회로는 데이터 스트로브 버퍼의 출력과 데이터 스트로브 클럭 신호를 입력하고 내부 데이터 스트로브 신호를 발생한다. 데이터 스트로브 버퍼는 외부 데이터 스트로브 신호와 상기 싱글 데이터 레이트 모드 신호를 입력하여 출력을 발생한다.

Description

저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치
본 발명은 더블 데이터 레이트(Double Data Rate) 동기식 디램 집적 회로(Synchronous DRAM Integrated Circuit) 장치에 관한 것으로서, 특히 싱글 데이터 레이트(Single Data Rate) 동기식 디램 집적 회로로 동작하는 더블 데이터 레이트 동기식 디램 집적 회로 장치에 관한 것이다.
디램(DRAM; Dynamic Random Access Memory) 집적 회로 장치의 성능을 향상하기 위하여 싱글 데이터 레이트 동기식 디램 집적 회로 장치가 개발되었고, 싱글 데이터 레이트 동기식 디램 집적 회로 장치의 성능을 향상하기 위하여 더블 데이터 레이트 동기식 디램 집적 회로 장치가 개발되었다. 싱글 데이터 레이트 동기식 디램 집적 회로 장치는 클럭 신호의 한 주기 동안에 하나의 데이터를 처리하는 능력을 가지고 있는 반면, 더블 데이터 레이트 동기식 디램 집적 회로 장치는 클럭 신호의 한 주기 동안에 두 개의 데이터를 처리하는 능력을 가지고 있다. 따라서, 더블 데이터 레이트 동기식 디램 집적 회로 장치는 싱글 데이터 레이트 동기식 디램 집적 회로 장치에 비해 데이터 처리 속도가 두 배나 빠르다.
더블 데이터 레이트 동기식 디램 집적 회로 장치의 데이터 처리 속도가 매우 빠르기 때문에 저속의 테스트 장비로는 더블 데이터 레이트 동기식 디램 집적 회로 장치의 기능을 테스트할 수가 없다. 예컨대, 더블 데이터 레이트 동기식 디램 집적 회로 장치의 동작 주파수는 100[㎒] 정도이고, 디램 집적 회로 장치들이 배열된 웨이퍼를 테스트하는 종래의 테스트 장비의 동작 주파수는 수[㎒], 예컨대 5[㎒] 정도에 불과하다.
또한, 더블 데이터 레이트 동기식 디램 집적 회로 장치는 데이터 스트로브(Data Strobe)라는 특정 핀을 가지고 있어서, 외부에서 상기 데이터 스트로브 핀을 인에이블시켜 주어야만 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트할 수 있다. 그런데 종래의 테스트 장비는 상기 데이터 스트로브 핀을 인에이블시키는 기능을 가지고 있지 않기 때문에 종래의 테스트 장비로는 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트할 수가 없다. 하지만, 종래의 테스트 장비는 싱글 데이터 레이트 동기식 디램 집적 회로 장치는 테스트할 수가 있다. 종래의 테스트 장비로 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트하기 위해서는 더블 데이터 레이트 동기식 디램 집적 회로 장치를 싱글 데이터 레이트 모드로 동작시킬 수 있어야만 한다.
본 발명이 이루고자하는 기술적 과제는 저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치를 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치의 회로도.
도 2는 상기 도 1에 도시된 제1 제어부의 회로도.
도 3은 상기 도 1에 도시된 제2 제어부의 회로도
도 4는 상기 도 1에 도시된 신호들의 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치의 회로도.
도 6은 상기 도 5에 도시된 신호들의 타이밍도.
도 7은 본 발명의 제3 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치의 회로도.
도 8은 상기 도 7에 도시된 신호들의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은,
외부 클럭 신호를 입력하여 내부 클럭 신호를 발생하는 클럭 버퍼 및 외부 데이터 스트로브 신호를 입력하여 내부 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼를 구비하는 더블 데이터 레이트 동기식 디램 집적 회로 장치에 있어서, 제1 논리회로 및 제2 논리회로를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치를 제공한다.
제1 논리회로는 외부로부터 입력되는 싱글 데이터 레이트 모드 신호 및 상기 내부 클럭 신호를 입력하고 데이터 스트로브 클럭 신호를 발생한다.
제2 논리회로는 상기 데이터 스트로브 버퍼의 출력과 상기 데이터 스트로브 클럭 신호를 입력하고 상기 내부 데이터 스트로브 신호를 발생한다.
상기 데이터 스트로브 버퍼는 상기 외부 데이터 스트로브 신호와 상기 싱글 데이터 레이트 모드 신호를 입력하여 출력을 발생한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또,
제1 버퍼, 펄스 발생기, 제1 논리회로, 제2 버퍼 및 제2 논리회로를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치를 제공한다.
제1 버퍼는 외부 클럭 신호의 전압 레벨을 변환한다.
펄스 발생기는 상기 제1 버퍼의 출력을 입력하고 상기 외부 클럭 신호의 상승시 펄스를 발생하여 내부 클럭 신호로써 출력한다.
제1 논리회로는 외부로부터 입력되는 싱글 데이터 레이트 모드 신호 및 상기 내부 클럭 신호를 입력하고 데이터 스트로브 클럭 신호를 발생한다.
제2 버퍼는 외부 데이터 스트로브 신호와 상기 싱글 데이터 레이트 모드 신호를 입력하고 상기 싱글 데이터 레이트 모드 신호에 응답하여 상기 외부 데이터 스트로브 신호의 전압 레벨을 변환한다.
제2 논리회로는 상기 제2 버퍼의 출력과 상기 데이터 스트로브 클럭 신호를 입력하고 내부 데이터 스트로브 신호를 발생한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
버퍼, 논리부 및 제어부를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치를 제공한다.
버퍼는 클럭 신호를 입력한다.
논리부는 상기 버퍼의 출력과 싱글 데이터 레이트 모드 신호를 입력하여 제1 및 제2 제어 신호들을 발생하고, 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 클럭 신호에 응답하여 상기 제1 및 제2 제어 신호들을 출력하고 상기 싱글 데이터 레이트 모드 신호가 활성화되면 상기 제1 제어 신호는 활성화시키고 상기 제2 신호는 비활성화시킨다.
제어부는 외부로부터 제1 및 제2 데이터를 입력하며, 상기 제1 및 제2 제어 신호들이 비활성화되면 상기 제1 및 제2 데이터를 출력하지 않고 상기 제1 제어 신호만 활성화되면 상기 제1 데이터만 출력하고 상기 제1 및 제2 제어 신호들이 모두 활성화되면 상기 제1 및 제2 데이터를 모두 출력한다.
상기 본 발명에 의하여 저속 테스트 장비로 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트할 수 있다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치의 회로도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치는 제1 및 제2 버퍼들(111,151), 펄스 발생기(121), 제1 및 제2 논리 회로들(131,141), 및 제1 및 제2 제어부들(161,171)을 구비한다.
제1 버퍼(111)는 외부 클럭 신호(CLK)를 입력하고 상기 외부 클럭 신호(CLK)의 전압 레벨을 변환한다. 예컨대, 제1 버퍼(111)는 티티엘(TTL;Transistor Transistor Logic) 레벨의 외부 클럭 신호(CLK)를 씨모스(CMOS;Complementary Metal Oxide Semiconductor) 레벨의 클럭 신호로 변환한다.
펄스 발생기(121)는 제1 버퍼(111)의 출력을 입력하고 내부 클럭 신호(PCLK)를 발생한다. 펄스 발생기(121)는 외부 클럭 신호(CLK)가 논리 로우(logic low)에서 논리 하이(logic high)로 상승할 때마다 내부 클럭 신호(PCLK)를 발생한다.
제1 논리 회로(131)는 외부로부터 입력되는 싱글 데이터 레이트 모드 신호(CL1)와 내부 클럭 신호(PCLK)를 입력하고 데이터 스트로브 클럭 신호(PCLKDS)를 발생한다. 제1 논리 회로(131)는 싱글 데이터 레이트 모드 신호(CL1)가 논리 하이로써 활성화되면 내부 클럭 신호(PCLK)에 응답하여 데이터 스트로브 클럭 신호(PCLKDS)를 출력하고, 싱글 데이터 레이트 모드 신호(CL1)가 논리 로우로써 비활성화되면 데이터 스트로브 클럭 신호(PCLKDS)를 발생하지 않는다. 즉, 제1 논리 회로(131)는 내부 클럭 신호(PCLK)와 싱글 데이터 레이트 모드 신호(CL1)를 부정 논리곱하는 낸드 게이트(NAND Gate)를 구비한다. 따라서, 데이터 스트로브 클럭 신호(PCLKDS)는 내부 클럭 신호(PCLK)와 싱글 데이터 레이트 모드 신호(CL1) 중 어느 하나라도 논리 로우이면 논리 하이로 되고, 내부 클럭 신호(PCLK)와 싱글 데이터 레이트 모드 신호(CL1)가 모두 논리 하이이면 논리 로우로 된다. 싱글 데이터 레이트 모드 신호(CL1)는 카스(CAS;Column Address Strobe) 레이턴시(latency)가 1일 때 활성화된다.
제2 버퍼(151)는 외부 데이터 스트로브 신호(DS)와 싱글 데이터 레이트 모드 신호(CL1)를 입력한다. 제2 버퍼(151)는 싱글 데이터 레이트 모드 신호(CL1)에 응답하여 외부 데이터 스트로브 신호(DS)의 전압 레벨을 변환한다. 제2 버퍼(151)는 싱글 데이터 레이트 모드 신호(CL1)가 논리 하이로써 활성화되면 논리 하이를 출력하고, 싱글 데이터 레이트 모드 신호(CL1)가 논리 로우로써 비활성화되면 외부 데이터 스트로브 신호(DS)에 응답하여 출력을 발생한다. 즉, 제2 버퍼(151)의 출력은 싱글 데이터 레이트 모드 신호(CL1)가 비활성화된 상태에서 외부 데이터 스트로브 신호(DS)가 논리 하이이면 논리 하이로 되고, 외부 데이터 스트로브 신호(DS)가 논리 로우이면 논리 로우로 된다.
제2 논리회로(141)는 제2 버퍼(151)의 출력과 데이터 스트로브 클럭 신호(PCLKDS)를 입력하고 내부 데이터 스트로브 신호(PDS)를 발생한다. 제2 논리회로(141)는 내부 클럭 신호(PCLK)와 제2 버퍼(151)의 출력을 부정 논리곱하는 낸드 게이트(NAND Gate)(143)와 낸드 게이트(143)의 출력을 반전하는 인버터(145)를 구비한다. 따라서, 내부 데이터 스트로브 신호(PDS)는 제2 버퍼(151)의 출력과 데이터 스트로브 클럭 신호(PCLKDS) 중 어느 하나라도 논리 로우이면 논리 로우로 되고, 제2 버퍼(151)의 출력과 데이터 스트로브 클럭 신호(PCLKDS)가 모두 논리 하이이면 논리 하이로 된다.
제1 제어부(161)는 외부로부터 입력되는 데이터 마스킹 신호(DM)와 내부 클럭 신호(PCLK)와 내부 데이터 스트로브 신호(PDS) 및 싱글 데이터 레이트 모드 신호(BL1)를 입력하여 제1 내부 마스킹 신호(DM_F)와 제2 내부 마스킹 신호(DM_S)를 발생한다. 제1 제어부(161)는 싱글 데이터 레이트 모드 신호(BL1)가 논리 로우로써 비활성화되면 내부 클럭 신호(PCLK)와 내부 데이터 스트로브 신호(PDS)에 동기되어 외부로부터 입력되는 데이터 마스킹 신호(DM)에 응답하여 제1 및 제2 내부 마스킹 신호들(DM_F,DM_S)을 발생한다. 싱글 데이터 레이트 모드 신호(BL1)가 논리 하이로 활성화되면 제1 내부 마스킹 신호(DM_F)는 외부로부터 입력되는 데이터 마스킹 신호(DM)에 응답하여 발생되고 제2 내부 마스킹 신호(DM_S)는 논리 하이로써 활성화된다.
제2 제어부(171)는 외부로부터 입력되는 데이터(DINi)와 내부 클럭 신호(PCLK)와 내부 데이터 스트로브 신호(PDS)와 제1 내부 마스킹 신호(DM_F) 및 제2 내부 마스킹 신호(DM_S)를 입력하여 제1 데이터(Did-F)와 제2 데이터(Did-S)를 출력한다. 제2 제어부(171)는 제1 내부 마스킹 신호(DM-F)가 논리 로우로써 비활성화되면 내부 클럭 신호(PCLK)의 상승시점에 동기되어 제1 데이터(Did_F)를 출력하고 제1 내부 마스킹 신호(DM-F)가 논리 하이로써 활성화되면 제1 데이터(Did_F)를 출력하지 않는다. 또 제2 제어부(171)는 제2 내부 마스킹 신호(DM-S)가 비활성화되면 내부 클럭 신호(PCLK)의 하강 시점에 동기되어 제2 데이터(Did_S)를 출력하고 제2 내부 마스킹 신호(DM-S)가 활성화되면 제2 데이터(Did_S)를 출력하지 않는다.
도 2는 상기 도 1에 도시된 제1 제어부(161)의 회로도이다. 도 2를 참조하면, 제1 제어부(161)는 버퍼(211), 제1 내지 제5 디플립플롭(D Flip-flop)들(221∼225) 및 오아 게이트(OR Gate)(231)를 구비한다. 버퍼(211)는 외부로부터 데이터 마스킹 신호(DM)를 입력하고, 데이터 마스킹 인에이블 신호(DMEN)에 의해 제어된다. 즉, 버퍼(211)는 데이터 마스킹 인에이블 신호(DMEN)가 논리 하이로써 인에이블(enable)되면 데이터 마스킹 신호(DM)를 버퍼링(buffering)하고, 데이터 마스킹 인에이블 신호(DMEN)가 논리 로우로써 디세이블(disable)되면 출력을 발생하지 않는다.
제1 디플립플롭(221)은 버퍼(211)의 출력을 입력하고, 내부 데이터 스트로브 신호(PDS)에 동기되어 버퍼(211)의 출력을 출력한다. 제2 디플립플롭(222)은 제1 디플립플롭(221)의 출력을 입력하고, 내부 데이터 스트로브 신호(PDS)의 반전 신호에 동기되어 제1 디플립플롭(221)의 출력을 출력한다. 제3 디플립플롭(223)은 제2 디플립플롭(221)의 출력을 입력하고, 내부 클럭 신호(PCLK)에 동기되어 제2 디플립플롭(221)의 출력을 제1 내부 마스킹 신호(DM_F)로써 출력한다. 제4 디플립플롭(224)은 버퍼(211)의 출력을 입력하고, 내부 데이터 스트로브 신호(PDS)의 반전 신호에 동기되어 버퍼(211)의 출력을 출력한다. 제5 디플립플롭(225)은 제4 디플립플롭(224)의 출력을 입력하고, 내부 클럭 신호(PCLK)에 동기되어 제4 디플립플롭(224)의 출력을 출력한다.
오아 게이트(231)는 제5 디플립플롭(225)의 출력과 싱글 데이터 레이트 모드 신호(BL1)를 논리합하여 제2 내부 마스킹 신호(DM_S)를 출력한다. 즉, 제5 디플립플롭(225)의 출력과 싱글 데이터 레이트 모드 신호(BL1) 중 어느 하나라도 논리 하이이면 제2 내부 마스킹 신호(DM_S)는 논리 하이로 되고, 제5 디플립플롭(225)의 출력과 싱글 데이터 레이트 모드 신호(BL1)가 모두 논리 로우이면 제2 내부 마스킹 신호(DM_S)는 논리 로우로 된다.
싱글 데이터 레이트 모드 신호(BL1)는 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치의 버스트 길이(Burst length)가 1일 때 논리 하이로써 활성화된다.
도 3은 상기 도 1에 도시된 제2 제어부(171)의 회로도이다. 도 3을 참조하면, 제2 제어부(171)는 버퍼들(311,312,313) 및 제6 내지 제10 디플립플롭들(321∼325)을 구비한다. 버퍼(311)는 외부로부터 데이터(DINi)를 입력하고, 버퍼 인에이블 신호(DINEN)에 의해 제어되어 데이터(PDINi)를 출력한다. 즉, 버퍼(311)는 버퍼 인에이블 신호(DINEN)가 논리 하이로써 인에이블되면 데이터(DINi)를 버퍼링하여 데이터(PDINi)를 출력하고, 버퍼 인에이블 신호(DINEN)가 논리 로우로써 디세이블되면 데이터(PDINi)를 발생하지 않는다.
제6 디플립플롭(321)은 데이터(PDINi)를 입력하고, 내부 데이터 스트로브 신호(PDS)에 동기되어 데이터(PDINi)를 출력한다. 제7 디플립플롭(322)은 제6 디플립플롭(321)의 출력을 입력하고, 내부 데이터 스트로브 신호(PDS)의 반전 신호에 동기되어 데이터(DiF_F)와 동일한 데이터(DiF_F)를 출력한다. 제8 디플립플롭(323)은 데이터(DiF_F)를 입력하고, 내부 클럭 신호(PCLK)에 동기되어 데이터(DiF_F)와 동일한 데이터(Di_F)를 출력한다. 제9 디플립플롭(324)은 데이터(PDINi)를 입력하고, 내부 데이터 스트로브 신호(PDS)의 반전 신호에 동기되어 데이터(PDINi)와 동일한 데이터(DiF_S)를 출력한다. 제10 디플립플롭(325)은 데이터(DiF_S)를 입력하고, 내부 클럭 신호(PCLK)에 동기되어 데이터(Di_S)를 출력한다.
버퍼(312)는 데이터(Di_F)를 입력하고 제1 내부 마스킹 신호(DM_F)에 의해 제어되어 데이터(Did_F)를 출력한다. 즉, 버퍼(312)는 제1 내부 마스킹 신호(DM_F)가 논리 하이로써 활성화되면 데이터(Did_F)를 출력하지 않고, 제1 내부 마스킹 신호(DM_F)가 논리 로우로써 비활성화되면 데이터(Di_F)와 동일한 데이터(Did_F)를 출력한다. 버퍼(313)는 데이터(Di-S)를 입력하고 제2 내부 마스킹 신호에 의해 제어되어 데이터(Did_S)를 출력한다. 즉, 버퍼(313)는 제2 내부 마스킹 신호가 활성화되면 데이터(Did_S)를 출력하지 않고, 제2 내부 마스킹 신호(DM_S)가 비활성화되면 신호(Di_S)와 동일한 데이터(Did_S)를 출력한다.
도 4는 상기 도 1에 도시된 신호들의 타이밍도이다. 도 4를 참조하면, 싱글 데이터 레이트 모드 신호(CL1)가 논리 로우인 동안에는 외부 클럭 신호(CLK)가 상승시마다 내부 클럭 신호(PCLK)가 발생하고, 데이터 스트로브 클럭 신호(PCLKDS)는 논리 하이로써 유지된다. 싱글 데이터 레이트 모드 신호(CL1)가 논리 하이로 되면 데이터 스트로브 클럭 신호(PCLKDS)는 내부 클럭 신호(PCLK)의 반전 신호로써 발생되고, 내부 데이터 스트로브 신호(PDS)는 데이터 스트로브 클럭 신호(PCLKDS)에 응답하여 발생된다. 싱글 데이터 레이트 모드 신호(BL1)가 논리 하이로 되면 제2 내부 마스킹 신호(DM_S)는 논리 로우에서 논리 하이로 된다. 제2 내부 마스킹 신호(DM_S)가 논리 하이로 되면 데이터(DINi)가 외부로부터 제2 제어부(171)로 입력되더라도 제2 데이터(Did_S)는 제2 내부 마스킹 신호(DM_S)에 의해 마스킹되어 더블 데이터 레이트 동기식 디램 집적 회로 장치의 내부로 기입되지 않는다.
도 1 내지 도 4를 통하여 설명된 바와 같이, 싱글 데이터 레이트 모드 신호(CL1,BL1)를 활성화시키게되면 더블 데이터 레이트 동기식 디램 집적 회로 장치는 싱글 데이터 레이트 모드로 동작하게 된다. 따라서, 저속 테스트 장비를 이용하여 더블 데이터 레이트 동기식 디램 집적 회로 장치의 내부로 데이터를 기입함으로써 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트할 수가 있다.
도 5는 본 발명의 제2 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치의 회로도이다. 도 5를 참조하면, 본 발명의 제2 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치는 제1 및 제2 버퍼들(511,551), 펄스 발생기(521), 제1 및 제2 논리 회로들(531,541), 및 제1 및 제2 제어부들(561,571)을 구비한다. 제1 및 제2 버퍼들(511,551), 제1 및 제2 논리 회로들(531,541), 및 제1 및 제2 제어부들(561,571)은 도1에 도시된 회로들과 그 구성 및 동작이 동일하므로 중복을 피하기 위해 설명을 생략하기로 한다. 도 1에 도시된 회로와 도 5에 도시된 회로의 차이는 펄스 발생기들(121,521)이다.
펄스 발생기(521)는 제1 버퍼(511)의 출력을 입력하고 내부 클럭 신호(PCLK)를 발생한다. 펄스 발생기(521)는 외부 클럭 신호(CLK)의 상승시 및 하강시에 내부 클럭 신호(PCLK)를 발생한다. 펄스 발생기(521)는 상승 펄스 발생기(523), 하강 펄스 발생기(525) 및 논리부(527)를 구비한다. 상승 펄스 발생기(523)는 제1 버퍼(511)의 출력을 입력하고 외부 클럭 신호(CLK)의 상승시 펄스를 발생한다. 하강 펄스 발생기(525)는 제1 버퍼(511)의 출력과 외부로부터 입력되는 펄스 제어 신호(PDUAL)를 입력하고, 외부 클럭 신호(CLK)의 하강시 펄스를 발생한다. 즉, 하강 펄스 발생기(525)는 펄스 제어 신호(PDUAL)가 논리 하이로써 활성화되면 외부 클럭 신호(CLK)의 하강시 펄스를 발생하고, 펄스 제어 신호(PDUAL)가 논리 로우로써 비활성화되면 펄스를 발생하지 않는다.
논리부(527)는 상승 펄스 발생기(523)의 출력과 하강 펄스 발생기(525)의 출력을 논리합하여 내부 클럭 신호(PCLK)를 발생한다. 즉, 논리부(527)는 상승 펄스 발생기(523)의 출력과 하강 펄스 발생기(525)의 출력 중 어느 하나라도 논리 하이이면 논리 하이를 출력하고, 상승 펄스 발생기(523)의 출력과 하강 펄스 발생기(525)의 출력 중 어느 하나라도 논리 하이이면 논리 하이를 출력하고, 펄스 발생기(523)의 출력과 하강 펄스 발생기(525)의 출력이 모두 논리 로우이면 논리 로우를 출력한다. 따라서, 상승 펄스 발생기(523)로부터 펄스가 발생하면 논리부(527)는 상승 펄스 발생기(253)로부터 발생한 펄스를 출력하고, 하강 펄스 발생기(525)로부터 펄스가 발생하면 논리부(527)는 하강 펄스 발생기(525)로부터 발생한 펄스를 출력한다.
도 6은 상기 도 5에 도시된 신호들의 타이밍도이다. 도 6을 참조하면, 외부 클럭 신호(CLK)의 상승시 및 하강시마다 명령어들이 입력된다. 즉, 더블 데이터 레이트 동기식 디램 집적 회로 장치는 듀얼 에지 클럭킹 모드(Dual Edge Clocking Mode)로 동작한다. 펄스 제어 신호(PDUAL)와 싱글 데이터 레이트 모드 신호(CL1)가 논리 하이인 동안에 외부 클럭 신호(CLK)가 상승시 및 하강시마다 내부 클럭 신호(PCLK)가 발생한다. 내부 클럭 신호(PCLK)가 발생하면 데이터 스트로브 클럭 신호(PCLKDS)는 내부 클럭 신호(PCLK)의 반전 신호로써 발생한다. 데이터(PDINi)가 입력되면 데이터(Di-F)가 발생하고, 데이터 신호(Di-F)에 의해 데이터(DiD-F)가 발생한다. 싱글 데이터 레이트 모드 신호(BL1)가 논리 하이이면 제2 내부 마스킹 신호(DM_S)가 논리 하이로 된다. 제2 내부 마스킹 신호(DM_S)가 논리 하이로 되면 데이터(PDINi)가 입력되더라도 데이터(Did_S)는 출력되지 않고, 데이터(Did_F)만 출력된다.
도 5 및 도 6을 통하여 설명된 바와 같이, 싱글 데이터 레이트 모드 신호(CL1,BL1)를 활성화시켜서 더블 데이터 레이트 동기식 디램 집적 회로 장치를 싱글 데이터 레이트 모드의 듀얼 에지 클럭킹 모드로 동작시킬 수가 있다. 따라서, 저속 테스트 장비를 이용하여 더블 데이터 레이트 동기식 디램 집적 회로 장치의 내부로 도 1에 도시된 회로보다 2배 빠른 속도로 데이터를 기입하여 더블 데이터 레이트 동기식 디램 집적 회로 장치를 도 1에 도시된 회로보다 2배 빠른 속도로 테스트할 수가 있다.
도 7은 본 발명의 제3 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치의 회로도이다. 도 7에 도시된 회로는 저속 테스트 장비를 이용하여 더블 데이터 레이트 동기식 디램 집적 회로 장치를 싱글 데이터 레이트 모드로 동작시켜서 더블 데이터 레이트 동기식 디램 집적 회로 장치로부터 데이터를 독출하기 위한 회로이다.
도 7을 참조하면, 제3 실시예에 따른 더블 데이터 레이트 동기식 디램 집적 회로 장치는 버퍼(711), 논리부(721) 및 제어부(731)를 구비한다.
버퍼(711)는 외부 클럭 신호(CLK)와 외부 클럭 신호의 반전 신호(CLKB)를 입력하고 신호들(PCLKDQ_F,PCLKDQ_S)을 출력한다. 논리부(721)는 버퍼(711)로부터 출력되는 신호들(PCLKDQ_F,PCLKDQ_S)과 싱글 데이터 레이트 모드 신호(CL1)를 입력하여 제1 및 제2 제어 신호들(CLKDQ_F,CLKDQ_S)을 발생한다. 논리부(721)는 싱글 데이터 레이트 모드 신호(CL1)가 논리 로우로써 비활성화되면 외부 클럭 신호(CLK)에 응답하여 상기 제1 및 제2 제어 신호들(CLKDQ_F,CLKDQ_S)을 출력한다. 논리부(721)는 싱글 데이터 레이트 모드 신호(CL1)가 논리 하이로써 활성화되면 제1 제어 신호(CLKDQ_F)를 논리 하이로써 활성화시키고, 제2 제어 신호(CLKDQ_S)는 논리 로우로써 비활성화시킨다. 싱글 데이터 레이트 모드 신호(CL1)는 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치의 카스 레이턴시가 1일 때 활성화된다.
논리부(721)는 논리 회로(723,724)와 논리 회로(726,727)를 구비한다. 논리 회로(723,274)는 노아 게이트(NOR Gate)(723)와 인버터(724)를 구비하고, 논리 회로(726,727)는 낸드 게이트(NAND Gate)(726)와 인버터(727)를 구비한다. 노아 게이트(723)는 싱글 데이터 레이트 모드 신호(CL1)와 신호(PCLKDQ-F)를 입력하고 이들을 부정 논리합시켜서 출력한다. 즉, 노아 게이트(723)는 싱글 데이터 레이트 모드 신호(CL1)와 신호(PCLKDQ-F) 중 어느 하나라도 논리 하이이면 논리 로우를 출력하고, 싱글 데이터 레이트 모드 신호(CL1)와 신호(PCLKDQ-F)가 모두 논리 로우이면 논리 하이를 출력한다. 인버터(724)는 노아 게이트(723)의 출력을 반전시켜서 제1 제어 신호(CLKDQ_F)를 출력한다. 낸드 게이트(726)는 싱글 데이터 레이트 모드 신호(CL1)와 신호(PCLKDQ-S)의 반전 신호를 입력하고 이들을 부정 논리곱하여 출력한다. 즉, 낸드 게이트(726)는 싱글 데이터 레이트 모드 신호(CL1)와 신호(PCLKDQ-S)의 반전 신호 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 싱글 데이터 레이트 모드 신호(CL1)와 신호(PCLKDQ-S)의 반전 신호가 모두 논리 하이이면 논리 로우를 출력한다. 인버터(727)는 낸드 게이트(726)의 출력을 반전시켜서 제2 제어 신호(CLKDQ_S)를 출력한다.
제어부(731)는 제1 및 제2 데이터(DB_F,DB_S)를 입력하며, 상기 제1 및 제2 제어 신호들(CLKDQ_F,CLKDQ_S)에 의해 제어되어 제1 및 제2 데이터(DB_F,DB_S)를 출력한다. 제1 및 제2 제어 신호들(CLKDQ_F,CLKDQ_S)이 논리 로우로써 비활성화되면 제1 및 제2 데이터(DB_F,DB_S)는 출력되지 않는다. 제1 제어 신호(CLKDQ_F)만 논리 하이로써 활성화되면 제1 데이터(DB_F)만 출력되고 제1 및 제2 제어 신호들(CLKDQ_F,CLKDQ_S)이 모두 논리 하이로써 활성화되면 제1 및 제2 데이터(DB_F,DB_S)가 모두 출력된다. 제어부(731)는 제1 내지 제3 스위칭부들(741∼743)과 제1 및 제2 래취(latch)들(751,752)을 구비한다.
제1 스위칭부(741)는 제1 데이터(DB_F)를 입력하고 상기 제1 제어 신호(CLKDQ_F)에 의해 제어되어 제1 데이터(DB_F)를 출력한다. 제1 스위칭부(741)는 제1 제어 신호(CLKDQ_F)가 게이트에 인가되고 제1 데이터(DB_F)가 드레인에 인가되는 NMOS 트랜지스터를 구비한다. 따라서, 제1 스위칭부(741)는 제1 제어 신호(CLKDQ_F)가 논리 하이이면 턴온(turn-on)되어 제1 데이터(DB_F)를 출력하고, 제1 제어 신호(CLKDQ_F)가 논리 로우이면 턴오프(turn-off)되어 제1 데이터(DB_F)를 출력하지 않는다. 제2 스위칭부(742)는 제2 데이터(DB_S)를 입력하고 상기 제1 제어 신호(CLKDQ_F)에 의해 제어되어 제2 데이터(DB_S)를 출력한다. 제2 스위칭부(742)는 제1 제어 신호(CLKDQ_F)가 게이트에 인가되고 제2 데이터(DB_S)가 드레인에 인가되는 NMOS 트랜지스터를 구비한다. 따라서, 제2 스위칭부(742)는 제1 제어 신호(CLKDQ_F)가 논리 하이이면 턴온되어 제2 데이터(DB_S)를 출력하고, 제1 제어 신호(CLKDQ_F)가 논리 로우이면 턴오프되어 제2 데이터(DB_S)를 출력하지 않는다.
제1 래취(751)는 제2 스위칭부(742)의 출력을 보존 및 출력한다. 제3 스위칭부(743)는 제1 래취(751)로부터 출력되는 제2 데이터(DB_S)를 입력하고 제2 제어 신호(CLKDQ_S)에 의해 제어되어 제2 데이터(DB_S)를 출력한다. 제3 스위칭부(743)는 제2 제어 신호(CLKDQ_S)가 게이트에 인가되고 제2 데이터(DB_S)가 드레인에 인가되는 NMOS 트랜지스터를 구비한다. 따라서, 제3 스위칭부(743)는 제2 제어 신호(CLKDQ_S)가 논리 하이이면 턴온되어 제2 데이터(DB_S)를 출력하고, 제2 제어 신호(CLKDQ_S)가 논리 로우이면 턴오프되어 제2 데이터(DB_S)를 출력하지 않는다. 제2 래취(752)는 제1 및 제3 스위칭부(741,743)로부터 각각 출력되는 제1 및 제2 데이터(DB_F,DB_S)를 반전시켜서 보존 및 출력한다. 제2 래취(752)로부터 제어부(731)의 출력 데이터(DOi)가 출력된다.
도 8은 상기 도 7에 도시된 신호들의 타이밍도이다. 도 8을 참조하면, 외부 클럭 신호(CLKB)는 외부 클럭 신호(CLK)의 반전 신호이다. 외부 클럭 신호(CLK)가 상승시 및 하강시에 내부 클럭 신호(PCLK)가 발생한다. 싱글 데이터 레이트 모드 신호(CL1)가 논리 하이이면 제1 제어 신호(CLKDQ_F)는 논리 하이로써 활성화되고, 제2 제어 신호(CLKDQ_S)는 논리 로우로써 비활성화된다. 제1 제어 신호(CLKDQ_F)가 논리 하이이면 제1 데이터(DB_F)는 제어부(731)의 출력 데이터(DOi)로써 출력되지만, 제2 데이터(DB_S)는 제어부(731)의 출력 데이터(DOi)로써 출력되지 않는다.
도 7 및 도 8을 통하여 설명된 바와 같이, 싱글 데이터 레이트 모드 신호(CL1)를 활성화시키게되면 더블 데이터 레이트 동기식 디램 집적 회로 장치는 싱글 데이터 레이트 모드로 동작하게 된다. 따라서, 저속 테스트 장비로 더블 데이터 레이트 동기식 디램 집적 회로 장치의 내부 데이터를 독출함으로써 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트할 수가 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 싱글 데이터 레이트 모드 신호(CL1,BL1)를 활성화시켜서 더블 데이터 레이트 동기식 디램 집적 회로 장치를 싱글 데이터 레이트 모드로 동작시킴으로써 저속 테스트 장비로 더블 데이터 레이트 동기식 디램 집적 회로 장치를 테스트할 수가 있다.

Claims (21)

  1. 외부 클럭 신호를 입력하여 내부 클럭 신호를 발생하는 클럭 버퍼 및 외부 데이터 스트로브 신호를 입력하여 내부 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼를 구비하는 더블 데이터 레이트 동기식 디램 집적 회로 장치에 있어서,
    외부로부터 입력되는 싱글 데이터 레이트 모드 신호 및 상기 내부 클럭 신호를 입력하고 데이터 스트로브 클럭 신호를 발생하는 제1 논리회로; 및
    상기 데이터 스트로브 버퍼의 출력과 상기 데이터 스트로브 클럭 신호를 입력하고 상기 내부 데이터 스트로브 신호를 발생하는 제2 논리회로를 구비하고,
    상기 데이터 스트로브 버퍼는 상기 외부 데이터 스트로브 신호와 상기 싱글 데이터 레이트 모드 신호를 입력하여 출력을 발생하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  2. 제1항에 있어서, 상기 데이터 스트로브 클럭 신호는 상기 싱글 데이터 레이트 모드 신호가 활성화되면 상기 내부 클럭 신호에 응답하고, 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 발생되지 않는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  3. 제1항에 있어서, 상기 내부 데이터 스트로브 신호는 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 외부 데이터 스트로브 신호에 응답하고, 상기 싱글 데이터 레이트 모드 신호가 활성화되면 상기 데이터 스트로브 클럭 신호에 응답하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  4. 제1항에 있어서, 상기 제1 논리회로는 상기 내부 클럭 신호와 상기 싱글 데이터 레이트 모드 신호를 부정 논리곱하는 논리 회로인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  5. 제1항에 있어서, 상기 제2 논리회로는 상기 데이터 스트로브 버퍼의 출력과 상기 데이터 스트로브 클럭 신호를 논리곱하는 논리 회로인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  6. 제1항에 있어서, 상기 데이터 스트로브 버퍼는 상기 싱글 데이터 레이트 모드 신호가 활성화되면 논리 하이를 출력하고 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 외부 데이터 스트로브 신호를 출력하는 버퍼인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  7. 제1항에 있어서, 상기 싱글 데이터 레이트 모드 신호는 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치의 카스 레이턴시가 1일 때 활성화되는 신호인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  8. 외부 클럭 신호의 전압 레벨을 변환하는 제1 버퍼;
    상기 제1 버퍼의 출력을 입력하고 상기 외부 클럭 신호의 상승시 펄스를 발생하여 내부 클럭 신호로써 출력하는 펄스 발생기;
    외부로부터 입력되는 싱글 데이터 레이트 모드 신호 및 상기 내부 클럭 신호를 입력하고 데이터 스트로브 클럭 신호를 발생하는 제1 논리회로;
    외부 데이터 스트로브 신호와 상기 싱글 데이터 레이트 모드 신호를 입력하고 상기 싱글 데이터 레이트 모드 신호에 응답하여 상기 외부 데이터 스트로브 신호의 전압 레벨을 변환하는 제2 버퍼; 및
    상기 제2 버퍼의 출력과 상기 데이터 스트로브 클럭 신호를 입력하고 내부 데이터 스트로브 신호를 발생하는 제2 논리회로를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  9. 제8항에 있어서, 상기 제1 논리회로는 상기 싱글 데이터 레이트 모드 신호가 활성화되면 상기 내부 클럭 신호에 응답하여 상기 데이터 스트로브 클럭 신호를 출력하고, 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 데이터 스트로브 클럭 신호를 출력하지 않는 논리 회로인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  10. 제8항에 있어서, 상기 제2 버퍼는 상기 싱글 데이터 레이트 모드 신호가 활성화되면 논리 하이를 출력하고 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 외부 데이터 스트로브 신호에 응답하여 출력을 발생하는 버퍼인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  11. 제8항에 있어서, 상기 제2 논리회로는 제2 버퍼의 출력과 상기 데이터 스트로브 클럭 신호를 논리곱하여 상기 내부 데이터 스트로브 신호를 발생하는 논리 회로인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  12. 제8항에 있어서, 상기 싱글 데이터 레이트 모드 신호는 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치의 카스 레이턴시가 1일 때 활성화되는 신호인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  13. 제8항에 있어서, 외부로부터 입력되는 데이터 마스킹 신호와 상기 내부 클럭 신호와 상기 내부 데이터 스트로브 신호 및 다른 싱글 데이터 레이트 모드 신호를 입력하여 제1 내부 마스킹 신호와 제2 내부 마스킹 신호를 발생하고, 상기 다른 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 내부 클럭 신호와 상기 내부 데이터 스트로브 신호에 동기되며 상기 외부로부터 입력되는 데이터 마스킹 신호에 응답하여 상기 제1 및 제2 내부 마스킹 신호들을 발생하고, 상기 다른 싱글 데이터 레이트 모드 신호가 활성화되면 상기 제1 내부 마스킹 신호는 상기 외부로부터 입력되는 데이터 마스킹 신호에 응답하여 발생시키고 상기 제2 내부 마스킹 신호는 활성화시키는 제1 제어부를 더 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  14. 제13항에 있어서, 상기 다른 싱글 데이터 레이트 모드 신호는 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치의 버스트 길이가 1일 때 활성화되는 신호인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  15. 제13항에 있어서, 외부로부터 입력되는 데이터와 상기 내부 클럭 신호와 상기 내부 데이터 스트로브 신호와 상기 제1 내부 마스킹 신호 및 상기 제2 내부 마스킹 신호들을 입력하여 제1 데이터와 제2 데이터를 출력하고, 상기 제1 내부 마스킹 신호가 비활성화되면 상기 내부 클럭 신호의 상승시점에 동기되어 상기 제1 데이터를 출력하고 상기 제1 내부 마스킹 신호가 활성화되면 상기 제1 데이터를 출력하지 않으며, 상기 제2 내부 마스킹 신호가 비활성화되면 상기 내부 클럭 신호의 하강시점에 동기되어 상기 제2 데이터를 출력하고 상기 제2 내부 마스킹 신호가 활성화되면 상기 제2 데이터를 출력하지 않는 제2 제어부를 더 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  16. 제8항에 있어서, 상기 펄스 발생기는
    상기 제1 버퍼의 출력을 입력하고 상기 외부 클럭 신호의 상승시 펄스를 발생하는 상승 펄스 발생기;
    상기 제1 버퍼의 출력과 외부로부터 펄스 제어 신호를 입력하며 상기 펄스 제어 신호가 활성화되면 상기 외부 클럭 신호의 하강시 펄스를 발생하고 상기 펄스 제어 신호가 비활성화되면 펄스를 발생하지 않는 하강 펄스 발생기; 및
    상기 상승 펄스 발생기의 출력과 상기 하강 펄스 발생기의 출력을 조합하여 내부 클럭 신호를 발생하는 논리부를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  17. 제16항에 있어서, 상기 논리부는 상기 상승 펄스 발생기의 출력과 상기 하강 펄스 발생기의 출력을 논리합하는 논리 게이트인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  18. 클럭 신호를 입력하는 버퍼;
    상기 버퍼의 출력과 싱글 데이터 레이트 모드 신호를 입력하여 제1 및 제2 제어 신호들을 발생하고, 상기 싱글 데이터 레이트 모드 신호가 비활성화되면 상기 클럭 신호에 응답하여 상기 제1 및 제2 제어 신호들을 출력하고 상기 싱글 데이터 레이트 모드 신호가 활성화되면 상기 제1 제어 신호는 활성화시키고 상기 제2 신호는 비활성화시키는 논리부; 및
    제1 및 제2 데이터를 입력하며, 상기 제1 및 제2 제어 신호들이 비활성화되면 상기 제1 및 제2 데이터를 출력하지 않고 상기 제1 제어 신호만 활성화되면 상기 제1 데이터만 출력하고 상기 제1 및 제2 제어 신호들이 모두 활성화되면 상기 제1 및 제2 데이터를 모두 출력하는 제어부를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  19. 제18항에 있어서, 상기 논리부는
    상기 버퍼의 출력과 상기 싱글 데이터 레이트 모드 신호를 논리합하여 상기 제1 제어 신호를 출력하는 논리 회로; 및
    상기 버퍼의 출력과 상기 싱글 데이터 레이트 모드 신호를 논리곱하여 상기 제2 제어 신호를 출력하는 다른 논리 회로를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  20. 제18항에 있어서, 상기 싱글 데이터 레이트 모드 신호는 상기 더블 데이터 레이트 동기식 디램 집적 회로 장치의 카스 레이턴시가 1일 때 활성화되는 신호인 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
  21. 제18항에 있어서, 상기 제어부는
    상기 제1 데이터를 입력하고 상기 제1 제어 신호에 의해 제어되어 상기 제1 데이터를 출력하는 제1 스위칭부;
    상기 제2 데이터를 입력하고 상기 제1 제어 신호에 의해 제어되어 상기 제2 데이터를 출력하는 제2 스위칭부;
    상기 제2 스위칭부의 출력을 보존하는 래취;
    상기 래취의 출력을 입력하고 상기 제2 제어 신호에 의해 제어되어 상기 래취의 출력을 출력하는 제3 스위칭부; 및
    상기 제1 및 제2 스위칭부들의 출력들을 보존하는 다른 래취를 구비하는 것을 특징으로 하는 더블 데이터 레이트 동기식 디램 집적 회로 장치.
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