JPH07130166A - 半導体記憶装置および同期型半導体記憶装置 - Google Patents

半導体記憶装置および同期型半導体記憶装置

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JPH07130166A
JPH07130166A JP29996893A JP29996893A JPH07130166A JP H07130166 A JPH07130166 A JP H07130166A JP 29996893 A JP29996893 A JP 29996893A JP 29996893 A JP29996893 A JP 29996893A JP H07130166 A JPH07130166 A JP H07130166A
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JP
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signal
circuit
clock signal
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JP29996893A
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Jun Otani
順 大谷
Akira Yamazaki
彰 山崎
Katsumi Dosaka
勝己 堂阪
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 高速でかつノーウエイトでアクセスすること
ができる同期型半導体記憶装置を提供する。 【構成】 制御信号入力バッファは外部クロック信号が
非活性時にはスルー状態となり、外部信号に応じた内部
信号を生成しかつクロック信号が非活性状態となるとラ
ッチ状態となる。またＤＲＡＭアレイ１０２のデータを
格納するマスタデータレジスタ（ＭＤＴＢＲ）からスレ
ーブデータレジスタ（ＳＤＴＢＲ）へのデータ転送は、
このスレーブデータレジスタＳＤＴＢＲのデータが利用
されていないことを検出して実行される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、外部クロック信号に同期して動作するクロッ
ク同期型半導体記憶装置に関する。より特定的には、こ
の発明はダイナミック型メモリセルを有するＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）アレイ
とスタティック型メモリセルを有するＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）アレイとを含む
キャッシュＤＲＡＭに関する。
【０００２】
【従来の技術】最近のマイクロプロセシングユニット
（ＭＰＵ）は、動作クロック周波数が２５ＭＨｚまたは
それ以上と非常に高速になってきている。データ処理シ
ステムにおいては、標準ＤＲＡＭはビット単価が安いた
め、大記憶容量の主メモリとして用いられることが多
い。標準ＤＲＡＭはアクセス時間が短縮化されてはいる
もののＭＰＵの高速化の進展速度に追随することができ
ない。このため、標準ＤＲＡＭを主メモリとして用いる
データ処理システムは、ウエイトステート（待ち状態）
の増加などの犠牲を払う必要がある。ＭＰＵと標準ＤＲ
ＡＭの動作速度のギャップという問題は、標準ＤＲＡＭ
が次のような特徴を有しているため本質的である。
【０００３】（ｉ） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同一のアドレスピン端子へ
与えられる。行アドレス信号は、ロウアドレスストロー
ブ信号／ＲＡＳの降下エッジで装置内部へ取込まれる。
列アドレス信号はコラムアドレスストローブ信号／ＣＡ
Ｓの降下エッジで装置内部へ取込まれる。
【０００４】ロウアドレスストローブ信号／ＲＡＳはメ
モリサイクルの開始を規定しかつ行選択系を活性化す
る。コラムアドレスストローブ信号／ＣＡＳは列選択系
を活性化する。信号／ＲＡＳが活性状態となってから信
号／ＣＡＳが活性状態となるまでには「ＲＡＳ−ＣＡＳ
遅延時間（ｔＲＣＤ）」と呼ばれる所定の時間が必要と
される。このアドレス多重化により、アクセス時間の短
縮化に対する制約が存在する。
【０００５】（ｉｉ） ロウアドレスストローブ信号／
ＲＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定
した場合、ロウアドレスストローブ信号／ＲＡＳはＲＡ
Ｓプリチャージ時間（ｔＲＰ）と呼ばれる時間が経過し
た後でなければ再び活性状態の“Ｌ”へ立下げることは
できない。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭ
のさまざまな信号線を確実に所定電位にプリチャージす
るために必要とされる。このＲＡＳプリチャージ時間ｔ
ＲＰによりＤＲＡＭのサイクル時間を短くすることはで
きない。また、ＤＲＡＭのサイクル時間を短くすること
は、ＤＲＡＭにおいて信号線の充放電の回数が多くなる
ため、消費電流の増加にも繋がる。
【０００６】（ｉｉｉ） 回路の高集積化およびレイア
ウトの改良などの回路技術およびプロセス技術の向上ま
たは駆動方法の改良などの応用上の工夫および改良によ
りＤＲＡＭの高速化を図ることができる。しかしなが
ら、ＭＰＵの高速化の進展はＤＲＡＭのそれを大きく上
回る。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）
およびスタティックＲＡＭなどのバイポーラトランジス
タを用いた高速のバイポーラＲＡＭおよびＭＯＳトラン
ジスタ（絶縁ゲート型電界効果トランジスタ）を用いた
比較的低速のＤＲＡＭというように、半導体メモリの動
作速度には階層構造がある。ＭＯＳトランジスタを構成
要素とする標準ＤＲＡＭにおいては、数十ｎｓ（ナノ
秒）のスピード（サイクル時間）を期待するのは非常に
困難である。
【０００７】上述の問題を解決し、比較的安価で小規模
なシステムを構築する方法としては、高速キャッシュメ
モリ（ＳＲＡＭ）をＤＲＡＭに内蔵することが考えられ
る。すなわち、ＤＲＡＭをメインメモリとしかつＳＲＡ
Ｍをキャッシュメモリとして備える階層的な構造の１チ
ップメモリを考えることができる。このような階層的な
構造の１チップメモリを、キャッシュＤＲＡＭ（ＣＤＲ
ＡＭ）と称する。
【０００８】通常、ＣＤＲＡＭにおいては、ＤＲＡＭと
ＳＲＡＭとが同一チップ上に集積化される。キャッシュ
ヒット時にはＳＲＡＭへのアクセスが行なわれ、キャッ
シュミス時にはＤＲＡＭへのアクセスが実行される。す
なわち、高速動作するＳＲＡＭをキャッシュメモリとし
て用い、大記憶容量のＤＲＡＭをメインメモリとして用
いる。
【０００９】キャッシュのいわゆるブロックサイズは、
ＳＲＡＭにおいて１回のデータ転送でその内容が書替え
られるビットの数と考えることができる。一般に、ブロ
ックサイズが大きいとキャッシュヒット率は上昇する。
しかしながら、同一のキャッシュメモリサイズの場合、
ブロックサイズに反比例してセット数が減少するため、
逆にヒット率は減少する。たとえば、キャッシュサイズ
が４Ｋビットの場合、ブロックサイズが１０２４ビット
であれば、セット数は４となるが、ブロックサイズが３
２ビットであればセット数は１２８となる。そのため、
ブロックサイズを適切な大きさに設定することが要求さ
れる。
【００１０】適切なブロックサイズを有するＣＤＲＡＭ
は、たとえば、フジシマ等の特開平１−１４６１８７号
公報に示されている。
【００１１】この先行技術においては、ＤＲＡＭアレイ
は複数列単位でグループに分割される。各列に対してデ
ータレジスタが設けられる。データレジスタもＤＲＡＭ
アレイと同様グループに分割される。キャッシュヒット
時には、データレジスタへアクセスする。キャッシュミ
ス時にはブロックアドレスに従ってＤＲＡＭのアレイの
列グループのデータのみがデータレジスタへ転送され
る。このデータ転送と並行して、データレジスタのデー
タが読出される。
【００１２】
【発明が解決しようとする課題】上述のような従来のＣ
ＤＲＡＭにおいては、キャッシュミス時にＤＲＡＭアレ
イからデータレジスタへのデータ転送が実行される。こ
のとき、ＣＤＲＡＭへアクセスすることはできない。外
部処理装置は有効データのデータレジスタへの転送完了
までウエイト状態となる。これはシステムの性能を低下
させる。
【００１３】また、ＤＲＡＭアレイとＳＲＡＭアレイと
を同一チップ上に集積化しこのＤＲＡＭアレイとＳＲＡ
Ｍアレイとの間で双方向転送ゲートを設けたＣＤＲＡＭ
も提案されている（特願平５ー１６０２６５号参照）。
ＤＲＡＭアレイとＳＲＡＭアレイとは互いに独立にアド
レス指定が可能である。また、双方向転送ゲートはデー
タレジスタを含んでおり、このデータレジスタへは、外
部からアクセス可能である。これにより、グラフィック
用途にも適用することができる高機能のＣＤＲＡＭが実
現される。しかしながら、このようなＣＤＲＡＭにおい
ても、ＤＲＡＭアレイから双方向転送ゲートのデータレ
ジスタへのデータ転送時においては、このデータレジス
タへのアクセスが禁止される。したがって、このような
高機能のＣＤＲＡＭもまだ改良の余地があるといえる。
【００１４】半導体記憶装置を高速動作させるために、
半導体記憶装置をシステムクロックなどの外部クロック
信号に同期動作させることが行なわれる（たとえば、ハ
ラの米国特許第５０８３２９６号参照）。この先行技術
においては、信号／ＲＡＳおよび／ＣＡＳなどの外部制
御信号の歪みに起因するタイミングのずれの発生の問題
の解決を図る。このようなクロック同期型半導体記憶装
置の場合、外部信号を受ける入力バッファの出力は外部
クロック信号の活性化時に確定する。
【００１５】したがって、外部クロック信号が活性化さ
れてから内部信号が確定し内部動作が実行されるため、
内部動作の開始タイミングが遅れるという問題が生じ
る。すなわち、外部クロック信号を用いて高速動作させ
るという利点が損なわれることになる。
【００１６】それゆえ、この発明の目的は、高速動作す
る半導体記憶装置を提供することである。
【００１７】この発明の他の目的は、高速のデータ処理
システムを構築することのできる半導体記憶装置を提供
することである。この発明のさらに他の目的は、外部ク
ロック信号に同期してできるだけ早いタイミングで内部
制御信号を確定状態とすることのできる同期型半導体記
憶装置を提供することである。
【００１８】この発明の特定的な目的は、高速にノーウ
ェイトでアクセスすることのできるクロック同期型キャ
ッシュ内蔵半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、このメモリセルアレイにおいて同時に選択された複
数のメモリセルのデータを一時的に保持するための第１
のデータレジスタと、この第１のデータレジスタが保持
するデータを受けて格納するための第２のデータレジス
タと、この第２のデータレジスタへのアクセスの非存在
とデータ転送指示とに応答して、第１のデータレジスタ
から第２のデータレジスタへのデータ転送を実行する転
送手段とを備える。
【００２０】請求項２に係る半導体記憶装置は、請求項
１記載の転送手段が、データ転送実行後次にデータ転送
指示が与えられるまで第１のデータレジスタと第２のデ
ータレジスタとを接続状態に維持する手段を含む。
【００２１】請求項３に係る半導体記憶装置は、請求項
１または２のいずれかに記載の転送手段が、クロック信
号を発生するクロック発生手段と、データ読出指示が与
えられたことを検出するための検出手段と、複数の縦列
接続された１ビット２進カウンタを含み、検出手段から
の検出信号に応答して活性化され、クロック発生手段か
らのクロック信号をカウントするためのカウント手段
と、このカウント手段の所定数カウントアップに応答し
てデータ転送指示を発生するための手段と、カウンタ手
段の初段の１ビット２進カウンタを除くカウンタをデー
タ読出指示に応答してリセットするための手段とを備え
る。
【００２２】請求項４に係る半導体記憶装置は、外部制
御信号から内部制御信号を生成するための入力バッファ
と、この入力バッファからの内部制御信号に応答して、
この内部制御信号が示す実行すべき動作に必要とされる
信号を生成する動作モード決定手段と、外部クロック信
号の非活性レベル時にこのモード決定手段の出力を内部
制御信号に応じて変化させかつこの外部クロック信号の
活性レベル時には、外部クロック信号の活性レベル移行
時の動作モード設定手段の出力を保持するためのラッチ
手段と、外部クロック信号の活性レベルに応答して活性
化され、動作モード決定手段からの信号に対応する動作
制御信号を発生するための手段とを備える。
【００２３】請求項５に係る半導体記憶装置は、請求項
４記載の半導体記憶装置がさらに、外部アドレス信号を
外部クロック信号の非活性時に通過させかつ外部クロッ
ク信号の活性時にラッチ状態となるアドレス入力バッフ
ァと、動作制御信号に応答して活性化され、アドレス入
力バッファの出力をデコードし、外部アドレス信号が示
すメモリセルを選択するための信号を発生するアドレス
デコード手段とを備える。
【００２４】請求項６に係る半導体記憶装置は、外部ク
ロック信号の非活性レベル時にスルー状態となり、外部
信号に対応する内部信号を生成しかつ外部クロック信号
の活性レベル時に非導通状態となりかつ出力をラッチす
るラッチ状態となる入力バッファを備える。請求項７に
係る同期型半導体記憶装置は、外部クロック信号に同期
して制御信号を取込み、この取込んだ制御信号に従って
アドレス保持指示信号を発生する制御手段と、外部クロ
ック信号に同期して、与えられたアドレス信号を保持し
かつ出力する保持手段と、アドレス保持指示信号に応答
して、保持手段が保持するアドレス信号をラッチして内
部アドレス信号を発生するラッチ手段とを備える。請求
項８に係る同期型半導体記憶装置は、外部クロック信号
に同期して内部クロック信号を発生するクロック発生手
段と、このクロック発生手段からの内部クロック信号を
受け、この受けたクロック信号の活性化後所定時間経過
後に活性状態となる制御信号を発生する手段と、この制
御信号に応答してクロック発生手段からの内部クロック
信号を非活性状態とするリセット素子とを備える。
【００２５】請求項９に係る同期型半導体記憶装置は、
外部クロック信号に応答して互いに位相のずれた第１お
よび第２の内部クロック信号を発生する手段と、これら
第１および第２の内部クロック信号が同一論理レベルの
とき、装置へのアクセス要求を示す装置活性化信号をサ
ンプリングする手段と、このサンプリング手段のサンプ
リングした信号に応答して、所定の時間幅を有するパル
ス信号を発生する手段と、このパルス信号に応答して、
与えられた制御信号をラッチして内部制御信号を発生す
る手段とを備える。請求項１０に係る同期型半導体記憶
装置は、外部クロック信号に応答して、互いに位相のず
れた第１および第２の内部クロック信号を発生する手段
と、これら第１および第２の内部クロック信号と装置へ
のアクセス要求を示す装置活性化信号との論理積演算を
行なうゲート手段とを備える。
【００２６】請求項１１に係る同期型半導体記憶装置
は、外部クロック信号の第１の端縁に応答して、クロッ
クマスク信号をラッチし出力する第１のラッチ手段と、
外部クロック信号の第２の端縁に応答して第１のラッチ
手段からの出力信号をラッチし出力する第２のラッチ手
段と、この第２のラッチ手段の出力信号と外部クロック
信号とに応答して内部クロック信号を発生する手段とを
備える。請求項１２に係る同期型半導体記憶装置は、外
部クロック信号と同期して所定の時間幅を有するクロッ
ク発生指示信号を発生する手段と、このクロック発生指
示信号に応答して内部ノードを所定の基準電位へと駆動
するトランジスタ素子と、この内部ノードの電位に従っ
て内部回路の動作タイミングを与える内部クロック信号
を発生する手段とを含む。
【００２７】
【作用】請求項１記載の半導体記憶装置においては、第
２のデータレジスタ内のデータが利用されていないとき
に第１のデータレジスタから第２のデータレジスタへの
データ転送が実行される。したがって、データ転送動作
が半導体記憶装置へのアクセスに悪影響を及ぼすことが
なく、高速動作が実現される。
【００２８】また、外部処理装置は半導体記憶装置内の
データ転送によるウエイト状態が生じないため、ノーウ
エイト状態で動作することができ、高速のデータ処理シ
ステムを構築することができる。
【００２９】請求項２記載の半導体記憶装置において
は、次にデータ転送指示が与えられるまで第１のデータ
レジスタと第２のデータレジスタとは持続的に接続され
るため、データ転送指示信号の発生タイミングに対しタ
イミング調整などの特別な考慮を払うことなく十分なパ
ルス幅のデータ転送指示信号を生成することができ、確
実に第１のデータレジスタから第２のデータレジスタへ
データを転送することができる。
【００３０】請求項３に係る半導体記憶装置において
は、データ転送タイミングを規定するカウンタ手段の初
段のカウンタを除くカウンタがデータ読出指示に応答し
てリセットされる。したがって、カウンタ手段のカウン
ト動作時に新たにデータ読出指示が与えられてもこの新
たに与えられたデータ読出指示からカウント動作を実行
することができ、この新たに与えられたデータ読出指示
に従って確実にデータ転送を実行することができる。
【００３１】請求項４に係る半導体記憶装置において
は、外部クロック信号の活性レベルへの移行時にはラッ
チ手段により動作モード決定手段の出力は確定状態とな
っているため、外部クロック信号の活性レベル移行後す
ぐに動作制御信号を発生することができ、内部回路動作
開始タイミングを速くすることができる。
【００３２】請求項５に係る半導体記憶装置において
は、アドレス入力バッファの出力は外部クロック信号の
活性レベルの移行時に確定状態となっており、これによ
り内部アドレス信号のデコード開始タイミングを速くす
ることができる。また、動作制御信号の活性化時、すぐ
に、メモリセル選択信号を発生することができ、速いタ
イミングでメモリセルを選択状態とすることができ、ア
クセス時間を短縮することができる。
【００３３】請求項６に係る半導体記憶装置において
は、クロック信号の非活性レベル時に内部信号が生成さ
れ、クロック信号の活性レベル移行時にラッチ状態とさ
れるため、速いタイミングで内部信号に従って内部回路
を動作させることが可能となり、高速で動作するクロッ
ク同期型半導体記憶装置を得ることができる。請求項７
に係る同期型半導体記憶装置においては、保持手段が外
部クロック信号に同期してアドレス信号を保持し出力し
ている。ラッチ手段が制御手段からのアドレスラッチ指
示信号に応答してこの保持手段の出力信号をラッチして
内部アドレス信号を発生している。したがって、アドレ
ス信号と制御信号の外部クロック信号に対するセットア
ップ時間およびホールド時間を同一とすることができ
る。
【００３４】請求項８に係る同期型半導体記憶装置にお
いては、外部クロック信号に同期して発生される内部ク
ロック信号が、発生から後所定時間経過後にはリセット
素子によりリセットされて不活性化される。したがっ
て、常に一定の時間幅を有する内部クロック信号を発生
することができ、内部動作のタイミングを一定とするこ
とができる。また、リセット素子を１個のスイッチング
トランジスタで構成すれば装置構成を簡略化することが
できる。請求項９に係る同期型半導体記憶装置において
は、互いに位相のずれた第１および第２の内部クロック
信号が同一論理レベルのときに、たとえばチップセレク
ト信号である装置活性化信号をサンプリングし、このサ
ンプリングされた信号に従って、制御信号をラッチする
ための所定の時間幅のパルス信号を発生している。した
がって、サンプリング期間が短くすることができ、消費
電流を小さくすることができる。また、短い時間幅のパ
ルス信号により制御信号をラッチしており、外部信号に
対する応答特性が改善される。
【００３５】請求項１０に係る同期型半導体記憶装置に
おいては、位相のずれた第１および第２の内部クロック
信号ならびに装置活性化信号の論理積演算を行なってい
るため、装置活性化信号のサンプリング期間を第１およ
び第２の内部クロック信号が同一論理レベルの期間とす
ることができ、したがって装置活性化信号のサンプリン
グ期間を最小とすることができる。請求項１１に係る同
期型半導体記憶装置においては、クロック信号の第１お
よび第２の端縁でクロックマスク信号をラッチしかつ転
送しているため、簡易な回路構成で次のクロックサイク
ルで内部クロック信号に対しマスクをかけることができ
る。請求項１２に係る同期型半導体記憶装置ではトラン
ジスタ素子が内部クロック信号の発生をトリガしてお
り、小規模で高速に内部クロック信号を発生する回路が
得られる。
【００３６】
【実施例】
［全体構成］図１はこの発明の一実施例であるＣＤＲＡ
Ｍの全体の構成を示すブロック図である。図１におい
て、ＣＤＲＡＭ４００は、行および列のマトリックス状
に配列された複数のダイナミック型のメモリセルを備え
るＤＲＡＭアレイ１０２と、行および列のマトリックス
状に配列された複数のスタティック型メモリセルを備え
るＳＲＡＭアレイ１０４と、ＤＲＡＭアレイ１０２とＳ
ＲＡＭアレイ１０４との間でのデータ転送を行なうため
のデータ転送回路１０６とを含む。
【００３７】ＣＤＲＡＭ４００は、４ビット単位でデー
タの入出力を行なう構成をとるため、ＤＲＡＭアレイ１
０２は４つのメモリプレーンを含む。このＤＲＡＭアレ
イ１０２の、４つのメモリプレーンは、各々４Ｍビット
の記憶容量を備え、それぞれ同時に入出力されるデータ
ビットの異なるビットに対応する。
【００３８】ＳＲＡＭアレイ１０４も同様に、４つの各
々が４Ｋビットの記憶容量を備える４つのメモリプレー
ンを含む。データ転送回路１０６は、ＤＲＡＭアレイ１
０２とＳＲＡＭアレイ１０４のそれぞれのプレーンごと
にデータ転送を行なうために、４つのメモリプレーンに
合わせて４つ設けられる。
【００３９】ＣＤＲＡＭ１００は、ＤＲＡＭアレイを駆
動するために、外部から与えられるＤＲＡＭ用アドレス
Ａｄ０〜Ａｄ１１を受け、内部アドレスを発生するＤＲ
ＡＭアドレスバッファ１０８と、ＤＲＡＭアドレスバッ
ファ１０８からの内部行アドレスＲｏｗ０〜Ｒｏｗ１１
を受け、ＤＲＡＭアレイ１０２における対応の行を選択
するロウデコーダ１１０と、ＤＲＡＭアドレスバッファ
１０８からの内部列アドレス信号のうち所定のビットす
なわちコラムブロックアドレスＣｏｌ４〜Ｃｏｌ９を受
け、ＤＲＡＭアレイ１０２において複数の列（本実施例
においては一つのメモリプレーンにおいて１６列）を同
時に選択するコラムブロックデコーダ１１２と、ＤＲＡ
Ｍアレイ１０２において選択されたメモリセルのデータ
を検知増幅するセンスアンプおよびＤＲＡＭアレイ１０
２において選択されたメモリセルとデータ転送回路１０
６との間でのデータ転送を行なうためのＩＯコントロー
ルとを含む。図１においては、センスアンプおよびＩＯ
コントロールを１つのブロック１１４で示す。
【００４０】ＤＲＡＭアドレスバッファ１０８へは、行
アドレス信号と列アドレス信号とがマルチプレクスして
与えられる。アドレス信号Ａｄ０〜Ａｄ３の４ビットの
アドレス信号は、データ転送回路１０６におけるデータ
転送モードおよびマスクをかける際のマスクデータのセ
ット／リセットを設定するためのコマンドとして利用さ
れる。
【００４１】ＣＤＲＡＭ４００は、さらに、外部から与
えられるＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ１１を受
け、内部アドレス信号を発生するＳＲＡＭアドレスバッ
ファ１１６、ＳＲＡＭアドレスバッファ１１６からのア
ドレス信号Ａｓ４〜Ａｓ１１をデコードし、ＳＲＡＭア
レイ１０４の対応の行を選択するロウデコーダ１１８
と、ＳＲＡＭアドレスバッファ１１６からの列アドレス
信号Ａｓ０〜Ａｓ３をデコードし、ＳＲＡＭアレイ１０
４の対応の列を選択するとともにデータ転送回路１０６
における対応の転送ゲートを選択するコラムデコーダ１
２０と、ＳＲＡＭアレイ１０４において選択されたメモ
リセルのデータを検知増幅するとともにコラムデコーダ
１２０の出力に従って、ＳＲＡＭアレイ１０４の選択列
および選択された転送ゲートを内部データバス１２３へ
接続するＩＯ回路とを含む。ＳＲＡＭ用のセンスアンプ
およびＩＯ回路はブロック１２２により示される。
【００４２】ＳＲＡＭアレイ１０４の１行は１６ビット
を備える。ＳＲＡＭアレイ１０４においては、選択され
た１行のメモリセル、すなわち１６ビットのメモリセル
が選択状態とされる。転送回路１０６は、１つのメモリ
プレーンに対して１６個の転送ゲートを備える。これに
より、データ転送回路１０６を介してＤＲＡＭアレイ１
０２の１つのメモリプレーンにおいて選択された１６ビ
ットのメモリセルとＳＲＡＭアレイ１０４の１つのメモ
リプレーンにおいて選択された１行のメモリセルとの間
でデータ転送が実行される。すなわち、ＣＤＲＡＭ４０
０においては、１つのメモリプレーンについて１６ビッ
トのデータ転送が実行され、合計６４ビットのデータ転
送が実行される。
【００４３】ＤＲＡＭアレイ１０２に対するアドレス信
号Ａｄ０〜Ａｄ１１とＳＲＡＭアレイ１０４に対するア
ドレス信号Ａｓ０〜Ａｓ１１とを独立に与えることによ
り、ＤＲＡＭアレイ１０２における任意の位置のメモリ
セルのデータをＳＲＡＭアレイ１０４ヘ転送することが
でき、キャッシュメモリとして用いる場合に任意のマッ
ピング（セットアソシアティブマッピング方式、フルア
ソシアティブマッピング方式、およびダイレクトマッピ
ング方式）を容易に実現することができる。
【００４４】ＣＤＲＡＭ４００は、さらに、外部から与
えられるたとえばシステムクロックである外部クロック
信号Ｋおよびチップセレクト信号ＣＳ♯を受けるＫバッ
ファ／タイミング回路１２４と、Ｋバッファ／タイミン
グ回路１２４から発生される内部クロック信号に対し
て、外部から与えられるマスク制御信号ＣＭｄに従って
マスクをかけるためのクロックマスク回路１２６と、ク
ロックマスク回路１２６からのクロック信号に同期して
外部から与えられる制御信号ＲＡＳ♯、ＣＡＳ♯、およ
びＤＴＤ♯を取込み、各信号の状態に従って必要な制御
信号を発生するＤＲＡＭコントロール回路１２８とを含
む。各外部制御信号の定義については後に説明する。
【００４５】ＣＤＲＡＭ４００はさらに、Ｋバッファタ
イミング回路１２４からの内部クロック信号に対し、制
御信号ＣＭｓ♯に従ってマスクをかけるためのマスク回
路１３０と、マスク回路１３０からの内部クロック信号
に従って外部制御信号ＣＣ０♯、ＣＣ１♯、ＷＥ♯を取
込み、各制御信号の状態の組合わせに従って必要な制御
信号を発生するＳＲＡＭコントロール回路１３２と、信
号ＤＱＣおよびＧ♯に応答して、データの入出力を行な
う入出力回路１３５を含む。
【００４６】入出力回路１３５は、外部からのデータＤ
Ｑ０〜ＤＱ３およびマスクデータＭ０〜Ｍ３（または書
込データＤ３）を受けるＤｉｎバッファ４３４と、マス
クデータＭ０〜Ｍ３に従ってＤｉｎバッファ４３４から
与えられる書込データに対してマスクをかけるためのマ
スク回路４３６と、端子ＤＱ０〜ＤＱ３（またはＱ０〜
Ｑ３）へデータを出力するメインアンプ回路４３８を含
む。
【００４７】入出力回路１３５は内部データバス１２３
を介してブロック１２２に接続される。このブロック１
２２は、転送回路１０６またはＳＲＡＭアレイ１０４か
ら１つの転送ゲート（１つのメモリプレーンに対して）
または１ビットのＳＲＡＭメモリセル（１つのメモリプ
レーンに対して）を選択して内部データバス１２３に接
続する。したがって、このＣＤＲＡＭ４００は、外部か
らはＳＲＡＭアレイ１０４へアクセスすることもでき、
また転送回路１０６へもアクセスすることができる。
【００４８】またＤＲＡＭコントロール回路１２８およ
びＳＲＡＭコントロール回路１３２は、それぞれ独立に
動作する。したがって、ＤＲＡＭアレイとデータ転送回
路１０６との間でのデータ転送時にＳＲＡＭアレイ１０
４へ外部からアクセスすることができる。
【００４９】ＣＤＲＡＭ４００は、データ入出力の構成
を変更することができる。入力データ（書込データ）Ｄ
と出力データＱとを別々のピン端子を介して伝達するＤ
Ｑ分離構成と、書込データＤおよび読出データ（出力デ
ータ）Ｑとを同一のピン端子を介して伝達するマスクト
ライトモードとを備える。書込データに対しマスクをか
けることができるのはデータ入力とデータ出力との同一
のピン端子を介して行なわれるマスクトライトモードで
ある。ＤＱ分離配置において書込データＤ０〜Ｄ３が与
えられるピン端子がマスクトライトモード時におけるマ
スクデータＭ０〜Ｍ３を受けるためのピン端子として用
いられる。このピン端子の設定は、図には示していない
が、コマンドレジスタにより行なわれる。
【００５０】［外部制御信号の定義］ＣＤＲＡＭ４００
は、データの入力および外部制御信号の取込みをすべて
外部クロック信号Ｋに同期して実行する。外部からの制
御信号は、すべてパルス状に与えられる。外部クロック
信号Ｋの立上りエッジにおける外部制御信号の状態の組
合わせにより実行される動作モードが決定される。外部
制御信号Ｇ♯の入力のみが外部クロック信号Ｋと非同期
的に実行される。次に各外部制御信号について説明す
る。
【００５１】外部クロック信号Ｋ：外部クロック信号Ｋ
は、ＣＤＲＡＭ４００の基本的なタイミング、すなわち
入力信号を取込むタイミングおよび動作クロック周波数
を決定する。外部クロック信号Ｋの立上りエッジまたは
立下りエッジを基準として、各外部信号のタイミングパ
ラメータ（後に説明する信号Ｇ♯を除く）が規定され
る。
【００５２】ＤＲＡＭ用クロックマスクＣＭｄ：ＤＲＡ
Ｍ用クロックマスクＣＭｄは、Ｋバッファ／タイミング
回路１２４から発生される内部ＤＲＡＭクロック信号の
伝達を制御する。ＤＲＡＭ用クロックマスクＣＭｄが外
部クロック信号Ｋの立上りエッジで活性状態にあれば、
次のクロックサイクルにおける内部ＤＲＡＭ用クロック
信号の発生が停止される。この状態において、次のサイ
クルにおけるＤＲＡＭ部においては制御信号を取込む動
作は行なわれない。これによりＤＲＡＭ部分における消
費電力の低減が実現される。
【００５３】ロウアドレスストローブ信号ＲＡＳ♯：ロ
ウアドレスストローブ信号ＲＡＳ♯は、外部クロック信
号Ｋとともに用いられ（ただしそのときの他の信号ＣＭ
ｄ、ＣＡＳ♯、およびＤＴＤ♯の状態に依存する）、Ｄ
ＲＡＭ部分を活性化する。すなわち、このロウアドレス
ストローブ信号ＲＡＳ♯は、ＤＲＡＭ用ロウアドレス信
号Ａｄ０〜Ａｄ１１のラッチ、ＤＲＡＭアレイ１０２に
おける行の選択、ＤＲＡＭ部分を初期状態に設定するプ
リチャージサイクルの開始、ＤＲＡＭアレイ１０２とデ
ータ転送回路１０６との間のデータ転送、オートリフレ
ッシュサイクルの開始、ＤＲＡＭ ＮＯＰサイクルの生
成、ＤＲＡＭ部分の動作停止（パワーダウン）などを実
行するために利用される。したがって、このロウアドレ
スストローブ信号ＲＡＳ♯は、ＤＲＡＭ部分における基
本動作サイクルを決定する。
【００５４】コラムアドレスストローブ信号ＣＡＳ♯：
コラムアドレスストローブ信号ＣＡＳ♯は、外部クロッ
ク信号Ｋとともに用いられて、ＤＲＡＭ用コラムアドレ
ス信号をラッチするために用いられる。ＤＲＡＭアクセ
スサイクルにおいて、先にロウアドレスストローブ信号
ＲＡＳ♯が与えられているとき、次に与えられるコラム
アドレスストローブ信号ＣＡＳ♯により、ＤＲＡＭアレ
イ１０２へのデータ転送回路１０６からのデータの転送
またはＤＲＡＭアレイ１０２からデータ転送回路１０６
へのデータ転送が実行される。いずれの方向のデータ転
送が行なわれるかは、制御信号ＤＴＤ♯により決定され
る。
【００５５】データ転送指示信号ＤＴＤ♯：データ転送
指示信号ＤＴＤ♯は、ＤＲＡＭアレイ１０２とデータ転
送回路１０６との間のデータの転送およびその方向を決
定する。先のサイクルにおいて、ロウアドレスストロー
ブ信号ＲＡＳ♯がローレベルのとき、コラムアドレスス
トローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ
♯が外部クロック信号Ｋの立上りエッジでともにローレ
ベルであれば、データ転送回路１０６からＤＲＡＭアレ
イへのデータ転送を行なうＤＲＡＭライト転送サイクル
が実行される。
【００５６】データ転送指示信号ＤＴＤ♯がハイレベル
であれば、ＤＲＡＭアレイ１０２からデータ転送回路１
０６へのデータ転送を行なうＤＲＡＭリード転送サイク
ルが実行される。ロウアドレスストローブ信号ＲＡＳ♯
と同期してデータ転送指示信号ＤＴＤ♯がローレベルに
立下れば、ＤＲＡＭ部はプリチャージモードに入る。プ
リチャージサイクルが完了するまですべてのＤＲＡＭ部
分へのアクセス動作は禁止される。
【００５７】ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１
１：ＤＲＡＭアレイ１０２は、各々が４Ｍビットの記憶
容量を備える４つのメモリプレーンを含む。１つのＤＲ
ＡＭメモリプレーンは、４Ｋ行×６４列×１６ブロック
の構成を備える。１ブロックは６４列を含む。ＤＲＡＭ
用アドレス信号Ａｄ０〜Ａｄ１１においては、ＤＲＡＭ
Ａ行アドレス信号とＤＲＡＭ列アドレス信号とがマルチ
プレクスして与えられる。外部クロック信号Ｋの立上り
エッジでロウアドレスストローブ信号ＲＡＳ♯がローレ
ベルであり、データ転送指示信号ＤＴＤ♯がハイレベル
であれば、ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１が
ロウアドレス信号として取込まれ、ＤＲＡＭアレイ１０
２における対応の行を指定する内部ロウアドレス信号が
生成される。
【００５８】外部クロック信号Ｋの立上りエッジでコラ
ムアドレスストローブ信号ＣＡＳ♯がローレベルにあれ
ば、ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ９はＤＲＡＭ
アレイ１０２における１６ビットのメモリセル（１６ブ
ロックそれぞれから１ビット；図１においては、メモリ
セル０〜１５として示す）を指定するブロックアドレス
として用いられる。
【００５９】ＳＲＡＭクロックマスク信号ＣＭｓ：ＳＲ
ＡＭクロックマスク信号ＣＭｓは、内部ＳＲＡＭクロッ
ク信号（Ｋバッファ／タイミング回路１２４から発生さ
れる）の伝達を制御する。ＳＲＡＭクロックマスク信号
ＣＭｓが外部クロック信号Ｋの立上りエッジで活性状態
にあれば、内部ＳＲＡＭクロック信号は次のサイクルで
は発生が停止され、ＳＲＡＭ部分はその前のサイクルの
状態を維持する。ＳＲＡＭクロックマスク信号ＣＭｓ
は、また、同じ入出力データを複数のクロックサイクル
にわたって連続的に維持するためにも利用される。
【００６０】チップセレクト信号ＣＳ♯：チップセレク
ト信号ＣＳ♯は、ＤＲＡＭコントロール回路１２８およ
びＳＲＡＭコントロール回路１３２の活性化／非活性化
を制御する。すなわち、外部制御信号ＲＡＳ♯、ＣＡＳ
♯、ＤＴＤ♯、ＣＣ０♯、ＣＣ１♯およびＷＥ♯は、す
べて外部クロック信号Ｋとチップセレクト信号ＣＳ♯と
に従って内部に取込まれる。チップセレクト信号ＣＳ♯
が不活性状態のハイレベルの時には、このＣＤＲＡＭは
非選択状態であり、内部動作は実行されない。
【００６１】ライトイネーブル信号ＷＥ♯：ライトイネ
ーブル信号ＷＥ♯は、ＳＲＡＭ部とデータ転送回路１０
６とに対するデータの書込および読出動作を制御する。
外部クロック信号Ｋの立上りエッジでチップセレクト信
号ＣＳ♯がローレベルの活性状態にあれば、ハイレベル
のライトイネーブル信号ＷＥ♯によりデータ転送回路１
０６からのデータの読出、ＳＲＡＭアレイ１０４からの
データの読出および／またはＳＲＡＭアレイ１０４への
データ転送回路１０６からのデータの転送が実行される
（後に説明する制御信号ＣＣ０♯およびＣＣ１♯の状態
により決定される）。
【００６２】ライトイネーブル信号ＷＥ♯がローレベル
であれば、データ転送回路１０６へのデータの書込、Ｓ
ＲＡＭアレイ１０４における選択されたメモリセルへの
データの書込、データ転送回路１０６へのＳＲＡＭアレ
イ１０４からのデータ転送のいずれかが実行される（制
御信号ＣＣ０♯およびＣＣ１♯により決定される）。
【００６３】制御クロック信号ＣＣ０♯、ＣＣ１♯：こ
れらの制御クロック信号ＣＣ０♯およびＣＣ１♯は、Ｓ
ＲＡＭ部分へのアクセスとデータ転送回路１０６へのア
クセスを制御する。外部クロック信号Ｋの立上りエッジ
でチップセレクト信号ＣＳ♯がローレベルの活性状態の
とき制御クロック信号ＣＣ０♯およびＣＣ１♯の状態に
より、実行されるべき動作モードが決定される。
【００６４】ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ１１：
ＳＲＡＭアレイ１０４は、各々が２５６行１６列に配列
されたメモリセルを含む４つのメモリプレーンを有す
る。ＳＲＡＭアレイ１０４をキャッシュメモリとして利
用する場合、キャッシュのブロックサイズは１６×４
（ＩＯが４ビット）となる。ＳＲＡＭ用アドレス信号Ａ
ｓ０〜Ａｓ３は、１つのキャッシュブロック（１行）に
おいて１ビットを選択するブロックアドレスとして利用
され、ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１は、ＳＲ
ＡＭアレイ１０４における行を選択するためのロウアド
レス信号として用いられる。
【００６５】出力イネーブル信号Ｇ♯：出力イネーブル
信号Ｇ♯はデータの出力を制御する。この出力イネーブ
ル信号Ｇ♯は外部クロック信号Ｋと非同期的に与えられ
る。出力イネーブル信号Ｇ♯がハイレベルのとき、ＤＱ
分離構成および共通ＤＱ構成のいずれのピン配置におい
ても、出力はハイインピーダンス状態となる。データの
出力はこの出力イネーブル信号Ｇ♯がローレベルのとき
に可能となる。
【００６６】入出力ＤＱ０〜ＤＱ３：入出力ＤＱ０〜Ｄ
Ｑ３は、共通ＤＱモード（マスクトライトモード）が選
択されたとき（コマンドレジスタのセットされたデータ
により決定される）、ＣＤＲＡＭのデータとなる。外部
出力データビットの状態は、出力イネーブル信号Ｇ♯に
より制御される。データの出力は、トランスペアレント
モード、ラッチモード、およびレジスタモードのいずれ
かで行なわれる。トランスペアレント出力モードにおい
ては、内部データバス１２３上のデータがメインアンプ
４３８に直接伝達される。外部クロック信号Ｋの立上り
エッジにおいてチップセレクト信号ＣＳ♯がハイレベル
にあれば、ディセレクトＳＲＡＭモードとなり、出力ハ
イインピーダンス状態となる。また同様に、出力イネー
ブル信号Ｇ♯がハイレベルにあれば出力ハイインピーダ
ンス状態となる。データ出力が可能な場合には、外部ク
ロック信号Ｋの立上りに応答して、そのサイクルにおい
てデータの読出が実行される。
【００６７】レジスタ出力モードにおいては、１サイク
ル遅れてデータが出力される。このモードにおいては、
内部データバス１２３とメインアンプ４３８との間に出
力レジスタが設けられた構成となる。
【００６８】ラッチ出力モードは、内部データバス１２
３とメインアンプ４３８との間に出力ラッチ回路が設け
られた構成となる。この構成においては、読出されたデ
ータはラッチ回路においてラッチされてメインアンプ４
３８を介して出力される。内部データバス１２３に無効
データが現れている期間であっても外部には有効データ
が出力される。したがって外部処理装置であるＣＰＵ等
が出力データを取込むための期間を十分にとることがで
きる。
【００６９】上述のような出力モードはコマンドレジス
タ（図示せず）にコマンドデータを設定することにより
実現される。
【００７０】入力Ｄ０〜Ｄ３：ＤＱ分離モードが指定さ
れた場合の入力データを示す。データ転送回路１０６へ
データを書込むライトバッファサイクルまたはＳＲＡＭ
アレイ１０４へデータを書込むライトＳＲＡＭモードな
どのデータ書込時においては、入力データＤ０〜Ｄ３が
外部クロック信号Ｋの立上りエッジでラッチされる。
【００７１】マスクイネーブル信号Ｍ０〜Ｍ３：共通Ｄ
Ｑモードが指定された場合にイネーブルされる。マスク
イネーブル信号Ｍ０〜Ｍ３は入出力データＤＱ０〜ＤＱ
３に対応しており、対応のＤＱビットに対してマスクを
かけるか否かを決定する。マスクデータの設定は、外部
クロック信号Ｋの立上りエッジにおけるマスクイネーブ
ル信号Ｍ０〜Ｍ３の状態に従って決定される。このマス
クイネーブル信号Ｍ０〜Ｍ３により、ＳＲＡＭアレイま
たは転送回路へデータを書込むサイクル時において、所
望の入力データに対してマスクをかけることができる。
【００７２】上述の制御信号の説明により明らかなよう
に、ＣＤＲＡＭ４００においては、ＤＲＡＭ部分に関連
する動作の制御とＳＲＡＭ部分に関連する動作とはそれ
ぞれ別々に実行される。データ転送回路１０６へ直接デ
ータを書込むとともにここからデータを直接読出すこと
もできる。ＤＲＡＭ部分とＳＲＡＭ部分とをそれぞれ独
立に駆動することができ、制御が容易になるとともに、
ＤＲＡＭのページモードなどの高速モードを利用したデ
ータ転送などを実現することができキャッシュミス時の
アクセスタイムの短縮およびバーストモードの実現など
が得られる。
【００７３】またデータ転送回路１０６へ外部から直接
アクセスすることができるため、ＳＲＡＭアレイ１０４
に格納されたデータはデータ転送回路１０６への外部か
らの直接アクセス時に何ら影響を受けないため、グラフ
ィックデータとキャッシュデータ（外部処理装置である
ＣＰＵが利用するデータ）をともにＤＲＡＭアレイ１０
２内に格納することができる。
【００７４】なお、図１においてデータ転送回路１０６
は、１６個の転送ゲートを含む。転送ゲートの各々は、
ＤＲＡＭアレイ１０２からＳＲＡＭアレイ１０４または
入出力回路１３５へデータを伝達するためのリード転送
バッファ１４０と、ＳＲＡＭアレイ１０４アレイまたは
内部データバス１２３上の書込データを格納するテンポ
ラリーレジスタ１４２と、テンポラリーレジスタ１４２
の格納データをＤＲＡＭアレイ１０２に転送するための
ライト転送バッファ１４４とライト転送バッファ１４４
からＤＲＡＭアレイ１０２へのデータ転送を対してマス
クをかけるためのマスクレジスタ１４６を含む。この詳
細構成については後に説明するが、リード転送バッファ
１４０はまたマスターリード転送バッファとスレーブリ
ード転送バッファとを含む。
【００７５】図２は、図１に示すＣＤＲＡＭの機能的構
成を示す図である。図２において、ＤＲＡＭアレイ１０
２は、４Ｋ行×６４列×１６ブロック×４（ＩＯ）の記
憶容量を備える。１つのブロックにおいては６４列のＤ
ＲＡＭビット線対が配置されており、この１つのブロッ
クにおいて１列が選択される。
【００７６】ＳＲＡＭアレイ１０４は、２５６行×１６
列×４（ＩＯ）ビットの記憶容量を備える。ＳＲＡＭア
レイ１０４において１行（合計４行）が選択され、この
選択された１行の１６ビットのメモリセルとＤＲＡＭア
レイ１０２において選択された１６ビット（各ブロック
から１ビット）との間で同時にデータ転送を実行するこ
とができる。
【００７７】データ転送回路１０６は、ＤＲＡＭアレイ
１０２からのデータを受けてＳＲＡＭアレイ１０４また
はＩＯ（入出力）回路１３５へデータを伝達するための
リードデータ転送バッファＤＴＢＲ（１６ビット×４
（ＩＯ））と、ＳＲＡＭアレイ１０４または入出力回路
１３５からのデータを受けてＤＲＡＭアレイ１０２へ転
送するためのライトデータ転送バッファＤＴＢＷ（１６
ビット×４（ＩＯ））を含む。このライトデータ転送バ
ッファＤＴＢＷおよびリードデータ転送バッファＤＴＢ
Ｒの具体的構成については後に詳細に説明する。図２に
おいては、コラムデコーダ１２０を通してリードデータ
転送バッファＤＴＢＲからライトデータ転送バッファＤ
ＴＢＷへデータが転送されるように示される。これは、
後にその動作モードについては説明するが、リードデー
タ転送バッファＤＴＢＲに格納された１６×４ビットの
データをそのままライトデータ転送バッファＤＴＢＷへ
転送する動作モードを示す。
【００７８】コラムデコーダ１２０は、リードデータ転
送バッファＤＴＢＲ（１６ビット×４（ＩＯ））から４
ビット（１６ビットから１ビット）を選択し、この選択
された４ビットのデータを入出力回路１３５を介してデ
ータ入出力ピンＤＱへ伝達する。図２においては、デー
タ入出力端子ＤＱは、書込データおよび読出データをと
もに入出力する共通ＩＯ配置の構成が示される。コラム
デコーダ１２０は、ＳＲＡＭアレイ１０４へのデータの
書込／読出を行なう動作モード時においては、ＳＲＡＭ
アレイ１０４において４ビットのメモリセルを選択す
る。コラムデコーダ１２０は、また、転送回路１０６へ
の外部からの直接データ書込時においては、ライトデー
タ転送バッファＤＴＢＷから４つの転送ゲートを選択
し、その選択された転送ゲートと入出力回路１３５とを
接続する。
【００７９】ＤＲＡＭコントロール回路１２８（図１参
照）は、ＤＲＡＭアレイ１０２からリードデータ転送バ
ッファＤＴＢＲへのデータ転送と、ライトデータ転送バ
ッファＤＴＢＷからＤＲＡＭアレイ１０２へのデータ転
送動作を制御する。
【００８０】ＳＲＡＭコントロール回路１３２（図１参
照）は、ＳＲＡＭアレイ１０４からデータ入出力端子Ｄ
Ｑへのデータの読出、データ入出力端子ＤＱからＳＲＡ
Ｍアレイ１０４へのデータの書込、リードデータ転送バ
ッファＤＴＢＲからＳＲＡＭアレイ１０４へのデータの
転送、ＳＲＡＭアレイ１０４からライトデータ転送バッ
ファＤＴＢＷへのデータの転送、ライトデータ転送バッ
ファＤＴＢＷへのデータ入出力端子ＤＱからのデータの
書込、リードデータ転送バッファＤＴＢＲからデータ入
出力端子ＤＱへのデータの読出、およびデータ入出力端
子ＤＱに与えられたデータのＳＲＡＭアレイ１０４およ
びライトデータ転送バッファＤＴＢＷへの書込を制御す
る。
【００８１】［外部制御信号の論理］図３は、この発明
の一実施例であるＣＤＲＡＭのＳＲＡＭコントロール回
路が関連する動作を実現するための外部制御信号の状態
と対応して実行される動作を一覧にして示す図である。
【００８２】［ノーオペレーション］チップセレクト信
号ＣＳ♯がハイレベルに設定されると、出力はハイイン
ピーダンス状態とされ、またＳＲＡＭ部分はノーオペレ
ーションモードＮＯＰとなる。このノーオペレーション
モードＮＯＰにおいては、ＳＡＲＡＭ部分は前の状態を
維持する。ＳＲＡＭ部分は各クロックサイクルごとに動
作するため、プリチャージ状態すなわち非選択状態を維
持する。
【００８３】［ＳＡＲＡＭパワーダウンモード］ＳＲＡ
Ｍクロックマスク信号ＣＭｓ♯がローレベルのときには
ＳＲＡＭパワーダウンモードＳＰＤが指定される。この
モードにおいては、ＳＲＡＭのクロック信号の伝達が禁
止され、ＳＡＲＭ部分は前のサイクルの状態を維持す
る。したがって、データ出力部においては、前のサイク
ルの状態が維持されるため、前のサイクルにおいて出力
データが出力されている場合にはそのデータが持続的に
出力される「データサスペンド状態」となる。
【００８４】［ディセレクトＳＲＡＭモード］制御クロ
ック信号ＣＣ０♯およびＣＣ１♯がともにハイレベルに
あれば、ディセレクトＳＲＡＭモードＤＥＳが指定さ
れ、出力がハイインピーダンス状態となる。内部での動
作は実行されている。この状態において、出力インピー
ダンスを制御するためのＤＱコントロール信号ＤＱＣの
状態は任意である。なお、チップセレクト信号ＣＳ♯お
よびクロックマスク信号ＣＭｓ♯はともにローレベルお
よびハイレベルとそれぞれ設定されている。以下の説明
においても特に断らない限りこの状態が満足される。
【００８５】［ＳＲＡＭリードモード］制御クロック信
号ＣＣ１♯をローレベルに設定し、制御クロック信号Ｃ
Ｃ０♯、およびライトイネーブル信号ＷＥ♯をハイレベ
ルに設定すると、ＳＲＡＭリードモードＳＲが指定され
る。ＳＲＡＭアレイにおいてメモリセルが選択され、こ
の選択されたメモリセルのデータの読出が指定される。
ＤＱコントロール信号ＤＱＣをハイレベルにすると、こ
のＳＲＡＭアレイにおいて選択されたメモリセルから読
出されたデータが出力データＤｏｕｔとして出力され
る。ＤＱコントロール信号ＤＱＣがローレベルであれ
ば、メインアンプ回路４３８は動作せず、ディセレクト
ＳＲＡＭモードと同様となる。
【００８６】［ＳＡＲＭライトモード］制御クロック信
号ＣＣ０♯をハイレベルに設定し、制御クロック信号Ｃ
Ｃ１♯およびライトイネーブル信号ＷＥ♯をローレベル
に設定すると、ＳＲＡＭライトモードＳＷが指定され
る。ＤＱコントロール信号ＤＱＣがハイレベルにあれ
ば、そのときに与えられた外部データが取込まれ、内部
書込データが生成される。この生成された内部書込デー
タはそのときに与えられているＳＲＡＭアドレスＡｓ０
〜Ａｓ１１に従って選択されたＳＲＡＭアレイ１０４内
のメモリセルへ書込まれる。このＳＲＡＭライトモード
ＳＷ動作時において出力Ｄｏｕｔがハイインピーダンス
状態となるのは、ライトモードの指定の結果であり、Ｄ
Ｑコントロール信号ＤＱＣによる制御によるものではな
い。
【００８７】［バッファリードトランスファーモード］
制御クロック信号ＣＣ０♯およびＤＱコントロール信号
ＤＱＣをともにローレベルに設定し、制御クロック信号
ＣＣ１♯およびライトイネーブル信号ＷＥ♯をハイレベ
ルに設定すると、バッファリードトランスファーモード
ＢＲＴが指定される。ＤＱコントロール信号ＤＱＣをロ
ーレベルに設定して出力ハイインピーダンス状態と設定
するのは、リードデータ転送バッファ回路ＤＴＢＲから
ＳＲＡＭアレイへ転送されたデータが誤って出力される
のを防止するためである。
【００８８】このバッファリードトランスファーモード
ＢＲＴにおいては、リードデータ転送バッファ回路ＤＴ
ＢＲにラッチされているデータがＳＲＡＭアレイへ同時
に転送される。この転送時において、ＳＲＡＭアドレス
信号Ａｓ４〜Ａｓ１１がＳＲＡＭロウアドレス信号とし
て利用され、行選択動作が実行される。
【００８９】ここで、図２において、「ユース」と示さ
れているのは、そこにラッチされているデータが利用さ
れることを示す。また、「ロード／ユース」として示さ
れるのは、そのデータがロードされかつこのロードされ
たデータが利用されることを示す。
【００９０】［バッファライトトランスファーモード］
制御クロック信号ＣＣ１♯をハイレベルに設定し、制御
クロック信号ＣＣ０♯、ライトイネーブル信号ＷＥ♯お
よびＤＱコントロール信号ＤＱＣをローレベルに設定す
ると、バッファリードトランスファーモードＢＲＴが指
定される。このモードにおいては、ＳＲＡＭアレイ１０
４からライトデータ転送バッファ回路ＤＴＢＷへデータ
が伝達される。ライトデータ転送バッファ回路ＤＴＢＷ
およびマスクレジスタ回路（１４６ａ）はともにテンポ
ラリーラッチ回路を含んでおり、２段のラッチ構成を備
える。バッファライトトランスファーモードＢＷＴにお
いては、このライトデータ転送バッファ回路に含まれる
テンポラリーラッチにＳＲＡＭアレイ１０４からのデー
タが格納される。このとき、マスクレジスタ回路におい
て、このテンポラリーマスクレジスタのマスクデータが
すべてリセット状態とされる。ＳＲＡＭアレイ１０４か
ら転送されたデータをすべてＤＲＡＭアレイへ転送する
ためである。
【００９１】ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１が
ＳＲＡＭロウアドレス信号として取込まれて、ＳＲＡＭ
アレイ１０４における行選択動作が実行される。選択さ
れた１行の１６ビットのメモリセルのデータがライトデ
ータ転送バッファ回路ＤＴＢＷへ転送される。
【００９２】［バッファリードトランスファーおよびリ
ードモード］制御クロック信号ＣＣ０♯をローレベルに
設定し、かつ制御クロック信号ＣＣ１♯、ライトイネー
ブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをハ
イレベルに設定すると、バッファリードトランスファー
およびリードモードＢＲＴＲが指定される。このモード
においては、リードデータ転送バッファ回路ＤＴＢＲに
格納されているデータがＳＲＡＭアレイへ転送されると
ともに、外部へデータが出力される。リードデータ転送
バッファ回路ＤＴＢＲからＳＲＡＭアレイの１行のメモ
リセルへのデータが伝達される。またリードデータ転送
バッファ回路ＤＴＢＲの１６個の転送ゲート（１つのメ
モリプレーンすなわち１つの入出力端子ＤＱに対して）
から１つの転送ゲートが選択され、この選択された転送
ゲートのデータが出力される。したがってこの動作モー
ド時においては、ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ１
１がすべて利用される。
【００９３】バッファリードトランスファーモードＢＲ
Ｔとバッファリードトランスファーおよびリードモード
ＢＲＴＲとは、ＤＱコントロール信号ＤＱＣの状態が異
なっているだけである。
【００９４】［バッファライトトランスファーおよびラ
イトモード］制御クロック信号ＣＣ０♯およびライトイ
ネーブル信号ＷＥ♯をともにローレベルに設定し、制御
クロック信号ＣＣ１♯およびＤＱコントロール信号ＤＱ
Ｃをハイレベルに設定すると、バッファライトトランス
ファーおよびライトモードＢＷＴＷが指定される。この
モードＢＷＴＷにおいては、外部から与えられた書込デ
ータがＳＲＡＭアレイの対応のメモリセルへ書込まれる
とともに、このデータ書込を受けたメモリセルを含む１
行のメモリセルのデータがライトデータ転送バッファ回
路ＤＴＢＷへ転送される。マスクレジスタのマスクデー
タはすべてリセット状態とされる。
【００９５】このバッファライトトランスファーおよび
ライトモードＢＷＴＷ動作時において、ＤＱコントロー
ル信号ＤＱＣをローレベルに設定すれば、バッファライ
トトランスファー動作のみが実行される。
【００９６】［バッファリードモード］制御クロック信
号ＣＣ０♯およびＣＣ１♯をともにローレベルに設定
し、ライトイネーブル信号ＷＥ♯およびＤＱコントロー
ル信号ＤＱＣをハイレベルに設定すると、バッファリー
ドモードＢＲが指定される。バッファリードモードＢＲ
の動作時においては、ＳＲＡＭアドレスＡｓ０〜Ａｓ３
に従ってリードデータ転送バッファ回路ＤＴＢＲにおい
て１つの転送ゲート（１つのデータ入出力端子につい
て）が選択され、この選択された転送ゲートがラッチす
るデータが出力される。この動作モードにおいて、ＤＱ
コントロール信号ＤＱＣをローレベルに設定すれば、デ
ータの読出が実行されず、ディセレクトＳＲＡＭモード
動作が実行される。
【００９７】［バッファライトモード］制御クロック信
号ＣＣ０♯およびＣＣ１♯ならびにライトイネーブル信
号ＷＥ♯をローレベルに設定し、ＤＱコントロール信号
ＤＱＣをハイレベルに設定すると、バッファライトモー
ドＢＷが指定される。この場合、ＳＲＡＭアドレス信号
Ａｓ０〜Ａｓ３に従ってライトデータ転送バッファ回路
ＤＴＢＷにおける対応の転送ゲート（データレジスタ）
が選択され、この選択されたデータレジスタへ外部から
のデータが書込まれる。この動作モードにおいて、ライ
トデータ転送バッファ回路ＤＴＢＷにおいては、データ
書込を受けたレジスタに対するマスクデータのみがリセ
ット状態とされる。
【００９８】図３に示す一覧表においては、ＤＲＡＭの
アレイの動作に関連する部分の制御信号およびＤＲＡＭ
アドレスの状態は示していない。ＳＲＡＭ部分の駆動と
ＤＲＡＭ部分の駆動とはそれぞれ独立に実行される。し
たがって、図３に示す一覧表において、ＤＲＡＭアレイ
の動作に関連する制御信号およびＤＲＡＭアドレス信号
の状態は任意である。
【００９９】図４は、ＤＲＡＭ部分に与えられる制御信
号の状態とそれに対応して実現される動作モードとを一
覧にして示す図である。図４においては、ＤＲＡＭ部分
の動作はＳＲＡＭアレイ部の動作およびデータ入出力と
無関係である。すなわち、このＳＲＡＭ部分に関連する
制御信号ＣＣ０♯、ＣＣ１♯、ＷＥ♯およびＤＱＣの状
態は任意であり、これらの制御信号の状態は示していな
い。
【０１００】［ＤＲＡＭパワーダウンモード］先のサイ
クルにおいてＤＲＡＭクロックマスク信号ＣＭｄ♯がロ
ーレベルであれば、ＤＲＡＭアレイはＤＲＡＭパワーダ
ウンモードＤＴＢに入る。このモードにおいては、先の
サイクルで指定された状態が維持される（内部クロック
信号が伝達されないためである）。チップセレクト信号
ＣＳ♯は、ＳＲＡＭ部分およびＤＲＡＭ部分が新しい動
作状態（モード）にされるのを防止するために用いられ
る。チップセレクト信号ＣＳ♯をハイレベルの不活性状
態とすれば、ＤＲＡＭは何ら新たな動作をしない状態と
なる。このチップセレクト信号ＣＳ♯は、ハイレベルの
不活性状態のとき、ＤＲＡＭコントロール回路１２８お
よびＳＲＡＭコントロール回路１３２の両者へ与えられ
ない構成が利用されてもよい。この状態においては、Ｄ
ＲＡＭ部分およびＳＲＡＭ部分は先のサイクルでの状態
を維持する。またこのチップセレクト信号ＣＳ♯がハイ
レベルのとき、ＳＲＡＭ部分はリセット状態とされて出
力ハイインピーダンス状態となり、一方ＤＲＡＭ部分は
先のサイクルで指定された動作を持続的に実行する構成
が利用されてもよい。
【０１０１】［ＤＲＡＭノーオペレーションモード］チ
ップセレクト信号ＣＳ♯がローレベルのとき（以下の動
作説明はすべてこの条件を満足するものとする）、先の
クロックサイクルにおいて、クロックマスク信号ＣＭｄ
がハイレベル（この条件も以下の動作説明においては同
一であるとする）、ロウアドレスストローブ信号ＲＳ
♯、コラムアドレスストローブ信号ＣＳ♯がともにハイ
レベルにあれば、ＤＲＡＭノーオペレーションモード
（ＤＮＯＰ）が指定される。このモードにおいては、Ｄ
ＲＡＭアレイは前のサイクルの状態を維持し、新しい動
作モードには入らない。このＤＲＡＭノーオペレーショ
ンモードＤＮＯＰは、ＤＲＡＭ部分が新しい動作モード
に入るのを防止するために用いられる。先のサイクルに
おいてある動作モードが指定されていた場合には、ＤＲ
ＡＭノーオペレーションモードＤＮＯＰが指定されたと
き、内部では先のサイクルで指定された動作が持続的に
実行されている。
【０１０２】［ＤＲＡＭリードトランスファーモード］
ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送
指示信号ＤＴＤ♯をともにハイレベルに設定し、コラム
アドレスストローブ信号ＣＡＳ♯をローレベルに設定す
ると、ＤＲＡＭリードトランスファーモードＤＲＴが指
定される。ＤＲＡＭリードトランスファーモードＤＲＴ
においては、ＤＲＡＭアレイ１０２において、アドレス
信号Ａｄ４ないしＡｄ９をコラムブロックアドレスとし
て、ブロックデコーダ１１２によりメモリセルブロック
（１６ビットのメモリセル）が選択され、この選択され
た列ブロック（１６ビットのメモリセル）のデータがリ
ードデータ転送バッファ回路ＤＴＢＲへ転送される。
【０１０３】［ＤＲＡＭアクティベートモード］ロウア
ドレスストローブ信号ＲＡＳ♯をローレベルに設定し、
コラムアドレスストローブ信号ＣＡＳ♯およびデータ転
送指示信号ＤＴＤ♯をともにハイレベルに設定すると、
ＤＲＡＭアクティベートモードＡＣＴが指定される。こ
のモードにおいては、そのときに与えられたアドレス信
号Ａｄ０〜Ａｄ１１がＤＲＡＭロウアドレス信号として
取込まれ、このロウアドレス信号に従ってＤＲＡＭアレ
イ１０２内における行選択動作が実行される。ＤＲＡＭ
アクティベートモードＡＣＴが指定されると、次に説明
するＤＲＡＭプリチャージモードが指定されるまで行選
択状態を維持する。このＤＲＡＭアクティベートモード
ＡＣＴを効果的に利用することにより、ＤＲＡＭのセン
スアンプをデータラッチ状態とすることができページモ
ードを利用したデータ転送を実現することができる。
【０１０４】［ＤＲＡＭプリチャージモード］ロウアド
レスストローブ信号ＲＡＳ♯およびデータ転送指示信号
ＤＴＤ♯を共にローレベルに設定し、コラムアドレスス
トローブ信号ＣＡＳ♯をハイレベルに設定すると、ＤＲ
ＡＭプリチャージモードＰＣＧが指定される。このモー
ドにおいては、ＤＲＡＭアレイにおける選択ワード線が
非選択状態へと移行し、ＤＲＡＭは初期状態（スタンバ
イ状態）に復帰する。ＤＲＡＭアレイにおいて異なる行
を選択する場合には、ＤＲＡＭアクティベートモードＡ
ＣＴと次のＤＲＡＭアクティベートモードＡＣＴとの間
にこのＤＲＡＭプリチャージモードＰＣＧを実行するこ
とが要求される。
【０１０５】［オートリフレッシュモード］アドレスス
トローブ信号ＲＡＳ♯およびＣＳ♯をともにローレベル
に設定し、データ転送指示信号ＤＴＤ♯をハイレベルに
設定すると、ＤＲＡＭ部はオートリフレッシュモードＡ
ＲＦに入る。このモードにおいては、ＣＤＲＡＭ内部に
設けられたアドレスカウンタ（図１においては示さず）
からリフレッシュアドレスが発生され、このリフレッシ
ュアドレスに従ってメモリセルのデータのリフレッシュ
が実行される。このオートリフレッシュモードを完了さ
せるためには、ＤＲＡＭプリチャージモードＰＣＧを実
行することが要求される。
【０１０６】［ライトデータ転送バッファ回路からＤＲ
ＡＭアレイへのデータ転送動作モード］ＤＲＡＭアレイ
へのライトデータ転送バッファ回路ＤＴＢＷからのデー
タの転送モードは４種類存在する。ライトデータ転送バ
ッファ回路ＤＴＢＷからＤＲＡＭアレイへのデータ転送
動作は、ロウアドレスストローブ信号ＲＡＳ♯をハイレ
ベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯
およびデータ転送指示信号ＤＴＤ♯をともにローレベル
に設定することにより指定される。この状態において
は、そのときに与えられているアドレス信号Ａｄ４〜Ａ
ｄ９がブロックデコーダ１１２（図１参照）に与えら
れ、ＤＲＡＭアレイにおいて選択された列ブロック（１
６ビットのメモリセル）に対するデータの転送が実行さ
れる。４つのデータ転送モードのうちいずれが実行され
るかは、コラムアドレスストローブ信号ＣＡＳ♯がロー
レベルとされたとき、すなわちライトデータ転送モード
が指定されたときに与えられたアドレス信号Ａｄ０〜Ａ
ｄ３により決定される。データ転送時に必要とされるの
はアドレス信号Ａｄ４〜Ａｄ１１である。残りの下位ア
ドレス信号Ａｄ０〜Ａｄ３はメモリセル選択には用いら
れないため、この未使用のアドレス信号をライト転送モ
ード指定用のコマンドとして利用する。
【０１０７】［ＤＲＡＭライトトランスファー１モー
ド］このモードＤＷＴ１は、ＤＲＡＭライトデータ転送
コマンド（信号ＲＡＳ♯をハイレベル、信号ＣＳ♯およ
び信号ＤＴＤ♯をともにローレベルに設定する）と同時
に与えられたアドレス信号Ａｄ０およびＡｄ１をともに
“０”に設定することにより指定される。このモードＤ
ＷＴ１においては、ライトデータ転送バッファＤＴＢＷ
にテンポラリーレジスタからのデータがロードされると
ともに、このロードされたデータがＤＲＡＭアレイへ転
送される。ライトデータ転送バッファ回路ＤＴＢＷにお
けるテンポラリーレジスタ（Ｔｍ）からデータ転送バッ
ファＤＴＢＷへのデータ転送と同期して、転送マスク回
路においてもテンポラリーレジスタ（Ｔｍ）からのマス
クデータがマスクレジスタへ転送され、このデータ転送
に対しマスクがかけられる。このモードＤＷＴ１におい
ては、データ転送完了後テンポラリーレジスタのマスク
データがセット状態とされる（データ転送にマスクをか
ける状態：これはバッファライトモードによりデータが
書込まれたとき、マスクをリセット状態にして、必要な
データのみをＤＲＡＭアレイへ書込むことを可能とする
ためである）。
【０１０８】［ＤＲＡＭライトトランスファー１／リー
ドモード］このモードＤＷＴ１Ｒは、ライトデータ転送
コマンドと同時に与えられるアドレス信号Ａｄ０および
Ａｄ１をそれぞれ“１”および“０”と設定することに
より指定される。このモードＤＷＴ１Ｒにおいてはライ
トデータ転送バッファ回路ＤＴＢＷのデータがＤＲＡＭ
アレイ内の選択された列ブロック（１６ビットのメモリ
セル）へ伝達されるとともに、この選択された列ブロッ
クのメモリセルのデータがリードデータ転送バッファ回
路ＤＴＢＲへ転送される。これによりキャッシュミスラ
イト動作時において、次に同一列ブロックが指定された
場合データの読出をこのリードデータ転送バッファ回路
から行なうことができるとともに、リードデータ転送バ
ッファ回路ＤＴＢＲからＳＲＡＭアレイ１０４へデータ
を書込むことにより、ミスアクセスされたＳＲＡＭ１０
４内の内容を書換えることができ、キャッシュミス時に
おけるペナルティを低減することができる。
【０１０９】［ＤＲＡＭライトトランスファー２モー
ド］このモードＤＷＴ２は、列アドレス信号Ａｄ０およ
びＡｄ１をそれぞれ“０”および“１”と設定すること
により指定される。この動作モードＤＷＴ２において
は、ライトデータ転送バッファ回路ＤＴＢＷからＤＲＡ
Ｍアレイ内の選択された列ブロックへのデータ転送が実
行される。この場合、ライトデータ転送バッファ回路Ｄ
ＴＢＷにおいては、テンポラリーレジスタからライトデ
ータ転送バッファへのデータ転送は行なわれない。マス
クレジスタにおいても同様である。
【０１１０】ライトデータ転送バッファ回路ＤＴＢＷに
おいては、テンポラリーレジスタと実際にＤＲＡＭアレ
イへデータを転送するバッファレジスタ部分とは切離さ
れる。ＤＲＡＭライトトランスファー２モードＤＷＴ２
を繰返し実行すれば、同じデータがＤＲＡＭアレイへ伝
達される。ＤＲＡＭアレイ１０２において、ページモー
ドで列ブロックを選択すれば、高速でＤＲＡＭアレイ内
の内容を同一データで書換えることができる。すなわ
ち、グラフィック処理用途におけるいわゆる「塗り潰
し」を高速で実現することができる。
【０１１１】［ＤＲＡＭライトトランスファー２／リー
ドモード］このモードＤＷＴ２Ｒは、ライト転送コマン
ドと同時に与えられるアドレス信号Ａｄ０およびＡｄ１
を“１”に設定することにより指定される。この転送動
作モードＤＷＴ２Ｒにおいては、ＤＲＡＭライトトラン
スファー２モードの動作に加えてさらに、ＤＲＡＭアレ
イの選択された列ブロックのデータがリードデータ転送
バッファ回路ＤＴＢＲへ転送される動作が付け加えられ
る。この動作モードＤＷＴ２Ｒにおいても高速で「塗り
潰し」を実現することができる。
【０１１２】［コントロール回路］図５は、図１に示す
ＤＲＡＭコントロール回路およびマスク回路の概略構成
を示す図である。詳細な構成については後に説明する。
図５において、Ｋバッファ／タイミング回路１２４は、
外部クロック信号Ｋを受け内部クロック信号Ｋｉを生成
するＫバッファ２０３と、Ｋバッファ２０３からの内部
クロック信号Ｋｉに同期して、チップセレクト信号ＣＳ
♯を取込み内部チップセレクト信号ＣＳを発生するＣＳ
バッファ２０１を含む。
【０１１３】このＫバッファ／タイミング回路１２４
は、Ｋバッファ２０３の出力する外部クロック信号Ｋｉ
と非同期で動作し、Ｋバッファ２０３が出力する内部ク
ロック信号Ｋｉをチップセレクト信号ＣＳ♯が活性レベ
ル（ローレベル）のときに伝達する構成が利用されても
よい。
【０１１４】マスク回路１２６は、ＤＲＡＭクロックマ
スク信号ＣＭｄを、Ｋバッファ２０３からの内部クロッ
ク信号Ｋｉの１クロック期間遅延させるシフトレジスタ
２０２と、シフトレジスタ２０２からの遅延クロックマ
スク信号ＣＭｄＲに従って内部クロック信号Ｋｉを通過
させるゲート回路２０４を含む。ゲート回路２０４は、
ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トランジス
タにより構成される構成が一例として示される。あるク
ロックサイクルにおいて、クロックマスク信号ＣＭｄが
ローレベルの非活性状態に設定された場合には、次のク
ロックサイクルにおいて内部クロック信号Ｋｉの伝達が
禁止されるため、ＤＲＡＭ用クロック信号ＤＫの発生が
停止される。
【０１１５】ＤＲＡＭコントロール回路１２８は、この
ゲート回路２０４から伝達されるクロック信号ＤＫに同
期して動作する。このＤＲＡＭコントロール回路１２８
は、ロウアドレスストローブ信号ＲＳ♯から内部ロウア
ドレスストローブ信号ＲＡＳを発生するＲＡＳバッファ
２０６と、コラムアドレスストローブ信号ＣＡＳ♯から
内部コラムアドレスストローブ信号ＣＡＳを生成するＣ
ＡＳバッファ２０８と、データ転送指示信号ＤＴＤ♯か
ら内部データ転送指示信号ＤＴＤを発生するＤＴＤバッ
ファ２１０と、このバッファ２０６、２０８および２１
０からの信号ＲＡＳ、ＣＡＳ、およびＤＴＤのクロック
信号ＤＫの立上りエッジの状態の組合わせに従って指定
された動作モードを判定し、該判定結果に従って制御信
号を発生するＤＲＡＭ制御信号発生回路２１２を含む。
ＤＲＡＭ制御信号発生回路２１２は、ＣＳバッファ２０
１からのチップセレクト信号ＣＳ♯に応答して活性化さ
れる。チップセレクト信号♯がハイレベルの非活性状態
のとき、ＤＲＡＭ制御信号発生回路２１２は、動作モー
ド判定動作を実行せず、ノーオペレーションモードと同
様の状態となる。
【０１１６】バッファ２０６、２０８、および２１０
は、Ｋバッファ２０３からのクロック信号ＤＫの立上り
エッジで与えられた信号を取込み、かつラッチして内部
制御信号を発生する。
【０１１７】ＤＲＡＭ制御信号発生回路２１２は、また
ＤＲＡＭクロック信号ＤＫに従ってデータ転送時に必要
とされるレイテンシの期間の監視などをも実行する。Ｄ
ＲＡＭ制御信号発生回路２１２は、ＤＲＡＭアレイ部の
駆動およびデータ転送回路（リードデータ転送バッファ
回路およびライトデータ転送バッファ回路）とＤＲＡＭ
アレイとの間のデータ転送動作に必要とされる各種制御
信号を発生する。図５においては、転送系回路の動作を
制御するための転送制御信号φＤＴと、信号ＲＡＳに関
連する回路（ＤＲＡＭアレイにおける行選択動作等）の
動作を制御するためのＲＡＳ系制御信号φＲＡと、ＣＡ
Ｓ系回路の動作（列選択動作）に関連する回路部分の動
作を制御するための制御信号φＣＡを代表的に示す。
【０１１８】アドレスバッファ１０８は、ＤＲＡＭクロ
ック信号ＤＫとＲＡＳ系制御信号φＲＡに応答して外部
ＤＲＡＭアドレス信号Ａｄ（Ａｄ０〜Ａｄ１１）をラッ
チしてＤＲＡＭロウアドレス信号Ａｄｒを発生するロウ
バッファ２１４と、ＤＲＡＭクロック信号ＤＫとＣＡＳ
系制御信号φＣＡとに応答してＤＲＡＭアドレス信号Ａ
ｄをラッチしてＤＲＡＭ列アドレス信号Ａｄｃを発生す
るコラムバッファ２１６を含む。ロウアドレス信号Ａｄ
ｒは図１に示すロウデコーダ１１０へ与えられ、コラム
バッファ２１６からの列アドレス信号Ａｄｃのうち上位
のビット（Ａｄ４〜Ａｄ９）が図１に示すコラムブロッ
クデコーダ１１２へ与えられる。
【０１１９】図６は、ＳＲＡＭコントロール回路部の構
成を示す図である。図６においては、入出力回路１３５
のうちメインアンプ４３８の部分のみを示す。Ｄｉｎバ
ッファおよびマスク回路４３６の構成は示していない。
【０１２０】マスク回路１３０は、Ｋバッファ／タイミ
ング回路１２４からの内部クロック信号Ｋｉに同期して
動作し、ＳＲＡＭクロックマスク信号ＣＭｓを１クロッ
クサイクル期間遅延させるシフトレジスタ１５２と、シ
フトレジスタ１５２の出力ＣＭｓＲに従って内部クロッ
ク信号Ｋｉを通過させるゲート回路１６４を含む。ゲー
ト回路１６４は、たとえばｎチャネルＭＯＳトランジス
タからなる転送ゲートで構成される。クロックマスク信
号ＣＭｓがローレベルのとき、ゲート回路１６４は、内
部クロック信号Ｋｉの伝達を禁止する。ゲート回路１６
４は、ロジックゲートを用いて構成されてもよい。この
マスク回路１３０からＳＲＡＭクロック信号ＳＫが発生
される。
【０１２１】ＳＲＡＭコントロール回路１３２は、ＳＲ
ＡＭクロック信号ＳＫに応答してライトイネーブル信号
ＷＥ♯をラッチするＷＥバッファ１５６と、ＳＲＡＭク
ロック信号ＳＫに応答してそれぞれ制御信号ＣＣ０♯お
よびＣＣ１♯をラッチするバッファ１５８および１６０
とを含む。これらのバッファ１５６、１５８、および１
６０は、内部クロック信号ＳＫの立上りエッジに同期し
てその与えられた外部制御信号をラッチする。
【０１２２】ＳＲＡＭコントロール回路１３２はさら
に、ＣＳバッファ２０１からのチップセレクト信号ＣＳ
に応答して活性化されてＳＲＡＭマスタクロック信号Ｓ
Ｋによりタイミングが規定されてバッファ１５６、１５
８、および１６０から与えられた制御信号ＷＥ、ＣＣ
０、およびＣＣ１を受けてそれらの状態の組合わせに従
って指定された動作モードを判別し、該判別結果に従っ
て必要な制御信号を発生する制御信号発生回路１６６を
含む。
【０１２３】制御信号発生回路１６６からは、ＳＲＡＭ
アレイ１０４を駆動するためのＳＲＡＭアレイ駆動用制
御信号とデータ転送回路を駆動するためのデータ転送駆
動制御信号が発生される。ＳＲＡＭアレイとデータ転送
回路との間のデータ転送時においては、このＳＲＡＭク
ロック信号ＳＫによりその転送期間が規定される。デー
タを確実に転送するためである。
【０１２４】出力イネーブル信号Ｇ♯を受けるＧバッフ
ァ１６２は、クロック信号ＳＫと非同期で動作する。Ｄ
Ｑコントロール信号ＤＱＣを受けるＤＱＣバッファ１６
３もクロック信号ＣＫと非同期で動作するように示され
る。
【０１２５】ＳＲＡＭコントロール回路１３２は、さら
に制御信号発生回路１６６からの出力指示信号Ｅと、Ｇ
バッファ１６２からの出力イネーブル信号ＧとＤＱＣバ
ッファ１６３からの出力信号ＤＱＣを受けるゲート回路
１７６と、ゲート回路１７６の出力とクロックマスク信
号ＣＭｓＲを受けるゲート回路１７８を含む。ゲート回
路１７６は、その出力許可信号Ｅおよび出力イネーブル
信号Ｇがともにローレベルにあり、かつＤＱコントロー
ル信号ＤＱＣがハイレベルのときにハイレベルの信号を
出力する。ゲート回路１７８は、マスク信号ＣＭｓＲが
ローレベルにありかつゲート回路１７６の出力がハイレ
ベルのときにハイレベルの信号を出力する。
【０１２６】メインアンプ回路４３８は、内部データバ
ス１２３ａ（読出専用データバスを示す：書込データバ
スと共有されるバスであってもよい）の信号を反転する
インバータ回路１７２と、ゲート回路１７８の出力に応
答してイネーブルされ、インバータ回路１７２の出力を
反転する３状態インバータバッファ１７０と、マスク信
号ＣＭｓＲに応答して導通するｐチャネルＭＯＳトラン
ジスタ１７３と、トランジスタ１７３の出力を反転して
インバータ１７２の出力部（インバータ１７０の入力
部）へ伝達するインバータ回路１７４を含む。３状態イ
ンバータバッファ１７０がイネーブル状態のとき、イン
バータバッファ１７０とインバータ回路１７４は、トラ
ンジスタ１７３が導通状態のときにラッチ回路を構成す
る。次に動作について簡単に説明する。
【０１２７】シフトレジスタ１５２からは、１クロック
サイクル遅れたクロックマスク信号ＣＭｓＲが出力され
る。この１クロックサイクル遅れたクロックマスク信号
ＣＭｓＲに従ってゲート回路１６４が内部クロック信号
Ｋｉを通過させる。したがって、外部においてＳＲＡＭ
クロックマスク信号ＣＭｓ♯が発生された場合、次のク
ロックサイクルにおいてＳＲＡＭクロック信号ＳＫのＳ
ＲＡＭコントロール回路１３２への伝達が禁止される。
制御信号発生回路１６６はＳＲＡＭクロック信号ＳＫに
より動作タイミングが規定されて、必要な内部制御信号
を発生する。バッファ１５６、１５８、および１６０
は、クロック信号ＳＫに従って与えられたデータのラッ
チを実行している。ＳＲＡＭクロック信号ＳＫが与えら
れない場合には、このバッファ１５６、１５８、および
１６０は先にラッチした信号を持続的にラッチしてい
る。
【０１２８】ＣＳバッファ２０１からのチップセレクト
信号ＣＳがハイレベルで非選択状態を示している場合、
制御信号発生回路１６６はリセット状態とされ、動作し
ない。この場合、制御信号発生回路１６８からの出力許
可信号Ｅが応じてハイレベルの非活性状態に設定され
る。この出力許可信号はまたバッファ１５６、１５８お
よび１６０からの制御信号ＷＥ、ＣＣ０およびＣＣ１の
状態の組合わせに応じて生成される（データ読出動作が
示されている場合；バッファリードモードＢＲ、ＳＲＡ
ＭリードモードＳＲなどが指定された場合）。
【０１２９】ＳＲＡＭクロック信号ＳＫがクロックマス
ク信号ＣＭｓＲによりマスクされるのはこのマスククロ
ック信号ＣＭｓ♯が発生された次のクロックサイクルで
ある。したがって、外部においてＳＲＡＭクロックマス
ク信号ＣＭｓ♯が与えられた場合、そのサイクルにおい
ては、内部チップセレクト信号ＣＳおよびＳＲＡＭクロ
ック信号ＳＫが発生するされるため、そのときに与えら
れた制御信号に従った動作が実行される。次のサイクル
においては内部制御信号が発生されず、制御信号発生回
路１６６は前のサイクルの状態を維持する。
【０１３０】クロックマスク信号ＣＭｓＲがローレベル
のとき、ゲート回路１７８の出力はハイレベルとなり、
３状態インバータバッファ１７０は動作状態になり、ま
た接続ゲート１７３（ｐチャネルＭＯＳトランジスタ）
も導通状態となる。これによりインバータバッファ１７
０およびインバータ回路１７４によりラッチ回路が構成
される。Ｇバッファ１６２の出力Ｇが活性状態（ローレ
ベル）の間インバータ回路１７０および１７４により出
力データＤＱは同一のデータ状態を保持する。チップセ
レクト信号ＣＳ♯がハイレベルのとき、制御信号発生回
路１６６はリセット状態とされ、出力許可信号Ｄがハイ
レベルの不活性状態となり、ゲート回路１７６の出力が
ローレベルとなる。クロックマスク信号ＣＭｓＲがハイ
レベルになれば、ゲート回路１７８の出力はゲート回路
１７６の出力により決定される。
【０１３１】Ｇバッファ１６２からの出力イネーブル信
号Ｇがハイレベルの場合には、ゲート回路１７６の出力
はローレベルとなる。したがって出力許可信号が発生さ
れていても、３状態インバータバッファ１７０は出力ハ
イインピーダンス状態となる。さらに、出力許可信号Ｅ
および出力イネーブル信号Ｇがともにローレベルにあ
り、データ読出の指示が与えられていても、ＤＱＣバッ
ファ１６３からの信号ＤＱＣがローレベルであれば、ゲ
ート回路１７６の出力はローレベルであり、また３状態
インバータバッファ１７０は出力インピーダンス状態と
なる。
【０１３２】上述のようにして、クロックマスク信号Ｃ
ＭｓＲおよびチップセレクト信号ＣＳ♯、出力イネーブ
ル信号ＧおよびＤＱコントロール信号ＤＱＣにより出力
のインピーダンス状態を設定することができる。
【０１３３】［入力バッファ］外部信号を取込む入力バ
ッファは、クロック信号に同期して動作する。この入力
バッファとしては、クロック信号の非活性レベル（ロー
レベル）時に出力ハイインピーダンス状態となる３状態
インバータバッファを利用することが考えられる。しか
しながら、出力ハイインピーダンス時には出力が不安定
となるため、誤動作が生じることが考えられる。そこ
で、クロック信号に同期して動作しかつ出力が不安定と
ならない回路として、ダイナミック型ラッチを入力バッ
ファに利用することが考えられる。
【０１３４】図７は、ダイナミック型ラッチを備える入
力バッファの構成を示す図である。図７において、ダイ
ナミック型ラッチは、外部信号ＩＮをそのゲートに受け
るｎチャネルＭＯＳトランジスタ５０１と、基準電圧Ｖ
ｒｅｆをそのゲートに受けるｎチャネルＭＯＳトランジ
スタ５０２と、クロック信号Ｋｉをそのゲートに受け、
トランジスタ５０１および５０２に対する電流経路を形
成するｎチャネルＭＯＳトランジスタ５０３を含む。ト
ランジスタ５０１および５０２の一方導通端子（ソー
ス）は、トランジスタ５０３の他方導通端子（ドレイ
ン）に接続される。トランジスタ５０３の一方導通端子
（ソース）は接地電位に接続される。
【０１３５】ダイナミック型ラッチ５００はさらに、ク
ロック信号Ｋｉ（ＤＫまたはＳＫに相等）をゲートに受
けるｐチャネルＭＯＳトランジスタ５０４と、トランジ
スタ５０４と並列に接続されるｐチャネルＭＯＳトラン
ジスタ５０５と、クロック信号Ｋｉをそのゲートに受け
るｐチャネルＭＯＳトランジスタ５０６と、トランジス
タ５０６と並列に接続されるｐチャネルＭＯＳトランジ
スタ５０７と、トランジスタ５０４および５０５とトラ
ンジスタ５０２との間に設けられるｎチャネルＭＯＳト
ランジスタ５１１と、トランジスタ５０６および５０７
とトランジスタ５０１との間に設けられるｎチャネルＭ
ＯＳトランジスタ５１０を含む。
【０１３６】トランジスタ５０４および５０５は電源電
位供給ノードと内部ノード５１３との間に設けられ、ト
ランジスタ５０６および５０７は動作電源電位供給ノー
ドと内部ノード５１２との間に設けられる。トランジス
タ５０５および５１１のゲートは内部ノード５１２に接
続され、トランジスタ５０７および５１０のゲートは内
部ノード５１３に接続される。
【０１３７】ダイナミック型ラッチ５００はさらに、ノ
ード５１３上の信号を反転して出力するインバータ回路
５０８と、内部ノード５１２上の信号電位を反転して出
力するインバータ回路５０９を含む。インバータ回路５
０９から出力ＯＵＴが出力され、インバータ回路５０８
から反転出力信号／ＯＵＴが出力される。次にラッチ５
００の動作について図８を参照して簡単に説明する。
【０１３８】内部クロック信号Ｋｉがローレベルのと
き、トランジスタ５０６および５０４はともにオン状態
となり、内部ノード５１２および５１３は動作電源電位
レベルに充電され、出力ＯＵＴおよび／ＯＵＴはともに
ローレベル状態に設定される。このときトランジスタ５
０３はオフ状態である。
【０１３９】内部クロック信号Ｋｉがハイレベルに立上
ると、トランジスタ５０４および５０６がともにオフ状
態となり、トランジスタ５０３がオン状態となる。入力
信号（外部信号）ＩＮが基準電圧Ｖｒｅｆよりも高い場
合には、トランジスタ５０１のコンダクタンスがトラン
ジスタ５０２のコンダクタンスよりも大きくなり、トラ
ンジスタ５０６、５１０、５０１および５０３を介して
電流が流れる。トランジスタ５０１はソースフォロワ態
様で動作する。したがって、トランジスタ５０１の導通
に従って、トランジスタ５０３の他方導通ノードが入力
信号ＩＮのレベルからトランジスタ５０１のしきい値電
圧を引いた電位レベルとなり、トランジスタ５０２がほ
ぼオフ状態となり、このトランジスタ５０２へは電流は
ほとんど流れない。内部ノード５１２は、トランジスタ
５０１の導通により放電されその電位レベルが低下し、
トランジスタ５０５がオン状態となり、内部ノード５１
３の電位を上昇させる。この内部ノード５１３の電位上
昇に従ってトランジスタ５０７がオフ状態へ移行し、内
部ノード５１２の電位は高速で低下する。この内部ノー
ド５１２の電位低下に従ってトランジスタ５１１がオフ
状態となり、内部ノード５１３はさらにその電位が上昇
する。この一連の動作に従って、内部ノード５１３の電
位レベルがハイレベル、内部ノード５１２の電位レベル
がローレベルとなり、インバータ回路５１０の出力ＯＵ
Ｔがハイレベルとなる。
【０１４０】内部クロック信号Ｋｉがローレベルに立下
ると、トランジスタ５０４および５０６がオン状態とな
り、ノード５１２および５１３は再び電源電位レベルに
まで充電され、出力ＯＵＴはローレベルに立下る（トラ
ンジスタ５０３がオフ状態となり、電流経路が遮断され
るため）。内部クロック信号Ｋｉのハイレベルへの移行
時に、内部信号ＩＮがローレベルにあれば、先の説明と
逆に、出力信号ＯＵＴがローレベルとなり、相補出力／
ＯＵＴがハイレベルとなる。
【０１４１】上述のようなダイナミック型ラッチ５００
を用いれば、内部クロック信号Ｋｉがハイレベルの活性
状態のときには、入力信号ＩＮのレベルに応じた信号を
出力することができ、またクロック信号Ｋｉがローレベ
ルのときには、出力信号ＯＵＴおよび／ＯＵＴをともに
ローレベルに設定することができる。出力ハイインピー
ダンス状態を避けることができ、ノイズなどによる誤動
作が生じるおそれはない。
【０１４２】しかしながら、上述のようなダイナミック
型ラッチを用いた場合、出力信号ＯＵＴ、すなわち内部
制御信号の状態が確定するのはクロック信号Ｋｉがハイ
レベルの活性状態となってからである。このクロック信
号Ｋｉがハイレベルになって内部制御信号が確定し、次
いで内部制御信号の状態判別が行なわれ、この判別結果
に従って内部動作が実行される。したがって、動作開始
タイミングの遅れおよび、この遅れがアクセス時間に及
ぼす影響が高速クロック信号の場合無視できなくなると
いう問題が生じる。また、チップセレクト信号ＣＳ♯に
より、ＣＤＲＡＭの選択／非選択が決定されるが、この
チップセレクト信号ＣＳ♯が他の内部制御信号の有効／
無効を決定するため、このチップセレクト信号ＣＳ♯の
確定タイミングもできるだけ速くするのが好ましい。
【０１４３】「好ましい入力バッファの構成」図９は、
入力バッファの好ましい構成の一例を示す図である。図
９において、入力バッファ７００は、クロックバッファ
２０３からの内部クロック信号Ｋａが活性状態（ハイレ
ベル）のときに非導通状態となるとともに出力ラッチ状
態となり（以下、この状態をラッチ状態と称す）、クロ
ック信号Ｋａが非活性レベル（ローレベル）のときに導
通して外部信号を通過させる状態（以下、この状態をス
ルー状態と称す）となる。
【０１４４】クロックバッファ２０３は、２段の縦続接
続されたインバータ回路２０３ａおよび２０３ｂを含
む。このクロックバッファ２０３からの内部クロック信
号Ｋａと、この内部クロック信号Ｋａをインバータ回路
２０３ｃで反転させて得られる相補クロック信号／Ｋａ
が、入力バッファを駆動するためのクロック信号として
用いられる。
【０１４５】入力バッファ７００は、外部信号φｃを受
けるインバータ回路７０１と、インバータ回路７０１の
出力を受けるインバータ回路７０２と、インバータ回路
７０２の出力をクロック信号Ｋｉおよび／Ｋｉに応答し
て選択的に通過させるトランスミッションゲート７０３
と、トランスミッションゲート７０３の出力をラッチす
るためのインバータ回路７０４および７０５を含む。ト
ランスミッションゲート７０３は、クロック信号Ｋａを
ゲートに受けるｐチャネルＭＯＳトランジスタと、相補
クロック信号／Ｋａをゲートに受けるｎチャネルＭＯＳ
トランジスタを含む。トランスミッションゲート７０３
は、クロック信号Ｋａがローレベルのときに導通状態と
なり、クロック信号Ｋａがハイレベルのときに非導通状
態となる。
【０１４６】インバータ回路７０４は、このトランスミ
ッションゲート７０３の出力を反転して内部信号φｃａ
を生成する。インバータ回路７０５は、このインバータ
７０４の出力を反転してインバータ回路７０４の入力部
へ伝達する。次に図９に示す入力バッファの動作をその
動作波形図である図１０を参照して説明する。
【０１４７】時刻ｔ１において、外部信号φｃがローレ
ベルの活性状態となる。このとき、クロック信号Ｋ（す
なわち内部クロック信号Ｋｉ）はローレベルにあり、ト
ランスミッションゲート７０３は導通状態にあり、入力
バッファ７００はスルー状態にある。したがって、この
外部信号φｃのローレベルの立下りに応答して、内部信
号φｃａはハイレベルに立上る。
【０１４８】時刻ｔ２において、クロック信号Ｋがハイ
レベルに立上ると、トランスミッションゲート７０３が
非導通状態となり、入力バッファ７００はラッチ状態と
なる。このラッチ状態においては、外部信号φｃがハイ
レベルに立上っても、内部信号φｃａの状態は変化しな
い。
【０１４９】時刻ｔ３において、クロック信号Ｋがロー
レベルに立下ると、入力バッファ７００はスルー状態と
なり、内部信号φｃａは外部信号φｃの状態に応じて変
化する（ローレベルへ立下る）。
【０１５０】図１０に示すように、外部信号φｃのセッ
トアップ時間Ｔｓの間において、内部信号φｃが発生さ
れている（活性化されている）。したがってこのセット
アップ時間Ｔｓにおいて内部回路を動作させることがで
き、この外部信号φｃに応じた動作の実行開始タイミン
グを速くすることができる。
【０１５１】図１１は、図６に示すＳＲＡＭコントロー
ル回路部の構成の一部を具体的に示す図である。図６に
示す構成においては、ＣＳバッファ２０１はクロックバ
ッファ２０３からの内部クロック信号Ｋｉに従って外部
チップセレクト信号ＣＳ♯をラッチしている。このよう
な構成のＣＳバッファ２０１としては、図９に示す構成
が利用されてもよい。
【０１５２】図１１に示す構成においては、ＣＳバッフ
ァ、ＷＥバッファ、ＣＣ０バッファ、およびＣＣ１バッ
ファをすべて同一の構成とする。チップセレクト信号Ｃ
Ｓ♯によるチップ（ＣＤＲＡＭ）の選択／非選択の判定
はコントロール回路１６６内部で実行されるように示さ
れる。後に示すように信号ＣＳ♯により外部制御信号の
取込みが制御されてもよい。図１１においては、すべて
の外部制御信号をｅｘｔφｃで代表的に示す。
【０１５３】図１１において、外部制御信号入力バッフ
ァ５２０は、２段の縦続接続されたインバータ回路５２
２および５２４を含む。この入力バッファ５２０から
は、クロック信号Ｋａと非同期で内部制御信号φｃが生
成される。
【０１５４】制御信号発生回路１６６は、内部制御信号
の状態に従って、指定された動作モードを決定し、この
決定された動作モードに対応する制御信号を発生する判
別回路５３０と、判別回路５３０の出力を、内部クロッ
ク信号Ｋａおよび／Ｋａに従ってラッチするラッチ回路
５４０と、ラッチ回路５４０の出力と内部クロック信号
Ｋａとに応答して、動作モード指定信号φｍを発生する
動作モード指定信号発生回路５５０とを含む。
【０１５５】判別回路５３０は、制御信号入力バッファ
５２０から与えられる内部制御信号をデコードするＮＡ
ＮＤ型デコード回路５３２と、ＮＡＮＤ型デコード回路
５３２の出力を反転するインバータ回路５３４を含む。
デコード回路５３２は、チップセレクト信号ＣＳ、ライ
トイネーブル信号ＷＥ、制御クロック信号ＣＣ０および
ＣＣ１を受けて、デコード動作を実行する。所定の動作
モードが指定されたときに、ＮＡＮＤ型デコード回路５
３２の出力はハイレベルになる。
【０１５６】ラッチ回路５４０は、クロック信号Ｋａに
応答して選択的に導通／非導通となるトランスミッショ
ンゲート５４２と、トランスミッションゲート５４２の
出力をラッチするためのインバータ回路５４４および５
４６を含む。インバータ回路５４４の出力がインバータ
回路５４６を介してインバータ回路５４４の入力部へ伝
達される。トランスミッションゲート５４２は、内部ク
ロック信号Ｋａがローレベルのときに導通状態となり、
クロック信号Ｋａがハイレベルのときに非導通状態とな
る。ラッチ回路５４０は、外部クロック信号Ｋａがロー
レベルの非活性時には、スルー状態となり、クロック信
号Ｋａがハイレベルの非活性時にある場合には、ラッチ
状態となる。
【０１５７】動作モード指定信号発生回路５５０は、ラ
ッチ回路５４０の出力と内部クロック信号Ｋａとを受け
る２入力ＮＡＮＤ回路５５２と、ＮＡＮＤ回路５５２の
出力を反転するインバータ回路５５４を含む。ＮＡＮＤ
回路５５２は、内部クロック信号Ｋａがローレベルのと
きにはハイレベルの信号を出力し、内部クロック信号Ｋ
ａがハイレベルとなるとインバータとして機能する。こ
の動作モード指定信号発生回路５５０から発生される動
作モード指定信号φｍが、ＳＲＡＭワード線が選択され
る動作モードを指定する構成が一例として示される。Ｓ
ＲＡＭワード線が選択される動作モードとしては、図３
に示すように、バッファリードモードＢＲおよびバッフ
ァライトモードＢＷを除くＳＲＡＭアクセスモードであ
る。バッファリードモードＢＲおよびバッファライトモ
ードＢＷにおいては、転送回路に含まれる転送ゲートへ
のアクセスが実行されるため、ＳＲＡＭのコラムデコー
ダ（図１のコラムデコーダ１２０参照）は動作するが、
ＳＲＡＭロウデコーダは動作しない。動作モード指定信
号発生回路５５０から発生される動作モード指定信号φ
ｍが内部クロック信号Ｋａが非活性状態となると非活性
状態となるのは、ＳＲＡＭアクセスサイクルは１クロッ
クサイクルですべて完了するためである。この動作モー
ド指定信号発生回路５５０へ内部クロック信号Ｋａを与
えることにより、動作モード指定信号φｍの発生タイミ
ングを内部クロック信号Ｋａの活性化タイミングにより
決定することができる。
【０１５８】動作モード指定信号（図１に示す実施例に
おいては、ＳＲＡＭワード線選択指定信号）φｍは、Ｓ
ＲＡＭロウデコーダ１１８へ与えられる。
【０１５９】アドレスバッファ１１６は、外部アドレス
信号ｅｘｔφａを受けるバッファ回路６１０と、バッフ
ァ回路６１０の出力をクロック信号Ｋａおよび／Ｋａに
応答して選択的に通過させるラッチ回路６２０を含む。
バッファ回路６１０は、２段の縦続接続されたインバー
タ回路６１２および６１４を含む。ラッチ回路６２０
は、クロック信号Ｋａがローレベルのときに導通状態と
なり、クロック信号Ｋａがハイレベルのときに非導通状
態となるトランスミッションゲート６２２と、トランス
ミッションゲート６２２の出力をラッチするためのイン
バータ回路６２４および６２６を含む。インバータ回路
６２４の出力は、ロウデコーダ１１８へ与えられるとと
もに、インバータ回路６２６を介してインバータ回路６
２４の入力部へ伝達される。なお、図１１においては、
１ビットのアドレス信号ｅｘｔφａに対するアドレスバ
ッファの構成を示している。
【０１６０】ロウデコーダ１１８は、アドレスバッファ
１１６からの出力をプリデコードするプリデコード回路
６３０と、動作モード指定信号φｍに応答して活性化さ
れ、プリデコード回路６３０の出力をデコードし、対応
のワード線を選択状態とするワード線駆動信号φＷＬを
発生するロウデコード回路６４０を含む。このワード線
駆動信号φＷＬは選択ワード線上へ直接伝達される信号
であってもよく、また各ワード線に対して設けられたワ
ード線駆動回路を動作状態とし、このワード線駆動回路
を介して選択ワード線を選択状態とする信号であっても
よい。
【０１６１】プリデコード回路６３０は、所定の組合わ
せの内部アドレス信号をデコードするＮＡＮＤ型デコー
ド回路６３２と、ＮＡＮＤ型デコード回路６３２の出力
を反転するインバータ回路６３４を含む。このＮＡＮＤ
型デコード回路６３２は、所定の組合わせのアドレス信
号が与えられたときに選択状態となり、ローレベルの信
号を出力する。
【０１６２】ロウデコード回路６４０は、プリデコード
回路６３０の所定の組の出力と動作モード指定信号φｍ
とを受けるＮＡＮＤ型デコード回路６４２と、ＮＡＮＤ
型デコード回路６４２の出力を反転するインバータ回路
６４４を含む。このＮＡＮＤ型デコード回路６４２は、
動作モード指定信号φｍが活性状態のハイレベルとな
り、かつプリデコード回路６３０の所定の組の出力によ
り選択状態とされたときローレベルの信号を出力する。
次にこの図１１に示すＳＲＡＭワード線駆動系回路の動
作をその動作波形図である図１２を参照して説明する。
【０１６３】外部クロック信号ｅｘｔＫが立上るよりも
先に外部制御信号ｅｘｔφｃおよび外部アドレス信号ｅ
ｘｔφａの状態が確定する。このとき外部クロック信号
ｅｘｔＫはローレベルである。制御信号入力バッファ５
２０は、この外部制御信号ｅｘｔφｃから内部制御信号
φｃを生成し、判別回路５３０へ与える。この外部制御
信号ｅｘｔφｃから内部制御信号φｃが生成されるまで
に要する時間はこの制御入力バッファ５２０における遅
延時間Δｔ６である。
【０１６４】判別回路５３０は、制御信号入力バッファ
５２０から与えられる内部制御信号φｃの状態に従っ
て、指定された動作モードの判別を行なう。この判別動
作は、外部クロック信号ｅｘｔＫ（内部クロック信号Ｋ
ｉ）と非同期で実行される。したがって、この判別回路
５３０の出力は、外部制御信号φｃの状態の変化に従っ
て変化する。クロック信号Ｋａがローレベルにあるた
め、この判別回路５３０の出力はラッチ回路５４０を通
して動作モード指定信号発生回路５５０へ与えられる。
クロック信号Ｋａがハイレベルに立上ると、ラッチ回路
５４０はラッチ状態となり、先に与えられていた判別回
路５３０の出力をラッチする。
【０１６５】動作モード指定信号発生回路５５０は、内
部クロック信号Ｋａのハイレベルへの立上りに応答して
活性化され、ラッチ回路５４０から与えられた信号に従
って動作モード指定信号φｍを活性状態とする。クロッ
ク信号Ｋａのハイレベルの立上り前にラッチ回路５４０
の出力は確定状態となっているため、この内部クロック
信号Ｋａの立上りから時間Δｔ７経過後、動作モード指
定信号φｍは確定状態となる。外部制御信号ｅｘｔφｃ
のセットアップ時間Ｔｓｃの間においても、判別回路５
３０において判別動作が実行されているため、外部クロ
ック信号ｅｘｔＫがハイレベルに立上ってから時刻Δｔ
７経過後に動作モード指定信号φｍを活性状態とするこ
とができ、動作モード開始タイミングを速くすることが
できる。
【０１６６】一方、アドレスバッファ１１６において
は、外部クロック信号ｅｘｔＫがローレベルのとき、ラ
ッチ回路６２０はスルー状態にある。したがって、外部
アドレス信号ｅｘｔφａが確定状態となると、即座に内
部アドレス信号φａが生成される（アドレスバッファ１
１６における遅延時間をΔｔ８とする）。この内部アド
レス信号φａはプリデコード回路６３０へ与えられ、プ
リデコードされる。このとき外部クロック信号ｅｘｔＫ
がハイレベルに立上っても、ラッチ回路６２０がラッチ
状態となるだけであり、プリデコード回路６３０は、既
にプリデコード動作を行なっており、内部アドレス信号
φａが確定してから時刻Δｔ９経過後にロープリデコー
ド信号φａｘを確定状態とする。ロウデコード回路６４
０は、このプリデコード回路６３０からのプリデコード
信号φａｘをデコードする。動作モード指定信号φｍが
活性状態（図示の実施例においてはハイレベル）となる
と、それまでに既にプリデコード信号φａｘの状態は確
定しているため、この動作モード指定信号φｍが与えら
れてから時間Δｔ１０経過後にワード線駆動信号φＷＬ
が活性状態となる。この場合においても、外部アドレス
信号ｅｘｔφａのセットアップ時間Ｔｓａの間におい
て、プリデコード動作を実行しているため、ロウアドレ
スのプリデコードタイミングを速くすることができ、応
じてワード線の選択タイミングを速くすることができ
る。
【０１６７】なお図１１に示す構成においては、判別回
路５３０の出力は、内部クロック信号Ｋａがハイレベル
の活性状態となる前に確定している。判別回路５３０が
状態を判別すべき制御信号は数が少なく、この判別回路
５３０における遅延時間は十分小さくすることができ
る。このラッチ回路５４０は、制御信号入力バッファ５
２０と判別回路５３０との間に設けられてもよい。
【０１６８】またチップセレクト信号ＣＳ♯がハイレベ
ルの場合、ＳＲＡＭ部は非活性化される。このチップセ
レクト信号ＣＳ♯の状態の判別は判別回路５３０におい
て実行される。判別回路５３０に与えられる信号の数を
なくし、判別動作に要する時間を少なくするため、この
チップセレクト信号ＣＳは、図９に示す入力バッファか
ら生成され、動作モード指定信号発生回路５５０のＮＡ
ＮＤ回路５５２へ内部チップセレクト信号ＣＳが与えら
れる構成が利用されてもよい。
【０１６９】なお、図１１に示す構成においては、ＳＲ
ＡＭのワード線駆動部に関連する回路部分を示してい
る。図１に示すコラムデコーダ１２０の動作に関連する
部分においても同様の構成が用いられる。コラムデコー
ダは、転送回路内の転送ゲートの選択をも実行するた
め、ＳＲＡＭ部へのアクセス時には常に動作モード指定
信号がコラムデコーダへ与えられる。したがってコラム
デコーダに関連する回路部分においては、チップセレク
ト信号ＣＳ♯の状態に従ってコラムデコーダ駆動用の動
作モード指定信号が発生される。
【０１７０】図１３は、行選択信号発生のための他の構
成を示す図である。図１３に示す構成においては、プリ
デコード回路６３０へ動作モード指定信号φｍが与えら
れる。ロウデコード回路６４０は、プリデコード回路６
３０から生成されるプリデコード信号φａｘをデコード
し、ワード線駆動信号φＷＬを発生する。入力バッファ
１１６、プリデコード回路６３０およびロウデコード回
路６４０の構成は図１１に示すものと実質的に同様であ
る。プリデコード回路６３０のＮＡＮＤ回路６３２へま
た動作モード指定信号φｍが与えられ、ロウデコード回
路６４０におけるＮＡＮＤ回路６４２へは動作モード指
定信号φｍは与えられない。
【０１７１】図１３に示す構成の場合、図１４にその動
作波形図を示すように、プリデコード信号φａｘは、動
作モード指定信号φｍが確定状態となってから有効とな
るため、図１１に示す構成に比べて、プリデコード開始
タイミングは少し遅れる。しかしながら、この構成にお
いても、外部制御信号ｅｘｔφｃおよび外部アドレス信
号ｅｘｔφａのセットアップ時間において内部動作が実
行されるため、通常のクロック信号の立上りに同期して
内部信号が確定状態となる構成に比べて行選択動作を高
速化することができる。
【０１７２】図１５は、ＤＲＡＭ行選択に関連する回路
部分の構成を示す図である。図１５に示す構成は、図５
に示すＤＲＡＭコントロール回路１２８の内部ＲＡＳ信
号（ＤＲＡＭ行選択に関連する回路を制御する信号）に
関連する部分の構成と、ロウバッファ２１４の構成に対
応する。
【０１７３】図１５において、クロックバッファ／タイ
ミング回路１２４は、外部クロック信号ｅｘｔＫをバッ
ファ処理して内部クロック信号Ｋａを生成する。この図
１５においては、クロックバッファ１２４から生成され
る内部クロック信号Ｋａは、クロックマスク回路１２６
を通して生成された状態が示される。図面を簡略化する
ために、このクロックマスク回路は示していない。内部
クロック信号Ｋａは、したがって、図５に示す内部クロ
ック信号ＤＫに対応する。
【０１７４】ＲＡＳバッファ２０６は、外部ロウアドレ
スストローブ信号ＲＡＳ♯をバッファ処理して通過させ
るバッファ回路６５０と、バッファ回路６５０の出力
を、内部クロック信号Ｋａに応答して選択的に通過させ
るラッチ回路６５５を含む。ラッチ回路６５５は、内部
クロック信号Ｋａがローレベルの不活性状態時において
は、スルー状態となり、内部クロック信号Ｋａがハイレ
ベルのときにはラッチ状態となる。
【０１７５】ＤＴＤバッファ２１０も同様に、バッファ
回路６５２およびラッチ回路６５４を含む。ＲＡＳバッ
ファ２０６およびＤＴＤバッファ２１０からは、内部ク
ロック信号Ｋａが活性状態となる前に、先に確定状態と
された内部制御信号が出力される。したがって、外部制
御信号ＲＡＳ♯およびＤＴＤ♯のセットアップ時間にお
いて内部制御信号を生成することができる。
【０１７６】ＤＲＡＭ制御信号発生回路２１２は、ＲＡ
Ｓバッファ２０６およびＤＴＤバッファ２１０の出力に
従って、ＤＲＡＭ部へのアクセスが指定されたか否かを
判別する判別回路６６０と、判別回路６６０の出力を内
部クロック信号Ｋａに応答して通過させるゲート回路６
７０および６７２と、ゲート回路６７０および６７２の
出力に応答してＤＲＡＭアレイ駆動用の内部ＲＡＳ信号
φＲＡＳを生成するフリップフロップ６７４を含む。
【０１７７】判別回路６６０としては、ＤＲＡＭアクテ
ィベートモードＡＣＴおよびＤＲＡＭプリチャージモー
ドＰＣＧを判別する回路構成のみを示す。判別回路６６
０は、ＤＲＡＭアクティベートモードＡＣＴを検出する
ためのゲート回路６６２と、ＤＲＡＭプリチャージモー
ドＰＣＧを検出するためのゲート回路６６４を含む。ゲ
ート回路６６２は、ラッチ回路６５４の出力がローレベ
ルにあり、ラッチ回路６５５の出力がハイレベルのとき
にハイレベルの信号を出力する。すなわち、ゲート回路
６６２は、外部ロウアドレスストローブ信号ＲＡＳ♯が
ローレベルにあり、外部データ転送指示信号ＤＴＤ♯が
ハイレベルのときに、活性状態（ハイレベル）の信号を
発生する。ゲート回路６６４は、ラッチ回路６５４およ
び６５５の出力がともにハイレベルとなるとハイレベル
の信号を出力する。すなわち、ゲート回路６６４は、信
号ＲＡＳ♯およびＤＴＤ♯がともにローレベルのときに
ハイレベルの信号を出力する。
【０１７８】ゲート回路６７０は、内部クロック信号Ｋ
ａがハイレベルのときにイネーブルされてバッファとし
て機能する。ゲート回路６７２も同様、内部クロック信
号Ｋａがハイレベルのときにイネーブルされてバッファ
として動作する。ゲート回路６７０および６７２は、と
もに、内部クロック信号Ｋａがローレベルのときにはそ
の出力を非活性状態のローレベルに設定する。ゲート回
路６７０の出力がハイレベルとなるのは、ゲート回路６
６２の出力がハイレベルにあり、かつ内部クロック信号
Ｋａがハイレベルのときである。したがってゲート回路
６７０はＤＲＡＭアクティベートモードＡＣＴが指定さ
れたときに、内部クロック信号Ｋａの立上りに同期して
その出力信号をハイレベルに立上げる。ゲート回路６７
２は、ＤＲＡＭプリチャージモードが指定されたとき、
内部クロック信号Ｋａの出力に同期してハイレベルに立
上る信号を出力する。
【０１７９】フリップフロップ６７４は、ゲート回路６
７０の出力をセット入力Ｓに受け、ゲート回路６７２の
出力をリセット入力Ｒに受ける。フリップフロップ６７
４は、ＤＲＡＭアクティベートモードＡＣＴが指定され
たときにセット状態とされ、そのＱ出力から出力される
内部ＲＡＳ信号φＲＡＳをハイレベルの活性状態に設定
する。ＤＲＡＭプリチャージモードＰＣＧが指定された
とき、フリップフロップ６７４はリセットされ、内部Ｒ
ＡＳ信号φＲＡＳをローレベルの非活性状態に立下げ
る。この内部ＲＡＳ信号φＲＡＳに従って、ＤＲＡＭ部
においては、行選択動作、センス動作等が実行される。
【０１８０】アドレスバッファ１０８が、外部アドレス
信号ｅｘｔφａをバッファ処理する２段の縦続接続され
たインバータからなるバッファ回路６７６と、バッファ
回路６７８の出力を内部クロック信号Ｋａに応答して選
択的に通過させるラッチ回路６７８を含む。ラッチ回路
６７８は、内部クロック信号Ｋａが非活性状態のローレ
ベルのときにスルー状態となり、内部クロック信号Ｋａ
がハイレベルのときにラッチ状態となる。これにより、
アドレスセットアップ時間において内部アドレス信号を
生成することができる。
【０１８１】ロウアドレスバッファ２１４（図５参照）
は、このラッチ回路６７８の出力を内部ＲＡＳ信号φＲ
ＡＳに応答してラッチするラッチ回路６８０を含む。ラ
ッチ回路６８０は、内部ＲＡＳ信号φＲＡＳがローレベ
ルのときにスルー状態となり、内部ＲＡＳ信号φＲＡＳ
がハイレベルのときにラッチ状態となる。したがって、
ラッチ回路６８０からは、内部ＲＡＳ信号φＲＡＳが活
性状態となると即座に内部アドレス信号が生成される。
【０１８２】ローラッチ回路６８０と並列にコラムラッ
チ回路６８６が設けられる。コラムラッチ回路６８６
は、内部ＣＡＳ信号φＣＡＳに応答してラッチ動作を実
行する。この内部ＣＡＳ信号φＣＡＳは、ＤＲＡＭアレ
イにおいて列ブロック（１６ビットのメモリセル）を選
択する動作モード時に生成される。図５の対比でいえ
ば、バッファ回路６７６、ラッチ回路６７８および６８
０がロウアドレスバッファ２１４を構成し、バッファ回
路６７６、６７８およびコラムラッチ回路６８６がコラ
ムアドレスバッファ２１６を構成する。
【０１８３】ロウデコーダ１１０はラッチ回路６８０の
出力をプリデコードするプリデコード回路６８２と、プ
リデコード回路６８２の出力をさらにデコードし、ＤＲ
ＡＭアレイにおけるワード線を選択するための信号φＷ
Ｌを生成するロウデコード回路６８４を含む。ロウデコ
ード回路６８４は、内部ＲＡＳ信号φＲＡＳに応答して
活性化され、デコード動作を実行する。プリデコード回
路６８２へは、複数のラッチ回路６８０からの所定の組
の出力信号が与えられる。ロウデコード回路６８４へ
は、プリデコード回路６８２が複数個設けられており、
複数のプリデコード回路のうちの所定の組のプリデコー
ド回路の出力が与えられる。
【０１８４】図１６（Ａ）は、図１５に示す回路のＤＲ
ＡＭアクティベートモード指定時の動作を示す信号波形
図である。以下図１５に示す回路の動作を図１６を参照
して説明する。
【０１８５】外部制御信号ＲＡＳ♯およびＤＴＤ♯の状
態が確定すると、ＲＡＳバッファ２０６およびＤＴＢバ
ッファ２１０の出力が応じて変化して確定状態となる。
外部クロック信号ｅｘｔＫはローレベルにあり、バッフ
ァ２０６および２１０はスルー状態にある。また図１６
においては、内部信号ＲＡＳおよびＤＴＤは信号φＣで
示す。
【０１８６】この内部信号φＣに従って、判別回路６６
０が判別動作を実行し、アクティベートモード指示信号
φＡを活性状態のハイレベルとする。
【０１８７】クロック信号ｅｘｔＫがハイレベルへ立上
ると、応じて内部クロック信号Ｋａもハイレベルに立上
り、ゲート回路６７０の出力するアクティベートモード
イネーブル信号ＡＣＴがハイレベルへ立上り、フリップ
フロップ６７４がセットされる。これにより、内部ＲＡ
Ｓ信号φＲＡＳが発生される。
【０１８８】内部クロック信号Ｋａがローレベルに立下
ると、ゲート回路６７０の出力がローレベルに立下る。
しかしながらフリップフロップ６７４の出力φＲＡＳは
活性状態のハイレベルを維持する。
【０１８９】一方、アドレスバッファ１０８において
は、外部アドレス信号ｅｘｔφａが外部クロック信号ｅ
ｘｔＫのローレベルのときに与えられれば、それに応じ
て内部アドレス信号φａを変化させる。この内部アドレ
ス信号φａが変化したときラッチ回路６８０はスルー状
態にある（内部ＲＡＳ信号φＲＡＳはまだ発生されてお
らずローレベルにある）。したがって、プリデコード回
路６８２は、内部ＲＡＳ信号φＲＡＳが達成レベルに立
上る前にプリデコード動作を実行し、プリデコード信号
φａｘを生成する。
【０１９０】ロウデコード回路６８４は、内部ＲＡＳ信
号φＲＡＳがハイレベルに立上ると活性化され、プリデ
コード信号φａｘをデコードして、ワード線駆動信号φ
ＷＬを生成する。したがって、ワード線駆動信号φＷＬ
が発生されるタイミングは、クロック信号Ｋａ（または
ｅｘｔＫ）がローレベルのときにプリデコード動作が実
行されているため、速いタイミングとなる。
【０１９１】ＤＲＡＭプリチャージモードＰＣＧが指定
されるまで、ワード線駆動信号φＷＬは活性状態のハイ
レベルを維持する（内部ＲＡＳ信号φＲＡＳはハイレベ
ルを維持するためである）。
【０１９２】なお、チップセレクト信号ＣＳ♯がハイレ
ベルの非活性状態となったとき、ＤＲＡＭ部分はノーオ
ペレーションモードまたはパワーダウンモードとなる。
この場合、ＤＲＡＭ部分に対しては内部チップセレクト
信号に応答して内部クロック信号Ｋａの選択的通過を制
御するためのゲート回路が設けられればよい。
【０１９３】以上のように、入力バッファをラッチ状態
／スルー状態となるラッチ回路を用いて構成することに
より、内部クロック信号の活性時に速いタイミングで内
部動作を開始することができ、高速動作するＣＤＲＡＭ
を得ることができる。またこの図１５に示す構成は以下
の利点を与える。すなわち、外部制御信号ＲＡＳ♯およ
びＤＴＤ♯は、内部クロック信号Ｋａに応答してラッチ
回路６５４および６５５にラッチされており、また外部
アドレス信号ｅｘｔφａのクロック信号Ｋａに同期して
ラッチされている。すなわち、外部制御信号ＲＡＳ♯お
よびＤＴＤ♯および外部アドレス信号ｅｘｔφａは同じ
タイミングでラッチされている。したがって、図１６
（Ｂ）に示すように、外部アドレス信号ｅｘｔφａおよ
び外部制御信号ＤＴＤ♯、およびＲＡＳ♯に対する外部
クロック信号ｅｘｔＫに対するセットアップ時間Ｔｓｕ
およびホールド時間Ｔｈｄを同じとすることができる。
これにより、外部信号のワンショットパルス化の利点、
すなわち外部信号の作成の容易化の利点をさらに改善す
ることができ、外部装置は、同一のパラメータ条件で制
御信号およびアドレス信号を発生することができ、外部
装置にとって極めて使い勝手の良い同期型半導体記憶装
置を実現することができる。
【０１９４】なおこの入力バッファの構成は、ＣＤＲＡ
Ｍに限らず、一般に、外部クロック信号に同期して動作
する同期型半導体記憶装置に対しても適用可能である。
【０１９５】［データ転送回路］図１７は、ＤＲＡＭア
レイの配置を示す図である。この図１７に示すメモリア
レイブロックにおいて２ビットのメモリセルが同時に選
択される。
【０１９６】ＤＲＡＭメモリアレイブロックＭＢは、行
および列のマトリックス状に配置された複数のダイナミ
ック型メモリセルＤＭＣを含む。ダイナミック型メモリ
セルＤＭＣは、１個のメモリトランジスタＱ０と、１個
のメモリキャパシタＣ０とを含む。メモリキャパシタＣ
０の一方電極（セルプレート）には、一定の電位Ｖｇｇ
（通常、Ｖｃｃ／２の中間電位）が与えられる。
【０１９７】メモリブロックＭＢは、さらに、各々に１
行のＤＲＡＭセル（ダイナミック型メモリセル）ＤＭＣ
が接続されるＤＲＡＭワード線ＤＷＬと、各々に１列の
ＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線対Ｄ
ＢＬとを含む。ＤＲＡＭビット線対ＤＢＬは、相補なビ
ット線ＢＬおよび／ＢＬを含む。ＤＲＡＭセルＤＭＣ
は、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢ
Ｌとの交点にそれぞれ配置される。
【０１９８】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て、対応のビット線対上の電位差を検知し増幅するため
のＤＲＡＭセンスアンプＤＳＡが設けられる。ＤＲＡＭ
センスアンプＤＳＡは、交差結合されたｐチャネルＭＯ
ＳトランジスタＰ３およびＰ４を含むｐチャネルセンス
アンプ部分と、交差結合されたｎチャネルＭＯＳトラン
ジスタＮ５およびＮ６を含むｎチャネルセンスアンプ部
分とを含む。
【０１９９】ＤＲＡＭセンスアンプＤＳＡは、センスア
ンプ活性化信号／φＳＡＰＥおよびφＳＡＮＥに応答し
てｐチャネルＭＯＳトランジスタＴＲ１およびｎチャネ
ルＭＯＳトランジスタＴＲ２からそれぞれ発生されるセ
ンスアンプ駆動信号／φＳＡＰおよびφＳＡＮによりそ
の動作が制御される。
【０２００】ｐチャネルセンスアンプ部分は、センスア
ンプ駆動信号／φＳＡＰに応答して高電位側のビット線
の電位を動作電源電位Ｖｃｃレベルまで昇圧する。ｎチ
ャネルセンスアンプ部分は、センスアンプ駆動信号φＳ
ＡＮに応答して、低電位側のビット線電位をたとえば接
地電位レベルの電位Ｖｓｓへ放電する。
【０２０１】ｐチャネルＭＯＳトランジスタＴＲ１は、
センスアンプ活性化信号／φＳＡＰＥがローレベルとな
ったときにハイレベルのセンスアンプ駆動信号／φＳＡ
Ｐを発生し、ＤＲＡＭセンスアンプＤＳＡの一方電源ノ
ードへ伝送する。ｎチャネルＭＯＳトランジスタＴＲ２
は、センスアンプ活性化信号φＳＡＮＥがハイレベルと
なったときに接地電位レベルのセンスアンプ駆動信号φ
ＳＡＮをＤＲＡＭセンスアンプの他方電源ノードへ伝達
する。通常、スタンバイ時においてはセンスアンプ駆動
信号φＳＡＮおよび／φＳＡＰが中間電位Ｖｃｃ／２に
プリチャージされる。図面の煩雑化を避けるために、こ
のセンスアンプ駆動信号線をプリチャージするための回
路は示していない。
【０２０２】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ／イコライズ信号φＥＱに応答して活性化
され、対応のビット線対の各ビット線を所定の電位Ｖｂ
ｌにプリチャージしかつ対応のビット線のプリチャージ
電位をイコライズするプリチャージ／イコライズ回路Ｄ
ＥＱが設けられる。プリチャージ／イコライズ回路ＤＥ
Ｑはプリチャージ電位Ｖｂｌをビット線ＢＬおよび／Ｂ
Ｌにそれぞれ伝達するためのｎチャネルＭＯＳトランジ
スタＮ７およびＮ８と、ビット線ＢＬおよび／ＢＬの電
位をイコライズするためのｎチャネルＭＯＳトランジス
タＮ９を含む。
【０２０３】ＤＲＡＭメモリブロックＭＢはさらに、Ｄ
ＲＡＭビット線対ＤＢＬそれぞれに対して設けられ、コ
ラム選択線ＣＳＬ上の信号電位に応答して導通し、対応
のＤＲＡＭビット線対ＤＢＬをローカルＩＯ線対ＮＩＯ
へ接続するＤＲＡＭ列選択ゲートＣＳＢを含む。
【０２０４】コラム選択線ＣＳＬ上には、図１に示すコ
ラムブロックデコーダ１１２からの列選択信号が伝達さ
れる。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に
対して共通に設けられる。したがって、同時に２つのＤ
ＲＡＭビット線対ＤＢＬが選択されてローカルＩＯ線対
ＬＩＯａおよびＬＩＯｂに接続される。ローカルＩＯ線
対ＬＩＯａおよびＬＩＯｂにはまたプリチャージ／イコ
ライズ回路が設けられているが、この回路は図面の煩雑
化を避けるためにまた示していない。
【０２０５】ＤＲＡＭメモリブロックＭＢはさらに、ブ
ロック活性化信号φＢＡに応答してローカルＩＯ線対Ｌ
ＩＯａおよびＬＩＯｂをそれぞれグローバルＩＯ線対Ｄ
ＩＯａおよびＤＩＯｂへ接続するＤＲＡＭＩＯゲートＩ
ＯＧａおよびＩＯＧｂを含む。ＣＤＲＡＭにおいては、
選択された行（ワード線）を含むメモリアレイブロック
のみが選択状態とされる。この選択状態とされたブロッ
クにおいてのみＤＲＡＭＩＯゲートＩＯＧａおよびＩＯ
Ｇｂがブロック活性化信号φＢＡに応答して導通する。
したがって、ブロック活性化信号φＢＡは、たとえばワ
ード線を選択するために用いられるＤＲＡＭロウアドレ
ス信号の上位４ビットをデコードして発生される（１６
個の行ブロックのうち１つの行ブロックのみが選択状態
とされる構成のとき）。メモリブロックＭＢに対しての
みローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが設けられ
る。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂは、こ
の図のビット線延在方向において存在するメモリブロッ
クに対して共通に設けられる。１つのメモリブロックが
選択状態とされ、ローカルＩＯ線対ＬＩＯａおよびＬＩ
Ｏｂを介してグローバルＩＯ線対ＧＩＯａおよびＧＩＯ
ｂに接続される。グローバルＩＯ線対ＧＩＯａおよびＧ
ＩＯｂをワード線シャント領域に配設することにより、
チップ面積を増大させることなく、１６ビットのメモリ
セルのデータを並行して伝達することができる。
【０２０６】図１８は、ＳＲＡＭアレイの構成を示す図
である。図１８においては、１つのＳＲＡＭメモリプレ
ーンの構成のみを示す。
【０２０７】図１８において、ＳＡＲＡＭアレイ１０４
は、行および列のマトリックス状に配列されたスタティ
ック型メモリセルＳＭＣを含む。スタティック型メモリ
セルＳＭＣは、交差結合されたｐチャネルＭＯＳトラン
ジスタＰ１およびＰ２と、交差結合されたｎチャネルＭ
ＯＳトランジスタＮ１およびＮ２を含む。ｐチャネルＭ
ＯＳトランジスタＰ１およびＰ２は、高抵抗負荷型トラ
ンジスタであり、メモリセルの記憶ノードの電位をプル
アップする機能を備える。
【０２０８】スタティック型メモリセルＳＭＣはさらに
ＳＲＡＭワード線ＳＷＬ上の信号電位に応答して、トラ
ンジスタＰ１およびＮ１の接続ノードをＳＲＡＭビット
線ＳＢＬａへ接続するｎチャネルＭＯＳトランジスタＮ
３と、ＳＲＡＭワード線ＳＷＬ上の信号電位に応答し
て、トランジスタＰ２およびＮ２の接続ノードをＳＲＡ
Ｍビット線＊ＳＢＬａへ接続するｎチャネルＭＯＳトラ
ンジスタＮ４を含む。
【０２０９】１本のＳＲＡＭワード線ＷＬに１行のスタ
ティック型メモリセルＳＭＣが接続され、１つのＳＲＡ
Ｍビット線対ＳＢＬに、１列に配列されたスタティック
型メモリセルＳＭＣが接続される。図１８において、３
本のＳＲＡＭワード線ＳＷＬ１〜ＳＷＬ３を代表的に示
す。
【０２１０】ＳＲＡＭビット線対ＳＢＬそれぞれに対し
て、ＳＲＡＭセンスアンプＳＳＡおよび双方向転送ゲー
トＢＴＧが設けられる。双方向転送ゲートＢＴＧは、後
にその構成は詳細に説明するが、転送制御信号φＴＳＤ
およびＴＤＳに従ってＳＲＡＭアレイの選択されたメモ
リセルとＤＲＡＭアレイの選択されたメモリセルとの間
のデータ転送を実行する。ここで、転送制御信号φＴＳ
ＤおよびφＴＤＳは、図面の簡略化のために包括的な制
御信号を示す。
【０２１１】双方向転送ゲートＢＴＧは、ＳＲＡＭビッ
ト線対ＳＢＬとグローバルＩＯ線対ＧＩＯ（ＧＩＯａお
よびＧＩＯｂ）との間のデータ転送を実行する。グロー
バルＩＯ線対ＧＩＯａおよびＧＩＯｂは、合計１６対設
けられている。ＳＲＡＭビット線対ＳＢＬは１６設けら
れている。したがって、１６ビットのメモリセルの同時
転送が実現される。
【０２１２】図１９は、図１に示すデータ転送回路１０
６の部分の構成をより詳細に示す図である。図１９にお
いては、ＤＲＡＭリードトランスファーモードＤＲＴが
指定されたときのデータの流れも併せて示される。また
図１９においては、図１に示すライトデータを一時的に
格納するテンポラリーレジスタ１４２と、このテンポラ
リーレジスタ１４２からのデータを格納するライトデー
タ転送バッファ１４４と、マスクデータを格納するマス
クレジスタ１４６ａと、マスクレジスタ１４６ａの出力
するマスクデータに従ってライトデータ転送バッファ１
４４からの書込転送データに対してマスクをかけるマス
ク回路１４６は、ライトデータ転送回路８００として示
す。
【０２１３】図１９において、転送回路アクセス制御系
は、ＳＲＡＭアレイから読出されたデータとリードデー
タ転送回路１４０から転送されたデータの一方を増幅す
る第１のセンスアンプ８１２と、第１のセンスアンプ８
１２の出力するデータをさらに増幅する第２のセンスア
ンプ８１４と、Ｄｉｎバッファ４３４からの書込データ
に従って、ＳＲＡＭアレイ１０４の選択されたメモリセ
ルへ書込データを書込む書込ドライブ回路８１０を含
む。Ｄｉｎバッファ４３４からの書込データはまたライ
トデータ転送回路８００へも与えられる。リードデータ
転送回路１４０、ライトデータ転送回路８００、１６ビ
ットのデータを並列に転送することができる。したがっ
て、書込ドライブ回路８１０、第１のセンスアンプ８１
２および第２のセンスアンプ８１４は１６ビットの容量
を備える。
【０２１４】第１のセンスアンプ８１２は、ＳＲＡＭア
レイ１０４からのデータ読出が指定された場合にはこの
ＳＲＡＭアレイ１０４からのデータを選択して増幅す
る。リードデータ転送回路１４０へのアクセスが指定さ
れた場合には第１のセンスアンプ８１２はこのリードデ
ータ転送回路１４０からのデータを選択する。
【０２１５】列デコーダ１２０は、４ビットのアドレス
信号Ａｓ０〜Ａｓ３をデコードし、１６ビットの容量を
備える第２のセンスアンプ８１４のうちの１ビットのセ
ンスアンプを選択する。同様に、列デコーダ１２０は、
１６ビットの容量を備える書込ドライブ回路８１０から
１ビットのドライブ回路を選択する。第２のセンスアン
プ回路８１４の出力はメインアンプ４３８へ与えられ
る。
【０２１６】ＤＲＡＭリードトランスファーモードＤＲ
Ｔが指定された場合には、ＤＲＡＭアレイ１０２におい
て１行のメモリセルが選択され、次いでさらに１６ビッ
トのメモリセルが選択され、この選択されたメモリセル
のデータがリードデータ転送回路１４０へ伝達される。
このリードデータ転送回路１４０のラッチするデータ
は、第１のセンスアンプ８１２およびライトデータ転送
回路８００を介してライトデータ転送回路８００へ伝達
される。このＤＲＡＭリードトランスファーモードＤＴ
Ｒを指定した後バッファリードモードＢＲを指定すれ
ば、リードデータ転送回路１４０にラッチされたデータ
を、第１のセンスアンプ８１２、第２のセンスアンプ８
１４およびメインアンプ回路４３８を介して読出すこと
ができる。データ書込時においては、Ｄｉｎバッファ４
３４からの内部書込データは書込ドライブ回路８１０を
介してＳＲＡＭアレイ１０４の選択されたメモリセルへ
データを書込むことができる。またバッファライトモー
ドＢＷを指定すれば、Ｄｉｎバッファ４３４からの外部
書込データをライトデータ転送回路８００へ書込むこと
ができる。列デコーダ１２０によりライトデータ転送回
路８００内の１つのレジスタが選択される。
【０２１７】図２０は、ＤＲＡＭアレイからリードデー
タ転送バッファ回路へのデータ転送動作のシーケンスを
示す波形図である。以下、図２０を参照して、ＤＲＡＭ
アレイからリードデータ転送バッファ回路へのデータ転
送動作について説明する。
【０２１８】外部クロック信号Ｋの第１サイクルにおい
て、ロウアドレスストローブ信号ＲＡＳ♯をローレベル
に設定し、コラムアドレスストローブ信号ＣＡＳ♯およ
びデータ転送指示信号ＤＴＤ♯をハイレベルに設定する
と、ＤＲＡＭアクティベートモードＡＣＴが指定され
る。ＤＲＡＭ部分においては、そのときに与えられたア
ドレス信号Ａｄ０〜Ａｄ１１をロウアドレス（Ｒ）とし
て行選択動作が実行される。
【０２１９】ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過し
たサイクル、すなわち外部クロック信号Ｋの第４サイク
ルにおいて、コラムアドレスストローブ信号ＣＡＳ♯が
ローレベルに設定され、ロウアドレスストローブ信号Ｒ
ＡＳ♯およびデータ転送指示信号ＤＴＤ♯がハイレベル
に設定されると、ＤＲＡＭリードトランスファーモード
ＤＲＴが指定される。ＤＲＡＭアレイ１０２において、
アドレス信号Ａｄ４〜Ａｄ９をコラムブロックアドレス
信号Ｃ１として列ブロック（１つのメモリプレートにお
いて１６ビットのメモリセル）の選択が行なわれる。こ
の選択された列ブロックのデータが、リードデータ転送
バッファ回路１４０へ伝達される。このＤＲＡＭアレイ
からリードデータ転送バッファ回路１４０へのデータ転
送タイミングが外部クロック信号Ｋにより決定される。
今レイテンシとして、３クロックサイクルが仮定され
る。すなわち、ＤＲＡＭリードトランスファーモードＤ
ＲＴが指定されてから３クロック経過すると、リードデ
ータ転送バッファ回路１４０において有効データが格納
される。
【０２２０】レイテンシは、この新しい有効データがリ
ードデータ転送バッファ回路へＤＲＡＭアレイから転送
されるまでに必要とされるクロックサイクル数を示す。
レイテンシをｎクロックサイクルとした場合第（ｎ−
１）サイクルにおいては、ＤＲＡＭアレイからリードデ
ータ転送バッファ回路１４０へのデータ転送が実行され
る。この期間においては、リードデータ転送バッファ回
路１４０のデータは一旦不確定状態となってから確定状
態となる。外部クロック信号Ｋの第７サイクルにおい
て、再びリードデータ転送バッファ回路のデータは確定
状態となる。
【０２２１】この第７サイクルにおいて、再びＤＲＡＭ
トランスファーモードＤＲＴが指定される。この新たに
指定されたＤＲＡＭリードトランスファーモードＤＲＴ
に従って、列ブロックアドレス信号Ｃ２に従って列ブロ
ックが選択され、この選択されたメモリセルのデータが
リードデータ転送バッファ回路（ＤＴＢＲ）へ転送さ
れ、第１０クロックサイクルにおいて確定状態となる。
【０２２２】一方、ＳＲＡＭ部分において、外部クロッ
ク信号Ｋの第７サイクルにおいて、制御クロック信号Ｃ
Ｃ０♯およびＣＣ１♯がともにローレベルに設定され、
ライトイネーブル信号ＷＥ♯がハイレベルに設定され
る。ＤＱコントロール信号ＤＱＣはハイレベルであり、
データの入出力は可能である。この状態において、バッ
ファリードモードＢＲが指定され、そのときに与えられ
ているアドレス信号Ａｓ０〜Ａｓ３に従ってコラムデコ
ーダが選択動作を実行し、リードデータ転送バッファ回
路（ＤＴＢＲ）１４０に格納されたデータのうち対応の
データが読出される。図２０においては、第８クロック
サイクルにおいて、データＢ１が読出される。
【０２２３】ＤＲＡＭリードトランスファーモードＤＲ
Ｔを実行し、ＣＡＳレイテンシ経過後のサイクルにおい
て、バッファリードモードＢＲを実行すれば、このバッ
ファリードトランスファーモードＢＲが指定されてから
時間ｔＣＡＣ経過後に読出データを得ることができる。
【０２２４】外部クロック信号Ｋの第１０サイクルにお
いて、列ブロックアドレス（Ｃ２）により選択されたメ
モリセルのデータがリードデータ転送バッファ回路１４
０に格納される。このサイクルにおいて、再びバッファ
リードモードＢＲが指定されて実行され、以降各クロッ
クサイクルごとにリードデータ転送バッファ回路１４０
に格納されたデータ（Ｂ２、Ｂ３、Ｂ４、Ｂ５）が順次
読出される。
【０２２５】このバッファリードモード動作と並行し
て、外部クロック信号Ｋの第１２サイクルにおいて再び
ＤＲＡＭリードトランスファーモードＤＲＴが指定さ
れ、３クロックサイクル経過後にリードデータ転送バッ
ファ回路１４０のデータが新たなデータで書換えられ
る。
【０２２６】外部クロック信号Ｋの第１５サイクルにお
いて、再びバッファリードモードＢＲが指定され、この
リードデータ転送バッファ回路１４０に格納されたデー
タＢ６が読出される。
【０２２７】外部クロック信号Ｋの第１５サイクルにお
いて、ロウアドレスストローブ信号ＲＡＳ♯およびデー
タ転送指示信号ＤＴＤ♯がローレベルに設定され、コラ
ムアドレスストローブ信号ＣＡＳ♯がハイレベルに設定
され、ＤＲＡＭプリチャージモードＰＣＧが指定され
る。これにより、ＤＲＡＭアレイにおいて選択された行
が非選択状態へと移行する。
【０２２８】上述のように、ＤＲＡＭリードトランスフ
ァーモードＤＲＴとバッファリードモードＢＲを組合わ
せて利用することにより、ＳＡＭアレイに何ら影響を及
ぼすことなくリードデータ転送バッファ回路１４０を介
してＤＲＡＭアレイのデータを読みだすことができる。
この動作モードはＤＲＡＭのページモードを利用して実
行することができるため（ＤＲＡＭアクティベートモー
ド動作はＤＲＡＭプリチャージモードＰＣＧが指定され
るまで引続き持続される）、高速でデータの読出を行な
うことができる。
【０２２９】またバッファリードモードでなく、バッフ
ァリードトランスファーモードＤＲＴを指定すれば、Ｄ
ＲＡＭページモードとこのバッファリードトランスファ
ーモードとを組合わせることになり、ＤＲＡＭのページ
モードを利用してＤＲＡＭアレイからＳＲＡＭアレイへ
データを転送することができ、高速でＳＲＡＭアレイの
内容を書換えることができる。この構成により、また、
所望のキャッシュブロックサイズを実現することができ
る。
【０２３０】図２１は、リードデータ転送バッファ回路
の構成の一例を示す図である。図２１において、リード
データ転送バッファ回路１４０は、ＤＲＡＭプリアンプ
イネーブル信号ＤＰＡＥに応答してグローバルＩＯ線Ｇ
ＩＯａおよび／ＧＩＯａ上の電位を増幅する読出アンプ
１００４および１００８と、読出アンプ１００４および
１００８により増幅されたデータをさらにＤＲＡＭプリ
アンプイネーブル信号ＤＰＡＥに応答して増幅するプリ
アンプ１００６と、プリアンプ１００６により増幅され
たデータをラッチするためのマスタデータレジスタ１０
００と、マスタデータレジスタ１０００に格納されたデ
ータをＤＲＡＭリードトランスファーイネーブル信号Ｄ
ＲＴＥに応答して受けるスレーブデータレジスタ１００
２を含む。
【０２３１】読出アンプ１００４は、グローバルＩＯ線
ＧＩＯａ上の信号をゲートに受けるｐチャネルＭＯＳト
ランジスタ１０４０と、グローバルＩＯ線ＧＩＯａ上の
信号をそのゲートに受けるｎチャネルＭＯＳトランジス
タ１０４４と、ＤＲＡＭプリアンプイネーブル信号ＤＰ
ＡＥに応答して導通状態となるｎチャネルＭＯＳトラン
ジスタ１０４２を含む。トランジスタ１０４０、１０４
２、および１０４４は電源電位と接地電位との間に直列
に接続される。トランジスタ１０４０および１０４２の
接続ノードから増幅された出力が得られる。
【０２３２】読出アンプ１００８は、グローバルＩＯ線
／ＧＩＯａ上の信号をそれぞれゲートに受けるｐチャネ
ルＭＯＳトランジスタ１０４１およびｎチャネルＭＯＳ
トランジスタ１０４５と、ＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭ
ＯＳトランジスタ１０４３とを含む。トランジスタ１０
４１、１０４３および１０４５が電源電位と接地電位と
の間に直列に接続される。トランジスタ１０４１とトラ
ンジスタ１０４３の接続ノードからグローバルＩＯ線／
ＧＩＯａ上の信号を増幅した信号が出力される。
【０２３３】プリアンプ１００６は、電源電位とノード
Ｊとの間に並列に接続されるｐチャネルＭＯＳトランジ
スタ１０６０および１０６２と、電源電位とノード／Ｊ
との間の並列に接続されるｐチャネルＭＯＳトランジス
タ１０６４および１０６６を含む。トランジスタ１０６
０および１０６６はそのゲートにＤＲＡＭプリアンプイ
ネーブル信号ＤＰＡＥを受ける。トランジスタ１０６２
のゲートはノード／Ｊに接続され、トランジスタ１０６
４のゲートはノードＪに接続される。
【０２３４】マスタデータレジスタ１０００は、インバ
ータラッチの構成を備える。プリアンプ１００６の出力
ノードＪおよび／Ｊとマスタデータレジスタ１０００の
ラッチノードＮおよび／Ｎとの間にはそれぞれノードＪ
および／Ｊの信号電位に応答して選択的にオン状態とな
り、ノードＮおよび／Ｎへ電源電位を伝達するｐチャネ
ルＭＯＳトランジスタ１０６８および１０７０が設けら
れる。
【０２３５】マスタデータレジスタ１０００に対しさら
に、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答
してオン状態となるｎチャネルＭＯＳトランジスタ１０
７２および１０７４と、ノードＪおよび／Ｊ上の信号を
ゲートに受けるｎチャネルＭＯＳトランジスタ１０７６
および１０７８が設けられる。トランジスタ１０７２お
よび１０７６はマスタデータレジスタ１０００のラッチ
ノードＮと接地電位との間に直列に接続される。トラン
ジスタ１０７４および１０７８はラッチノード／Ｎと接
地電位との間に直列に接続される。
【０２３６】マスタデータレジスタ１００２は、インバ
ータラッチの構成を備える。このスレーブデータレジス
タ１００２に対し、ＤＲＡＭリードトランスファーイネ
ーブル信号ＤＲＴＥに応答してオン状態となるｎチャネ
ルＭＯＳトランジスタ１０８０および１０８２と、マス
タデータレジスタ１０００のラッチノードＮおよび／Ｎ
の信号をそのゲートに受けるｎチャネルＭＯＳトランジ
スタ１０８４および１０８６が設けられる。
【０２３７】トランジスタ１０８０および１０８４がス
レーブデータレジスタ１００２のラッチノードＮと接地
電位との間に直列に接続される。トランジスタ１０８２
および１０８６はラッチノード／Ｎと接地電位との間に
直列に接続される。
【０２３８】リードデータ転送バッファ回路１４０はさ
らに、スレーブデータレジスタ１００２のラッチノード
Ｎおよび／Ｎの電位をそれぞれ反転増幅するインバータ
回路１０５２および１０５４と、バッファリードトラン
スファーイネーブル信号ＢＲＴＥに応答して導通し、イ
ンバータ回路１０５２および１０５４の出力をそれぞれ
ＳＲＡＭビット線ＳＢＬａおよび／ＳＢＬａ上へ伝達す
る転送ゲート１０５８および１０５６を含む。
【０２３９】スレーブデータレジスタ１００２のラッチ
ノードＮおよび／Ｎの信号はゲートＴｘａおよびＴｘｂ
を介して図１９に示すメインアンプ４３８へ伝達され
る。この経路は、バッファリードモード動作時におい
て、リードデータ転送バッファ回路からデータを読出す
経路を与える。ゲートＴｘａ，Ｔｘｂは図１９に示す第
１，第２のセンスアンプの構成を含んでもよい。
【０２４０】次に、この図２１に示すリードデータ転送
バッファ回路の動作をその動作波形図である図２２を参
照して説明する。
【０２４１】ＤＲＡＭリードトランスファーモードＤＲ
Ｔが指定されると、ＤＲＡＭアレイにおいて、行および
メモリセルブロックの選択が行なわれ、グローバルＩＯ
線ＧＩＯａおよび／ＧＩＯａ上の信号電位がこの読出さ
れたＤＲＡＭメモリセルのデータに応じて変化する。
【０２４２】次いで、ＤＲＡＭプリアンプイネーブル信
号ＤＰＡＥが発生されると、読出アンプ１００４および
１００８とプリアンプ１００６が活性化される。今、グ
ローバルＩＯ線ＧＩＯａ上の信号がハイレベル、グロー
バルＩＯ線／ＧＩＯａ上の信号電位がローレベルとす
る。この場合、ノードＪおよび／Ｊの電位はそれぞれロ
ーレベルおよびハイレベルとなる。ノードＪおよび／Ｊ
に伝達された信号電位は、トランジスタ１０６２および
１０６４により高速で増幅される。
【０２４３】トランジスタ１０６０おび１０６６は、Ｄ
ＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオ
フ状態となっている。トランジスタ１０６０および１０
６６はノードＪおよび／Ｊを電源電位にプリチャージす
るために用いられる。トランジスタ１０６２および１０
６４はプリチャージ状態（ＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥがローレベルのとき）のとき、ノードＪ
および／Ｊを同一電位に保持する機能を備える。
【０２４４】ノードＪおよび／Ｊに伝達された信号はト
ランジスタ１０６８、１０７０、１０７６、１０７８、
１０７２および１０７４を介してマスタデータレジスタ
１０００へ転送される。トランジスタ１０７２および１
０７４は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥ
に応答してオン状態になる。
【０２４５】今、ノードＪの電位がローレベル、ノード
／Ｊの電位がハイレベルである。したがって、トランジ
スタ１０６８および１０７８がオン状態、トランジスタ
１０７０および１０７６がオフ状態となる。これによ
り、マスタデータレジスタ１０００のラッチノードＮお
よび／Ｎの電位はそれぞれハイレベル、およびローレベ
ルとなる。この一連の動作により、リードデータ転送バ
ッファ回路におけるマスタデータレジスタ１０００への
データ転送動作が完了する。
【０２４６】次いで、ＤＲＡＭリードトランスファーイ
ネーブル信号ＤＲＴＥが発生される。これにより、トラ
ンスファー１０８０および１０８２がオン状態となり、
スレーブデータレジスタ１０００のラッチノードＮおよ
び／Ｎに格納されているデータがマスタデータレジスタ
１００２のラッチノードＮおよび／Ｎへ伝達される。
今、ラッチノードＮの電位がハイレベルであるため、ト
ランジスタ１０８４がオン状態、トランジスタ１０８６
がオフ状態となる。これによりラッチノードＮおよび／
Ｎの信号電位がそれぞれローレベルおよびハイレベルと
なる。
【０２４７】この一連の動作により、リードデータ転送
バッファ回路１４０におけるスレーブデータレジスタ１
００２へのデータの格納が完了する。ラッチノードＮ、
／Ｎの信号電位はゲートＴｘｂ，Ｔｘａを介して読出す
ことができる。すなわち、レイテンシの経過後バッファ
リードモード動作を実行することにより、このリードデ
ータ転送バッファ回路に格納されたデータを高速で読出
すことができる。
【０２４８】ＳＲＡＭアレイへのデータ転送時にはバッ
ファリードトランスファーイネーブル信号ＢＲＴＥが発
生される。これにより、インバータ回路１０５２および
１０５４の出力がＳＲＡＭビット線ＳＢＬａおよび／Ｂ
Ｌａ上へゲート１０５８および１０５６を介して伝達さ
れる。この図２１に示す構成において、インバータ回路
１０５２および１０５４はバッファリードトランスファ
ーイネーブル信号ＢＲＴＥに応答して活性状態となる３
状態インバータ回路であってもよい。
【０２４９】上述のゲートデータ転送バッファ回路の転
送動作において、ＤＲＡＭリードトランスファーイネー
ブル信号ＤＲＴＥは、その発生タイミングがクロック信
号により決定される。ＤＲＡＭリードトランスファーモ
ードＤＲＴが指定されると、レイテンシが３の場合に
は、第２クロックサイクルにおいて、ＤＲＡＭリードト
ランスファーイネーブル信号ＤＲＴＥが発生される。こ
れにより、リードデータ転送バッファ回路へのデータ転
送タイミングの制御の容易化および確定データのリード
データ転送バッファ回路への転送の実現を図る。
【０２５０】上述のように、またスレーブデータレジス
タとマスタレジスタとリードデータ転送バッファ回路を
２段のラッチ回路構成とすることにより、データ転送を
確実に行なうことができる。レイテンシ制御を容易かつ
確実に実行することが可能となる。
【０２５１】このＤＲＡＭリードトランスファーイネー
ブル信号ＤＲＴＥの発生がクロック信号Ｋａの発生タイ
ミングにより決定されている場合、マスタレジスタ１０
００からスレーブレジスタ１００２へのデータ転送時に
おいては、スレーブレジスタ１００２のデータが不安定
となるため、このスレーブレジスタ１００２へアクセス
してデータを読出すことはできない。このような不安定
なデータの読出を防止するためには、１つの方法とし
て、レイテンシの１クロックサイクル前の期間は、「Ｄ
ＴＢＲロックアウト」期間とし、スレーブレジスタ１０
０２へのアクセスを禁止することが考えられる。
【０２５２】図２３は、データ転送に関連する制御信号
を発生するための回路構成を概略的に示す図である。図
２３において、ＳＲＡＭコントロール回路１３２は、内
部制御クロック信号ＣＣ０、ＣＣ１および内部ライトイ
ネーブル信号ＷＥに応答して、ライトデータ転送バッフ
ァ回路へのデータ書込動作モードを指定する信号ＢＷ
Ｔ、リードデータ転送バッファ回路からデータを読出す
（データ入出力ピンまたはＳＲＡＭアレイへのデータの
読出）動作を示す信号ＢＲＴを発生し、かつデータの書
込かデータの読出のいずれであるかを示す信号Ｗ／Ｒを
発生するＳＲＡＭ制御回路８５０と、ＳＲＡＭ制御回路
８５０からの信号ＢＷＴｍおよびＢＲＴｍに従ってデー
タ転送に必要な信号ＢＷＴＥおよびＢＲＴＥおよびＢＲ
Ｅを発生するＳＲＡＭドライブ回路８５２を含む。信号
ＢＷＴｍは、バッファライトモードＢＷ、バッファライ
トトランスファーモードＢＷＴおよびバッファライトト
ランスファーライトモードＢＷＴＷのいずれかを特定す
る。信号ＢＲＴｍは、バッファリードモードＢＲ、バッ
ファリードトランスファーモードＢＲＴおよびバッファ
リードトランスファーリードモードＢＲＴＲのいずれか
を特定する。信号ＢＷＴＥは、バッファライトトランス
ファー／バッファライトイネーブル信号であり、ＳＲＡ
Ｍアレイまたはリードデータ転送バッファ回路から転送
されたデータをライトデータ転送バッファ回路の初段の
レジスタ（テンポラリーライトデータ転送バッファ回路
ＴＤＴＢＷ）へ書込む動作モード時に発生される。
【０２５３】信号ＢＲＴＥは、バッファリードトランス
ファーイネーブル信号であり、リードデータ転送回路か
らＳＲＡＭアレイへのデータ転送時に発生される。
【０２５４】信号ＢＲＥは、バッファリードイネーブル
信号であり、リードデータ転送回路のデータの読出時に
発生される信号である。
【０２５５】ゲート回路８６０は、ライト／リード信号
Ｗ／Ｒとコラムデコーダ１２０の出力を受けるゲート回
路８５４と、ライト／リード信号Ｗ／Ｒとコラムデコー
ダ１２０の出力を受けるゲート回路８５６を含む。ゲー
ト回路８５４は、ライト／リード信号Ｗ／Ｒがデータ書
込モードを示すとき、バッファ回路として機能し、コラ
ムデコーダ１２０からの出力を通過させ、信号ＢＹＷを
生成する。この信号ＢＹＷは、ライトデータ転送バッフ
ァ回路のテンポラリーデータレジスタおよびＳＲＡＭ書
込ドライブ回路８１０（図１９参照）へ与えられる。こ
れにより、１６ビットのメモリセルの１ビットのメモリ
セルまたはライトデータ転送バッファ（ＴＤＴＢＷ）が
選択され、選択されたメモリセルまたはバッファへのデ
ータ書込が実行される。
【０２５６】ゲート回路８５６は、ライト／リード信号
Ｗ／Ｒがデータ読出モードを指定しているときコラムデ
コーダ１２０の出力を通過させて信号ＲＹＷを生成す
る。この信号ＲＹＷは図１９に示す第２のセンスアンプ
８１４へ与えられ、１６個のセンスアンプのうち１つの
センスアンプが選択され、該選択されたセンスアンプの
出力がメインアンプ回路を介して読出される。
【０２５７】ＤＲＡＭコントロール回路１２８は、内部
制御信号ＲＡＳ、ＣＡＳおよびＤＴＤを受け、指定され
た動作モードを判別し、該判別結果に従って、信号ＤＷ
ＴｍおよびＤＲＴｍを生成するＤＲＡＭ制御回路８６０
と、ＤＲＡＭ制御回路８６０からの信号ＤＷＴｍおよび
ＤＲＴｍに従って、データ転送に必要な信号ＤＰＡＥ、
ＤＲＴＥ、ＤＷＴＥ、およびＤＷＤＥを生成するＤＲＡ
Ｍドライブ回路８６２を含む。
【０２５８】信号ＤＷＴｍはリードデータ転送バッファ
回路からＤＲＡＭアレイへのデータ転送時に発生される
信号である。信号ＤＲＴｍはＤＲＡＭアレイからリード
データ転送バッファ回路へデータを転送するときに発生
される信号である。図４に示す動作モードＤＷＴ１Ｒお
よびＤＷＴ２Ｒが指定された場合には、信号ＤＷＴｍお
よびＤＲＴｍ両者が発生される。信号ＤＰＡＥは、ＤＲ
ＡＭプリアンプイネーブル信号であり、信号ＤＲＴＥは
ＤＲＡＭリードトランスファーイネーブル信号である。
この信号ＤＲＴＥに応答してリードデータ転送バッファ
回路のスレーブレジスタにデータがラッチされる。
【０２５９】信号ＤＷＤＥは、ライトデータ転送バッフ
ァ回路において、テンポラリーライトレジスタからマス
タレジスタ（ＤＴＤＷ）へデータを転送するときに発生
される信号である。信号ＤＷＤＥは、このマスタレジス
タに格納されたデータをＤＲＡＭアレイへ転送するとき
に発生される信号である。
【０２６０】ＳＲＡＭドライブ回路８５２、ＤＲＡＭド
ライブ８６２両者へは内部クロック信号Ｋが与えられて
いる。これは、データ転送タイミングにはクロックに規
定されており、転送タイミングがレイテンシにより決定
されるためである。このレイテンシの長さは、図示しな
いコマンドレジスタに設定されたデータにより決定され
る。
【０２６１】図２４は、図２３に示すＤＲＡＭ制御回路
およびＤＲＡＭドライブ回路のうち、リードデータ転送
バッファ回路内の転送指示信号ＤＲＴＥを発生するため
の部分の構成を示す図である。図２４において、ＤＲＡ
Ｍデータ転送駆動系は、信号ＲＡＳ、ＣＡＳおよびＤＴ
Ｄに応答してＤＲＡＭアレイのデータの読出が指定され
たか否か（以下、このコマンドをＤＲＡＭリードコマン
ドと称す）を検出するためのＤＲＡＭリードコマンド検
出回路９０２と、ＤＲＡＭリードコマンド検出回路９０
２の出力に応答して起動され、内部クロック信号Ｋａを
所定数カウントし、所定数カウントアップ時にカウント
アップ信号を発生するレイテンシカウンタ９０４と、Ｓ
ＲＡＭドライブ回路（図２３参照）からの信号ＢＲＴＥ
およびＢＲＥに応答してリードデータ転送バッファ回路
へのアクセスが指定されたか否かを検出するバッファリ
ードコマンド検出回路９１０と、レイテンシカウンタ９
０４の出力とバッファリードコマンド検出回路９１０の
出力とに応答してセット信号を発生するゲート回路９０
６と、ゲート回路９０６の出力に応答してセットされ、
ＤＲＡＭリードコマンド検出回路９０２の出力に応答し
てリセットされるフリップフロップ９０８を含む。
【０２６２】ＤＲＡＭリードコマンド検出回路９０２か
らのリードコマンド検出信号ＤＲＴｍが発生されるの
は、図４に示す制御信号のロジックから明らかにより、
ＤＲＡＭリードトランスファーモードＤＲＴ、ＤＲＡＭ
ライトトランスファーリードモードＤＷＴ１Ｒ、ＤＲＡ
Ｍライトトランスファー２リードモードＤＷＴ２Ｒのと
きである。すなわち、リードデータ転送バッファ回路へ
データがロードされる動作モード時である。このＤＲＡ
Ｍリードコマンド検出回路９０２は、図２３に示すＤＲ
ＡＭ制御回路８６０に含まれる。
【０２６３】レイテンシカウンタ９０４は、ＤＲＡＭリ
ードコマンド検出信号ＤＲＴｍに応答して内部クロック
信号Ｋａをカウントする。そのカウント値が予め設定さ
れたレイテンシよりも１小さい値となったときにレイテ
ンシカウンタ９０４はカウントアップ信号を発生する。
レイテンシが３に指定されている場合、レイテンシカウ
ンタ９０４は、ＤＲＡＭリードコマンド検出信号ＤＲＴ
ｍが与えられたクロックサイクルからクロック信号Ｋａ
をカウントし、そのカウント値が２となると、次のクロ
ック信号Ｋａの立上りに応答してカウントアップ信号を
発生する。
【０２６４】バッファリードコマンド検出回路９１０
は、ＳＲＡＭドライブ回路８５２からの信号ＢＲＥおよ
びＢＲＴＥを反転するインバータバッファを含む。信号
ＢＲＥおよびＢＲＴＥが発生されるのは、リードデータ
転送バッファ回路からＳＲＡＭアレイへのデータ転送が
行なわれているときか、このリードデータ転送バッファ
回路のスレーブリードデータ転送バッファへの外部アク
セスが行なわれているときである。
【０２６５】ゲート回路９０６は、与えられた信号がハ
イレベルのときにハイレベルの信号を出力する。したが
って、ゲート回路９０６は、リードデータ転送バッファ
回路のデータが利用されているときには、レイテンシカ
ウンタ９０４の出力が活性状態となっても活性レベルの
信号は出力しない。
【０２６６】フリップフロップ９０８は、ゲート回路９
０６の出力が活性レベルとなるとセットされてそのＱ出
力から生成されるデータ転送指示信号ＤＲＴＥを活性状
態とする。フリップフロップ９０８は、また次にリード
コマンド検出信号ＤＲＴｍが与えられるまで、そのセッ
ト状態を維持する。それにより、リードデータ転送指示
信号ＤＲＴＥの発生タイミングの制御の容易化を図る。
またフリップフロップ９０８により、リードデータ転送
指示信号ＤＲＴＥを発生する構成とすることにより、こ
のリードデータ転送バッファ回路のデータが利用完了後
レイテンシカウンタ９０４の出力に従って即座に活性状
態の信号ＤＲＴＥを発生できる。
【０２６７】図２５は、リードデータ転送バッファ回路
の構成を簡略化して示す図である。このリードデータ転
送バッファ回路の詳細構成は図２１に示すが、以下の説
明のために簡略化した構成を示す。リードデータ転送バ
ッファ回路は、ＤＲＡＭアレイからのデータを受けるマ
スタデータレジスタＭＤＴＢＲと、マスタデータレジス
タＭＤＴＢＲからのデータを格納するスレーブデータレ
ジスタＳＤＴＢＲと、データ転送指示信号ＤＲＴＥに応
答して導通しマスタデータレジスタＭＤＴＢＲからスレ
ーブデータレジスタＳＤＴＢＲへデータを転送する転送
ゲートＴｚを含む。マスタデータレジスタＭＤＴＢＲ
は、図２１に示す回路ブロック１０００、１００４、お
よび１００６と転送ゲート１０７２、１０７４、１０７
６および１０７８に対応する。転送ゲートＴｚは、図２
１に示すゲート１０８０、１０８２、１０８４および１
０８６に対応する。スレーブデータレジスタＳＤＴＢＲ
は、図２１に示す構成において、回路ブロック１００
２、およびインバータ１０５２および１０５４に対応す
る。
【０２６８】スレーブデータレジスタＳＤＴＢＲの保持
するデータは、転送ゲートＴｙを介してＳＲＡＭアレイ
１００４へ与えられるか、または転送ゲートＴｘを介し
て出力メインアンプへ伝達される。転送ゲートＴｙは、
信号ＢＲＴＥに応答して導通し、転送ゲートＴｘは信号
ＢＲＥに応答して導通する。この転送ゲートＴｘは、図
２１に示す転送ゲートＴｘａおよびＴｘｂに対応し、転
送ゲートＴｙは転送ゲート１０５６および１０５８に対
応する。図２１に示す構成は１ビットのデータの転送を
行なうための回路構成を示しており、図２５に示す構成
においては、転送回路は１６ビットのデータ転送を行な
うように示される。次に図２４に示す回路の動作をその
動作波形図である図２６を参照して説明する。
【０２６９】図２６においては、レイテンシが３の場合
の動作が示される。外部クロック信号ｅｘｔＫのサイク
ル０において、ＤＲＡＭリードトランスファーモードＤ
ＲＴが指定される。これにより、ＤＲＡＭアレイの選択
された行に接続されるメモリセルのうち、そのとき同時
に与えられているＤＲＡＭ列アドレス信号に従って列ブ
ロック（１６ビットのメモリセル；１つのメモリプレー
ンについて）が選択され、マスタデータレジスタＭＤＴ
ＢＲへ伝達される。通常、このＤＲＡＭアレイ１０２か
らマスタデータレジスタＭＤＴＢＲへのデータ転送を行
なうタイミング、すなわちプリアンプイネーブル信号Ｄ
ＰＡＥの発生タイミングも同様レイテンシで決定されて
おり、クロックサイクル１において、ＤＲＡＭアレイか
らマスタデータレジスタＭＤＴＢＲへのデータ転送が実
行される。これにより、マスタデータレジスタＭＤＴＢ
Ｒの記憶データは、それまでに格納していたデータから
新しく転送されたデータにより置き換えられる。
【０２７０】第２クロックサイクル２において、バッフ
ァリードモードＢＲが指定される。これにより、バッフ
ァリードイネーブル信号ＢＲＥが活性状態（ハイレベ
ル）となり、転送ゲートＴｘが導通する。このとき、バ
ッファリードコマンド検出回路９１０からの検出信号／
ＢＲＥがローレベルとなるため、ゲート回路９０６の出
力は、レイテンシカウント９０４の出力が活性状態のハ
イレベルとなっても非活性状態のローレベルを維持す
る。このためマスタデータレジスタＭＤＴＢＲからスレ
ーブデータレジスタＳＤＴＢＲへのデータ転送は実行さ
れない。ＤＲＡＭリードトランスファーイネーブル信号
ＤＲＴＥは非活性状態のローレベルにあり、転送ゲート
Ｔｚは非導通状態にあるためである。
【０２７１】バッファリードモードＢＲにおいては、ス
レーブデータレジスタＳＤＴＢＲに格納された古いデー
タが読出され、出力メインアンプへ伝達される（コラム
デコーダによる選択動作が行なわれる）。バッファリー
ドイネーブル信号ＢＲＥがローレベルに立下ると、レイ
テンシカウンタ９０４の出力はハイレベルを維持してい
るため、ゲート回路９０６の出力が活性状態のハイレベ
ルへ立上る。
【０２７２】これに応答して、フリップフロップ９０８
がセットされ、ＤＲＡＭリードデータ転送指示信号ＤＲ
ＴＥが活性状態のハイレベルとなり、転送ゲートＴｚが
導通する。この結果マスタデータレジスタＭＤＴＢＲの
格納データがスレーブデータレジスタＳＤＴＢＲへ転送
される。スレーブデータレジスタＳＤＴＢＲの記憶デー
タが不安定な状態となるのはごくわずかな期間であり、
クロックサイクル３において、バッファリードモードＢ
Ｒを指定した場合にはこのスレーブデータレジスタＳＤ
ＴＢＲに格納された新しいデータを読出すことができ
る。
【０２７３】フリップフロップ９０８は次にＤＲＡＭリ
ードトランスファーモードＤＲＴが指定されるまでセッ
ト状態を維持する。このフリップフロップ９０８を用い
ることにより、ゲート回路９０６の出力がワンショット
パルスの短いパルス幅であっても、十分な期間のパルス
幅をもつ転送指示信号ＤＲＴＥを生成することができ、
確実に複雑なタイミング設計を行なうことなくマスタデ
ータレジスタＭＤＴＢＲからスレーブデータレジスタＳ
ＤＴＢＲへデータを転送することができる。
【０２７４】クロックサイクル４において、モードＤＲ
Ｔが指定されると、ＤＲＡＭリードコマンド検出回路９
０２からのリードコマンド検出信号ＤＲＴｍに応答して
フリップフロップ９０８がリセットされ、転送指示信号
ＤＲＴＥがローレベルへ立下り、マスタデータレジスタ
ＭＤＴＢＲとスレーブデータレジスタＳＤＴＢＲは切離
される。このクロックサイクル４からはまた新たにデー
タ転送動作が実行され、このクロックサイクル４から２
クロック経過後ＤＲＡＭアレイからマスタデータレジス
タを介してスレーブデータレジスタＳＤＴＢＲへのデー
タ転送が実行される。
【０２７５】ここで、図２６において、クロックサイク
ル４において、ＤＲＡＭリードトランスファーモードＤ
ＲＴが指定されているとき、クロックサイクル４のクロ
ック信号ｅｘｔＫの立上りより前に転送指示信号ＤＲＴ
Ｅが不活性状態のローレベルへ立下っているのは、本実
施例において、先に説明した、入力バッファはクロック
信号Ｋのローレベルのときにスルー状態となっており、
クロック信号ｅｘｔＫの活性状態の移行前にリードコマ
ンドの検出が行なわれており、この検出結果に従ってフ
リップフロップ９０８がリセットされているためであ
る。
【０２７６】図２７は、リードデータ転送バッファ回路
の他の動作シーケンスを示す図である。この図２７に示
す動作シーケンスにおいては、最初にＤＲＡＭリードト
ランスファーモードＤＲＴが指定された後、リードデー
タ転送バッファ回路の内部でのデータ転送サイクルにお
いて新たにリードデータ転送モードＤＲＴが指定され
る。この図２３に示す動作シーケンスにおいても、レイ
テンシ３が仮定される。
【０２７７】クロックサイクル０において、ＤＲＡＭリ
ードトランスファーモードＤＲＴが指定される。このＤ
ＲＡＭリードトランスファーモードＤＲＴに従って、Ｄ
ＲＡＭアレイからマスタデータレジスタＭＤＴＢＲへデ
ータが転送される（クロックサイクル１において）。
【０２７８】クロックサイクル２においては、新たにＤ
ＲＡＭリードトランスファーモードＤＲＴが指定され
る。この新たに与えられたＤＲＡＭリードモードＤＲＴ
により、レイテンシカウンタのカウント値が初期値にリ
セットされる。したがって、クロックサイクル２におい
て発生されるべきレイテンシカウンタの出力（図２７に
おいて破線で示す）は発生されず（活性状態となら
ず）、ＤＲＡＭリード転送指示信号ＤＲＴＥも活性化さ
れない。この新たに与えられたＤＲＡＭリードトランス
ファーモードＤＲＴに従って、ＤＲＡＭアレイにおいて
選択されたメモリセルのデータがマスタデータレジスタ
ＭＤＴＢＲへ転送される（クロックサイクル３におい
て）。これによりクロックサイクル０において指定され
たＤＲＡＭリードトランスファーモードＤＲＴにより、
マスタデータレジスタＭＤＴＢＲに格納されたデータは
このクロックサイクル２において与えられたＤＲＡＭリ
ードトランスファーモードＤＲＴにより選択されたメモ
リセルのデータで書換えられる。
【０２７９】クロックサイクル２においては新たに与え
られたＤＲＡＭリードトランスファーモードＤＲＴに従
って、レイテンシカウンタがカウント動作が実行し、ク
ロックサイクル２から２クロックサイクル経過後のクロ
ックサイクル４においてレイテンシカウンタの出力が活
性化され、データ転送指示信号ＤＲＴが活性状態となる
（バッファリードイネーブル信号ＢＲＥおよびバッファ
リードトランスファーイネーブル信号ＢＲＴＥがともに
ローレベルの非活性状態にある）。このクロックサイク
ル４において発生されたデータ転送指示信号ＤＲＴＥに
応答して転送ゲートＴｚが導通し、マスタデータレジス
タＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへ
データが転送される。
【０２８０】上述の動作モードにおいて、クロックサイ
クル０において与えられたＤＲＡＭリードトランスファ
ーモードＤＲＴは無視される（リードキャンセル）。こ
のような動作モードであっても、データ転送時におい
て、スレーブデータレジスタＳＤＴＢＲにおいてはデー
タが不確定状態となることはなく、いずれのサイクルに
おいてもスレーブデータレジスタへアクセスすることが
できる。
【０２８１】図２８は、図２４に示すレイテンシカウン
タの具体的構成を示す図である。図２８において、レイ
テンシカウンタ９０４は、複数の縦列接続されたフリッ
プフロップ９２０〜９２５を含む。フリップフロップ９
２１〜９２５の各々は、クロック信号入力端子ＣＬＫ、
信号入力端子Ｄおよび／Ｄ、リセット端子Ｒ、および信
号出力端子Ｑおよび／Ｑを含む。フリップフロップ９２
０、９２２、９２４のクロック入力端子ＣＬＫへは内部
クロック信号Ｋａ（ＤＲＡＭ用内部クロック信号ＤＫに
対応）が与えられ、フリップフロップ９２１、９２３、
９２５のクロック入力端子ＣＬＫへはインバータ９２６
を介して内部クロック信号Ｋａの反転信号が与えられ
る。フリップフロップ９２０〜９２５の各々は、そのク
ロック入力端子ＣＬＫへ与えられるクロック信号がハイ
レベルのときにスルー状態となり、そのクロック入力端
子ＣＬＫへ与えられるクロック信号がローレベルのとき
にラッチ状態となる。
【０２８２】初段のフリップフロップ９２０の信号入力
端子ＤへはＤＲＡＭリードコマンド検出信号ＤＲＴｍが
与えられ、この初段のフリップフロップ９２０の信号入
力端子／Ｄへはインバータ９２７を介して、リードコマ
ンド検出信号ＤＲＴｍが与えられる。フリップフロップ
９２１〜９２５の各々は、前段のフリップフロップの出
力Ｑおよび／Ｑはその入力端子Ｄおよび／Ｄにおける。
【０２８３】レイテンシカウンタ９０４はさらにレイテ
ンシ１設定信号ＬＡＴ１に応答してフリップフロップ９
２０の出力を通過させる３状態バッファ回路９３０と、
レイテンシ２設定信号に応答して導通し、フリップフロ
ップ９２２の出力Ｑ３を通過させる３状態バッファ回路
９３１と、レイテンシ３設定信号ＬＡＴ３に応答して導
通し、フリップフロップ９２４の出力Ｑ５を通過させる
３状態バッファ回路９３２を含む。３状態バッファ回路
９３０〜９３２の出力部はワイヤードＯＲ接続される。
【０２８４】レイテンシ設定信号ＬＡＴ１、ＬＡＴ２お
よびＬＡＴ３は、たとえばコマンドレジスタであるレイ
テンシ設定回路９４０から生成される。このレイテンシ
設定回路９４０では、セットコマンドレジスタモードＳ
ＣＲなどの特殊モード時において外部からデータが与え
られ、レイテンシが設定される。
【０２８５】図２９は、図２８に示すフリップフロップ
の具体的構成の一例を示す図である。図２９において、
フリップフロップＦＦは、入力端子Ｄに与えられる入力
信号ＩＮと内部クロック信号Ｋａを受ける２入力ＮＡＮ
Ｄ回路１６６０と、入力端子／Ｄに与えられる入力信号
／ＩＮと内部クロック信号Ｋａを受ける２入力ＮＡＮＤ
回路１６６２と、ラッチ回路を構成するＮＡＮＤ回路１
６６４および１６６６を含む。
【０２８６】ＮＡＮＤ回路１６６４は、ＮＡＮＤ回路１
６６０の出力とＮＡＮＤ回路１６６６の出力を受ける。
ＮＡＮＤ回路１６６６は、ＮＡＮＤ回路１６６２の出力
とＮＡＮＤ回路１６６４の出力を受ける。ＮＡＮＤ回路
１６６４の出力部はデータ出力端子Ｑに接続され、ＮＡ
ＮＤ回路１６６６の出力部はデータ出力端子／Ｑに接続
される。まず図２９に示すフリップフロップの動作をそ
の動作波形図である図３０を参照して説明する。
【０２８７】内部クロック信号Ｋａがローレベルのと
き、ＮＡＮＤ回路１６６０および１６６２の出力はハイ
レベルであり、ＮＡＮＤ回路１６６４および１６６６の
出力は変化しない。すなわちラッチ状態にある。
【０２８８】内部クロック信号Ｋａがハイレベルとなる
とＮＡＮＤ回路１６６０および１６６２はインバータバ
ッファとして動作し、ＮＡＮＤ回路１６６４および１６
６６の出力は入力信号ＩＮおよび／ＩＮの状態に応じて
変化する。今、入力信号ＩＮがハイレベルであるため、
出力Ｑがハイレベルとなる。
【０２８９】クロック信号Ｋａがローレベルに立下る
と、フリップフロップＦＦはラッチ状態となる。
【０２９０】クロック信号Ｋａがハイレベルとなったと
き、入力信号ＩＮがローレベルにあれば、ＮＡＮＤ回路
１６６０の出力がハイレベル、ＮＡＮＤ回路１６６２の
出力がローレベルとなる。これにより、ＮＡＮＤ回路１
６６６の出力がハイレベルとなり、ＮＡＮＤ回路１６６
４の出力がローレベルとなる。
【０２９１】フリップフロップＦＦは、クロック信号Ｋ
ａがハイレベルのときに入力信号ＩＮに応じてその出力
Ｑが変化し、クロック信号Ｋａがローレベルのときには
入力信号ＩＮの状態にかかわらず出力Ｑを保持する。す
なわち、フリップフロップＦＦは、クロック信号Ｋａが
ハイレベルのときにスルー状態となり、クロック信号Ｋ
ａがローレベルのときにラッチ状態となる。次に、この
図２８に示すレイテンシカウンタ９０４の動作をその動
作波形図である図３１を参照して説明する。
【０２９２】クロックサイクル０において、ＤＲＡＭリ
ードコマンド検出信号ＤＲＴｍが活性状態となる。この
リードコマンド検出信号ＤＲＴｍに応答して、フリップ
フロップ９２１〜９２５がリセットされ、その出力Ｑ２
〜Ｑ６はローレベルとなる。
【０２９３】フリップフロップ９２０は、クロック信号
Ｋａがハイレベルにあり、スルー状態となっているた
め、このリードコマンド検出信号ＤＲＴｍに従ってその
出力Ｑ１をハイレベルに立上げ（フリップフロップ９２
０のリセット入力へはリードコマンド検出信号ＤＲＴｍ
は与えられていない）。またこの出力Ｑ１はクロック信
号Ｋａがローレベルに立下るとラッチされる。
【０２９４】フリップフロップ９２１がこのクロック信
号Ｋａのローレベルの立下りに応答してスルー状態とな
り、フリップフロップ９２０の出力Ｑ１に従ってその出
力Ｑ２をハイレベルに立上げる。以降この動作が繰返さ
れ、クロック信号Ｋａの半サイクルごとにフリップフロ
ップ９２２〜９２５の出力Ｑ３〜Ｑ６が１クロックサイ
クル期間ハイレベルとなる。
【０２９５】今、レイテンシが３に設定されているた
め、３状態バッファ９３２が導通状態である。したがっ
て、フリップフロップ９２４の出力Ｑ５がハイレベルと
なったとき、すなわちクロックサイクル２においてカウ
ントアップ信号φｕｐがハイレベルに立上り、ゲート回
路９０６（図２４参照）へ与えられる。
【０２９６】クロックサイクル５において再びリードコ
マンド検出信号ＤＲＴｍがハイレベルへ立上ると、再び
レイテンシカウンタ９０４はカウント動作を実行する。
【０２９７】クロックサイクル７において、再びリード
コマンド検出信号ＤＲＴｍがハイレベルとなると、２段
目以降のフリップフロップ９２１〜９２５の出力がリセ
ットされる。初段のフリップフロップ９２０の出力Ｑ１
がこのリードコマンド検出信号ＤＲＴｍに従って再びハ
イレベルとなる。したがって、レイテンシカウンタ９０
４はこのクロックサイクル７において与えられたＤＲＡ
Ｍリードコマンド検出信号ＤＲＴｍによりそのカウント
値が初期値にリセットされ、レイテンシカウンタ９０４
が再びカウント動作を実行する。クロックサイクル７か
ら２クロックサイクル経過したクロックサイクル９にお
いて、フリップフロップ９２４の出力Ｑ５がハイレベル
へ立上り、カウントアップ信号φｕｐが１クロックサイ
クル期間ハイレベルへ立上る。
【０２９８】上述のように、初段のフリップフロップ９
２０を除くフリップフロップ９２１〜９２５をリードコ
マンド検出信号ＤＲＴｍに応答してリセットすることに
より、確実に新たに与えられたリードコマンド検出信号
ＤＲＴｍに従ってレイテンシをカウントすることができ
る。
【０２９９】上述のように、リードデータ転送バッファ
回路において、データが不確定となる期間をなくすこと
により、図３２に示すように、外部処理装置はノーウエ
イトでＤＲＡＭアレイの異なる列ブロックへ連続的にア
クセスすることができる。以下、図３２を参照して連続
アクセス動作について説明する。
【０３００】図３２においては、レイテンシ３の場合の
データの読出動作が示される。クロックサイクル４にお
いてＤＲＡＭリードトランスファーモードＤＲＴが指定
される。レイテンシ３が経過したクロックサイクル７に
おいて、バッファリードモードＢＲが指定され、このと
き同時にデータ転送モードＤＲＴが指定される。最初の
データ転送モードＤＲＴにより選択されたＤＲＡＭアレ
イ内のデータブロックＣ１のうち、ＳＲＡＭアドレスＡ
ｓ０〜Ａｓ１１に従ってデータが読出される。
【０３０１】クロックサイクル９において、クロックサ
イクル７において与えられたモードＤＲＴに従ってスレ
ーブデータレジスタＳＤＴＢＲの内容が変わる。このサ
イクル９において与えられたアドレスＢ３に対応して読
出されるデータＢ３は、サイクル８においてスレーブデ
ータレジスタＳＤＴＢＲに格納されていたデータであ
る。サイクル１０において、バッファリードモードＢＲ
が指定されると、このサイクル１０から以降読出される
データはデータブロックＣ２に含まれるデータである。
【０３０２】図３２に示すように、スレーブデータレジ
スタＤＴＢＲにおいては、その格納データが利用されて
いないときにのみデータ転送が実行されている。このた
め、図２０に示す動作波形図と比べてウエイト時間が必
要とされないため、高速でデータを処理することができ
る。特に、ビデオ用途などにおいて、画像データを処理
する場合、次に与えられるアドレス信号は予めわかって
いる。したがって、列ブロックのデータがすべて読出さ
れる前に、データ転送モードＤＲＴを実行すれば、ノー
ウエイトで画像データを処理することができ、高速で動
作する画像処理システムを構築することができる。［外
部信号入力バッファの詳細構成］図３３は、図６に示す
Ｋバッファの具体的構成を示す図である。図３３におい
て、Ｋバッファ２０３は、外部クロック信号Ｋの立上が
りに応答してセットされ、クロックサンプリング禁止信
号ＫＤＩＳに応答してリセットされるフリップフロップ
２００２と、フリップフロップ２００２の出力ノード２
Ｙ上の信号を反転するインバータ回路２００３と、外部
クロック信号Ｋとインバータ回路２００３の出力信号と
を受けるＡＮＤ回路２００４を含む。ＡＮＤ回路２００
４から第１の内部クロック信号ＳＫＴが発生される。フ
リップフロップ２００２は、一方入力と出力とが交差結
合されたＮＡＮＤ回路２０１１および２０１２を含む。
ＮＡＮＤ回路２０１１および２０１２は、それぞれの他
方入力にサンプリング禁止信号ＫＤＩＳおよび外部クロ
ック信号Ｋを受ける。
【０３０３】Ｋバッファ２０３は、さらに、第１の内部
クロック信号ＳＫＴに応答してクロックサンプリング禁
止信号ＫＤＩＳをローレベルに立下げるためのｎチャネ
ルＭＯＳトランジスタ２００５と、クロックサンプリン
グ禁止信号ＫＤＩＳを反転して第２の内部クロック信号
ＳＫを発生するインバータ回路２００７と、第２の内部
クロック信号ＳＫを反転するインバータ回路２００６を
含む。インバータ回路２００６および２００７はラッチ
回路を構成する。トランジスタ２００５がクロックサン
プリング禁止信号ＫＤＩＳをローレベルに立下げるた
め、インバータ回路２００６の駆動力は小さくされる。
ＡＮＤ回路２００４は、ＭＯＳトランジスタ２００５の
みを駆動するため、そのサイズは比較的小さくされ、す
なわち電流駆動力は小さくされる。
【０３０４】Ｋバッファ２０３はさらに、第２の内部ク
ロック信号ＳＫを所定時間遅延させる遅延回路２００８
と、遅延回路２００８の出力信号と第２の内部クロック
信号ＳＫとを受けるＮＡＮＤ回路２００９と、ＮＡＮＤ
回路２００９の出力に応答してクロックサンプリング禁
止信号ＫＤＩＳを電源電位レベルへ立上げるｐチャネル
ＭＯＳトランジスタ２０１０を含む。遅延回路２００８
およびＮＡＮＤ回路２００９はワンショットパルス発生
回路を構成する。このワンショットパルスの発生タイミ
ングは遅延回路２００８の遅延時間により決定される。
次にこの図３３に示すＫバッファの動作をその動作波形
図である図３４を参照して説明する。外部クロック信号
Ｋが“Ｌ”のとき、クロックサンプリング禁止信号ＫＤ
ＩＳは“Ｈ”になり、ＮＡＮＤ回路２０１２の出力が
“Ｈ”にあり、またＮＡＮＤ回路２０１１の出力信号が
“Ｌ”にある。ＮＡＮＤ回路２０１１の出力信号を受け
るインバータ回路２００３は、“Ｈ”の信号を出力して
いる。
【０３０５】外部クロック信号Ｋが“Ｈ”となると、Ａ
ＮＤ回路回路２００４の出力信号ＳＫＴが“Ｈ”とな
り、ＭＯＳトランジスタ２００５がオン状態となり、ク
ロックサンプリング禁止信号ＫＤＩＳが“Ｌ”に立下が
る。“Ｌ”のクロックサンプリング禁止信号ＫＤＩＳに
応答して、インバータ回路２００７は第２の内部クロッ
ク信号ＳＫを“Ｈ”に立上げる。第２の内部クロック信
号ＳＫが“Ｈ”に立上がってから、遅延回路２００８が
有する遅延時間が経過すると、ＮＡＮＤ回路２００９の
出力信号が“Ｌ”となり、ＭＯＳトランジスタ２０１０
がオン状態となる。これにより、クロックサンプリング
禁止信号ＫＤＩＳが“Ｈ”に立上がり、また第２の内部
クロック信号ＳＫがインバータ回路２００７により
“Ｌ”となる。一方、“Ｌ”のクロックサンプリング禁
止信号ＫＤＩＳに応答して、ＮＡＮＤ回路２０１１の出
力信号（ノード２Ｙの信号）が“Ｈ”に立上がり（外部
クロック信号Ｋはこのときまだ“Ｈ”にある）、インバ
ータ回路２００３の出力信号（ノード３Ｙの信号）が
“Ｌ”となり、ＮＡＮＤ回路２００４を通して、ノード
４Ｙ上の第１の内部クロック信号ＳＫＴが“Ｌ”とな
る。
【０３０６】したがって、第１の内部クロック信号ＳＫ
Ｔが“Ｈ”にある時間は、フリップフロップ２００２の
状態反転に要する時間、インバータ回路２００３の有す
る遅延時間およびＡＮＤ回路２００４の有する遅延時間
により決定される。この“Ｌ”の第１の内部クロック信
号ＳＫＴに応答して、ＭＯＳトランジスタ２００５がオ
フ状態となる。ＭＯＳトランジスタ２００５がオフ状態
となった後に、ＮＡＮＤ回路２００９の出力信号（ノー
ド５Ｙ上の信号）が“Ｌ”となり、ＭＯＳトランジスタ
２０１０がオン状態となる。クロックサンプリング信号
ＫＤＩＳがトランジスタ２０１０により“Ｈ”となると
インバータ回路２００７により、第２の内部クロック信
号ＳＫが“Ｌ”となり、応じてＮＡＮＤ回路２００９の
出力信号が“Ｈ”となり、ＭＯＳトランジスタ２０１０
がオフ状態となる。
【０３０７】外部クロック信号Ｋが“Ｌ”に立下がる
と、ＮＡＮＤ回路２０１２の出力（ノード１Ｙ上の信
号）が“Ｈ”となり、ＮＡＮＤ回路２０１１の出力信号
が“Ｌ”となる。上述のように、第２の内部クロック信
号ＳＫは、外部クロック信号Ｋの立上がりに応答して
“Ｈ”に立上がり、回路固有の遅延時間（遅延回路２０
０８、ＮＡＮＤ回路２００９、トランジスタ２０１０、
およびインバータ回路２００６および２００７が与える
遅延時間）に従って“Ｌ”に立下がる。したがってこの
第２の内部クロック信号ＳＫが“Ｈ”となる期間は外部
クロック信号Ｋの“Ｈ”の期間と関係なく常に一定とな
る。同期型半導体記憶装置においては、この内部クロッ
ク信号ＳＫに従って、内部回路の動作開始タイミングの
決定、外部信号のラッチなどが実行される。したがっ
て、このようにＫバッファにおいて、外部クロック信号
Ｋの立上がりに応答して、パルス幅一定の内部クロック
信号を発生することにより、内部回路の動作タイミング
を、外部クロック信号Ｋの立上がりに対して常に一定と
することができ、内部信号のタイミングマージンを小さ
くすることができ、高速動作を実現することができる
（外部クロック信号Ｋの立下がりの歪みを考慮してタイ
ミングマージンを決定する必要がないため）。
【０３０８】また、第１の内部クロック信号ＳＫＴも内
部クロック信号Ｋの立上がりに応答して立上がり、この
回路内部により与えられる一定の遅延時間により“Ｌ”
に立下がっている。これにより、この第１の内部クロッ
ク信号ＳＫＴも“Ｈ”の期間を外部クロック信号Ｋのそ
れと無関係に常時一定とすることができ、安定な第２の
内部クロック信号ＳＫが発生されるのを保証する。ｎチ
ャネルＭＯＳトランジスタ２００５は、第２の内部クロ
ック信号ＳＫを“Ｈ”に立上げる、すなわちクロックサ
ンプリング禁止信号ＫＤＩＳを“Ｌ”に立下げることが
要求されるだけである。第２の内部クロック信号ＳＫを
“Ｌ”に立下げる（クロックサンプリング禁止信号ＫＤ
ＩＳを“Ｈ”に立上げる）のはプルアップ用ｐチャネル
ＭＯＳトランジスタ２０１０が実行しており、またこの
第２の内部クロック信号ＳＫおよびクロックサンプリン
グ禁止信号ＫＤＩＳの信号レベルの保持はインバータ回
路２００６および２００７で形成されるラッチ回路で実
現されているためである。したがって、トランジスタ２
００５および２０１０に対してはそれほど大きな電流駆
動力は要求されず、消費電流を小さくすることができ
る。また、ＡＮＤ回路２００４は、ｎチャネルＭＯＳト
ランジスタ２００５のみを駆動する能力が要求されるだ
けであり、その駆動能力を小さくすることができ、サイ
ズを小さくすることができる。これはＮＡＮＤ回路２０
０９についても同様である。したがって、回路規模を増
大させることなく安定に内部クロック信号を発生するこ
とができる。
【０３０９】また外部クロック信号Ｋから第１の内部ク
ロック信号ＳＫＴ発生までのゲートの段数は、ＡＮＤ回
路２００４一段である。フリップフロップ２００２およ
びインバータ回路２００３の出力信号は外部クロック信
号Ｋが“Ｌ”のときにリセットされている。したがっ
て、この第１の内部クロック信号ＳＫＴの外部クロック
信号Ｋに対する遅延時間を小さくすることができ、高速
で内部クロック信号を発生することができる。クロック
信号ＳＫは数多くの内部回路を駆動する必要がある。Ｋ
バッファを複数の直列に接続されたインバータ回路を用
いて構成する場合、遅延時間が大きくなる。最終出力段
のインバータ回路には大きな駆動力が要求され、この大
きな駆動力を有するインバータ回路を遅延時間を小さく
して駆動するためには、順次インバータ回路の駆動力を
大きくして直列に接続する必要がある。しかしながら、
このような構成では、インバータ回路の段数が多くな
り、回路規模が大きくなるとともに、外部クロック信号
Ｋに対する遅延時間が増大する。一方、図３３に示すよ
うなＫバッファを用いれば、大きな駆動力を要求される
のは、インバータ回路２００７だけである。したがっ
て、回路規模を増加させることなく、より少ない遅延時
間（トランジスタ２００５およびインバータ回路２００
７により遅延時間）で内部クロック信号ＳＫを発生する
ことができる。
【０３１０】図３５は、内部クロック信号発生部の構成
を詳細に示すブロック図である。この図３５に示す内部
クロック信号発生部は図５および図６に示すＫバッファ
／タイミング回路およびマスク回路両者の構成に対応す
る。図３５において、内部クロック信号発生部は、外部
ＳＲＡＭ用クロックマスク信号ＣＭｓ♯を受け、内部ク
ロックマスク信号ＺＣＭＳＦを発生する入力バッファ２
１０２と、外部ＤＲＡＭ用クロックマスク信号ＣＭｄ♯
と内部で発生されるリフレッシュモード検出信号ＺＲＦ
Ｓとを受け、内部クロックマスク信号ＺＣＭＤＦおよび
パワーダウン判定活性化信号ＰＫＥを発生する入力バッ
ファ２１０４と、パワーダウン判定活性化信号ＰＫＥに
応答して活性化され、外部クロック信号Ｋに従ってパワ
ーダウンモード判定用クロック信号ＰＫおよびＰＫＴお
よび外部クロックサンプリング禁止信号ＫＤＩＳを発生
するパワーダウン判定用内部クロック信号発生回路２１
０６を含む。入力バッファ２１０４へリフレッシュモー
ド検出信号ＺＲＦＳが与えられているのは、ＤＲＡＭア
レイにおいてセルフリフレッシュ動作が実行されている
間外部信号に対しマスクをかけ、新たな動作モードに入
るのを禁止するためである。また、信号の頭に付されて
いる文字「Ｚ」はその信号がローレベル（“Ｌ”）のと
きに活性状態にあることを示す。
【０３１１】内部クロック信号発生部はさらに、パワー
ダウンモード判定用内部クロック信号ＰＫおよびＰＫＴ
に従ってクロックマスクラッチ信号ＰＬＣを発生するク
ロックマスクラッチ信号発生回路２１０８と、クロック
マスクラッチ信号ＰＬＣに応答して内部クロックマスク
信号ＺＣＭＳＦおよびＺＣＭＤＦをラッチするラッチ回
路２１１０および２１１２と、パワーダウンモード判定
用クロック信号ＰＫとラッチ回路２１１０および２１１
２がラッチする信号に従って各々パワーダウンモード検
出信号ＺＳＰＤＥおよびＺＤＰＤＥを発生するＳＲＡＭ
用パワーダウン信号発生回路２１１４およびＤＲＡＭ用
パワーダウン信号発生回路２１１６と、外部クロックサ
ンプリング禁止信号ＫＤＩＳとパワーダウンモード検出
信号ＺＳＰＤＥと外部クロック信号Ｋに従ってＳＲＡＭ
用内部クロック信号ＳＫを発生するＳＲＡＭ用内部クロ
ック信号発生回路２１１８と、パワーダウンモード検出
信号ＺＤＰＤＥおよび外部クロックサンプリング禁止信
号ＫＤＩＳと外部クロック信号Ｋとに従ってＤＲＡＭ用
内部クロック信号ＤＫを発生するＤＲＡＭ用内部クロッ
ク信号発生回路２１２０を含む。
【０３１２】この図３５に示す構成において、ＳＲＡＭ
用内部クロック信号発生回路２１１８およびＤＲＡＭ用
内部クロック信号発生回路２１２０は図５および図６に
示すクロック伝達用のゲート回路２０４および１６４と
Ｋバッファ２０３に対応する。残りの回路構成要素は、
図５および図６に示すシフトレジスタ部分に対応する。
パワーダウン判定用内部クロック信号発生回路２１０６
はクロックマスクラッチ信号発生回路２１０８を駆動す
ることが要求されるだけであり、その電流消費量は小さ
い。一方、内部クロック信号発生回路２１１８および２
１２０は、数多くの回路を駆動する必要があり、その消
費電力量は大きい。したがって、この消費電力の小さな
回路において、内部クロックの発生の有無を決定し、消
費電力の大きい回路部分の動作を禁止することにより、
消費電力を低減することができる。またリフレッシュモ
ード検出信号ＺＲＦＳが活性状態の“Ｌ”にあるとき、
信号ＰＫＥを非活性状態とし、パワーダウン判定用内部
クロック信号発生回路２１０６における不必要な消費電
力を削減する。
【０３１３】図３６は、図３５に示す入力バッファの具
体的構成を示す図である。図３６において、入力バッフ
ァ２１０２は、パワーダウンモード判定活性化信号ＺＰ
ＫＥと外部クロックマスク信号ＣＭｓ♯を受ける２入力
ＮＯＲ回路２１０２ａと、ＮＯＲ回路２１０２ａの出力
を反転するインバータ回路２１０３ａと、インバータ回
路２１０３ａの出力安定化のためのｐチャネルＭＯＳト
ランジスタ２１０２ｂを含む。ｐチャネルＭＯＳトラン
ジスタ２１０２ｂは、インバータ回路２１０３ａの出力
が“Ｌ”となったときに導通し、インバータ回路２１０
３ａの入力を電源電位レベルに充電する。インバータ回
路２１０３ａから内部クロックマスク信号ＺＣＭＳＦが
発生される。入力バッファ２１０４は、信号ＺＰＫＥお
よび外部クロックマスク信号ＣＭｄ♯を受けるＮＯＲ回
路２１０４ａと、ＮＯＲ回路２１０４ａの出力信号を受
けるインバータ回路２１０４ｃと、インバータ回路２１
０４ｃの出力信号ＺＣＭＤＦが“Ｌ”のとき導通し、イ
ンバータ回路２１０４ｃの入力を電源電位レベルへ充電
するｐチャネルＭＯＳトランジスタ２１０４ｂを含む。
【０３１４】この内部クロックマスク信号ＺＣＭＤＦを
発生する構成は、入力バッファ２１０２と同じである。
入力バッファ２１０４はさらに、外部クロックマスク信
号ＣＭｄ♯とリフレッシュモード検出信号ＺＲＦＳを受
けるＮＯＲ回路２１０４ｄと、ＮＯＲ回路２１０４ｄの
出力信号を反転するインバータ回路２１０４ｆと、イン
バータ回路２１０４ｆの出力信号に応答して導通し、イ
ンバータ回路２１０４ｆの入力を電源電位レベルに充電
するｐチャネルＭＯＳトランジスタ２１０４ｅを含む。
インバータ回路２１０４ｆの出力にはさらに、３段の縦
続接続されたインバータ回路２１０４ｇ、２１０４ｈお
よび２１０４ｉが設けられる。外部クロックマスク信号
ＣＭｓ♯またはＣＭｄ♯が“Ｌ”となり、パワーダウン
モードが指定されたとき内部クロックマスク信号ＺＣＭ
ＳＦまたはＺＣＭＤＦが“Ｌ”となる。
【０３１５】リフレッシュモード検出信号ＺＲＦＳが
“Ｌ”にあり、ＤＲＡＭ部においてリフレッシュ動作が
実行されている場合、パワーダウンモード判定活性化信
号ＺＰＫＥは“Ｌ”にある。この場合、外部クロックマ
スク信号ＣＭｓ♯およびＣＭｄ♯の状態にかかわらず、
内部クロックマスク信号ＺＣＭＳＦが“Ｌ”となる。セ
ルフリフレッシュ動作時においては、次に新たな動作モ
ードが指定されるのが確実に禁止される。図３７は、図
３５に示すパワーダウン判定用内部クロック信号発生回
路の具体的構成を示す図である。図３７において、パワ
ーダウン判定用内部クロック信号発生回路２１０６は、
外部クロック信号ｅｘｔＫおよび活性化信号ＰＫＥを受
けるＮＡＮＤ回路３００２と、ＮＡＮＤ回路３００２の
出力信号を反転するインバータ回路３００４と、インバ
ータ回路３００４の出力信号に応答してインバータ回路
３００４の入力を接地電位レベルへ放電するｎチャネル
ＭＯＳトランジスタ３００３を含む。活性化信号ＰＫＥ
は、図３６に示す信号ＺＰＫＥをインバータ回路を通す
ることにより発生される。ここで、外部クロック信号Ｋ
を以下の説明においては符号ｅｘｔＫで表わす。内部で
発生される信号と外部から与えられる信号の区別を明確
にするためである。
【０３１６】パワーダウン判定用内部クロック信号発生
回路２１０６はさらに、フリップフロップを構成するＮ
ＡＮＤ回路３００６および３００８と、ＮＡＮＤ回路３
００８の出力を反転するインバータ回路３０１０と、イ
ンバータ回路３０１０の出力信号と外部クロック信号ｅ
ｘｔＫを受けるＮＡＮＤ回路３０１２と、ＮＡＮＤ回路
３０１２の出力信号を受けるインバータ回路３０１４を
含む。インバータ回路３０１４から内部クロック信号Ｐ
ＫＴが発生される。ｎチャネルＭＯＳトランジスタ３０
１３は、インバータ回路３０１４の出力が“Ｈ”のとき
に導通し、インバータ回路３０１４の出力を接地電位レ
ベルに保持する。ＮＡＮＤ回路３００８は、外部クロッ
クサンプリング禁止信号ＫＤＩＳと活性化信号ＰＫＥと
ＮＡＮＤ回路３００６の出力信号とを受ける。ＮＡＮＤ
回路３００６は、ＮＡＮＤ回路３００８の出力信号とイ
ンバータ回路３００４の出力信号とを受ける。
【０３１７】パワーダウン判定用内部クロック信号発生
回路２１０６は、さらにインバータ回路３０１４から発
生される内部クロック信号ＰＫＴとインバータ回路３０
１８から発生される内部クロック信号ＰＫを受けるＮＯ
Ｒ回路３０１６と、ＮＯＲ回路３０１６の出力信号を反
転して内部クロック信号ＰＫを発生するインバータ回路
３０１８と、インバータ回路３０１８の出力信号を所定
時間遅延させるための遅延回路３０２０と、インバータ
回路３０１８の出力信号（信号ＰＫ）を受けるＮＡＮＤ
回路３０２２と、ＮＡＮＤ回路３０２２の出力信号を反
転するインバータ回路３０２４と、インバータ回路３０
２４の出力信号と活性化信号ＰＫＥを受けるＮＡＮＤ回
路３０２６と、ＮＡＮＤ回路３０２６の出力に応答して
導通し、インバータ回路３０１８の入力を電源電位レベ
ルへ充電するｐチャネルＭＯＳトランジスタ３０２８
と、インバータ回路３０１８の出力信号に応答して導通
し、インバータ回路３０１８の入力を電源電位レベルへ
充電するｐチャネルＭＯＳトランジスタ３０３０を含
む。
【０３１８】ｐチャネルＭＯＳトランジスタ３０２８
は、インバータ回路３０１８の入力をプルアップする機
能を備え、図３３に示すｐチャネルＭＯＳトランジスタ
２０１０に対応する。ｐチャネルＭＯＳトランジスタ３
０３０は、信号ＰＫの“Ｈ”レベルを保持する機能を備
え、図３３に示す構成においてインバータ回路２００６
の機能を実現する。ＮＯＲ回路３０１６は、図３３に示
す構成において、ｎチャネルＭＯＳトランジスタ２００
５の機能を実現する。遅延回路は、インバータ回路ＩＧ
と２入力ＮＡＮＤ回路ＮＡで構成される。遅延回路３０
２０において、ＮＡＮＤ回路ＮＡは、その入力にスイッ
チ回路ＳＷが設けられており、その一方入力がインバー
タ回路３０１８の出力信号ＰＫを受けるがその前段のイ
ンバータ回路ＩＧの出力信号を受けるかを決定される。
スイッチ回路ＳＷの接続は、マスク配線により決定され
る。ＮＡＮＤ回路ＮＡは、その両入力に同じ信号が与え
られた場合、インバータ回路として機能するため、この
遅延回路３０２０におけるインバータ回路の段数をスイ
ッチ回路ＳＷの接続態様を切換えることにより最適な値
に設定することができる。
【０３１９】ＮＯＲ回路３０１６からクロックサンプリ
ング禁止信号ＫＤＩＳが発生される。ＮＡＮＤ回路３０
０８は、ＮＯＲ回路３０１６の出力信号に代えて、内部
クロック信号ＰＫがインバータ回路およびスイッチ回路
ＳＷＡを介して与えられてもよい。クロックサンプリン
グ禁止信号ＫＤＩＳとクロック信号ＰＫとはインバータ
回路３０１８により、その論理が異なっている。したが
って、この内部クロック信号ＰＫをインバータ回路３０
１７およびスイッチ回路ＳＷＡを介してＮＡＮＤ回路３
００８へ与えることにより、このクロックサンプリング
禁止信号ＫＤＩＳと内部クロック信号ＰＫとの遅延時間
を最適値に設定することができる。図３８は図３７に示
すＮＯＲ回路３０１６およびインバータ回路３０１８な
らびにトランジスタ３０２８および３０３０の部分の構
成を具体的に示す図である。図３８において、ＮＯＲ回
路３０１６は、電源電位ノードと出力ノード３０１６Ｙ
の間に直列に接続され、そのゲートにクロック信号ＰＫ
ＴおよびＰＫをそれぞれ受けるｐチャネルＭＯＳトラン
ジスタ３０１６ａおよび３０１６ｂと、出力ノード３０
１６Ｙと接地電位ノードとの間に互いに並列に設けら
れ、そのゲートにクロック信号ＰＫＴおよびＰＫをそれ
ぞれ受けるｎチャネルＭＯＳトランジスタ３０１６ｃお
よび３０１６ｄを含む。ｐチャネルＭＯＳトランジスタ
３０３０は、サイズまたはゲート幅、またはゲート幅／
ゲート長の比が小さくされており、電流駆動力は小さく
されている。一方、ゲート（図３７に示すＮＡＮＤ回路
３０２６）の出力をゲートに受けるｐチャネルＭＯＳト
ランジスタ３０２８は、出力ノード３０１６Ｙは充電す
るため、サイズ、ゲート幅、またはゲート幅／ゲート長
の比が比較的大きくされており、電流駆動力は大きくさ
れている。
【０３２０】インバータ回路３０１８は、電源電位ノー
ドと接地電位ノードとの間に相補接続されるｐチャネル
ＭＯＳトランジスタ３０１８ａおよびｎチャネルＭＯＳ
トランジスタ３０１８ｂを含む。次にこの図３７および
図３８に示す回路の動作をその動作波形図である図３９
を参照して説明する。今、活性化信号ＰＫＥは“Ｈ”に
あるとする。外部クロック信号ｅｘｔＫが“Ｈ”に立上
がると、応じてＮＡＮＤ回路３００２の出力３００２Ｙ
が“Ｌ”となり、またインバータ回路３００４の出力信
号ＰＫＦが“Ｈ”となる。一方、この外部クロック信号
ｅｘｔＫが“Ｈ”に立上がると、このときまだインバー
タ回路３０１０の出力３０１０Ｙの電位は“Ｈ”にあ
り、ＮＡＮＤ回路３０１２の出力３０１２Ｙの電位が
“Ｌ”に立下がる。これに従って、インバータ回路３０
１４の出力信号ＰＫＴが“Ｈ”に立上がる。“Ｈ”の信
号ＰＫＴに従ってＮＯＲ回路３０１６の出力３０１６Ｙ
が“Ｌ”となる（図３８に示すトランジスタ３０１６ａ
がオフ状態、トランジスタ３０１６ｃがオン状態とな
る）。これによりクロックサンプリング禁止信号ＫＤＩ
Ｓも“Ｌ”となる。この出力ノード３０１６Ｙの電位が
“Ｈ”となると、インバータ回路３０１８によりクロッ
ク信号ＰＫが“Ｈ”に立上がる。
【０３２１】一方、出力ノード３０１６Ｙまたはインバ
ータ回路３０１７から与えられる信号ＫＤＩＳが“Ｌ”
となると、ＮＡＮＤ回路３００８の出力３００８Ｙの電
位が“Ｈ”となり、インバータ回路３０１０の出力３０
１０Ｙが“Ｌ”となる。応じて、ＮＡＮＤ回路３０１２
の出力３０１２Ｙが外部クロック信号ｅｘｔＫの状態に
かかわらず“Ｈ”となり、内部クロック信号ＰＫＴが
“Ｌ”となる。遅延回路３０２０が有する遅延時間が経
過すると、ＮＡＮＤ回路３０２２の出力が“Ｌ”とな
り、インバータ回路３０２４から出力される信号ＰＫＲ
ＳＴが“Ｈ”となり、ＮＡＮＤ回路３０２６の出力３０
２６Ｙが“Ｌ”となる。これにより、トランジスタ３０
２８がオン状態となり、出力ノード３０１６Ｙおよびク
ロックサンプリング禁止信号ＫＤＩＳがともに“Ｈ”と
なり、応じてクロック信号ＰＫが“Ｌ”となる。ＮＡＮ
Ｄ回路３０２２の出力が“Ｈ”となり、信号ＰＫＲＳＴ
が“Ｌ”となり、ＮＡＮＤ回路３０２６の出力３０２６
Ｙが“Ｈ”となり、トランジスタ３０２８がオフ状態と
なる。
【０３２２】外部クロック信号ｅｘｔＫが“Ｌ”となる
と、応じて出力３００２Ｙが“Ｈ”となり、信号ＰＫＦ
が“Ｌ”となり、順次、出力３００６Ｙが“Ｈ”、出力
３００８Ｙが“Ｌ”となり、出力３０１０Ｙが“Ｈ”と
なる。この図３９に示す動作波形図から明らかなよう
に、外部クロック信号ｅｘｔＫの立上がりエッジに応答
して内部クロック信号ＰＫＴおよびＰＫが発生され、こ
れらのクロック信号ＰＫＴおよびＰＫが“Ｈ”の期間は
回路の各パラメータにより一意的に決定されている。こ
の動作期間に外部クロック信号ｅｘｔＫが“Ｌ”に立下
がっても、インバータ回路３０１０により、ＮＡＮＤ回
路３０１２の出力３０１２Ｙは“Ｈ”に固定されてお
り、したがって、内部クロック信号ＰＫＴの状態は変化
せず、したがって内部クロック信号ＰＫの立下がりは、
この外部クロック信号ｅｘｔＫの立下がりに何ら影響を
受けることはない。したがって、安定かつ確実に内部ク
ロック信号ＰＫおよびＰＫＴを発生することができる。
【０３２３】図４０は、図３５に示すクロックマスクラ
ッチ信号発生回路の具体的構成を示す図である。図４０
において、クロックマスクラッチ信号発生回路２１０８
は、内部クロック信号ＰＫを反転するインバータ回路３
０４０と、ノード３０４２Ｙと接地電位ノードとの間に
直接接続され、それぞれのゲートにインバータ回路３０
４０の出力およびクロック信号ＰＫＴが与えられるｎチ
ャネルＭＯＳトランジスタ３０４２および３０４４と、
ノード３０４２Ｙ上の信号を反転してクロックマスクラ
ッチ信号ＰＬＣを発生するインバータ回路３０４８と、
ラッチ信号ＰＬＣを反転してノード３０４２Ｙ上へ伝達
するインバータ回路３０４６と、インバータ回路３０４
８の出力信号ＰＬＣを所定時間遅延させる遅延回路３０
５２と、遅延回路３０５０の出力信号とラッチ信号ＰＬ
Ｃを受けるＮＡＮＤ回路３０５２と、インバータ回路３
０５２の出力信号を反転するインバータ回路３０５６
と、インバータとして機能し、インバータ回路３０５６
の出力信号を反転するＮＡＮＤ回路３０６０と、ＮＡＮ
Ｄ回路３０６０の出力信号に応答して導通し、ノード３
０４２Ｙを電源電位レベルへ充電するｐチャネルＭＯＳ
トランジスタ３０６２を含む。
【０３２４】遅延回路３０５０は、先の図３７に示す構
成と同様、インバータ回路ＩＧとＮＡＮＤ回路ＮＡによ
り構成される。ＮＡＮＤ回路ＮＡの一方入力には、その
前段のインバータ回路ＩＧの出力を受けるかまたは電源
電位Ｖｄｄを受けるためにスイッチ回路ＳＷが設けられ
る。スイッチ回路ＳＷの接点の切換えにより、最適な遅
延時間を実現する。ＮＡＮＤ回路３０６０の一方入力へ
は、スイッチ回路ＳＷＢを介して電源電位Ｖｄｄが与え
られるか、インバータ回路３０５４を介して接地電位ｇ
ｎｄが与えられる。スイッチ回路ＳＷＢの接点は、この
ＮＡＮＤ回路３０６０の、入力容量のバランスを考慮し
て決定される。この図４０に示す構成においても、トラ
ンジスタ３０４２および３０４４は、インバータ回路３
０４８の入力ノード３０４２Ｙを接地電位レベルへ放電
することが要求されるだけであり、その電流駆動力は小
さくされている。一方、トランジスタ３０６２は、この
ノード３０４２Ｙを電源電位レベルにまで充電すること
が要求するため、比較的大きな電流駆動力を要求され
る。この図４０に示す回路構成においては、クロック信
号ＰＫが“Ｌ”にあり、クロック信号ＰＫＴが“Ｈ”の
ときに、ノード３０４２Ｙが接地電位レベルへ放電さ
れ、ラッチ信号ＰＬＣが“Ｈ”となる。所定時間が経過
すると、トランジスタ３０６２が導通し、ラッチ信号Ｐ
ＬＣが“Ｌ”となる。図３９に示す動作波形図から明ら
かなように、クロック信号ＰＫＴが“Ｈ”となってから
クロック信号ＰＫが“Ｈ”となる。したがって、内部ク
ロック信号ＰＫＴに応答して高速でこのラッチ信号ＰＬ
Ｃを“Ｈ”へ立上げることができる。クロック信号ＰＫ
が“Ｈ”となると、トランジスタ３０４２がオフ状態と
なり、ラッチ信号ＰＬＣはインバータ回路３０４８およ
び３０４６により“Ｈ”にラッチされる。所定時間が経
過すると、トランジスタ３０６２によりノード３０４２
Ｙの電位が“Ｈ”となり、ラッチ信号ＰＬＣが“Ｌ”と
なる。したがって、この場合においても、低消費電力、
低占有面積で確実に一定のパルス幅を有するラッチ信号
ＰＬＣを高速で発生することができる。
【０３２５】図４１は、図３５に示すラッチ回路２１１
０および２１１２ならびにパワーダウン信号発生回路２
１１４および２１１６の構成を示す図である。図４１に
おいては、ＳＲＡＭ用パワーダウン信号モード検出信号
ＺＳＰＤＥおよびＤＲＡＭ用パワーダウンモード検出信
号ＺＤＰＤＥは、同じ回路構成により発生されるため、
信号ＺＳＰＤＥおよびＺＤＰＤＥを、信号ＺＰＤＥで示
す。同様に内部クロックマスク信号ＺＣＭＳＦおよびＺ
ＣＭＤＦも符号ＺＣＭＦで示す。図４１において、ラッ
チ回路２１１３（ラッチ回路２１１０または２１１２に
対応）は、ラッチ信号ＰＬＣおよびＺＰＬＣに応答して
導通／非導通となる双方向トランスミッションゲート２
１１３ａと、ラッチ信号ＰＬＣおよびＺＰＬＣに応答し
て動作し、トランスミッションゲート２１１３ａから伝
達された信号を反転するクロックドインバータ２１１３
ｂを含む。トランスミッションゲート２１１３ａは、ラ
ッチ信号ＰＬＣが“Ｈ”のときに非導通状態となり、ラ
ッチ信号ＰＬＣが“Ｌ”のときに導通状態となる。クロ
ックドインバータ２１１３ｂは、ラッチ信号ＰＬＣが
“Ｈ”のときに動作状態となり、ラッチ信号ＰＬＣが
“Ｌ”のときに非動作状態となり、出力ハイインピーダ
ンス状態となる。
【０３２６】ラッチ回路２１１３は、したがってラッチ
信号ＰＬＣが“Ｈ”のときにクロックマスク信号ＺＣＭ
Ｆをラッチする状態となる。ラッチ回路２１１３は、ラ
ッチ信号ＰＬＣが“Ｌ”のときには出力ハイインピーダ
ンスとなり、先にラッチした状態を維持する。パワーダ
ウン信号発生回路２１１５（パワーダウン信号発生回路
２１１４または２１１６に対応）は、パワーダウンモー
ド判定用クロック信号ＰＫ（図３７参照）に応答してラ
ッチ回路２１１３の出力をラッチするマスタラッチ３０
７０と、クロック信号ＺＰＫに応答してマスタラッチ３
０７０の出力信号をラッチするスレーブラッチ３０８０
を含む。マスタラッチ３０７０は、クロック信号ＰＫと
ラッチ回路２１１３に含まれるクロックドインバータ２
１１３ｂの出力信号を受けるＮＡＮＤ回路３０７２と、
クロック信号ＰＫとトランスミッションゲート２１１３
ａの出力信号を受けるＮＡＮＤ回路３０７４と、その一
方入力と出力が交差結合されるＮＡＮＤ回路３０７６お
よび３０７８を含む。
【０３２７】ＮＡＮＤ回路３０７６は他方入力にＮＡＮ
Ｄ回路３０７２の出力信号を受け、ＮＡＮＤ回路３０７
８はその他方入力にＮＡＮＤ回路３０７４の出力信号を
受ける。クロック信号ＰＫが“Ｌ”のときには、ＮＡＮ
Ｄ回路３０７２および３０７４の出力信号はともに
“Ｈ”となり、ＮＡＮＤ回路３０７６および３０７８の
出力信号の状態は変化しない。クロック信号ＰＫが
“Ｈ”となると、ＮＡＮＤ回路３０７２および３０７４
がインバータとして機能し、それぞれ与えられた信号を
反転する。ＮＡＮＤ回路３０７２および３０７４から与
えられる信号に従ってＮＡＮＤ回路３０７６および３０
７８の出力信号の状態が変化する。すなわち、マスタラ
ッチ３０７０は、クロック信号ＰＫが“Ｈ”のときに与
えられた信号を取込み、ラッチし出力し、クロック信号
ＰＫが“Ｌ”となるとそのラッチした信号電位を保持す
る。
【０３２８】スレーブラッチ３０８０は、マスタラッチ
３０７０と同様に構成されるＮＡＮＤ回路３０８２、３
０８４、３０８６および３０８８を含む。入力段のＮＡ
ＮＤ回路３０８２および３０８４はクロック信号ＺＰＫ
をそれぞれの一方入力に受ける。交差結合されてフリッ
プフロップを構成するＮＡＮＤ回路３０８６および３０
８８の出力信号状態は、ＮＡＮＤ回路３０８２および３
０８４の出力信号の状態に依存する。ＮＡＮＤ回路３０
８６からインバータ回路３０８９を介してパワーダウン
モード検出信号ＺＰＤＥ（ＺＳＰＤＥまたはＺＤＰＤ
Ｅ）が発生される。ＮＡＮＤ回路３０８８の出力部にイ
ンバータ回路が設けられているのは、ＮＡＮＤ回路３０
８６および３０８８の出力負荷を等しくし、このフリッ
プフロップ３０８６および３０８８の応答特性を改善す
るためである。
【０３２９】スレーブラッチ３０８０は、マスタラッチ
３０７０と同様、クロック信号ＺＰＫが“Ｈ”のときに
マスタラッチ３０７０の出力信号を取込み、クロック信
号ＺＰＫが“Ｌ”のときに信号ラッチ状態となる。次
に、図４１に示す回路の動作について簡単に説明する。
クロックマスク信号ＺＣＭＦが“Ｈ”のとき、まずラッ
チ回路２１１３において信号ＺＣＭＦがラッチ信号ＰＬ
Ｃが“Ｈ”のときにラッチされ、インバータ回路２０１
３ｂの出力が“Ｌ”となる。クロック信号ＰＫの立上が
りに応答して、マスタラッチ３０７０において、ＮＡＮ
Ｄ回路３０７６および３０７８の出力がそれぞれ“Ｌ”
および“Ｈ”となる。スレーブラッチ３０８０において
は、クロック信号ＺＰＫの立上がりに応答して、ＮＡＮ
Ｄ回路３０８６および３０８８の出力がそれぞれ“Ｌ”
および“Ｈ”となる。したがってインバータ回路３０８
９からは“Ｈ”のパワーダウンモード検出信号ＺＰＤＥ
が発生される。この状態においては、パワーダウンモー
ドは指定されていない。クロックマスク信号ＺＣＭＦが
“Ｌ”にあり、パワーダウンモードを指定している場合
には、パワーダウンモード検出信号ＺＰＤＥが“Ｌ”と
なる。
【０３３０】図４２は、図３５に示すＳＲＡＭ用内部ク
ロック信号発生回路の具体的構成を示す図である。この
図４２に示す内部クロック信号発生回路２１１８の構成
は、図３７に示すパワーダウン判定用内部クロック信号
発生回路２１０６の構成と実質的に同じである。図３７
に示す回路構成と図４２に示す回路構成が異なっている
のは、ＳＲＡＭ用内部クロック信号発生回路２１１８に
おいては、活性化信号ＰＫＥに代えてパワーダウンモー
ド検出信号ＺＳＰＤＥが与えられている点と、リセット
信号ＳＫＲＳＴを発生するためのインバータの段数が増
えている点である。また参照符号が異なっている。した
がって、この図４２に示すＳＲＡＭ用内部クロック信号
発生回路２１１８の詳細構成の説明は省略する。図４３
にこの図４２に示すＳＲＡＭ用内部クロック信号発生回
路の動作波形を示す。
【０３３１】この図４３に示す動作波形図からも明らか
なように、内部クロック信号ＳＫが外部クロック信号ｅ
ｘｔＫの立上がりに応答して発生され、この回路内の有
する遅延時間により自動的に“Ｌ”に立下がっている。
したがって外部クロック信号ｅｘｔＫの立下がりの影響
を受けることなく常に一定のパルス幅を有する内部クロ
ック信号ＳＫを発生することができる。ここで、図４２
に示す構成において、クロックサンプリング禁止信号Ｋ
ＤＩＳはパワーダウン判定用内部クロック信号発生回路
２１０６から与えられている。トランジスタ３１２８の
サイズはトランジスタ３１３０のサイズのたとえばゲー
ト幅が６倍程度と十分大きくされている。ＮＯＲ回路３
１１６の出力充電のためのｐチャネルＭＯＳトランジス
タのサイズはその内部の放電用トランジスタのサイズよ
りも十分小さくされている。また、そのゲート幅／ゲー
ト長の比も小さくされている。またこのＮＯＲ回路３１
１６の放電用トランジスタのサイズは、インバータ回路
３１１８を構成するＭＯＳトランジスタのサイズよりも
小さくされている。したがって、クロック信号ＳＫＴを
発生するインバータ回路３１１４には大きな駆動力が何
ら要求されず、高速で内部クロック信号ＳＫを発生する
ことができる。またクロック信号ＳＫが発生した後所定
時間経過後、ＮＡＮＤ回路３１２６によりｐチャネルＭ
ＯＳトランジスタ３１２８が導通する。このトランジス
タ３１２８の電流供給量はＮＯＲ回路３１１６の放電用
トランジスタのサイズよりも大きくされており、したが
って高速でノード３１１６Ｙを“Ｈ”レベルに充電する
ことができる。ノード３１１６Ｙの充電の後、内部クロ
ック信号ＳＫが“Ｌ”となると、所定時間経過後ＮＡＮ
Ｄ回路３１２６の出力信号が“Ｈ”となり、トランジス
タ３１２８がオフ状態となる。このときには、トランジ
スタ３１３０によりノード３１１６Ｙの電位の保持が実
行される。トランジスタ３１３０のサイズは十分小さく
されており、またＮＯＲ回路３１１６の充電用トランジ
スタのサイズもこのトランジスタ３１３０のサイズより
も小さくされており、このクロック信号ＳＫの“Ｌ”保
持動作時における消費電流は大幅に低減することができ
る。
【０３３２】なおＤＲＡＭ用内部クロック信号発生回路
２１２０は、図４２に示すＳＲＡＭ用内部クロック信号
発生回路２１１８と同様の構成を備えており、その構成
の説明は省略する。図４４は、図３５に示す回路の全体
の動作を示す動作波形図である。先の一連の説明におい
ては、クロックマスク信号ＣＭｓ♯またはＣＭｄ♯が
“Ｈ”にあるときの動作について説明した。クロックマ
スク信号ＣＭｓ♯が外部クロック信号ｅｘｔＫの立上が
りエッジで“Ｌ”に設定された場合、以下の動作が実行
される。このクロックサイクルにおいては、活性化信号
ＰＫＥは“Ｈ”になる。したがってクロック信号ＰＫ
Ｔ、ＰＫおよびＰＬＣが順次発生される。クロック信号
ＰＫの立下がりに応答して、パワーダウンモード検出信
号ＺＳＰＤＥが“Ｌ”となる。しかしながら、先にクロ
ック信号ＰＫＴの立上がりと“Ｈ”のクロックサンプリ
ング信号ＫＤＩＳとに従って外部クロック信号ｅｘｔＫ
のサンプリングが行なわれており、このクロックサイク
ルにおいては内部クロック信号ＳＫが所定期間発生され
る。次のクロックサイクルにおいて、クロックマスク信
号ＣＭｓ♯が“Ｈ”に設定される。このときクロック信
号ＰＫＴ、ＰＫおよびＰＬＣが順次発生される。ラッチ
回路のラッチ状態がラッチ信号ＰＬＣにより変化し、ク
ロック信号ＰＫの立下がりに応答してパワーダウンモー
ド検出信号ＺＳＰＤＥが“Ｈ”に立上がる。しかしなが
ら、外部クロック信号ｅｘｔＫの立上がりエッジにおい
てパワーダウンモード検出信号ＺＳＰＤＥは“Ｌ”にな
り、したがって、クロックサンプリング禁止信号ＫＤＩ
Ｓが“Ｈ”のときにおいて、外部クロック信号ｅｘｔＫ
のサンプリングは実行されず、内部クロック信号ＳＫは
発生されない。信号ＫＤＩＳは外部クロック信号サンプ
リング禁止信号であり、“Ｌ”のときに、外部クロック
信号ｅｘｔＫのサンプリングが禁止されている。したが
って、この間の外部クロック信号ｅｘｔＫの状態は内部
クロック信号ＳＫに影響を及ぼさない。
【０３３３】上述のようにして、クロックマスク信号Ｃ
Ｍｓ♯が“Ｌ”に設定され、パワーダウンモードが指定
された場合には、次のクロックサイクルにおいて内部ク
ロック信号ＳＫの発生が停止される。ＤＲＡＭ用内部ク
ロック信号発生回路２１２０においても同様の動作が実
行される。この場合クロックマスク信号ＣＭｄ♯が
“Ｌ”に立下がると、所定時間経過後に信号ＰＫＥも
“Ｌ”に立下がる。この場合においても、内部クロック
信号ＰＫＴおよびＰＫならびにＰＬＣが順次発生されて
おり、クロックマスク信号ＣＭｄ♯に従って、次のクロ
ックサイクルにおいて内部クロック信号ＰＫの発生が禁
止される（信号ＰＫＥの変化は内部クロックマスク信号
の変化よりも遅れて生じることに注目されたい：図３６
参照）。リフレッシュモードが指定された場合には、信
号ＺＲＦＳが“Ｌ”となり、信号ＰＫＥは“Ｌ”とな
り、クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦは
“Ｌ”のマスクをかける活性状態とされる。これにより
パワーダウンモード検出信号ＺＳＰＤＥおよびＺＤＰＤ
Ｅは“Ｌ”とされて内部クロック信号ＳＫおよびＤＫの
発生は停止され、内部でセルフタイマによるＤＲＡＭア
レイのリフレッシュ動作が実行される。
【０３３４】［内部クロック発生系の別の構成］図４５
（Ａ）は、内部クロック発生系の他の構成例を示す図で
ある。図４５（Ａ）においては、ＳＲＡＭ部分およびＤ
ＲＡＭ部分両者に対して同じ構成が利用されるため、内
部クロック信号としてＣＬＫを用い、クロックマスク信
号として外部クロックイネーブル信号ｅｘｔＣＫＥを用
いる。外部クロックイネーブル信号ｅｘｔＣＫＥは
“Ｈ”のときに内部クロック信号ＣＬＫを発生させる。
したがって、先に説明した内部クロックマスク信号ＣＭ
ｄ♯およびＣＭｓ♯と同じ論理の信号である。図４５
（Ａ）において、内部クロック発生系は、外部クロック
信号ｅｘｔＫと外部クロック信号イネーブル信号ｅｘｔ
ＣＫＥに従って第１の内部クロック信号ＣＫＥ０Ｄを発
生する第１の内部クロック発生回路２１３０と、第１の
内部クロック発生回路２１３０からの第１の内部クロッ
クイネーブル信号ＣＫＥ０Ｄと外部クロック信号ｅｘｔ
Ｋとに従って第２の内部クロックイネーブル信号ＣＫＥ
１を発生する第２の内部クロック発生回路２１３２と、
外部クロック信号ｅｘｔＫと第２の内部クロックイネー
ブル信号ＣＫＥ１とに従って内部クロック信号ＣＬＫを
発生する第３の内部クロック発生回路２１３４を含む。
【０３３５】第１の内部クロック発生回路２１３０は、
外部クロック信号ｅｘｔＫを受けるインバータ回路２１
３０ｂと、外部クロック信号ｅｘｔＫおよびインバータ
回路２１３０ｂの出力を受けるＮＡＮＤ回路２１３０ｃ
と、ＮＡＮＤ回路２１３０ｃの出力を受けるインバータ
回路２１３０ｄと、ＮＡＮＤ回路２１３０ｃの出力信号
およびインバータ回路２１３０ｄの出力信号に応答して
活性化され、外部クロックイネーブル信号ｅｘｔＣＫＥ
を反転するクロックドインバータ２１３０ａと、インバ
ータ回路２１３０ａの出力をラッチするためのインバー
タ回路２１３０ｅおよび２１３０ｆを含む。インバータ
回路２１３０ｂは、外部クロック信号ｅｘｔＫを所定時
間遅延させかつその論理を反転する。したがって、ＮＡ
ＮＤ回路２１３０ｃは、外部クロック信号ｅｘｔＫが立
上がってから所定期間のみ“Ｌ”となるワンショットの
パルス信号を発生する。クロックドインバータ２１３０
ａは、ＮＡＮＤ回路２１３０ｃの出力信号が“Ｌ”のと
き動作状態となり、外部クロックイネーブル信号ｅｘｔ
ＣＫＥを反転する。ＮＡＮＤ回路２１３０ｃの出力信号
が“Ｈ”のとき、クロックドインバータ２１３０ａは出
力ハイインピーダンス状態となる。インバータ回路２１
３０ｅがクロックドインバータ２１３０ａの出力を反転
して第１の内部クロックイネーブル信号ＣＫＥ０Ｄを発
生する。インバータ回路２１３０ｆは、この第１の内部
クロックイネーブル信号ＣＫＥ０Ｄを反転してインバー
タ回路２１３０ｅの入力へ伝達する。この第１の内部ク
ロック発生回路２１３０は、したがって外部クロック信
号ｅｘｔＫの立上がりに応答して外部クロックイネーブ
ル信号ｅｘｔＣＫＥをサンプリングしかつラッチして第
１の内部クロックイネーブル信号ＣＫＥ０Ｄを発生す
る。
【０３３６】第２の内部クロック発生回路２１３２は、
外部クロック信号ｅｘｔＫを受けるインバータ回路２１
３２ａと、第１の内部クロックイネーブル信号ＣＫＥ０
Ｄを受けるインバータ回路２１３２ｃと、インバータ回
路２１３２ａおよび２１３０ｅのそれぞれの出力信号を
受けるＮＡＮＤ回路２１３２ｂと、インバータ回路２１
３２ａおよび２１３２ｃのそれぞれの出力信号を受ける
ＮＡＮＤ回路２１３２ｄと、ＮＡＮＤ回路２１３２ｂお
よび２１３２ｄの出力信号に従ってセット／リセットさ
れるフリップフロップを含む。このフリップフロップ
は、交差結合されたＮＡＮＤ回路２１３２ｆおよび２１
３２ｅを含む。ＮＡＮＤ回路２１３２ｆへはＮＡＮＤ回
路２１３２ｂの出力信号が与えられ、ＮＡＮＤ回路２１
３２ｅへはＮＡＮＤ回路２１３２ｄの出力信号が与えら
れる。ＮＡＮＤ回路２１３２ｆから第２の内部クロック
イネーブル信号ＣＫＥ１が発生される。この第２の内部
クロック発生回路２１３２は、第１の内部クロックイネ
ーブル信号ＣＫＥ０Ｄをクロック信号ｅｘｔＫの半クロ
ック周期遅延させて伝達する機能を備える。
【０３３７】第３の内部クロック発生回路２１３４は、
第２の内部クロックイネーブル信号ＣＫＥ１と外部クロ
ック信号ｅｘｔＫを受けるＮＡＮＤ回路２１３４ａと、
ＮＡＮＤ回路２１３４ａの出力信号を反転して内部クロ
ック信号ＣＬＫを発生するインバータ回路２１３４ｂを
含む。次にこの図４５（Ａ）に示す内部クロック発生系
の動作をその動作波形図である図４５（Ｂ）を参照して
説明する。外部クロック信号ｅｘｔＫが“Ｈ”に立上が
ると、ＮＡＮＤ回路２１３０ｃからワンショットのパル
ス信号が発生され、クロックドインバータ２１３０ａが
動作状態とされる。外部クロックイネーブル信号ｅｘｔ
ＣＫＥが“Ｈ”にあれば、インバータ回路２１３０ｅか
ら発生される第１の内部クロックイネーブル信号ＣＫＥ
０Ｄは“Ｈ”である。第１の内部クロックイネーブル信
号ＣＫＥ０Ｄが“Ｈ”のとき、ＮＡＮＤ回路２１３２ｂ
および２１３２ｄがインバータ回路として動作し、ＮＡ
ＮＤ回路２１３２ｂの出力信号が外部クロック信号ｅｘ
ｔＫの立上がりに応答して“Ｌ”に立下がり、応じてＮ
ＡＮＤ回路２１３２ｆの出力信号、すなわち第２の内部
クロックイネーブル信号ＣＫＥ１が“Ｈ”となり、第３
の内部クロック発生回路２１３４から、この外部クロッ
ク信号ｅｘｔＫの立上がりに応答して“Ｈ”に立上がる
内部クロック信号ＣＬＫが発生される。
【０３３８】外部クロック信号ｅｘｔＫの立上がり時に
外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｌ”の場
合この外部クロック信号ｅｘｔＫの立上がりに応答して
第１の内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｌ”
に立下がる。この“Ｌ”の第１の内部クロックイネーブ
ル信号ＣＫＥ０Ｄは、外部クロック信号ｅｘｔＫの次の
立上がりまで第１の内部クロック発生回路２１３０によ
りラッチされる。クロックドインバータ２１３０ａが外
部クロックイネーブル信号ｅｘｔＣＫＥをサンプリング
した後、出力ハイインピーダンス状態となるためであ
る。内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｌ”に
立下がっても、外部クロック信号ｅｘｔＫの立上がりに
応答してインバータ回路２１３２ａの出力信号が“Ｌ”
に立下がり、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄ
の出力信号は“Ｈ”にあり、第２の内部クロックイネー
ブル信号ＣＫＥ１は状態を変化せず、“Ｈ”を維持す
る。したがって、第３の内部クロック発生回路２１３４
からは外部クロック信号ｅｘｔＫの立上がりに応答して
内部クロック信号ＣＬＫが発生される。
【０３３９】外部クロック信号ｅｘｔＫが“Ｌ”に立下
がると、インバータ回路２１３２ａの出力信号が“Ｈ”
に立上がり、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄ
がインバータ回路としての機能をする。したがって、Ｎ
ＡＮＤ回路２１３２ｄの出力信号が“Ｌ”となり、ＮＡ
ＮＤ回路２１３２ｅの出力信号が“Ｈ”となる。ＮＡＮ
Ｄ回路２１３２ｂの出力信号は“Ｈ”にあるため、ＮＡ
ＮＤ回路２１３２ｆから発生される第２の内部クロック
イネーブル信号ＣＫＥ１が“Ｌ”に立下がる。この状態
は、外部クロック信号ｅｘｔＫが次に立下がるまで維持
される。したがって、次に外部クロック信号ｅｘｔＫが
“Ｈ”に立上がっても、第２の内部クロックイネーブル
信号ＣＫＥ１が“Ｌ”にあるため、内部クロック信号Ｃ
ＬＫは“Ｌ”を維持する。
【０３４０】この図４５に示す構成により、複雑な論理
を伴うことなく外部クロックイネーブル信号ｅｘｔＣＫ
Ｅに従って、次のクロックサイクルにおいて内部クロッ
クＣＬＫの発生を停止することができる。また各内部ク
ロックイネーブル信号が外部クロック信号ｅｘｔＫに同
期して発生されており、内部クロック信号ＣＬＫを高速
で外部クロック信号ｅｘｔＫに従って発生させることが
できる。 ［具体的構成の詳細例］図４６は、図４５（Ａ）に示す
内部クロック発生回路の具体的構成をより詳細に示す図
である。図４６において、第１の内部クロック発生回路
２１３０は、外部クロック信号ｅｘｔＫを受ける２段の
インバータ回路３２０２および３２０４と、インバータ
回路３２０４の出力信号を所定時間遅延させかつ反転す
る反転遅延回路３２０８と、インバータ回路３２０４お
よび反転遅延回路３２０８のそれぞれの出力信号を受け
るＮＡＮＤ回路３２１０と、ＮＡＮＤ回路３２１０の出
力信号を受けるインバータ回路３２１２とを含む。反転
遅延回路３２０８は、複数（図示の例では９個）の縦列
接続されたインバータ回路により構成される。インバー
タ回路３２１２からクロックイネーブル信号ＣＬＫＥが
発生される。
【０３４１】第１の内部クロック発生回路２１３０はさ
らに、内部クロックイネーブル信号ＣＬＫＥに応答して
活性化され、外部クロックイネーブル信号ｅｘｔＣＫＥ
をラッチするレジスタ３２１４と、レジスタ３２１４か
らの相補な出力信号ＺＣＫＥ０およびＣＫＥ０をそれぞ
れ反転するインバータ回路３２１５および３２１６と、
インバータ回路３２１５および３２１６の出力によりセ
ット／リセットされるフリップフロップを含む。フリッ
プフロップは、インバータ回路３２１５の出力を受ける
ＮＡＮＤ回路３２１７と、インバータ回路３２１６の出
力信号を受けるＮＡＮＤ回路３２１８を含む。ＮＡＮＤ
回路３２１８から第１の内部クロックイネーブル信号Ｃ
ＫＥ０Ｄが発生され、ＮＡＮＤ回路３２１７から相補内
部クロックイネーブル信号ＺＣＫＥ０Ｄが発生される。
レジスタ３２１４の構成を図４７に示す。
【０３４２】図４７を参照して、レジスタ３２１４は、
そのゲートに外部クロックイネーブル信号ｅｘｔＣＫＥ
を受けるｎチャネルＭＯＳトランジスタ３２１４ａと、
そのゲートに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯ
Ｓトランジスタ３２１４ｂと、トランジスタ３２１４ａ
および３２１４ｂと接地電位ノードとの間に設けられ、
そのゲートにクロックイネーブル信号ＣＬＫＥを受ける
ｎチャネルＭＯＳトランジスタ３２１４ｍと、出力ノー
ドＮＯａとＭＯＳトランジスタ３２１４ａの間に設けら
れ、そのゲートに他方出力ノードＮＯｂ上の信号電位を
受けるｎチャネルＭＯＳトランジスタ３２１４ｊと、出
力ノードＮＯｂとＭＯＳトランジスタ３２１４ｂとの間
に設けられ、そのゲートに出力ノードＮＯａ上の電位を
受けるｎチャネルＭＯＳトランジスタ３２１４ｋと、電
源電位ノードと出力ノードＮＯａとの間に設けられ、そ
のゲートにクロックイネーブル信号ＣＬＫＥを受けるｐ
チャネルＭＯＳトランジスタ３２１４ｃと、電源電位ノ
ードと出力ノードＮＯａの間に設けられ、そのゲートに
出力ノードＮＯｂ上の信号電位を受けるｐチャネルＭＯ
Ｓトランジスタ３２１４ｄと、電源電位ノードと出力ノ
ードＮＯｂとの間に設けられ、そのゲートに出力ノード
ＮＯａ上の信号電位を受けるｐチャネルＭＯＳトランジ
スタ３２１４ｅと、電源電位ノードと出力ノードＮＯｂ
の間に設けられ、そのゲートにクロックイネーブル信号
ＣＬＫＥを受けるｐチャネルＭＯＳトランジスタ３２１
４ｆと、出力ノードＮＯａおよびＮＯｂ上の信号をそれ
ぞれ反転するインバータ回路３２１４ｉおよび３２１４
ｈを含む。
【０３４３】この図４７に示すレジスタ３２１４は、ク
ロックイネーブル信号ＣＬＫＥが“Ｈ”のときに動作状
態とされ、外部クロックイネーブル信号ｅｘｔＣＫＥと
基準電圧Ｖｒｅｆとを比較し、その比較結果に従って、
出力ノードＮＯａおよびＮＯｂに信号を発生する。クロ
ックイネーブル信号ＣＬＫＥが“Ｌ”の場合には、ＭＯ
Ｓトランジスタ３２１４ｍがオフ状態となり、比較動作
は行なわず、出力ノードＮＯａおよびＮＯｂはともにＭ
ＯＳトランジスタ３２１４ｃおよび３２１４ｆを介して
電源電位レベルに充電され、インバータ回路３２１４ａ
および３２１４ｈから出力される信号ＣＫＥ０およびＺ
ＣＫＥ０は“Ｌ”となる。この構成は通常ダイナミック
ラッチと呼ばれている。再び図４６に戻って、第２の内
部クロック発生回路２１３２は、第１の内部クロック発
生回路２１３０からの出力信号ＺＣＬＫＥとＺＣＫＥ０
Ｄを受けるＮＡＮＤ回路３２２０と、出力信号ＺＣＬＫ
ＥおよびＣＬＫ０Ｄを受けるＮＡＮＤ回路３２２１と、
ＮＡＮＤ回路３２２０および３２２１の出力信号に従っ
てセット／リセットされるフリップフロップを含む。こ
のフリップフロップは出力と一方入力とが交差結合され
たＮＡＮＤ回路３２２２および３２２３を含む。ＮＡＮ
Ｄ回路３２２２は、他方入力にＮＡＮＤ回路３２２０の
出力信号を受け、ＮＡＮＤ回路３２２３はその他方入力
にＮＡＮＤ回路３２２１の出力信号を受ける。第２の内
部クロック発生回路２１３２は、さらに、ＮＡＮＤ回路
３２２２の出力信号を受けるインバータ回路３２２４
と、ＮＡＮＤ回路３２２３の出力信号を受けるインバー
タ回路３２２５を含む。インバータ回路３２２４から第
２の内部クロックイネーブル信号ＣＫＥ１が発生され
る。
【０３４４】第３の内部クロック発生回路２１３４は、
外部クロック信号ｅｘｔＫと第２の内部クロックイネー
ブル信号ＣＫＥ１を受けるＮＡＮＤ回路３２３０と、Ｎ
ＡＮＤ回路３２３０の出力信号を反転するインバータ回
路３２３２と、インバータ回路３２３２の出力信号を所
定時間遅延させて反転する反転遅延回路３２３４と、イ
ンバータ回路３２３２の出力信号および反転遅延回路３
２３４の出力信号を受けるＮＡＮＤ回路３２３６と、Ｎ
ＡＮＤ回路３２３６の出力信号を受けるインバータ回路
３２３８と、インバータ回路３２３８の出力信号を受け
るインバータ回路３２３９を含む。インバータ回路３２
３８および３２３９から内部クロック信号ＣＬＫおよび
ＺＣＬＫがそれぞれ発生される。反転遅延回路３２３４
は、複数個（図示の構成では９個）の縦列接続されたイ
ンバータにより構成される。次にこの図４６および図４
７に示す内部クロック信号発生系の動作をその動作波形
図である図４８を参照して説明する。
【０３４５】外部クロック信号ｅｘｔＫが“Ｈ”に立上
がると、インバータ回路３２１２からのクロックイネー
ブル信号ＣＬＫＥが所定時間“Ｈ”に立上がる。内部ク
ロックイネーブル信号ＣＬＫＥが“Ｈ”にある期間は、
反転遅延回路３２０８が有する遅延時間により決定され
る。インバータ回路３２０６からのクロックイネーブル
信号ＺＣＬＫＥは、この外部クロック信号ｅｘｔＫの立
上がりに応答して“Ｌ”に立下がる。これにより、第２
の内部クロック発生回路２１３２において、ＮＡＮＤ回
路３２２０および３２２１の出力信号が“Ｈ”に固定さ
れ、この間クロックイネーブル信号ＣＫ１およびＺＣＫ
１の状態は変化しない。内部クロックイネーブル信号Ｃ
ＬＫＥが“Ｈ”となると、レジスタ３２１４が動作状態
とされ、外部クロックイネーブル信号ｅｘｔＣＫＥを取
込みラッチする。外部クロックイネーブル信号ｅｘｔＣ
ＫＥが“Ｈ”にあれば、図４７に示す出力ノードＮＯａ
がトランジスタ３２１４ａおよび３２１４ａを介して放
電され、その電位が低下する。応じてＭＯＳトランジス
タ３２１４ｋがオフ状態となり、他方出力ノードＮＯｂ
は、ＭＯＳトランジスタ３２１４ｅを介して電源電位レ
ベルにまで充電される。これによりレジスタ３２１４か
ら出力されるクロックイネーブル信号ＣＫＥ０およびＺ
ＣＫＥ０は“Ｈ”および“Ｌ”となる。このクロックイ
ネーブル信号ＣＫＥ０およびＺＣＫＥ０が与えられる回
路については示していないが、これらの信号はＤＲＡＭ
制御回路部に含まれるセルフリフレッシュを指定するコ
マンドをデコードするための回路へ与えられる。早いタ
イミングでリフレッシュ動作が指定されているか否かを
決定するためである。この“Ｈ”のクロックイネーブル
信号ＣＫＥ０および“Ｌ”のクロックイネーブル信号Ｚ
ＣＫＥ０はインバータ回路３２１６および３２１５を介
してＮＡＮＤ回路３２１７および３２１８により構成さ
れるフリップフロップによりラッチされる。したがっ
て、この状態においては、内部クロックイネーブル信号
ＣＫＥ０Ｄが“Ｈ”、相補内部クロックイネーブル信号
ＺＣＫＥ０Ｄが“Ｌ”となる。
【０３４６】所定時間が経過すると、クロックイネーブ
ル信号ＣＬＫＥが“Ｌ”となり、レジスタ３２１４の出
力信号ＺＣＫＥ０およびＣＫＥ０がともに“Ｌ”とな
る。これに応答して、インバータ回路３２１５および３
２１６の出力信号がともに“Ｈ”となるが、ＮＡＮＤ回
路３２１７および３２１８の出力信号ＺＣＫＥ０Ｄおよ
びＣＫＥ０Ｄの状態は変化しない。外部クロック信号ｅ
ｘｔＫが“Ｌ”に立下がると、応じて内部クロックイネ
ーブル信号ＺＣＬＫＥが“Ｌ”から“Ｈ”に立上がり、
ＮＡＮＤ回路３２２０および３２２１がインバータとし
て機能する。これにより、ＮＡＮＤ回路３２２０の出力
信号が“Ｈ”、ＮＡＮＤ回路３２２１の出力信号が
“Ｌ”となり、第２の内部クロックイネーブル信号ＣＫ
Ｅ１が“Ｈ”、第１の内部クロックイネーブル信号ＺＣ
ＫＥ１が“Ｌ”となる。
【０３４７】この第１の内部クロックイネーブル信号Ｃ
ＫＥ１が“Ｈ”にあれば、第３の内部クロック発生回路
２１３４においては、ＮＡＮＤ回路３２３０およびイン
バータ回路３２３２から外部クロック信号ｅｘｔＫに従
って内部クロック信号ＣＬＫおよびＺＣＬＫが発生され
る。ＮＡＮＤ回路３２３６の出力信号が“Ｈ”となる期
間は、反転遅延回路３２３４が有する遅延時間により決
定される。したがって、インバータ回路３２３８から発
生される内部クロック信号ＣＬＫは、外部クロック信号
ｅｘｔＫの立上がりに応答して“Ｈ”に立上がりかつそ
の期間が反転遅延回路３２３４を有する遅延時間により
決定される期間“Ｈ”となった後に“Ｌ”に立下がる。
この構成においても、内部クロック信号ＣＬＫは外部ク
ロック信号ｅｘｔＫの立下がりタイミングと無関係に常
時一定のパルス幅を有する信号となる。
【０３４８】外部クロック信号ｅｘｔＫの立上がりにお
いて、内部クロックイネーブル信号ｅｘｔＣＫＥが
“Ｌ”に設定されると、レジスタ回路３２１４から発生
されるクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ
０が“Ｌ”および“Ｈ”となり、応じて第１の内部クロ
ックイネーブル信号ＺＣＫＥ０ＤおよびＣＫＥ０Ｄがそ
れぞれ“Ｈ”および“Ｌ”となる。このＮＡＮＤ回路３
２１７および３２１８の出力信号の状態は外部クロック
信号ｅｘｔＫの次の立上がりまで維持される。外部クロ
ック信号ｅｘｔＫが立上がったとき、このときはまだ第
２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”であ
るため、第３の内部クロック発生回路２１３４からは所
定の時間幅を有する内部クロック信号ＣＬＫが発生され
る。外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、
第２の内部クロック発生回路２１３２において、ＮＡＮ
Ｄ回路３２２２および３２２３の出力信号の状態が反転
し、第２の内部クロックイネーブル信号ＣＫＥ１が
“Ｌ”となる。この状態は、外部クロック信号ｅｘｔＫ
の次の立下がりまで維持される。したがって、次のサイ
クルにおいて外部クロック信号ｅｘｔＣＬＫが“Ｈ”に
立上がっても、第３の内部クロック発生回路２１３４か
らは内部クロック信号ＣＬＫは発生されない。
【０３４９】［内部クロック発生回路の他の詳細構成］
図４９は内部クロック信号発生系の他の構成を示す図で
ある。図４９において、内部クロック信号発生系は、外
部クロック信号ｅｘｔＫをバッファ処理するバッファ回
路２１３８と、外部クロックイネーブル信号ｅｘｔＣＫ
Ｅをバッファ処理するバッファ回路２１３７と、バッフ
ァ回路２１３８からのクロック信号Ｋ０と第２の内部ク
ロック発生回路２１３３からのパワーダウンモード検出
信号ＺＰＤＥとに従ってクロックイネーブル信号ＣＬＫ
Ｅを発生する第１の内部クロック発生回路２１３１と、
クロックイネーブル信号ＣＬＫ１とリフレッシュモード
検出信号ＲＦＳとバッファ回路２１３７からのクロック
イネーブル信号ＣＫＥとを受けて内部クロックイネーブ
ル信号ＣＫＥ０、ＣＫＥ１およびパワーダウンモード検
出信号ＺＰＤＥを発生する第２の内部クロック発生回路
２１３３と、第２の内部クロック発生回路２１３３から
の内部クロックイネーブル信号ＣＫＥ１とクロック信号
Ｋ０に従って内部クロック信号ＣＬＫを発生する第３の
内部クロック発生回路２１３４を含む。第２の内部クロ
ック発生回路２１３３からのクロックイネーブル信号Ｃ
ＫＥ０は制御回路に含まれるリフレッシュコマンドデコ
ーダ２１３９へ与えられる。リフレッシュコマンドデコ
ーダ２１３９は、このクロックイネーブル信号ＣＫＥ０
に応答して活性化され、外部制御信号の状態を判別して
リフレッシュモードが指定されたか否かを示すリフレッ
シュモード検出信号ＲＦＳを発生する。
【０３５０】図４９に示す構成においては、パワーダウ
ンモード検出信号ＺＰＤＥが利用される。しかしながら
内部クロック信号ＣＬＫは、外部クロック信号ｅｘｔＫ
（Ｋ０）に従って所定の期間“Ｈ”となるように発生さ
れる。したがって、この図４９に示す構成においても、
外部クロック信号ｅｘｔＫの立下がりの変動の影響を受
けることなく一定のパルス幅を有する内部クロック信号
ＣＬＫを確実に発生することができる。次に各回路の具
体的構成について説明する。図４９に示すバッファ回路
２１３７および２１３８はそれぞれ２段の縦続接続され
たインバータ回路で構成される。したがって、その構成
は特に説明しない。図５０は、図４９に示す第２の内部
クロック発生回路２１３３の詳細構成を示す図である。
図５０を参照して、第２の内部クロック発生回路２１３
３は、図４９に示す第１の内部クロック発生回路２１３
１からのクロックイネーブル信号ＣＬＫ１と自身が発生
するパワーダウンモード検出信号ＺＰＤＥと外部クロッ
クイネーブル信号ＣＫＥを受けて第１の内部クロックイ
ネーブル信号ＺＣＫＥ０およびＣＫＥ０を発生するレジ
スタ３２５０を含む。レジスタ３２５０は、信号ＣＬＫ
ＥおよびＺＳＰＤＥがともに“Ｈ”のときのみ動作状態
とされ、クロックイネーブル信号ＣＫＥを取込み、かつ
出力する。信号ＣＬＫＥおよびＺＰＤＥの少なくとも一
方が“Ｌ”のときには、レジスタ３２５０からの出力信
号ＣＫＥ０およびＺＣＫＥ０はともに“Ｌ”となる。レ
ジスタ３２５０の具体的構成を図５１に示す。
【０３５１】図５１を参照して、レジスタ３２５０は、
出力ノードＯＲＬ上の信号を反転する３段の縦続接続さ
れたインバータ回路４０１９ａ、４０１９ｂ、および４
０１９ｃと、出力ノードＺＯＲＬ上の信号電位を受ける
３段の縦続接続されたインバータ回路４０１８ａ、４０
１８ｂおよび４０１８ｃと、電源電位ノードとノードＮ
Ｄｅの間に並列に設けられるｐチャネルＭＯＳトランジ
スタ４０１２、４０１４、および４０１６と、ノードＮ
ＤｅとノードＮＤｃの間に接続されるｎチャネルＭＯＳ
トランジスタ４０１０ａ、４０１０ｂ、４００８ａ、お
よび４００８ｂと、ノードＮＤｆとノードＮＤｂの間に
設けられるｎチャネルＭＯＳトランジスタ４０１１ａ、
４０１１ｂ、４００９ａ、および４００９ｂを含む。Ｍ
ＯＳトランジスタ４０１２は、信号ＺＰＤＥが“Ｌ”の
ときに導通し、ノードＮＤｅへ電源電位ノードからの電
圧を伝達する。ｐチャネルＭＯＳトランジスタ４０１４
は、信号ＣＬＫＥが“Ｌ”のときに導通し、電源電位ノ
ードからノードＮＤｅへ電流を供給する。ｐチャネルＭ
ＯＳトランジスタ４０１６は、出力ノードＺＯＲＬが
“Ｌ”のときに導通し、ノードＮＤｅへ電源電位ノード
からの電圧／電流を伝達する。
【０３５２】ＭＯＳトランジスタ４０１０ａおよび４０
１０ｂはゲートに信号ＣＬＫＥを受け、ＭＯＳトランジ
スタ４００８ａおよび４００８ｂはそのゲートに信号Ｚ
ＰＤＥを受ける。トランジスタ４０１０ａおよび４００
８ａが直列に接続され、トランジスタ４０１０ｂおよび
４００８ｂが直列に接続される。信号ＣＬＫＥを受ける
トランジスタが２個並列に設けられ、また信号ＺＰＤＥ
がゲートに受けるトランジスタが２個並列に設けられて
いるのは、ノードＮＤｅの充電がＭＯＳトランジスタ４
０１２および４０１４両者を通して行なわれる場合があ
り、この充電電流とノードＮＤｅの放電電流を等しくす
るためである。ｐチャネルＭＯＳトランジスタ４０１３
はゲートにパワーダウンモード検出信号ＺＰＤＥを受
け、ＭＯＳトランジスタ４０１５はゲートにクロックイ
ネーブル信号ＣＬＫＥを受け、ＭＯＳトランジスタ４０
１７はそのゲートが出力ノードＯＲＬに接続される。Ｍ
ＯＳトランジスタ４０１１ａおよび４０１１ｂはそのゲ
ートにクロックイネーブル信号ＣＬＫＥを受ける。ＭＯ
Ｓトランジスタ４００９ａおよび４００９ｂはそのゲー
トに信号ＺＰＤＥを受ける。
【０３５３】レジスタ３２５０はさらに出力ノードＺＯ
ＲＬ上の信号電位をゲートに受けるｎチャネルＭＯＳト
ランジスタ４００４ａ、４００４ｂ、および４００４ｃ
と、出力ノードＯＲＬ上の信号をゲートに受けるｎチャ
ネルＭＯＳトランジスタ４００５ａ、４００５ｂ、およ
び４００５ｃと、出力ノードＺＯＲＬ上の信号電位が
“Ｈ”のときに導通し、ノードＮＤｃを接地電位レベル
へ放電するｎチャネルＭＯＳトランジスタ４００６ａお
よび４００６ｂと、出力ノードＯＲＬ上の信号電位が
“Ｈ”のときに導通し、ノードＮＤｄを接地電位レベル
へ放電するｎチャネルＭＯＳトランジスタ４００７ａお
よび４００７ｂを含む。ＭＯＳトランジスタ４００４ｂ
および４００４ｃはノードＮＤｃとノードＮＤａの間に
並列に設けられる。ＭＯＳトランジスタ４００５ｂおよ
び４００５ｃは、ノードＮＤｄとノードＮＤｂの間に並
列に設けられる。ＭＯＳトランジスタ４００４ａおよび
４００５ａは、一方導通端子がノードＮＤａおよびＮＤ
ｂにそれぞれ接続され、他方導通端子はフローティング
状態とされる。出力ノードＯＲＬおよびＺＯＲＬに付随
するゲート容量を調節するとともに、各トランジスタの
サイズを小さくするためである。
【０３５４】レジスタ３２５０はさらに、クロックイネ
ーブル信号ＣＫＥをゲートに受けるｎチャネルＭＯＳト
ランジスタ４００２ａ、４００２ｂおよび４００２ｃ
と、基準電圧Ｖｒｅｆをゲートに受けるｎチャネルＭＯ
Ｓトランジスタ４００３ａ、４００３ｂ、および４００
３ｃを含む。ＭＯＳトランジスタ４００２ｂおよび４０
０２ｃはノードＮＤａと接地電位ノードとの間に並列に
設けられ、ＭＯＳトランジスタ４００３ｂおよび４００
３ｃはノードＮＤｂと接地電位ノードとの間に並列に設
けられる。ＭＯＳトランジスタ４００２ａおよび４００
３ａは、それぞれの一方導通端子が接地電位ノードに接
続され、それぞれの他方導通端子はフローティング状態
とされる。信号ＣＫＥ、ＣＬＫＥおよびＺＰＤＥの負荷
容量を等しくするとともに最適値に設定し、かつ、信号
ＣＫＥが“Ｈ”のときのノードＮＤｃの放電速度と、出
力ノードＺＯＲＬが“Ｈ”のときの信号ＣＫＥが“Ｌ”
のときのノードＮＤｃの放電速度を等しくするためであ
る。
【０３５５】図５１に示すレジスタにおいては、信号Ｃ
ＬＫＥおよびＺＰＤＥがともに“Ｌ”のときには、ノー
ドＮＤｅおよびノードＮＤｆがそれぞれトランジスタ４
０１２および４０１４により充電されて電源電位レベル
となり、出力ノードＯＲＬおよびＺＯＲＬが“Ｈ”とな
る。この状態においては、信号ＣＫＥ０およびＺＣＫＥ
０はともに“Ｌ”にある。このときまたノードＮＤｃお
よびＮＤｄは、トランジスタ４００６ａおよび４００６
ｂならびに４００７ａおよび４００７ｂにより接地電位
レベルへ放電される。信号ＣＫＥがこのとき基準電位Ｖ
ｒｅｆよりも高い電位にあれば、ノードＮＤｃは、また
トランジスタ４００４ｂ、４００４ｃ、４００２ｂおよ
び４００２ｃにより放電される。信号ＣＬＫＥおよびＺ
ＰＤＥがともに“Ｈ”となると、ＭＯＳトランジスタ４
０１２、４０１４、４０１３、４０１５がオフ状態とな
り、トランジスタ４０１０ａ、４０１０ｂ、４００８
ａ、４００８ｂ、４００９ａ、４００９ｂおよび４０１
１ａ、４０１１ｂがオン状態となる。このとき信号ＣＫ
Ｅが“Ｈ”にあれば、トランジスタ４００２ｃおよび４
００２ｂが導通し、ノードＮＤｃを接地電位レベルへと
放電する。これによりノードＮＤｅの電位が低下し、出
力ノードＺＯＲＬはＭＯＳトランジスタ４０１７を介し
て充電され続け電源電位レベルを維持し、出力ノードＯ
ＲＬは接地電位レベルへ放電され、信号ＣＫＥ０が
“Ｈ”、信号ＺＣＫＥ０が“Ｌ”となる。信号ＣＫＥが
“Ｌ”の場合には、逆に信号ＣＫＥ０が“Ｌ”、信号Ｚ
ＣＫＥ０が“Ｈ”となる。
【０３５６】以上のように、このレジスタ３２５０は、
信号ＣＬＫＥおよびＺＰＤＥがともに“Ｈ”にあるとき
のみ信号ＣＫＥに従った信号ＣＫＥ０およびＺＣＫＥ０
を発生する。再び図５０に戻って、第２の内部クロック
発生回路２１３３は、一方入力ノードに電源電位Ｖｄｄ
を受け、その他方入力に信号ＺＣＫＥ０およびＣＫＥ０
をそれぞれ受けるＮＡＮＤ回路３２５２および３２５３
と、ＮＡＮＤ回路３２５２および３２５３の出力信号に
従ってセット／リセットされるフリップフロップ３２５
４と、信号ＺＣＬＫＥに従って活性化され、フリップフ
ロップ３２５４の出力信号Ｑおよび／Ｑをそれぞれ反転
して通過させるＮＡＮＤ回路３２５５および３２５６
と、ＮＡＮＤ回路３２５５および３２５６の出力信号に
従ってセット／リセットされるフリップフロップ３２５
７と、フリップフロップ３２５７の出力Ｑおよび／Ｑを
それぞれ反転するインバータ回路３２５８および３２５
９を含む。インバータ回路３２５８からクロックイネー
ブル信号ＣＬＫＥ１が発生され、インバータ回路３２５
９から相補内部クロックイネーブル信号ＺＣＬＫＥ１が
発生される。
【０３５７】ＮＡＮＤ回路３２５５および３２５６へ与
えられる信号ＺＣＬＫＥは、レジスタ３２５０へ与えら
れる信号ＣＬＫＥの反転信号である。したがって、信号
ＣＬＫＥが“Ｈ”にありレジスタ３２５０の出力が確定
した後この信号ＣＬＫＥの立下がりに従ってフリップフ
ロップ３２５４の出力信号がフリップフロップ３２５７
へ伝達されてラッチされる。第２の内部クロック発生回
路２１３３はさらに、クロックイネーブル信号ＣＫＥと
リフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回
路３２６０と、ＮＡＮＤ回路３２６０の出力信号を受け
るインバータ回路３２６１と、インバータ回路３２６１
の“Ｌ”の信号を保持するためのｐチャネルＭＯＳトラ
ンジスタ３２６２と、信号ＺＣＫＥ１とリフレッシュモ
ード検出信号ＲＦＳを受けるＮＡＮＤ回路３２６３と、
インバータ回路３２６１の出力信号ＣＫＥ２とＮＡＮＤ
回路３２６３の出力信号を受けるＮＯＲ回路３２６４
と、ＮＯＲ回路３２６４の出力信号を反転するインバー
タ回路３２６５を含む。ＮＯＲ回路３２６４から信号Ｐ
ＤＥが発生され、インバータ回路３２６５から信号ＺＰ
ＤＥが発生される。次に図５０に示す第２の内部クロッ
ク信号発生回路の動作をその動作波形図である図５２を
参照して説明する。
【０３５８】内部クロック信号ＣＫＥ１およびＺＣＫＥ
１は、クロックイネーブル信号ＣＬＫＥの立上がり時に
おいて前のクロックサイクルの状態を維持している（こ
れらの信号ＣＫＥ１およびＺＣＫＥ１の状態の変化は信
号ＺＣＬＫＥにより実現される）。リフレッシュモード
検出信号ＲＦＳが“Ｌ”にあり、前のサイクルにおいて
クロックイネーブル信号ＣＫＥ１が“Ｈ”のときには、
インバータ回路３２６１の出力信号は信号ＣＫＥの状態
にかかわらず“Ｌ”であり、ＮＡＮＤ回路３２６３の出
力信号は“Ｈ”であり、したがって信号ＰＤＥは“Ｌ”
となり、信号ＺＰＤＥは“Ｈ”である。今、信号ＣＫＥ
が“Ｌ”に設定された状態を考える。信号ＺＰＤＥはこ
のときまだ“Ｈ”である（前のサイクルで信号ＺＣＫＥ
１が“Ｌ”に設定されている）。したがって、レジスタ
３２５０はラッチ動作を実行し、信号ＣＫＥ０を“Ｌ”
とする。この状態は、信号ＺＣＬＫＥの立上がりに応答
してフリップフロップ３２５７にラッチされる。これに
応答して、信号ＺＣＫＥ１が“Ｈ”となる。しかしなが
らリフレッシュモード検出信号ＲＦＳが“Ｌ”にあれ
ば、信号ＰＤＥは“Ｌ”を維持する。リフレッシュモー
ド検出信号ＲＦＳが“Ｈ”にあれば、この信号ＣＫＥの
立下がりに応答して信号ＣＫＥ１が“Ｌ”に立下がる。
これに応答して、信号ＰＤＥが“Ｈ”に立上がり、信号
ＣＫＥが“Ｌ”にある間“Ｈ”を維持する。
【０３５９】セルフリフレッシュモード検出信号ＲＦＳ
が“Ｈ”にあるときに信号ＣＫＥを“Ｈ”に立上げる
と、まず信号ＣＫＥ２が“Ｈ”に立上がり、ＮＯＲ回路
３２６４を介して信号ＰＤＥが“Ｌ”に立上がる。この
信号ＰＤＥの立上がりは、外部クロック信号Ｋと非同期
で実行される。次のクロック信号Ｋの立上がりエッジで
プリチャージモードが指定され、リフレッシュモード検
出信号ＲＦＳが“Ｌ”となり（信号ＰＤＥが“Ｌ”とな
るため信号ＣＫＥ０およびＺＣＫＥ０が内部クロック信
号Ｋに同期して発生される）。信号ＲＦＳが“Ｌ”に立
下がると、信号ＣＫＥ２が“Ｌ”に立下がり、ＮＡＮＤ
回路３２６４から出力される信号ＰＤＥはリフレッシュ
モード検出信号ＲＦＳに従って“Ｌ”に維持される。一
方、外部クロック信号Ｋが“Ｈ”に立上がると、信号Ｃ
ＬＫＥが発生され、応じて信号ＣＫＥ１が“Ｈ”に立上
がる。以降信号ＣＫＥ１が“Ｈ”にある間、外部クロッ
ク信号Ｋに従って内部クロック信号ＣＬＫが発生され
る。
【０３６０】図５３（Ａ）は、図４９に示す第１の内部
クロック発生回路の具体的構成例を示す図である。図５
３（Ａ）を参照して、第１の内部クロック発生回路２１
３１は、信号ＺＰＤＥおよびクロック信号Ｋ０を受ける
ＮＡＮＤ回路３２７０と、ＮＡＮＤ回路３２７０の出力
信号を反転するインバータ回路３２７２と、インバータ
回路３２７２の出力信号を遅延する遅延回路３２７６
ａ、３２７６ｂおよび３２７６ｃと、インバータ回路３
２７２の出力信号と遅延回路３２７６ｃの出力信号とを
受けるＮＡＮＤ回路３２７７と、ＮＡＮＤ回路３２７７
の出力信号を受けるインバータ回路３２７８を含む。イ
ンバータ回路３２７８からクロックイネーブル信号ＣＬ
ＫＥが発生され、インバータ回路３２７９から相補クロ
ックイネーブル信号ＺＣＬＫＥが発生される。インバー
タ回路３２７２の出力信号をゲートに受けるｐチャネル
ＭＯＳトランジスタ３２７４は、インバータ回路３２７
２の出力信号が“Ｌ”のときに、インバータ回路３２７
２の入力を電源電位レベルに充電し、インバータ回路３
２７２からの“Ｌ”信号を安定に維持する。
【０３６１】遅延回路３２７６ａは、比較的大きな遅延
時間を有するインバータ回路ＩＧＡを偶数個含み、その
遅延時間がスイッチ回路ＳＷの切換えにより適当な値に
設定される。遅延回路３２７６ｂは、偶数個のインバー
タ回路ＩＧＢを含み、スイッチ回路ＳＷの接点の切換え
によりその遅延時間が適当な値に設定される。この遅延
回路３２７６ｂは、比較的小さな遅延時間を有してお
り、遅延時間を微調整するために利用される。遅延回路
３２７６ｃは、奇数段のインバータ回路ＩＧＣを含み、
遅延回路３２７６ａまたは３２７６ｂから与えられる信
号を所定時間遅延させかつ論理を反転して出力する。次
にこの図５３（Ａ）に示す第１の内部クロック信号発生
回路の動作をその動作波形図である図５３（Ｂ）を参照
して説明する。
【０３６２】信号ＺＰＤＥが“Ｈ”の場合、ＮＡＮＤ回
路３２７０はインバータとして機能する。したがって外
部クロック信号ｅｘｔＫ（Ｋ０）に従ってインバータ３
２７２からクロック信号が発生される。ＮＡＮＤ回路３
２７７は、その両入力に“Ｈ”の信号が与えられたとき
に“Ｌ”の信号を出力する。遅延回路３２７６ａおよび
３２７６ｂは、２個のインバータ回路を１つの単位とし
てその遅延時間が設定される。遅延回路３２７６ａおよ
び３２７６ｂはインバータ回路３２７２の出力信号を所
定時間遅延させる。遅延回路３２７６ｃは、この遅延回
路３２７６ａまたは３２７６ｂからの信号を所定時間遅
延させかつ反転させる。したがってＮＡＮＤ回路３２７
７からは、クロック信号Ｋ０の立上がりに応答してこの
遅延回路３２７６ａ〜３２７６ｃが与える遅延時間の間
“Ｌ”となる信号が発生される。すなわちインバータ回
路３２７８からの信号ＣＬＫＥは、外部クロック信号ｅ
ｘｔＫ（Ｋ０）の立上がりに応答して所定時間“Ｈ”と
なる信号が発生される。この信号ＣＬＫＥのパルス幅は
遅延回路３２７６ａおよび３２７６ｃにより決定されて
おり、この信号ＣＬＫＥを用いて図５０に示すレジスタ
３２５０における外部クロックイネーブル信号ＣＫＥの
サンプリングおよびラッチが実行される。
【０３６３】信号ＺＰＤＥが“Ｌ”の場合には、ＮＡＮ
Ｄ回路３２７０の出力が“Ｈ”であり、インバータ回路
３２７２の出力信号が“Ｌ”となる。したがって、ＮＡ
ＮＤ回路３２７７の出力信号が“Ｈ”となり、インバー
タ回路３２７８からの信号ＣＬＫＥは“Ｌ”となる。こ
の状態では、クロックイネーブル信号ＣＫＥのサンプリ
ングは実行されない。図５４（Ａ）は図４９に示す第３
の内部クロック発生回路の具体的構成を示す図である。
図５４（Ａ）を参照して、第３の内部クロック発生回路
２１３４は、出力ノード３２８１にその一方導通端子が
接続され、そのゲートにクロックイネーブル信号ＣＫＥ
１を受けるｎチャネルＭＯＳトランジスタ３２８２と、
電源電位ノードと出力ノード３２８１との間に設けら
れ、そのゲートにクロックイネーブル信号ＣＫＥ１を受
けるｐチャネルＭＯＳトランジスタ３２８４と、出力ノ
ード３２８１と電源電位ノードとの間に並列に設けら
れ、ゲートにクロック信号Ｋ０を受けるｐチャネルＭＯ
Ｓトランジスタ３２８５ａ、３２８５ｂおよび３２８５
ｃと、ＭＯＳトランジスタ３２８２と接地電位ノードと
の間に並列に設けられ、そのゲートにクロック信号Ｋ０
を受けるｎチャネルＭＯＳトランジスタ３２８６ａ、３
２８６ｂおよび３２８６ｃと、ノード３２８１上の信号
電位を受けるインバータ回路３２８５と、インバータ回
路３２８５の出力信号を所定時間遅延させる遅延回路３
２８８ａ、３２８８ｂおよび３２８８ｃと、インバータ
回路３２８５の出力信号と遅延回路３２８８ｃの出力信
号とを受けるＮＡＮＤ回路３２８０と、ＮＡＮＤ回路３
２８０の出力信号を受けるインバータ回路３２８９ａ
と、インバータ回路３２８９ａの出力信号を受けるイン
バータ回路３２８９ｂを含む。
【０３６４】インバータ回路３２８９ａからクロック信
号ＣＬＫが発生され、インバータ回路３２８９ｂから内
部クロック信号ＺＣＬＫが発生される。クロック信号Ｋ
０を受けるトランジスタが３個並列に設けられているの
は、比較的大きな駆動力を有するインバータ回路３２８
５を高速で駆動するためである。信号ＣＫＥ１はクロッ
ク信号Ｋ０の立上がり時に“Ｈ”または“Ｌ”にあれば
よく、高速応答性は要求されない。したがってこのＣＫ
Ｅ１を受けるトランジスタは１個のみが設けられる。信
号ＣＫＥ１を受けるｎチャネルＭＯＳトランジスタ３２
８２の電流供給力はＭＯＳトランジスタ３２８６ａ、３
２８６ｂおよび３２８６ｃよりも十分大きくされてい
る。遅延回路３２８８ａは、比較的駆動力の小さいイン
バータ回路ＩＧＡを用いて構成され、その遅延時間は比
較的大きくされる。遅延時間はスイッチ回路ＳＷの接点
の切換えにより適当な値に調節される。遅延回路３２８
８ｂは、比較的大きな駆動力を有するインバータ回路Ｉ
ＧＢで構成され、その遅延時間はより細かく設定するこ
とができる。遅延回路３２８８ｃは、奇数段のインバー
タ回路ＩＧで構成され遅延回路３２８８ａまたは３２８
８ｂからの遅延信号を所定時間遅延させかつその論理を
反転して出力する。次に図５４（Ａ）に示す回路の動作
をその動作波形図である図５４（Ｂ）を参照して説明す
る。
【０３６５】信号ＣＫＥが“Ｈ”のときには、トランジ
スタ３２８４がオフ状態、トランジスタ３２８２がオン
状態にある。この状態においては、出力ノード３２８１
には、クロック信号Ｋ０を反転した信号が現われ、イン
バータ回路３２８５の出力はクロック信号Ｋ０に対応し
た電位となる。したがって、インバータ回路３２８９ａ
からは、遅延回路３２８８ａ〜３２８８ｃが与える遅延
時間の時間幅を有する“Ｌ”の信号が出力され、インバ
ータ回路３２８９ａからは、時間幅が一定でありかつク
ロック信号Ｋ０に応答して高速で“Ｈ”に立上がる内部
クロック信号ＣＬＫが発生される。信号ＣＫＥが“Ｌ”
の場合には、トランジスタ３２８２がオフ状態にあり、
トランジスタ３２８４がオン状態にある。したがって、
この状態においては、出力ノード３２８１は、クロック
信号Ｋ０の状態にかかわらず“Ｈ”であり、応じて内部
クロック信号ＣＬＫは“Ｌ”に固定される。
【０３６６】［内部クロック発生回路の他の詳細構成］
図５５は、クロックマスク機能を備える内部クロック発
生系の他の構成を概略的に示すブロック図である。図５
５において、内部クロック発生系は、内部クロックマス
ク信号ＣＭｄ♯と外部クロック信号ｅｘｔＫに従ってＤ
ＲＡＭパワーダウンモードが指定されたか否かを判別す
るＤＲＡＭパワーダウンモード判別ブロック２１５０
と、このＤＲＡＭパワーダウンモード判別ブロック２１
５０からのパワーダウンモード検出信号ＺＤＰＤＥと外
部クロック信号ｅｘｔＫに従ってＤＲＡＭ用内部クロッ
ク信号ＤＫおよびＤＫＴを発生するＤＲＡＭ内部クロッ
ク発生回路２１６０と、外部クロックマスク信号ＣＭｓ
♯と外部クロック信号ｅｘｔＫに従ってＳＲＡＭパワー
ダウンモードが指定されたか否かを判別するＳＲＡＭパ
ワーダウンモード判別ブロック２１７０と、ＳＲＡＭパ
ワーダウンモード判別ブロック２１７０からのパワーダ
ウンモード検出信号ＺＳＰＤＥと外部クロック信号ｅｘ
ｔＫに従ってＳＲＡＭ用内部クロック信号ＳＫおよびＳ
ＫＴを発生するＳＲＡＭ内部クロック発生回路２１８０
を含む。
【０３６７】ＤＲＡＭパワーダウンモード判別ブロック
２１５０は外部クロックマスク信号ＣＭｄ♯とリフレッ
シュモード検出信号ＲＦＳとパワーダウンモード検出信
号ＤＰＤＥに従って内部クロックマスク信号ＳＲＦＰＤ
およびＺＳＲＦＰＤを発生するＤＲＡＭクロックマスク
信号発生回路２１５２と、外部クロック信号ｅｘｔＫと
内部クロックマスク信号ＳＲＦＰＤに従って第１のタイ
ミング信号ＣＬＫ２およびＣＬＫ２Ｆを発生する第１の
タイミング信号発生回路２１５４と、クロックマスク信
号ＺＳＲＦＰＤとタイミング信号ＣＬＫ２およびＣＬＫ
２Ｆと外部クロックマスク信号ＣＭｄ♯とに従って内部
クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０を発
生する第２のタイミング信号発生回路２１５６と、内部
クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０と内
部タイミング信号ＣＬＫ２およびＣＬＫ２ＦとＳＲＡＭ
パワーダウンモード検出信号ＺＳＰＤＥに従ってＤＲＡ
Ｍパワーダウンモード検出信号ＤＰＤＥおよびＺＤＰＤ
Ｅを発生するＤＲＡＭパワーダウン信号発生回路２１５
８を含む。
【０３６８】ＤＲＡＭクロックマスク信号発生回路２１
５２は、パワーダウンモード検出信号ＤＰＤＥおよびリ
フレッシュモード検出信号ＲＦＳが非活性状態のとき、
外部クロックマスク信号ＣＭｄ♯に従って内部クロック
マスク信号ＳＲＦＰＤおよびＺＳＲＦＰＤを発生する。
第１のタイミング信号発生回路２１５４は、このクロッ
クマスク信号ＳＲＦＰＤがクロックマスクを示していな
いとき、外部クロック信号ｅｘｔＫに従って所定の時間
幅を有するタイミング信号ＣＬＫ２およびＣＬＫ２Ｆを
発生する。第２のタイミング信号発生回路２１５６は、
このタイミング信号ＣＬＫ２に従って信号ＣＭｄ♯およ
びＺＳＲＦＰＤをラッチし保持し、内部クロックイネー
ブル信号ＣＫＥ０およびＺＣＫＥ０を発生する。ＤＲＡ
Ｍパワーダウン信号発生回路２１５８は、クロック信号
ＺＣＬＫ２に従ってクロックイネーブル信号ＣＫＥ０お
よびＺＣＫＥ０をラッチしてパワーダウンモード検出信
号ＺＤＰＤＥおよびＤＰＤＥを発生する。
【０３６９】ＳＲＡＭパワーダウンモード判別ブロック
２１７０は、タイミング信号ＣＬＫ２とリフレッシュモ
ード検出信号ＺＲＦＳＦと外部クロックマスク信号ＣＭ
ｓ♯に従って内部クロックマスク信号ＣＭＳＦおよびＺ
ＣＭＳＦを発生するＳＲＡＭクロックマスク信号発生回
路２１７２と、ＳＲＡＭ内部クロックマスク信号ＣＭＳ
ＦおよびＺＣＭＳＦをタイミング信号ＣＬＫ２に従って
ラッチしてＳＲＡＭパワーダウンモード検出信号ＺＳＰ
ＤＥおよびＳＰＤＥを発生するＳＲＡＭパワーダウン信
号発生回路２１７４を含む。リフレッシュモード検出信
号ＲＦＳおよびＺＲＦＳＦは、制御回路に含まれるリフ
レッシュコマンドデコーダから発生されるリフレッシュ
モード検出信号であり、リフレッシュモード検出信号Ｚ
ＲＦＳＦに従ってリフレッシュモード検出信号ＲＦＳが
発生される。タイミング的には異なりかつ両者の論理は
異なるが、信号ＲＦＳおよびＺＲＦＳＦはほぼ同じタイ
ミングで発生されるものと仮定する。
【０３７０】図５５に示す構成においても、外部クロッ
ク信号ｅｘｔＫから生成されたタイミング信号ＣＬＫ２
およびＣＬＫ２Ｆに従って前のサイクルのパワーダウン
モード検出信号を生成し、このパワーダウンモード検出
信号と外部クロック信号との論理をとって内部クロック
信号を発生することにより、確実に内部クロック信号に
対し正確なマスクをかけることができる。またこのタイ
ミング信号ＣＬＫ２は外部クロック信号ｅｘｔＫのパル
ス幅の影響を受けず一定のパルス幅を有しているため、
正確なタイミングでパワーダウンモード検出信号を発生
することができる。図５６は、図５５に示すＤＲＡＭ内
部クロック発生回路の具体的構成を示す図である。図５
６において、ＤＲＡＭ内部クロック発生回路２１６０
は、外部クロック信号ｅｘｔＫとパワーダウンモード検
出信号ＺＤＰＤＥを受けるＮＡＮＤ回路３３００と、Ｎ
ＡＮＤ回路３３００の出力を受けるインバータ回路３３
０２と、インバータ回路３３０２の入力ノードと接地電
位ノードとの間に設けられ、インバータ回路３３０２の
出力をゲートに受けるｎチャネルＭＯＳトランジスタ３
３０４と、フリップフロップを構成するＮＡＮＤ回路３
３０６および３３０８を含む。ＭＯＳトランジスタ３３
０４は、インバータ回路３３０２の出力信号ＤＫＦが
“Ｈ”のときに導通し、インバータ回路３３０２の入力
ノードを接地電位レベルへと放電する。ＮＡＮＤ回路３
３０６は、クロックサンプリング禁止信号ＫＤＩＳとパ
ワーダウンモード検出信号ＺＤＰＤＥとＮＡＮＤ回路３
３０８の出力信号とを受ける。ＮＡＮＤ回路３３０８
は、インバータ回路３３０２の出力信号とＮＡＮＤ回路
３３０６の出力信号とを受ける。ＮＡＮＤ回路３３０６
の出力信号が“Ｈ”となると内部クロック信号の発生が
禁止される。
【０３７１】ＤＲＡＭ内部クロック発生回路２１６０は
さらに、ＮＡＮＤ回路３３０６の出力信号を受けるイン
バータ回路３３１０と、外部クロック信号ｅｘｔＫとイ
ンバータ回路３３１０の出力信号とを受けるＮＡＮＤ回
路３３１２と、ＮＡＮＤ回路３３１２の出力信号を受け
てクロック信号ＤＫＴを発生するインバータ回路３３１
４と、接地電位ノードとインバータ回路３３１４の入力
ノードとの間に設けられ、そのゲートにインバータ回路
３３１４の出力信号ＤＫＴを受けるｎチャネルＭＯＳト
ランジスタ３３１６を含む。ＭＯＳトランジスタ３３１
６は、クロック信号ＤＫＴが“Ｈ”のときに導通し、イ
ンバータ回路３３１４の入力ノードを接地電位レベルへ
放電する。このＭＯＳトランジスタ３３１６は、クロッ
ク信号ＤＫＴを高速で立上げかつその“Ｈ”レベルを安
定に維持する機能を備える。インバータ回路３３１０の
出力信号が“Ｌ”のときには、クロック信号ＤＫＴは外
部クロック信号ｅｘｔＫの状態にかかわらず“Ｌ”に固
定される。インバータ回路３３１０の出力信号が“Ｈ”
のときには、外部クロック信号ｅｘｔＫに従ってクロッ
ク信号ＤＫＴが“Ｈ”に立上がる。
【０３７２】ＤＲＡＭ内部クロック発生回路２１６０は
さらに、ノード３３２９上の信号を反転して内部クロッ
ク信号ＤＫを発生するインバータ回路３３１８と、内部
クロック信号ＤＫを所定時間遅延させる遅延回路３３２
０と、遅延回路３３２０の出力信号と内部クロック信号
ＤＫを受けるＮＡＮＤ回路３３２２と、ＮＡＮＤ回路３
３２２の出力信号を受けるインバータ回路３３２４と、
インバータ回路３３２４の出力信号と内部クロック信号
ＤＫを受けるＮＡＮＤ回路３３２８と、電源電位ノード
とノード３３２９との間に設けられ、ＮＡＮＤ回路３３
２８の出力信号をゲートに受けるｐチャネルＭＯＳトラ
ンジスタ３３３０と、電源電位ノードとノード３３２９
との間に設けられ、そのゲートに内部クロック信号ＤＫ
を受けるｐチャネルＭＯＳトランジスタ３３２６を含
む。遅延回路３３２０は、ＮＡＮＤ回路およびインバー
タ回路を含み、そこに含まれるスイッチを切換えること
により遅延時間を適当な値に設定することができる。Ｍ
ＯＳトランジスタ３３２６は、内部クロック信号ＤＫが
“Ｌ”のときにノード３３２９を電源電位レベルへ充電
する。ＭＯＳトランジスタ３３２６の電流供給力は大き
くされている。ＭＯＳトランジスタ３３３０は、内部ク
ロック信号ＤＫが“Ｈ”のときにノード３３２９を電源
電位レベルに保持する。このＭＯＳトランジスタ３３３
０は、単にノード３３２９の電位を保持する機能を有す
るだけであり、電流供給力が小さくされている。
【０３７３】ＤＲＡＭ内部クロック発生回路２１６０は
さらに、ノード３３２９と電源電位ノードとの間に直列
に設けられ、それぞれのゲートにクロック信号ＤＫＴお
よびＤＫを受けるｐチャネルＭＯＳトランジスタ３３２
５および３３２７と、ノード３３２９と接地電位ノード
との間に設けられ、そのゲートに内部クロック信号ＤＫ
Ｔを受けるｐチャネルＭＯＳトランジスタ３３２３と、
ノード３３２９と接地電位ノードとの間に直列に設けら
れ、そのゲートに内部クロック信号ＤＫを受けるｎチャ
ネルＭＯＳトランジスタ３３２１ａおよび３３２１ｂを
含む。このＭＯＳトランジスタ３３２１ａ、３３２１
ｂ、３３２３、３３２５および３３２７は２入力ＮＯＲ
回路を構成している。ノード３３２９と接地電位ノード
との間にｎチャネルＭＯＳトランジスタ３３２１ａおよ
び３３２１ｂが直列に設けられているのは、大きな電流
駆動力を有するトランジスタ３３２３が導通となった
後、このノード３３２９の電位を接地電位レベルとする
機能のみが要求されるため、その電流供給力は小さくさ
れており、また信号ＤＫＴおよびＤＴが“Ｌ”のときと
信号ＤＫが“Ｈ”のときのノード３３２９に対する容量
のバランス（充放電電流のバランス）を与えるためであ
る。
【０３７４】また内部クロック信号ＤＫを受けるインバ
ータ回路３３０１の出力信号とノード３３２９上の信号
の一方がスイッチ回路を介してＮＡＮＤ回路３３０６へ
与えられるのは、このＮＡＮＤ回路３３０６に対するク
ロックサンプリング禁止信号ＫＤＩＳの遅延時間を最適
値に設定するためである。図５５に示すＤＲＡＭ内部ク
ロック発生回路の構成および動作は図４２に示す内部ク
ロック発生回路２１１８のものと本質的に同じである。
したがってその詳細説明は省略し、簡単にその動作のみ
を説明する。信号ＺＤＰＤＥが“Ｈ”のとき外部クロッ
ク信号ｅｘｔＫが“Ｈ”に立上がるとフリップフロップ
（ＮＡＮＤ回路３３０６および３３０８で構成される）
がセットされてインバータ回路３３１０の出力信号が
“Ｈ”となり、まず内部クロック信号ＤＫＴが“Ｈ”に
立上がる。これにより、ノード３３２９がＭＯＳトラン
ジスタ３３２３を介して高速で放電され、インバータ回
路３３１８により内部クロック信号ＤＫが“Ｈ”に立上
がる。ノード３３２９の電位が接地電位レベルへ放電さ
れると、信号ＫＤＩＳが“Ｌ”となり、インバータ回路
３３１０の出力信号が“Ｌ”となり、クロック信号ＤＫ
Ｔが“Ｌ”に立下がる。この状態では、ノード３３２９
はＭＯＳトランジスタ３３２１ａおよび３３２１ｂによ
り接地電位レベルに保持される。
【０３７５】所定時間が経過すると、インバータ回路３
３２４からの出力信号ＤＫＲＳＴが“Ｈ”に立上がり、
ＮＡＮＤ回路３３２８を介してＭＯＳトランジスタ３３
３０が導通し、ノード３３２９は、トランジスタ３３３
０の電流供給力はトランジスタ３３２１ａおよび３３２
１ｂの電流供給量も十分大きくされているため、高速で
その電位が立上がる。これにより、インバータ回路３３
１８から出力される内部クロック信号ＤＫが“Ｌ”に立
下がり、ＭＯＳトランジスタ３３２１ａおよび３３２１
ｂはともにオフ状態となり、ノード３３２９はまたトラ
ンジスタ３３２５および３３２７を介して充電される。
パワーダウンモード検出信号ＺＤＰＤＥが“Ｌ”のとき
には、インバータ回路３３１０の出力信号が“Ｌ”に設
定されるため、内部クロック信号ＤＫおよびＤＫＴは
“Ｌ”を維持する。すなわち内部クロック信号に対しマ
スクがかけられた状態となる。この図５６に示すＤＲＡ
Ｍ内部クロック発生回路２１６０においては、外部クロ
ック信号ｅｘｔＫの立上がりに応答して高速で一定のパ
ルス幅を有する内部クロック信号ＤＫを発生することが
できる。
【０３７６】図５７は、図５６に示すＤＲＡＭクロック
マスク信号発生回路の具体的構成を示す図である。図５
７を参照して、ＤＲＡＭクロックマスク信号発生回路２
１５２は、外部クロックマスク信号ＣＭｄ♯とリフレッ
シュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３３５
０と、ＮＡＮＤ回路３３５０の出力信号を受けるインバ
ータ回路３３５２と、リフレッシュモード検出信号ＲＦ
Ｓとパワーダウンモード検出信号ＤＰＤＥを受けるＮＡ
ＮＤ回路３３５４と、インバータ回路３３５２の出力信
号とＮＡＮＤ回路３３５４の出力信号とを受けるＮＯＲ
回路３３５６と、ＮＯＲ回路３３５６の出力信号を受け
るインバータ回路３３５８を含む。ＮＯＲ回路３３５６
からクロックマスク信号ＳＲＦＰＤが発生され、インバ
ータ回路３３５８から相補クロックマスク信号ＺＳＲＦ
ＰＤが発生される。次に動作について図５８を参照して
簡単に説明する。
【０３７７】リフレッシュモード検出信号ＲＦＳが
“Ｌ”のとき、ＮＡＮＤ回路３３５４の出力が“Ｈ”で
あり、ＮＯＲ回路３３５６から出力される信号ＳＲＦＰ
Ｄは“Ｌ”となる。したがって、リフレッシュモード動
作が実行されていない場合には、信号ＳＲＦＰＤはクロ
ックマスク信号ＣＭｄ♯の状態にかかわらず“Ｌ”に固
定される。このときまた信号ＣＫＥ２も“Ｌ”である。
リフレッシュモード検出信号ＲＦＳが“Ｈ”のときに
は、ＮＡＮＤ回路３３５０および３３５４がインバータ
回路として機能する。したがって外部クロックマスク信
号ＣＭｄ♯が“Ｈ”のときにはＮＡＮＤ回路３３５０の
出力信号が“Ｌ”となり、インバータ回路３３５２から
の信号ＣＫＥ２が“Ｈ”とされ、信号ＳＲＦＰＤは
“Ｌ”にある。信号ＣＭｄ♯が“Ｌ”に立下げられる
と、信号ＣＫＥ２が“Ｌ”とされる。外部クロックマス
ク信号ＣＭｄ♯に従って内部パワーダウンモード禁止信
号ＤＰＤＥが“Ｈ”に立上がるとＮＯＲ回路３３５６か
らの出力信号ＳＲＦＰＤが“Ｈ”に立上がる。この状態
において、クロックマスク信号ＣＭｄ♯が“Ｈ”に立上
げられると、信号ＣＫＥ２が“Ｈ”となり、信号ＳＲＦ
ＰＤが“Ｌ”となる。
【０３７８】すなわち、信号ＳＲＦＰＤは、リフレッシ
ュモード動作時において外部からクロックマスク信号Ｃ
Ｍｄ♯が与えられたときのみ発生される。図５９は、図
５５に示す第１のタイミング信号発生回路の構成を示す
図である。図５９に示す第１のタイミング信号発生回路
２１５４の構成は、図５６に示すＤＲＡＭ内部クロック
発生回路２１６０の構成と同じである。図５９に示す第
１のタイミング信号発生回路においては、信号ＺＤＰＤ
Ｅに代えて信号ＺＳＲＦＰＤが与えられており、また発
生される信号がＣＫＥ２およびＣＫＥ２Ｆである点がこ
の図５９に示す構成は図５６に示す構成と異なってい
る。したがってその構成および動作の詳細説明は省略す
る。この図５９に示す第１のタイミング信号発生回路に
おいては、信号ＺＳＲＦＰＤが“Ｌ”のときには、内部
クロック信号ＣＬＫ２およびＣＬＫ２Ｆは発生されな
い。信号ＺＳＲＦＰＤが“Ｈ”のときのみ内部クロック
信号ＣＬＫ２およびＣＬＫ２Ｆが外部クロック信号ｅｘ
ｔＫに従って発生される。クロック信号ＣＬＫ２はその
パルス幅が一定であり、クロック信号ＣＬＫ２Ｆは、そ
のパルス幅が内部クロック信号ｅｘｔＫにより決定され
る。すなわちクロック信号ＣＬＫ２およびＣＬＫ２Ｆは
リフレッシュモード時においてクロックマスク信号ＣＭ
ｄ♯が与えられたときには発生が禁止される。
【０３７９】図６０は、図５５に示す第２のタイミング
信号発生回路の具体的構成を示す図である。図６０を参
照して、第２のタイミング信号発生回路２１５６は、外
部クロックマスク信号ＣＭｄ♯と信号ＺＳＲＦＰＤを受
けるＮＡＮＤ回路３４００と、ＮＡＮＤ回路３４００の
出力信号を受けるインバータ回路３４０２と、クロック
信号ＣＬＫ２およびＺＣＬＫ２に従ってインバータ回路
３４０２の出力を通過させる双方向トランスミッション
ゲート３４０４と、トランスミッションゲート３４０４
が通過させた信号をラッチするためのインバータ回路３
４０６ａおよび３４０６ｂを含む。インバータ回路３４
０２の入力ノードと電源電位ノードとの間には、インバ
ータ回路３４０２の出力信号が“Ｌ”のときに導通する
ｐチャネルＭＯＳトランジスタ３４０１が設けられる。
トランスミッションゲート３４０４は、クロック信号Ｃ
ＬＫ２が“Ｈ”のときに導通状態となる。したがって、
双方向トランスミッションゲート３４０４とインバータ
回路３４０６ａおよび３４０６ｂとは、クロック信号Ｃ
ＬＫ２が“Ｈ”のときに信号を取込んでラッチし、クロ
ック信号ＣＬＫ２が“Ｌ”の間そのラッチ状態を維持す
るラッチ回路を構成する。
【０３８０】第２のタイミング信号発生回路２１５６は
さらに、インバータ回路３４０６ａの出力を受けるイン
バータ回路３４０７と、インバータ回路３４０６ａの出
力信号とクロック信号ＣＬＫ２と信号ＺＳＲＦＰＤを受
けるＮＡＮＤ回路３４０８ａと、ＮＡＮＤ回路３４０８
ａの出力信号を受けるインバータ回路３４０９ａと、ク
ロック信号ＣＬＫ２と信号ＺＳＲＦＰＤとインバータ回
路３４０７の出力信号を受けるＮＡＮＤ回路３４０８ｂ
と、ＮＡＮＤ回路３４０８ｂの出力信号を受けるインバ
ータ回路３４０９ｂを含む。インバータ回路３４０９ａ
から信号ＺＣＫＥ０が発生され、インバータ回路３４０
９ｂから信号ＣＫＥ０が発生される。信号ＺＳＲＦＰＤ
が“Ｈ”にあり、セルフリフレッシュモードが指定され
ていないときには、クロック信号ＣＬＫ２が外部クロッ
ク信号ｅｘｔＫに従って発生される。したがって、クロ
ック信号ＣＬＫ２の立上がりに応答して、双方向トラン
スミッションゲート３４０４が導通し、インバータ回路
３４０６ａおよび３４０６ｂによりトランスミッション
ゲート３４０４から与えられた信号がラッチされる。信
号ＣＭｄ♯が“Ｈ”の場合には、インバータ回路３４０
２の出力信号が“Ｈ”にある。したがって、インバータ
回路３４０６ａの出力信号が“Ｌ”となり、信号ＺＣＫ
Ｅ０が“Ｌ”となる。信号ＺＣＫＥ０の状態は、クロッ
ク信号ＣＫＥ２の状態にかかわらず保持される。一方、
インバータ回路３４０７の出力信号は“Ｈ”となり、ク
ロック信号ＣＬＫ２が“Ｈ”に立上がると、ＮＡＮＤ回
路３４０８ｂの出力信号が“Ｌ”となり、信号ＣＫＥ０
が“Ｈ”となる。またクロックマスク信号ＣＭｄ♯が
“Ｌ”となると、逆に、信号ＺＣＫＥ０が“Ｈ”、信号
ＣＫＥ０が“Ｌ”となる。信号ＺＳＲＦＰＤが“Ｌ”の
場合には、信号ＣＫＥ０およびＺＣＫＥ０がともに
“Ｌ”となる。すなわち、リフレッシュモード動作時に
おいて内部クロックマスク信号をマスクする動作が必要
な場合には、信号ＣＫＥ０およびＺＣＫＥ０がともに
“Ｌ”とされる。この信号ＣＫＥ０およびＺＣＫＥ０の
状態は、トランスミッションゲート３４０４により１ク
ロックサイクル期間維持される（信号ＺＳＲＦＰＤが
“Ｈ”のとき）。したがって、外部クロックマスク信号
ＣＭｄ♯が“Ｌ”に設定された場合には、そのクロック
サイクル期間中信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”
および“Ｈ”となる（クロック信号ＣＬＫ２が“Ｈ”の
間）。
【０３８１】図６１は、図５５に示すＤＲＡＭパワーダ
ウン信号発生回路の具体的構成を示す図である。図６１
において、ＤＲＡＭパワーダウン信号発生回路２１５８
は、パワーダウンイネーブル信号ＺＤＰＤＥおよびＺＳ
ＰＤＥを受けるＮＡＮＤ回路３４２０と、ＮＡＮＤ回路
３４２０の出力信号とクロック信号ＣＬＫ２Ｆを受ける
ＮＡＮＤ回路３４２２と、ＮＡＮＤ回路３４２２の出力
信号とクロック信号ＣＬＫ２を受けるＮＯＲ回路３４２
４を含む。ＮＯＲ回路３４２４からクロック信号ＺＣＬ
Ｋ２が発生される。信号ＺＳＲＦＰＤが“Ｈ”のとき、
すなわち通常動作モード時においては、クロック信号Ｃ
ＬＫ２およびＣＬＫ２Ｆが外部クロック信号ｅｘｔＫに
従って発生される。このとき信号ＺＤＰＤＥおよびＺＳ
ＰＤＥの少なくとも一方が“Ｌ”のときには、ＮＡＮＤ
回路３４２０の出力信号が“Ｈ”となり、ＡＮＤ回路３
４２２がクロック信号ＣＬＫ２Ｆを通過させる。ＮＯＲ
回路３４２４の出力信号ＺＣＬＫ２はＡＮＤ回路３４２
２の出力信号とクロック信号ＣＬＫ２がともに“Ｌ”の
ときに“Ｈ”となる。信号ＺＤＰＤＥおよびＺＳＰＤＥ
がともに“Ｈ”のときには、ＮＡＮＤ回路３４２０の出
力信号が“Ｌ”となり、ＡＮＤ回路３４２２の出力信号
が“Ｌ”となる。この場合には、ＮＯＲ回路３４２４は
インバータとして機能し、クロック信号ＣＬＫ２を反転
する。したがって、パワーダウンモード動作時において
は、このクロック信号ＺＣＬＫ２の信号幅が異なる。
【０３８２】信号ＺＳＲＦＰＤが“Ｌ”の場合には、ク
ロック信号ＣＬＫ２ＦおよびＣＬＫ２はともに“Ｌ”に
あり、信号ＺＣＬＫ２は“Ｈ”となる。ＤＲＡＭパワー
ダウン信号発生回路２１５８はさらに、それぞれの一方
入力に電源電位Ｖｄｄを受け他方入力に信号ＺＣＫＥ０
およびＣＫＥ０をそれぞれ受けるＮＡＮＤ回路３４２６
および３４２８と、ＮＡＮＤ回路３４２６および３４２
８の出力信号に従ってセット／リセットされるフリップ
フロップ３４３０と、フリップフロップ３４３０の出力
Ｑおよび／Ｑをクロック信号ＺＣＬＫ２が“Ｈ”のとき
に反転して通過させるＮＡＮＤ回路３４３２および３４
３３と、ＮＡＮＤ回路３４３２および３４３３の出力信
号に応答してセット／リセットされるフリップフロップ
３４３４と、フリップフロップ３４３４の出力信号Ｑお
よび／Ｑを反転するインバータ回路３４３６ａおよび３
４３６ｂを含む。インバータ回路３４３６ａから信号Ｚ
ＤＰＤＥが出力され、インバータ回路３４３６ｂから信
号ＤＰＤＥが発生される。
【０３８３】信号ＣＫＥ０およびＺＣＫＥ０は図６０に
示すように、クロック信号ＣＬＫ２が“Ｌ”のときに
“Ｌ”に設定される。ＮＡＮＤ回路３４２６および３４
２８はインバータ回路として機能しており、フリップフ
ロップ３４３０へは“Ｈ”の信号をこのとき伝達する。
この状態において、フリップフロップ３４３０の出力信
号の状態は変化しない。このとき、信号ＺＣＬＫ２が
“Ｈ”となっており、ＮＡＮＤ回路３４３２および３４
３３がインバータ回路として機能し、このフリップフロ
ップ３４３０の出力信号Ｑおよび／Ｑに従ってフリップ
フロップ３４３４の出力信号Ｑおよび／Ｑの状態が決定
される。信号ＣＬＫ２が“Ｈ”に立上がると、信号ＺＣ
ＫＥ０およびＣＫＥ０の状態が信号ＣＭｄ♯およびＺＳ
ＲＦＰＤの状態に従って決定されてフリップフロップ３
４３０へ伝達される。このとき信号ＺＣＬＫ２が“Ｌ”
にあり、フリップフロップ３４３４へはこのフリップフ
ロップ３４３０の信号は伝達されない。
【０３８４】信号ＺＳＲＦＰＤが“Ｈ”のときに、クロ
ックマスク信号ＣＭｄ♯が“Ｈ”にあれば、クロック信
号ＣＬＫ２の立上がりに応答して、信号ＣＫＥ０が
“Ｈ”、信号ＺＣＫＥ０が“Ｌ”となる。フリップフロ
ップ３４３０のＱ出力および／Ｑ出力がそれぞれ“Ｌ”
および“Ｈ”となる。クロック信号ＣＬＫ２が“Ｌ”に
立下がり、クロック信号ＺＣＬＫ２が“Ｈ”に立上がる
と、フリップフロップ３４３４のＱ出力および／Ｑ出力
が“Ｌ”および“Ｈ”に設定される。この状態では信号
ＤＰＤＥが“Ｌ”、および信号ＺＤＰＤＥが“Ｈ”とな
る。外部クロックマスク信号ＣＭｄ♯が“Ｌ”に立下げ
られると、クロック信号ＣＬＫ２の立上がりに応答して
信号ＺＣＫＥ０およびＣＫＥ０が“Ｈ”、および“Ｌ”
となる。次いで信号ＺＣＬＫ２が“Ｈ”に立上がると、
フリップフロップ３４３４のＱ出力および／Ｑ出力がそ
れぞれ“Ｈ”および“Ｌ”となり、信号ＤＰＤＥおよび
ＺＤＰＤＥが“Ｈ”および“Ｌ”となる。この信号ＺＤ
ＰＤＥが“Ｌ”となると、次のクロックサイクルから
は、クロック信号ＣＬＫ２Ｆに従って信号ＺＣＬＫ２が
発生される。この結果、信号ＤＰＤＥはＤＲＡＭ内部ク
ロック発生回路２１６０へ与えられており、次のクロッ
クサイクルにおける内部クロック信号ＤＫの発生を禁止
する。
【０３８５】セルフリフレッシュモード時において信号
ＺＳＲＦＰＤが“Ｌ”に設定されたとき、信号ＣＫＥ０
およびＺＣＫＥ０は“Ｌ”に設定される。この状態にお
いては、フリップフロップ３４３０の信号ラッチ状態は
変化せず、内部クロック信号ＣＬＫ２、ＣＬＫ２Ｆおよ
びＺＣＬＫ２の発生が禁止されるだけである。したがっ
て、クロック信号ＺＣＬＫ２は“Ｈ”を維持し、信号Ｄ
ＰＤＥおよびＺＤＰＤＥは先の状態を維持する。信号Ｚ
ＳＲＦＰＤが“Ｌ”になるが、セルフリフレッシュモー
ド時において外部クロックマスク信号ＣＭｄ♯が“Ｌ”
に設定された後、信号ＤＰＤＥが“Ｈ”に立上がった後
である（図５８参照）。したがって、リフレッシュモー
ド指示時において、外部クロックマスク信号ＣＭｄ♯が
活性状態とされた場合に、確実に内部クロック信号ＤＫ
の発生を防止することができる。したがって、この構成
においては、リフレッシュモード指示時において、外部
からクロックマスク信号を与えることにより、内部クロ
ック信号の発生を禁止することができる。
【０３８６】図６２は、図５５に示すＳＲＡＭクロック
マスク発生回路およびＳＲＡＭパワーダウン信号発生回
路の具体的構成を示す図である。図６２において、ＳＲ
ＡＭクロックマスク信号発生回路２１７２は、その一方
入力に電源電位Ｖｄｄを受け、その他方入力に外部クロ
ックマスク信号ＣＭｓ♯を受けるＮＡＮＤ回路３４５０
と、ＮＡＮＤ回路３４５０の出力信号を受けるインバー
タ回路３４５２と、クロック信号ＣＬＫ２およびＺＣＬ
Ｋ２に従ってインバータ回路３４５２の出力を通過させ
る双方向トランスミッションゲート３４５４と、リフレ
ッシュモード検出信号ＺＲＦＳＦとトランスミッション
ゲート３４５４が伝達した信号を受けるＮＡＮＤ回路３
４５８を含む。インバータ回路３４５２の入力ノードと
電源電位ノードとの間には、インバータ回路３４５２の
出力信号が“Ｌ”のときに導通するｐチャネルＭＯＳト
ランジスタ３４５１が設けられる。双方向トランスミッ
ションゲート３４５４は、クロック信号ＣＬＫ２が
“Ｌ”のとき導通状態となる。ＮＡＮＤ回路３４５８の
出力信号はまたインバータ回路３４５６を介してその一
方入力へフィードバックされる。ＮＡＮＤ回路３４５８
およびインバータ回路３４５６はラッチ回路を構成す
る。
【０３８７】ＳＲＡＭクロックマスク信号発生回路２１
７２はさらに、ＮＡＮＤ回路３４５８の出力信号を受け
るインバータ回路３４６０と、ＮＡＮＤ回路３４５８の
出力信号とクロック信号ＣＬＫ２を受けるＮＡＮＤ回路
３４６２と、クロック信号ＣＬＫ２とインバータ回路３
４６０の出力信号とを受けるＮＡＮＤ回路３４６４を含
む。ＮＡＮＤ回路３４６２および３４６４は、クロック
信号ＣＬＫ２が“Ｈ”となるとインバータ回路として機
能する。双方向トランスミッションゲート３４５４は、
クロック信号ＣＬＫ２が“Ｌ”となると非導通状態とな
る。すなわち、この外部クロック信号ｅｘｔＫの立上が
り時における外部クロックマスク信号ＣＭｓ♯の状態が
ＮＡＮＤ回路３４５８およびインバータ回路３４５６に
よるラッチ回路によりラッチされる。信号ＺＲＦＳＦが
“Ｈ”にあるとき、外部クロック信号ｅｘｔＫの立上が
りにおいて、外部クロックマスク信号ＣＭｓ♯が“Ｌ”
に設定された場合、ＮＡＮＤ回路３４５８の出力信号が
“Ｈ”となり信号ＺＣＭＳＦが“Ｌ”、信号ＣＭＳＦが
“Ｈ”となる（クロック信号ＣＬＫ２の立上がりに応答
して）。クロック信号ＣＬＫ２が“Ｌ”のときには、信
号ＺＣＭＳＦおよびＣＭＳＦがともに“Ｈ”にある。リ
フレッシュモード時においては、信号ＺＲＦＳＦが
“Ｌ”に設定される。この状態において、外部クロック
マスク信号ＣＭｓ♯が“Ｌ”に設定された状態と同様に
なり、クロックマスク信号ＣＭＳＦが“Ｈ”、信号ＺＣ
ＭＳＦが“Ｌ”となる。
【０３８８】したがって、リフレッシュモード検出信号
ＺＲＦＳＦが発生された場合には、外部クロックマスク
信号ＣＭｓ♯が活性状態とされたときと同様内部クロッ
ク信号に対するマスクがかけられる状態となる。ＳＲＡ
Ｍパワーダウン信号発生回路２１７４は、信号ＺＣＭＳ
ＦおよびＣＭＳＦを受けるフリップフロップ３４７０
と、クロック信号ＺＣＬＫ２が“Ｈ”のときにフリップ
フロップ３４７０の出力Ｑおよび／Ｑを反転して通過さ
せるＮＡＮＤ回路３４７２ａおよび３４７２ｂと、ＮＡ
ＮＤ回路３４７２ａおよび３４７２ｂの出力信号に応答
してセット／リセットされるフリップフロップ３４７４
と、フリップフロップ３４７４の出力Ｑおよび／Ｑを受
けるインバータ回路３４７６ａおよび３４７６ｂを含
む。インバータ回路３４７６ａから信号ＺＳＰＤＥが発
生され、インバータ回路３４７６ｂから信号ＳＰＤＥが
発生される。
【０３８９】信号ＺＣＭＳＦが“Ｌ”のときには、信号
ＺＳＰＤＥが“Ｌ”となり、信号ＣＭＳＦが“Ｌ”のと
きには信号ＳＰＤＥが“Ｌ”となる。すなわち、信号Ｚ
ＣＭＳＦおよびＣＭＳＦはクロック信号ＺＣＬＫ２の立
上がりに従って伝達されて信号ＺＳＰＤＥおよびＳＰＤ
Ｅとなる。クロック信号ＣＬＫ２は外部クロック信号ｅ
ｘｔＫの立上がりに応答して発生される。これにより、
まずフリップフロップ３４７０により、外部クロックマ
スク信号ＣＭｓ♯の状態がラッチされる。クロック信号
ＣＬＫ２が立下がり、クロック信号ＺＣＬＫ２が立上が
ると、信号ＺＳＰＤＥおよびＳＰＤＥが信号ＺＣＭＳＦ
およびＣＭＳＦの状態に従って変化する。このフリップ
フロップ３４７０および３４７４がそれぞれクロック信
号ＣＬＫ２およびＺＣＬＫ２の１クロックサイクル期間
この状態を保持する。したがって、クロックマスク信号
ＣＭｓ♯が活性状態とされたとき、そのクロックサイク
ルにおける内部クロック信号の立下がりに応答して信号
ＳＰＤＥが“Ｈ”となり、信号ＺＳＰＤＥが“Ｌ”とな
る。したがって次のクロックサイクルにおける外部クロ
ック信号ｅｘｔＫの立上がりにおいては、内部クロック
信号の発生は禁止される（信号ＳＰＤＥが“Ｈ”となっ
ているため）。
【０３９０】上述のように、クロック信号ＣＬＫ２およ
びＺＣＬＫ２により外部クロックマスク信号ＣＭｓ♯の
状態を伝達し、かつクロック信号ＣＬＫ２およびＺＣＬ
Ｋ２のパルス幅を外部クロック信号ｅｘｔＫのそれと無
関係に一定の大きさとすることにより、確実に所定のタ
イミングで信号ＳＰＤＥおよびＺＳＰＤＥを発生するこ
とができ、また内部クロック信号にマスクをかけること
ができる。図６３は、図５５に示すＳＲＡＭ内部クロッ
ク発生回路の具体的構成を示す図である。この図６３に
示すＳＲＡＭ内部クロック発生回路２１８０の構成は、
図５６に示すＤＲＡＭ内部クロック発生回路の構成と同
様である。図５６に示す構成と図６３に示す構成におい
て異なっているのは、参照符号とパワーダウンモード検
出信号の名称とクロック信号の名称である。図６３に示
す構成においては、パワーダウンモード検出信号ＺＳＰ
ＤＥと外部クロック信号ｅｘｔＫに従って内部クロック
信号ＳＫおよびＳＫＴが発生される。この図６３に示す
構成は図５６に示す回路と同じであり、その構成および
動作についての説明は省略する。図６３に示す構成にお
いては、パワーダウンモード検出信号ＺＳＰＤＥが
“Ｌ”のときには、内部クロック信号ＳＫの発生が停止
され、信号ＺＳＰＤＥが“Ｈ”のときには、外部クロッ
ク信号ｅｘｔＫに従ってパルス幅一定の内部クロック信
号ＳＫが発生される。
【０３９１】［外部信号サンプリングパルス発生回路］
図５および図６に示す構成においては、アドレスバッフ
ァ、ＷＥバッファなどの入力バッファは、内部クロック
信号ＳＫまたはＤＫに従ってライト信号を取込んでいる
ように示される。チップセレクト信号ＣＳは、制御信号
発生回路へ与えられており、そのイネーブル／デスエー
ブルが決定されている。しかしながら、この場合、信号
ＣＳに従って外部制御信号サンプリングパルスを発生す
ることにより、入力バッファにおける不必要なサンプリ
ング動作を禁止することができ、消費電力を低減するこ
とができる。以下この構成について説明する。図６４
（Ａ）は、サンプリングパルス発生部の構成を概略的に
示す図である。図６４（Ａ）において、サンプリングパ
ルス発生部はＣＳバッファ（図示せず）からの内部チッ
プセレクト信号ＣＳを内部クロック信号ＳＫおよびＺＳ
Ｋに従って通過させるトランスミッションゲート３５５
０と、トランスミッションゲート３５５０の出力に応答
して導通するｎチャネルＭＯＳトランジスタ３５５８
と、内部クロック信号ＳＫを反転しかつ所定時間遅延さ
せる遅延インバータ回路３５６０と、遅延インバータ回
路３５６０からの出力信号ＺＳＫＤに応答して導通する
ｎチャネルＭＯＳトランジスタ３５６４と、内部クロッ
ク信号ＳＫに応答して導通するｎチャネルＭＯＳトラン
ジスタ３５６２と、トランジスタ３５５８のゲート電位
をラッチするためのインバータ回路３５５４および３５
５６を含む。トランジスタ３５５８、３５６４および３
５６８はノード３５５１と接地電位ノードとの間に直列
に接続される。トランスミッションゲート３５５０は、
内部クロック信号ＳＫをゲートに受けるｎチャネルＭＯ
Ｓトランジスタ３５５０ａと、反転内部クロック信号Ｚ
ＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ３
５５０ｂを含む。インバータ回路３５５６はその入力が
トランジスタ３５５８のゲートに接続される。インバー
タ回路３５５４は、内部クロック信号ＳＫに応答して動
作可能状態となり、インバータ回路３５５６の出力信号
を反転してトランジスタ３５５８のゲートへ伝達する。
インバータ回路３５５４は、内部クロック信号ＳＫが
“Ｌ”のときには、出力ハイインピーダンス状態とな
る。トランジスタ３５６２がノード３５５１に接続され
ているのは、この内部クロック信号ＳＫの立上がりに応
答して、ノード３５５１を高速で放電するためである。
【０３９２】サンプリングパルス発生系は、さらに、ノ
ード３５５１上の信号ＺＳＬＣを受けるインバータ回路
３５６６と、インバータ回路３５６６の出力を所定時間
遅延させる遅延回路３５７０と、インバータ回路３５６
６の出力信号と遅延回路３５７０の出力信号とを受ける
ＮＡＮＤ回路３５７２と、電源電位ノードとノード３５
５１との間に設けられかつゲートにＮＡＮＤ回路３５７
２の出力信号を受けるｐチャネルＭＯＳトランジスタ３
５７４と、インバータ回路３５６６の出力信号ＳＬＣを
ノード３５５１へ反転して伝達するためのインバータ回
路３５６８を含む。インバータ回路３５６６の駆動力は
十分大きくされており、インバータ回路３５６８の駆動
力は十分小さくされている。信号ＳＬＣを“Ｈ”に維持
する機能のみをこのインバータ回路３５６８は備える。
トランジスタ３５６２、３５６４および３５５８のその
電流駆動力は比較的大きくされ、またｐチャネルＭＯＳ
トランジスタ３５７４もその電流駆動力は比較的大きく
される。次いでこの図６４（Ａ）に示す回路の動作をそ
の動作波形図である図６４（Ｂ）を参照して説明する。
【０３９３】まずＣＳバッファからの出力信号ＣＳが
“Ｈ”のときの動作について説明する。内部クロック信
号ＳＫが“Ｈ”に立上がると、トランスミッションゲー
ト３５５０は非導通状態とされ、チップセレクト信号Ｃ
Ｓはトランジスタ３５５８のゲートに保持される。内部
クロック信号ＳＫが“Ｈ”に立上がると、クロックドイ
ンバータ３５５４がイネーブルされ、このＭＯＳトラン
ジスタ３５５８のゲート電位をラッチする。信号ＣＳが
“Ｈ”にあるため、ＭＯＳトランジスタ３５５８がオン
状態となる。また信号ＳＫが“Ｈ”に立上がることによ
り、ＭＯＳトランジスタ３５６２がオン状態となる。イ
ンバータ回路３５６０は、比較的大きな遅延時間を有し
ており、信号ＳＫが“Ｈ”に立上がったとき、まだ信号
ＺＳＫＤは“Ｈ”にある。したがって、ＭＯＳトランジ
スタ３５６２、３５６４および３５５８がすべてオン状
態となり、ノード３５５１を接地電位へと放電する。こ
のノード３５５１上の信号ＺＳＬＣのレベルが低下する
と、インバータ回路３５６６が高速でラッチ信号ＳＬＣ
が“Ｈ”に立上げる。所定時間が経過すると、ＮＡＮＤ
回路３５７２の出力信号が“Ｌ”に立上がり、ＭＯＳト
ランジスタ３５７４がオン状態となり、ノード３５５１
を電源電位レベルへと充電する。このトランジスタ３５
７４の充電の際には、信号ＺＳＫＤが既に“Ｌ”に立下
がっており、ノード３５５１の放電経路は存在しない。
したがってインバータ回路３５６６により、信号ＳＬＣ
は“Ｌ”に駆動される。
【０３９４】内部クロック発生回路からのクロック信号
ＳＫはＭＯＳトランジスタ３５６２のみを駆動すること
によりサンプリングパルス信号ＳＬＣを発生することが
できる。内部クロック発生回路の駆動力は比較的小さく
てすみ、この内部クロック発生回路の回路規模を低減す
ることができる。また、ＭＯＳトランジスタ３５６２、
３５６４および３５５８は、ノード３５５１の電位を低
下させる能力が要求されるだけである。このノード３５
５１上の信号電位の増幅は駆動力の大きいインバータ回
路３５６６により実行される。したがって、これらのト
ランジスタ３５６２、３５６０および３５５４の電流駆
動力も比較的小さくてすむ。またＭＯＳトランジスタ１
段により内部クロック信号ＳＫに従ってサンプリングパ
ルス信号ＳＬＣが発生されるため、高速でサンプリング
パルス信号を発生することができる。このとき同様にま
たサンプリングパルス信号ＳＬＣが“Ｈ”である期間は
遅延回路３５７０の要する遅延時間により決定されてお
り、常に一定のパルス幅を有するサンプリングパルス信
号を発生することができる。ここでサンプリング期間
は、通常このチップセレクト信号に要求されるセットア
ップ時間およびホールド時間により形成される時間を示
し、このサンプリング期間を短くすることにより信号を
高速で変化させることができ、高速動作を実現すること
ができる。
【０３９５】チップセレクト信号ＣＳが“Ｌ”の場合に
は、ＭＯＳトランジスタ３５５８がオフ状態であるた
め、ノード３５５１の放電は行なわれず、サンプリング
パルス信号ＳＬＣは“Ｌ”を維持する。またサンプリン
グパルス信号ＳＬＣが“Ｌ”に立下がると、ＮＡＮＤ回
路３５７２の出力信号が“Ｈ”となるため、ＭＯＳトラ
ンジスタ３５７４がオフ状態となり、この経路における
消費電流を大幅に低減することができる。このサンプリ
ングパルス信号ＳＬＣは、図６４（Ａ）に示す入力バッ
ファ３５７０ヘ与えられる。入力バッファ３５７０は、
このサンプリングパルス信号ＳＬＣに従って外部信号ｅ
ｘｔφをラッチし内部信号ｉｎｔφを発生する。したが
って、このサンプリングパルス信号ＳＬＣが外部クロッ
ク信号（内部クロック信号ＳＫ）に従って常に同一のタ
イミングで所定期間発生されることにより、内部信号ｉ
ｎｔφの確定タイミングが常に一定とされ、安定に内部
動作を行なうことができる。サンプリングパルス信号Ｓ
ＬＣが内部クロック信号ＳＫに従って高速で発生される
ため、内部動作の開始タイミングを速くすることがで
き、高速動作を実現することができる。
【０３９６】［サンプリングパルス発生回路の具体的構
成］図６５は、内部制御信号から内部制御信号を発生す
るためのバッファ回路の構成を概略的に示すブロック図
である。図６５において、内部制御信号発生系は、図５
５に示す回路から発生されるパワーダウンモード検出信
号ＺＤＰＤＥおよびＺＳＰＤＥに従って外部からのチッ
プセレクト信号ＣＳ♯を取込むＣＳバッファ回路２３０
０と、外部制御信号ＣＣ０♯、ＣＣ１♯、ＤＱＣおよび
ＷＥ♯をバッファ処理して内部制御信号ＺＣＣ０Ｆ、Ｚ
ＣＭＤＢＴＦ、ＺＣＭＤＳＡＦ、ＺＤＱＣＦ、およびＺ
ＷＥＦを発生する入力バッファ回路２３１０を含む。Ｃ
Ｓバッファ回路２３００からの信号ＣＳＦＳは、ＳＲＡ
Ｍアレイのためのチップセレクト信号を示し、信号ＣＳ
ＦＤは、ＤＲＡＭアレイ部に対するチップセレクト信号
を示す。信号ＺＣＣ０Ｆ、ＺＤＱＣＦ、およびＺＷＥＦ
は、それぞれ外部制御信号のバッファ処理された信号を
示す。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦは、バ
ッファトランスファモードおよびＳＲＡＭアレイアクセ
スを示す内部制御信号である。
【０３９７】内部制御信号発生系はさらに、図５５に示
すＳＲＡＭ内部クロック発生回路からの内部クロック信
号ＳＫおよびＳＫＴとＣＳバッファ回路２３００からの
内部チップセレクト信号ＣＳＦＳに従ってラッチ信号Ｓ
ＬＣを発生するラッチ信号発生回路２３４０と、このラ
ッチ信号発生回路２３４０からのラッチ信号ＳＬＣに従
ってＣＳバッファ回路２３００および入力バッファ回路
２３１０からの信号をラッチして図６に示す制御信号発
生回路へ与える内部制御信号発生回路２３２０と、この
内部制御信号発生回路２３２０からの内部制御信号ＺＣ
ＭＤＢＴおよびＺＣＭＤＳＡに内部クロック信号ＳＫＴ
に従ってサンプリングしてラッチイネーブル信号ＳＷＬ
Ｅを発生するラッチイネーブル回路２３３０を含む。制
御信号発生回路２３２０からの内部制御信号ＣＳＤ、Ｃ
ＳＳ、ＺＣＣ０、ＺＣＭＤＢＴ、ＺＣＭＤＳＡ、ＺＤＱ
ＣおよびＺＷＥは、図６に示す制御信号発生回路へ与え
られる。
【０３９８】図６６は、図６５に示すＣＳバッファ回路
の具体的構成例を示す図である。図６６においては、Ｓ
ＲＡＭ部分に対するチップセレクト信号ＣＳＦＳを発生
するための構成を示す。ＤＲＡＭ部分に対するチップセ
レクト信号ＣＳＦＤも同様の構成で発生される。図６６
において、ＣＳバッファ回路２３００は、外部からのチ
ップセレクト信号ＣＳ♯とたとえば図５５に示すＳＲＡ
Ｍパワーダウン信号発生回路からのパワーダウンモード
検出信号ＺＳＰＤＥを受けるＮＡＮＤ回路２３０１と、
ＮＡＮＤ回路２３０１の出力を反転して内部チップセレ
クト信号ＣＳＦＳを発生するインバータ回路２３０２を
含む。インバータ回路２３０２の入力部には、インバー
タ回路２３０２の出力が“Ｌ”のときに導通し、インバ
ータ回路２３０２の入力部を電源電位Ｖｄｄレベルに充
電するｐチャネルＭＯＳトランジスタが設けられる。
【０３９９】パワーダウンモード検出信号ＺＳＰＤＥが
“Ｌ”にあり、パワーダウンモードが指定されている場
合には、ＮＡＮＤ回路２３０１の出力信号は“Ｈ”にあ
り、内部チップセレクト信号ＣＳＦＳは“Ｌ”となる。
パワーダウンモード検出信号ＺＳＰＤＥが“Ｈ”のとき
には、チップセレクト信号ＣＳ♯が“Ｌ”となると、内
部チップセレクト信号ＣＳＦＳが“Ｌ”となる。ＤＲＡ
Ｍのためのチップセレクト信号ＣＳＦＤを発生する回路
では、図６６に示す構成において、パワーダウンモード
検出信号ＺＳＰＤＥに代えてパワーダウンモード検出信
号ＺＤＰＤＥが与えられる。図６０に示す入力バッファ
回路において、内部信号ＺＣＣ０Ｆ、ＺＤＱＣＦ、およ
びＺＷＥＦを発生するためのバッファ回路としては、図
６６に示す構成と同じ構成が利用される。チップセレク
ト信号ＣＳ♯に代えて、それぞれ対応の外部制御信号が
与えられる。
【０４００】図６７は、図６５に示す入力バッファ回路
の構成を示す図である。図６７において、入力バッファ
回路２３１０は、外部制御信号ＣＣ０♯、ＣＣ１♯、Ｄ
ＱＣ♯、およびＷＥ♯と内部パワーダウンモード検出信
号ＺＳＰＤＥに従って内部制御信号ＺＣＣ０Ｆ、ＺＣＣ
１Ｆ、ＺＤＱＣＦ、およびＺＷＥＦを発生するバッファ
回路２３１１と、バッファ回路２３１１からの信号ＺＣ
Ｃ０Ｆを受けるインバータ回路２３１２と、バッファ回
路２３１１からの信号ＺＣＣ１ＦおよびＺＤＱＣＦを受
けるＮＯＲ回路２３１４と、インバータ回路２３１２の
出力信号とＣＳバッファ回路２３００からの内部チップ
セレクト信号ＣＳＦＳとバッファ回路２３１１からの内
部信号ＺＣＣ１Ｆを受けるＮＡＮＤ回路２３１６と、信
号ＺＣＣ０ＦおよびＣＳＦＳおよびＮＯＲ回路２３１４
の出力信号を受けるＮＡＮＤ回路２３１８を含む。ＮＡ
ＮＤ回路２３１６から、バッファトランスファモードを
示す信号ＺＣＭＤＢＴＦが発生され、ＮＡＮＤ回路２３
１８から、ＳＲＡＭアレイへのアクセスを示す信号ＺＣ
ＭＤＳＡＦが発生される。信号ＺＣＭＤＢＴＦおよびＺ
ＣＭＤＳＡＦの示す動作は図３に示す信号の論理の一覧
表から明らかである。すなわち、信号ＺＣＭＤＢＴＦが
“Ｌ”のアクティブ状態となるのは信号ＣＳＦＳおよび
ＺＣＣ１Ｆが“Ｈ”かつ信号ＺＣＣ０Ｆが“Ｌ”のとき
である。この状態では、図３に示す信号の状態の一覧表
から双方向転送回路とＳＲＡＭアレイとの間でのデータ
転送が実行される。
【０４０１】信号ＺＣＭＤＳＡＦが“Ｌ”となるのは、
信号ＺＣＣ０Ｆが“Ｈ”かつ信号ＺＣＣ１ＦおよびＤＱ
Ｃがともに“Ｌ”のときである。この状態は、ＳＲＡＭ
アレイへのアクセスが行なわれる動作モードである。信
号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦは、信号ＣＳＦ
Ｓが“Ｈ”にあり、半導体記憶装置がアクセス指定され
た場合に発生される。バッファ回路２３１１は、図６６
に示す回路と同様の構成を各外部制御信号に対して備え
る。図６８は、図６５に示す内部制御信号発生回路の具
体的構成を示す図である。図６８において、内部制御信
号発生回路２３０２のうちの１つの内部制御信号に対す
る構成のみを代表的に示す。各内部制御信号に対応して
図６８に示す回路構成が設けられる。
【０４０２】図６８において、内部制御信号発生回路
は、ラッチ指示信号ＳＬＣおよびＺＳＬＣに応答して導
通し、内部制御信号ＺＣＣ０Ｆを通過させる双方向トラ
ンスミッションゲート２３２２と、トランスミッション
ゲート２３２２の伝達した信号をラッチするためのイン
バータ回路２３２４および２３２６を含む。双方向トラ
ンスミッションゲート２３２２は、ラッチ指示信号ＳＬ
Ｃが“Ｈ”のときに非導通状態、ラッチ指示信号ＳＬＣ
が“Ｌ”のときに導通状態となる。インバータ回路２３
２６は、このトランスミッションゲート２３２２が通過
させた信号を反転して制御信号ＣＣ０を発生する。イン
バータ回路２３２４は、このインバータ回路２３２６か
らの出力信号を反転してインバータ回路２３２６の入力
部へ伝達する。この図６８に示す回路構成においては、
ラッチ指示信号ＳＬＣが“Ｈ”となると、ラッチ状態と
なり、内部制御信号ＺＣＣ０Ｆの状態にかかわらず、ラ
ッチ指示信号ＳＬＣの立上がり時における信号ＣＣ０の
状態を維持する。
【０４０３】図６９（Ａ）は、図６５に示すラッチイネ
ーブル回路２３３０の具体的構成を示す図である。図６
９（Ａ）において、ラッチイネーブル回路２３３０は、
内部制御信号ＣＭＤＳＡおよびＣＭＤＢＴを受けるＮＯ
Ｒ回路２３３１と、内部クロック信号ＳＫＴに従ってＮ
ＯＲ回路２３３１の出力信号をサンプリングするｎチャ
ネルＭＯＳトランジスタ２３３２と、ｎチャネルＭＯＳ
トランジスタ２３３２によりサンプリングされた信号Ｚ
ＳＷＬＥＦを反転するインバータ回路２３３３と、イン
バータ回路２３３３から出力されるイネーブル信号ＳＷ
ＬＥと内部クロックリセット信号ＳＫＲＳＴを受けるＮ
ＡＮＤ回路２３３４と、ＮＡＮＤ回路２３３４の出力信
号に応答して信号ＺＳＷＬＥＦを電源電位レベルへ充電
するｐチャネルＭＯＳトランジスタ２３３５を含む。イ
ンバータ回路２３３４は、信号ＳＷＬＥをラッチするた
めに設けられる。この図６９（Ａ）に示す構成において
も、内部クロックＳＫＴを発生する回路はｎチャネルＭ
ＯＳトランジスタ２３３２を駆動することが要求される
だけである。ＭＯＳトランジスタ２３３２は、インバー
タ回路２３３３の入力ノードの電位を低下させる電流駆
動力が要求されるだけである。ＭＯＳトランジスタ２３
３５は、この信号ＺＳＷＬＥＦを電源電位にまで充電す
ることが要求されるだけである。インバータ回路２３３
４は、信号ＳＷＬＥの状態を維持する能力が要求される
だけである。したがって、この回路構成においても、極
めて小さなサイズで実現することができる。次にこの図
６９（Ａ）に示すラッチイネーブル信号発生回路の動作
をその動作波形図である図６９（Ｂ）を参照して説明す
る。
【０４０４】信号ＣＭＤＳＡおよびＣＭＤＢＴはそれぞ
れＳＲＡＭアレイへのアクセスおよび双方向転送回路と
ＳＲＡＭアレイとのデータ転送を示す。したがって信号
ＣＭＤＳＡおよびＣＭＤＢＴの一方が“Ｈ”の活性状態
とされたときには、ＳＲＡＭアレイにおいてワード線が
選択される。このときにはＮＯＲ回路２３３１の出力信
号が“Ｌ”となる。外部クロック信号ｅｘｔＫの立上が
りに応答して、内部クロック信号ＳＫＴが所定時間
“Ｈ”に立上がり、ＮＯＲ回路２３３１の出力信号がサ
ンプリングされて信号ＺＳＷＬＥＦが発生される。ＮＯ
Ｒ回路２３３１の出力信号が“Ｌ”のときには、インバ
ータ回路２３３３により、信号ＳＷＬＥが高速で“Ｈ”
に立上げられる。内部クロック信号ＳＫＴが“Ｈ”に立
上がって所定時間が経過すると、内部クロックリセット
信号ＳＫＲＳＴが“Ｈ”に立上がる。これにより、ＮＡ
ＮＤ回路２３３４の出力信号が“Ｌ”となり、ＭＯＳト
ランジスタ２３３５がオン状態となり、信号ＳＷＬＥが
“Ｌ”に立下がる。ここで、図６９（Ｂ）においては、
内部クロック信号ＳＫも内部クロックリセット信号ＳＫ
ＲＳＴの意味を明確にするために合わせて示している。
【０４０５】双方向転送回路が外部から直接アクセスさ
れる場合には、ＳＲＡＭアレイにおいてのワード線選択
は行なわれない。この場合には、ＮＯＲ回路２３３１の
出力信号は“Ｈ”となり、この場合には、信号ＳＷＬＥ
は“Ｌ”の状態を維持する。図７０は、図６５に示すラ
ッチ信号発生回路の具体的構成を示す図である。この図
７０に示す構成が、先に図６４を参照して説明したＣＳ
サンプリング回路の構成に対応する。図７０において、
ラッチ信号発生回路２３４０は、内部クロック信号ＳＫ
を受けるインバータ回路４５６０と、内部クロック信号
ＳＫとインバータ回路４５６０から出力される相補内部
クロック信号ＺＳＫに従って内部チップセレクト信号Ｃ
ＳＦを通過させる双方向トランスミッションゲート４５
５０と、双方向トランスミッションゲート４５５０と、
内部クロック信号ＳＫおよびＺＳＫに応答して活性化さ
れ、トランスミッションゲート４５５０からの信号をラ
ッチするためのクロックドインバータ４５５４を含む。
双方向トランスミッションゲート４５５０は、内部クロ
ック信号ＳＫが“Ｌ”のときに導通状態となり、内部ク
ロック信号ＳＫが“Ｈ”のときに非導通状態となる。ク
ロックドインバータ４５５４は、内部クロック信号ＳＫ
が“Ｈ”のときに動作状態となり、内部クロック信号Ｓ
Ｋが“Ｌ”のときに出力ハイインピーダンス状態とな
る。
【０４０６】ラッチ信号発生回路２３４０はさらに、ス
イッチ回路ＳＷＸを介して与えられる信号をゲートに受
けるｎチャネルＭＯＳトランジスタ４５５８と、内部ク
ロック信号ＳＫＴをゲートに受けるｎチャネルＭＯＳト
ランジスタ４５６４と、インバータ回路４５６０からの
内部クロック信号ＺＳＫをゲートに受けるｎチャネルＭ
ＯＳトランジスタ４５６２を含む。ＭＯＳトランジスタ
４５５８、４５６４および４５６２は、ノードＮＩ３と
接地電位ノードとの間に直列に接続される。スイッチ回
路ＳＷＸは、トランスミッションゲート４５５０から伝
達された信号または図６５に示すＣＳバッファ回路２３
００から与えられるチップセレクト信号ＣＳＦの一方を
ＭＯＳトランジスタ４５１８のゲートへ与える。スイッ
チ回路ＳＷＸの接続態様は、金属配線により決定され
る。これは、適当な遅延時間を実現するためである。Ｍ
ＯＳトランジスタ４５６２がノードＮＩ３に接続される
のは、クロック信号ＺＳＫが“Ｈ”にあり、ＭＯＳトラ
ンジスタ４５６２がオン状態のときに、内部クロック信
号ＳＫＴが“Ｈ”に立上がる。したがってこのＭＯＳト
ランジスタ４５６４のオン／オフによるノードＮＩ３の
負荷の変動を防止するためである。
【０４０７】ラッチ信号発生回路２３４０はさらに、ノ
ードＮＩ３上の信号を反転してラッチ信号ＳＬＣを発生
するインバータ回路４５６６と、信号ＳＬＣを所定時間
遅延させる遅延回路４５７０を含む。遅延回路４５７０
は、インバータ回路とＮＡＮＤ回路の直列接続体を含
む。インバータ回路の出力とＮＡＮＤ回路の入力がスイ
ッチ回路ＳＷにより切換えられる。これにより適当な遅
延時間およびパルス幅のパルス信号を実現する。ラッチ
信号発生回路２３４０はさらに、遅延回路４５７０の出
力信号とスイッチ回路ＳＷＹを介して与える信号を受け
るＮＡＮＤ回路４５７２と、ＮＡＮＤ回路４５７２から
のリセット信号ＳＬＲＳＴに応答してノードＮＩ３を電
源電位レベルへ充電するｐチャネルＭＯＳトランジスタ
４５７４を含む。スイッチ回路ＳＷＹは、電源電位Ｖｄ
ｄまたはインバータ回路４５８０の出力信号の一方を選
択してＮＡＮＤ回路４５７２へ与える。インバータ回路
４５８０は、イネーブル信号ＳＷＬＥを受ける。スイッ
チ回路ＳＷＹが設けられているのは、内部の動作タイミ
ングマージンを考慮してである。インバータ回路４５８
０の出力信号をスイッチ回路ＳＷＹが選択すれば、信号
ＳＷＬＥが“Ｌ”に立下がった後にリセット信号ＳＬＲ
ＳＴを発生してラッチ信号ＳＬＣを非活性状態とするこ
とができる。次に図７０に示す回路の動作をその動作波
形図である図７１を参照して説明する。
【０４０８】まず説明においては、遅延回路４５７０に
含まれるスイッチ回路ＳＷ、ＳＷＱ１、ＳＷＱ２および
ＳＷＱ３はすべて前段の回路の出力信号を選択する状態
に設定されているとする。この状態においては、インバ
ータ回路ＩＶＧ１は、ラッチ信号ＳＬＣが“Ｈ”に立上
がってから所定時間経過後に“Ｈ”に立上がる信号を発
生する。またインバータ回路ＩＶＧ２は、インバータ回
路ＩＶＧ１が出力するパルス信号のパルス幅よりも短い
パルス幅を有する“Ｌ”のパルス信号を発生する。また
スイッチ回路ＳＷＸは双方向トランスミッションゲート
４５５０からの信号を選択してＭＯＳトランジスタ４５
５８のゲートへ与える。またスイッチ回路ＳＷＹは、イ
ンバータ回路４５８０の出力信号を選択してＮＡＮＤ回
路４５７２へ与える。外部クロック信号ｅｘｔＫが
“Ｈ”に立上がると、内部クロック信号ＳＫＴがまず
“Ｈ”に立上がる。この状態においては、インバータ回
路４５６０からの内部クロック信号ＺＳＫは“Ｈ”にな
り、ＭＯＳトランジスタ４５６２はオン状態にある。内
部クロック信号ＳＫが“Ｈ”に立上がると、双方向トラ
ンスミッションゲート４５５０が非導通状態となり、ノ
ードＮＹ１上の信号電位が固定される。今、チップセレ
クト信号ＣＳＦが“Ｈ”に設定されている状態を考える
と、ＭＯＳトランジスタ４５５８はオン状態となる。
【０４０９】次いで、内部クロック信号ＳＫの立上がり
に応答して、内部クロック信号ＺＳＫが“Ｌ”に立下が
る。したがって、内部クロック信号ＳＫＴが“Ｈ”に立
上がり、かつ内部クロック信号ＺＳＫが“Ｌ”に立下が
るまでの期間ＭＯＳトランジスタ４５６２および４５６
４がともにオン状態となり、この間ノードＮＹ３は接地
電位レベルへと放電され、信号ＺＳＬＣが“Ｌ”へ立下
がる。この信号ＺＳＫおよびＳＫＴの論理が異なる期間
がＣＳＦサンプリング期間である。ノードＮＩ３の電位
がこのトランジスタ４５６２、４５６４および４５５８
により放電されると、大きな電流駆動力を有するインバ
ータ回路４５６０から発生されるラッチ信号ＳＬＣが高
速で“Ｈ”に立上がる。所定期間が経過すると、インバ
ータ回路ＩＶＥ１の出力信号が“Ｈ”に立上がり、イン
バータ回路ＩＶＤ２の出力信号が“Ｈ”に立上がる。応
じてＮＡＮＤ回路ＮＡＧ１の出力信号が“Ｌ”となり、
インバータ回路ＩＶＧ３の出力信号が“Ｈ”となる。
【０４１０】インバータ回路４５８０は、信号ＳＷＬＥ
を受けており、信号ＳＷＬＥが“Ｌ”に立下がると、そ
の出力信号は“Ｈ”に立上げる。ＮＡＮＤ回路４５７２
は、インバータ回路４５８０の出力信号が“Ｈ”となり
かつインバータ回路ＩＶＧ３の出力信号が“Ｈ”となる
と“Ｌ”の信号を出力する。この“Ｌ”の信号ＳＬＲＳ
Ｔに応答してＭＯＳトランジスタ４５７４がオン状態と
なり、ノードＮＩ３を充電し、信号ＺＳＬＣを“Ｈ”へ
立上げる。これに応答して、インバータ回路４５６６か
ら出力される信号ＳＬＣが“Ｌ”となる。各回路の信号
がリセットされ、所定時間経過すると信号ＳＬＲＳＴが
“Ｈ”に立上がる。これにより初期状態に復帰する。上
述のような構成を利用することにより、信号ＣＳＦのサ
ンプリング期間を極めて短くすることができる。また回
路内部においては、ノードの充放電のみによりラッチ信
号ＳＬＣが発生されている。したがって、高速でラッチ
信号ＳＬＣを発生することができるとともに、サンプリ
ング期間が短いため、外部応答特性に優れたサンプリン
グパルス発生回路を実現することができる。また信号Ｓ
ＷＬＥの反転信号をＮＡＮＤ回路４５７０に与えて信号
ＳＬＣをリセットすることにより、確実に１つのメモリ
サイクルが完了した後に内部制御信号発生回路２３２０
（図６５参照）を次の信号を取込む状態に設定すること
ができ、安定に内部回路を動作させることができる。
【０４１１】以上のように、この発明に従えば、内部ク
ロック信号を外部クロック信号ｅｘｔＫの立上がりに応
答して高速で所定期間発生させ、この一定のパルス幅を
有する内部クロック信号を用いて各内部制御信号を発生
するように構成している。したがって、ラッチ信号発生
タイミングおよびパワーダウンモード検出信号発生タイ
ミングを常時一定とすることができ、安定かつ確実に高
速動作する同期型半導体記憶装置を実現することができ
る。なお、この内部クロック発生回路およびサンプリン
グパルスの発生手法は、一般のクロック同期型半導体記
憶装置のみならず、クロック信号に同期して動作する同
期型半導体装置に適用可能である。
【０４１２】
【発明の効果】請求項１に係る発明に従えば、第２のデ
ータレジスタであるスレーブデータレジスタ内のデータ
が利用されていないときに第１のデータレジスタである
マスタデータレジスタから第２のデータレジスタへのデ
ータ転送が実行される。したがって、ＤＲＡＭアレイか
らリードデータ転送バッファ回路へのデータ転送動作が
半導体記憶装置へのアクセスに悪影響を及ぼすことがな
く、高速動作が実現される。特に、第２のデータレジス
タであるスレーブデータレジスタには格納データが不確
定状態となるサイクルが存在しないため、いずれのサイ
クルにおいてもこのスレーブデータレジスタへアクセス
することができ、外部処理装置はノーウエイト状態で半
導体記憶装置へアクセスすることができ高速のデータ処
理システムを構築することができる。
【０４１３】請求項２に係る発明においては、次にデー
タ転送指示が与えられるまで第１のデータレジスタであ
るマスタデータレジスタと第２のデータレジスタである
スレーブデータレジスタとが電気的に接続されるため、
マスタデータレジスタからスレーブデータレジスタへの
データ転送タイミングの調整が容易となるとともに、十
分なパルス幅のデータ転送指示信号が得られ、確実にマ
スタデータレジスタからスレーブデータレジスタへデー
タを転送することができる。
【０４１４】請求項３に係る発明においては、リードコ
マンド検出信号に従って、レイテンシカウンタの初段の
カウントを除くカウンタ（フリップフロップ）がリセッ
トされるため、新たにリードコマンド検出信号が与えら
れても、このリードコマンドが与えられたクロックサイ
クルから確実に所定数のカウント動作を行なうことがで
き、確実にレイテンシ数をカウントすることができる。
【０４１５】請求項４に係る発明においては、制御信号
入力バッファをクロック信号の非活性レベル時にスルー
状態とし、クロック信号の活性レベル時にラッチ状態と
したため、クロック信号が非活性レベルにあっても内部
制御信号を発生させることができ、制御信号のセットア
ップ時間を用いて内部動作を開始させることができ、高
速で動作する半導体記憶装置を得ることができる。
【０４１６】請求項５に係る発明においては、アドレス
信号入力バッファが、外部クロック信号の非活性時にス
ルー状態となり、外部クロック信号の活性時にラッチ状
態となるように構成しているため、内部アドレス信号を
速いタイミングで発生することができる。また、アドレ
ス信号をデコードして選択信号を発生するデコード回路
は、外部クロック信号の活性時に確定状態となる動作制
御信号に応答して活性化されているため、外部クロック
信号に同期して動作させることができ、内部回路の動作
タイミングを正確に設定することができる。
【０４１７】請求項６に係る発明においては、入力バッ
ファがクロック信号の活性化レベル時にラッチ状態とな
り、外部クロック信号の非活性時に導通状態すなわちス
ルー状態となるため、外部信号のセットアップ時間にお
いて内部制御信号を生成することができ、速いタイミン
グで内部信号を発生させることができ、高速で動作する
半導体記憶装置を得ることができる。請求項７に係る発
明においては、外部クロック信号に同期して、制御信号
を取込み、この取込んだ制御信号に従ってアドレス保持
指示信号を発生する制御手段と、外部クロック信号に同
期して、与えられたアドレス信号を保持しかつ出力する
保持手段と、アドレス保持指示信号に応答してこの保持
手段が保持するアドレス信号をラッチして内部アドレス
信号を発生するラッチ手段とを設けている。したがっ
て、外部制御信号とアドレス信号のセットアップ時間お
よびホールド時間を同一とすることができ、高速動作を
実現することができるとともに、外部装置が複雑なタイ
ミング調整を行なうことなく容易に制御信号およびアド
レス信号を発生することができる。
【０４１８】請求項８に係る発明においては、クロック
信号に同期して内部クロック信号を発生するクロック発
生手段と、このクロック発生手段からの内部クロック信
号を受け、この受けたクロック信号の活性化を所定時間
遅延させた後、活性状態となる制御信号を発生する手段
と、この制御信号に従って内部クロック信号を非活性状
態とするリセット素子を備えている。したがって、内部
クロック信号は内部クロック信号のパルス幅にかかわら
ず常に一定とすることができ、内部回路の動作タイミン
グを常に一定とすることができる。請求項９に係る発明
においては、外部クロック信号に応答して互いに位相の
ずれた第１および第２の内部クロック信号を発生する手
段と、この第１および第２の内部クロック信号が同一論
理レベルのときに装置活性化信号をサンプリングする手
段と、このサンプリング手段がサンプリングした信号に
応答して所定の時間幅を有するパルス信号を発生する手
段と、このパルス信号に応答して与えられた制御信号を
ラッチして内部制御信号を発生する手段とが設けられ
る。したがって、装置活性化信号のサンプリング期間
は、第１および第２の内部クロック信号の同一論理レベ
ルの時間幅であり、極めて短くすることができ、応じて
装置活性化信号のサンプリング期間を短くすることがで
き、高速化とともに外部応答特性を大幅に改善すること
ができる。またラッチ用のパルス信号のパルス幅は外部
クロック信号のパルス幅にかかわらず常に一定であり、
安定に与えられた信号をラッチすることができる。
【０４１９】請求項１０に係る発明においては、外部ク
ロック信号に応答して互いに位相のずれた第１および第
２の内部クロック信号を発生し、これらの第１および第
２の内部クロック信号と装置活性化信号との論理積演算
を行なってサンプリングパルスを発生する。したがっ
て、サンプリング期間はこの第１および第２の内部クロ
ック信号が同一論理レベルのときにある期間と短くする
ことができ、外部応答特性に優れたサンプリングパルス
発生回路を得ることができる。また、サンプリング期間
は外部信号のセットアップおよびホールド時間に相当す
るため、アクセス時間が短くなる。また、論理積演算を
行なうゲート手段によりサンプリングパルス信号が発生
されているため、この第１および第２の内部クロックを
発生する回路は大きな駆動力を要求されず、高速でサン
プリングパルスを低消費電力で発生することができる。
【０４２０】請求項１１に係る発明においては、クロッ
クマスク信号をラッチして出力する第１のラッチ手段
と、このクロック信号の第２の端縁に従って第１のラッ
チ手段の出力信号をラッチし出力する第２のラッチ手段
と、この第２のラッチ手段の出力信号とクロック信号と
に応答して内部クロック信号を発生する手段とを備えて
いる。したがって、常に前のクロックサイクルにおける
クロックマスク信号の状態に従ってそのクロックサイク
ルにおける内部クロック信号の発生を安定かつ確実に判
別し、正確に内部クロック信号に対しマスクをかけるこ
とができる。請求項１２に係る発明では、トランジスタ
素子を駆動して内部クロック信号を発生しており、小規
模の回路で高速に外部クロック信号に応答して内部クロ
ック信号が発生できる。
【図面の簡単な説明】
【図１】この発明の一実施例であるＣＤＲＡＭの全体的
構成を示すブロック図である。
【図２】この発明の一実施例であるＣＤＲＡＭの機能的
構成を示す図である。
【図３】この発明の一実施例であるＣＤＲＡＭの動作モ
ードと制御信号の状態を一覧にして示す図である。
【図４】この発明の一実施例であるＣＤＲＡＭの動作モ
ードと制御信号の状態とを一覧にして示す図である。
【図５】図１に示すＤＲＡＭコントロール回路の構成を
概略的に示す図である。
【図６】図１に示すＳＲＡＭコントロール回路の構成を
概略的に示す図である。
【図７】入力バッファの構成の一例を示す図である。
【図８】図７に示す入力バッファの動作を示す信号波形
図である。
【図９】この発明に従って構成される入力バッファの基
本的構成を示す図である。
【図１０】図９に示す入力バッファの動作を示す信号波
形図である。
【図１１】この発明に従って構成されるＳＲＡＭワード
線選択系の構成の一例を示す図である。
【図１２】図１１に示す回路の動作を示す信号波形図で
ある。
【図１３】図１１に示す回路の変更例を示す図である。
【図１４】図１３に示す回路の動作を示す信号波形図で
ある。
【図１５】この発明に従って構成されるＤＲＡＭワード
線駆動系の構成の一例を示す図である。
【図１６】図１５に示す回路の動作を示す波形図であ
る。
【図１７】図１に示すＣＤＲＡＭのＤＲＡＭアレイ部の
構成を示す図である。
【図１８】図１に示すＳＲＡＭアレイ部の具体的構成を
示す図である。
【図１９】図１に示す列デコードコラムデコーダおよび
センスアンプ部の構成を機能的に示す図である。
【図２０】図１に示すＣＤＲＡＭの動作を示すタイミン
グチャート図である。
【図２１】図１および図１９に示すリードデータ転送バ
ッファ回路の具体的構成を示す図である。
【図２２】図２１に示すリードデータ転送バッファ回路
の動作を示す信号波形図である。
【図２３】データ転送回路の制御信号発生系を概略的に
示すブロック図である。
【図２４】リードデータ転送バッファ回路のリードデー
タ転送指示信号発生系の構成の一例を示す図である。
【図２５】リードデータ転送バッファ回路部の構成を簡
略化して示す図である。
【図２６】図２４および図２５に示す回路の動作を示す
信号波形図である。
【図２７】図２４および図２５に示す回路の他の動作シ
ーケンスを示すタイミングチャート図である。
【図２８】図２４に示すレイテンシカウンタの構成の一
例を示す図である。
【図２９】図２８に示すフリップフロップの具体的構成
を示す図である。
【図３０】図２９に示すフリップフロップの動作を示す
信号波形図である。
【図３１】図２８に示すレイテンシカウンタの動作を示
す信号波形図である。
【図３２】この発明によるＣＤＲＡＭのデータ読出動作
シーケンスの一例を示す図である。
【図３３】この発明に従う内部クロック発生回路の概略
構成を示す図である。
【図３４】図３３に示す回路の動作を示す信号波形図で
ある。
【図３５】この発明に従う内部クロック発生回路の具体
的構成を示すブロック図である。
【図３６】図３５に示すクロックマスク信号入力バッフ
ァの具体的構成を示す図である。
【図３７】図３５に示すパワーダウンモード判定用内部
クロック信号発生回路の具体的構成を示す図である。
【図３８】図３７に示すＮＯＲ回路の具体的構成を示す
図である。
【図３９】図３７に示す回路の動作を示す信号波形図で
ある。
【図４０】図３５に示すクロックマスクラッチ信号発生
回路の具体的構成を示す図である。
【図４１】図３５に示すパワーダウン信号発生回路の具
体的構成を示す図である。
【図４２】図３５に示すＳＲＡＭクロック信号発生回路
の具体的構成を示す図である。
【図４３】図４２に示す内部クロック信号発生回路の動
作を示す信号波形図である。
【図４４】図３５に示す回路の全体の動作を概略的に説
明するための動作波形図である。
【図４５】この発明に従う内部クロック信号発生回路の
他の構成例を示す図であり、（Ａ）はその構成を概略的
に示し、（Ｂ）はその動作波形を示す。
【図４６】図４５に示す内部クロック信号発生回路の具
体的構成を示す図である。
【図４７】図４６に示すレジスタ回路の具体的構成を示
す図である。
【図４８】図４６に示す内部クロック信号発生回路の動
作を示す信号波形図である。
【図４９】この発明に従う内部クロック信号発生回路の
さらに他の構成を概略的に示すブロック図である。
【図５０】図４９に示す第２の内部クロック信号発生回
路の具体的構成を示す図である。
【図５１】図５０に示すレジスタ回路の具体的構成を示
す図である。
【図５２】図５０に示す第２の内部クロック信号発生回
路の動作を示す信号波形図である。
【図５３】図４９に示す第１の内部クロック信号発生回
路の具体的構成および概略動作を示す信号波形を示す図
である。
【図５４】図４９に示す第３の内部クロック信号発生回
路の具体的構成および動作波形を示す図である。
【図５５】この発明に従う内部クロック信号発生回路の
さらに他の構成を示すブロック図である。
【図５６】図５５に示すＤＲＡＭ内部クロック信号発生
回路の具体的構成を示す図である。
【図５７】図５５に示すＤＲＡＭクロックマスク信号発
生回路の具体的構成を示す図である。
【図５８】図５７に示す回路の動作を示す信号波形図で
ある。
【図５９】図５５に示す第１のタイミング信号発生回路
の具体的構成を示す図である。
【図６０】図５５に示す第２のタイミング信号発生回路
の具体的構成を示す図である。
【図６１】図５５に示すＤＲＡＭパワーダウン信号発生
回路の具体的構成を示す図である。
【図６２】図５５に示すＳＲＡＭクロックマスク信号発
生回路およびＳＲＡＭパワーダウン信号発生回路の具体
的構成を示す図である。
【図６３】図５５に示すＳＲＡＭ内部クロック信号発生
回路の具体的構成を示す図である。
【図６４】この発明に従うサンプリングパルス発生回路
の概略構成およびその動作波形を示す図である。
【図６５】この発明に従うサンプリングパルス発生回路
の具体的構成を示すブロック図である。
【図６６】図６５に示すＣＳバッファ回路の具体的構成
を示す図である。
【図６７】図６５に示す入力バッファ回路の具体的構成
を示す図である。
【図６８】図６５に示す内部制御信号発生回路の具体的
構成を示す図である。
【図６９】図６５に示すラッチイネーブル回路の具体的
構成およびその概略動作を示す信号波形を示す図であ
る。
【図７０】図６５に示すラッチ信号発生回路の詳細構成
を示す図である。
【図７１】図７０に示すラッチ信号発生回路の動作を示
す信号波形図である。
【符号の説明】
１０２ ＤＲＡＭアレイ １０４ ＳＲＡＭアレイ １０６ 双方向データ転送回路 １０８ ＤＲＡＭアドレスバッファ １１０ ロウデコーダ １２０ コラムデコーダ １２８ ＤＲＡＭコントロール回路 １２４ Ｋバッファ／タイミング回路 １３２ ＳＲＡＭコントロール回路 ４３４ Ｄｉｎバッファ ４３８ メインアンプ回路 １３５ データ入出力回路 ２０１ ＣＳバッファ ２０３ Ｋバッファ ２０６ ＲＡＳバッファ ２０８ ＣＡＳバッファ ２１０ ＤＴＤバッファ ２１４ ロウバッファ ２１６ コラムバッファ １５６ ＷＥバッファ １５８ ＣＣ０バッファ １６０ ＣＣ１バッファ ７００ 入力バッファ ５２０ 外部制御信号入力バッファ ５３０ 動作モード判別回路 ５４０ ラッチ回路 ５５０ 動作モード指定信号発生回路 ６１０ アドレス信号入力バッファ ６２０ アドレス信号ラッチ回路 ６３０ プリデコード回路 ６４０ ロウデコード回路 ６５０ 外部制御信号入力バッファ ６５２ 外部制御信号入力バッファ ６５５ ラッチ回路 ６５４ ラッチ回路 ６６０ 動作モード判別回路 ６７０ ゲート回路 ６７２ ゲート回路 ６７４ 内部制御信号発生用フリップフロップ ６７６ ＤＲＡＭアドレス信号入力バッファ ６７８ ラッチ回路 ６８０ ロウアドレス信号ラッチ回路 ６８２ プリデコード回路 ６８４ ロウデコード回路 ９０２ ＤＲＡＭリードコマンド検出回路 ９０４ レイテンシカウンタ ９０６ ゲート回路 ９０８ データ転送指示信号発生用フリップフロップ ９１０ バッファリードコマンド検出回路 ９４０ レイテンシ設定回路 ２００２ フリップフロップ ２００４ ＡＮＤ回路 ２００５ ｎチャネルＭＯＳトランジスタ ２００７ インバータ回路 ２０１０ ｐチャネルＭＯＳトランジスタ ２１０２ 入力バッファ ２１０４ 入力バッファ ２１０６ パワーダウン判定用内部クロック信号発生回
路 ２１０８ クロックマスクラッチ信号発生回路 ２１１０ ラッチ回路 ２１１２ ラッチ回路 ２１１４ ＳＲＡＭ用パワーダウン信号発生回路 ２１１６ ＤＲＡＭ用パワーダウン信号発生回路 ２１１８ ＳＲＡＭ用内部クロック信号発生回路 ２１２０ ＤＲＡＭ用内部クロック信号発生回路 ２１３０ 第１の内部クロック信号発生回路 ２１３２ 第２の内部クロック信号発生回路 ２１３３ 第２の内部クロック信号発生回路 ２１３４ 第３の内部クロック信号発生回路 ２１５０ ＤＲＡＭパワーダウンモード判別ブロック ２１５２ ＤＲＡＭクロックマスク信号発生回路 ２１５４ 第１のタイミング信号発生回路 ２１５６ 第２のタイミング信号発生回路 ２１５８ ＤＲＡＭパワーダウン信号発生回路 ２１６０ ＤＲＡＭ内部クロック発生回路 ２１７０ ＳＲＡＭパワーダウンモード判別ブロック ２１７２ ＳＲＡＭクロックマスク信号発生回路 ２１７４ ＳＲＡＭパワーダウン信号発生回路 ２１８０ ＳＲＡＭ内部クロック発生回路 ３５５０ 双方向トランスミッションゲート ３５５８ ｎチャネルＭＯＳトランジスタ ３５６２ ｎチャネルＭＯＳトランジスタ ３５６４ ｎチャネルＭＯＳトランジスタ ３５６６ インバータ回路 ３５７４ ｐチャネルＭＯＳトランジスタ ２３００ ＣＳバッファ回路 ２３１０ 入力バッファ回路 ２３２０ 内部制御信号発生回路 ２３３０ ラッチイネーブル回路 ２３４０ ラッチ信号発生回路 ４５５０ 双方向トランスミッションゲート ４５６０ インバータ回路 ４５５８ ｎチャネルＭＯＳトランジスタ ４５６２ ｎチャネルＭＯＳトランジスタ ４５６４ ｎチャネルＭＯＳトランジスタ ４５６６ インバータ回路 ４５７４ ｐチャネルＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３６２ Ｚ (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを有するメモリセルア
    レイと、 前記メモリセルアレイにおいて同時に選択された複数の
    メモリセルのデータを一時的に保持するためのデータレ
    ジスタと、 前記第１のデータレジスタが保持するデータを受けて格
    納するための第２のデータレジスタと、 前記第２のデータレジスタへのアクセスの非存在とデー
    タ転送指示とに応答して、前記第１のデータレジスタか
    ら前記第２のデータレジスタへのデータ転送を実行する
    転送手段とを備える、半導体記憶装置。
  2. 【請求項２】 前記転送手段は、データ転送実行後次に
    データ転送指示が与えられるまで前記第１のデータレジ
    スタと前記第２のデータレジスタとを接続状態に維持す
    る手段を含む、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記転送手段は、 クロック信号を発生するためのクロック発生手段と、 データ読出指示が与えられたことを検出するための検出
    手段と、 複数の縦列接続された１ビット２進カウンタを含み、前
    記検出手段からの検出信号に応答して活性化され、前記
    クロック信号をカウントするためのカウント手段と、 前記カウント手段の所定数のカウントアップに応答して
    前記データ転送指示を発生するための手段と、 前記カウント手段の初段の１ビット２進カウンタを除く
    カウンタを前記データ読出指示に応答してリセットする
    ための手段とを備える、請求項１または２記載の半導体
    記憶装置。
  4. 【請求項４】 外部制御信号から内部制御信号を生成す
    るための入力バッファと、 前記入力バッファからの内部制御信号に応答して、実行
    すべき動作を判別し、該判別された動作に必要な信号を
    生成するためのモード決定手段と、 外部クロック信号の非活性レベル時に前記モード決定手
    段の出力を前記内部制御信号に応じて変化させかつ前記
    外部クロック信号の活性レベル時に前記モード決定手段
    の出力を保持するためのラッチ手段と、 前記外部クロック信号の活性レベルに応答して活性化さ
    れ、前記モード決定手段からの信号に対応する動作制御
    信号を発生するための手段とを備える、半導体記憶装
    置。
  5. 【請求項５】 前記外部クロック信号の非活性レベル時
    に外部アドレス信号を通過させ、かつ前記外部クロック
    信号の活性時にラッチ状態となるアドレス入力バッファ
    と、 前記動作制御信号に応答して活性化され、前記アドレス
    入力バッファの出力をデコードして前記アドレス信号が
    示すメモリセルを選択するための信号を発生するための
    アドレスデコード手段とをさらに備える、請求項４記載
    の半導体記憶装置。
  6. 【請求項６】 外部クロック信号に同期して外部信号を
    取込む半導体記憶装置であって、 前記外部クロック信号の非活性レベルに応答して前記外
    部信号を通過させるスルー状態となり、前記外部クロッ
    ク信号の活性レベルに応答して前記活性レベルへの前記
    外部クロック信号の遷移時に与えられた外部信号に対応
    する論理レベルの信号を保持するラッチ状態となる入力
    バッファを備える、半導体記憶装置。
  7. 【請求項７】 外部クロック信号に同期して制御信号お
    よびアドレス信号を含む外部信号を取込む同期型半導体
    記憶装置であって、 前記外部クロック信号に同期して制御信号を取込みかつ
    該取込んだ制御信号に従ってアドレス保持指示信号を発
    生する制御手段、 前記外部クロック信号に同期して、与えられたアドレス
    信号を保持しかつ出力する保持手段、および前記アドレ
    ス保持指示信号に応答して、前記保持手段からのアドレ
    ス信号をラッチして内部アドレス信号を発生するラッチ
    手段を備える、同期型半導体記憶装置。
  8. 【請求項８】 外部クロック信号に同期して制御信号お
    よびアドレス信号を含む外部信号を取込む同期型半導体
    記憶装置であって、 前記外部クロック信号に同期して内部クロック信号を発
    生するクロック発生手段、 前記クロック発生手段からの内部クロック信号を受け、
    前記内部クロック信号の活性化から所定時間経過後に活
    性状態となる制御信号を発生する手段、および前記制御
    信号に応答して、前記クロック発生手段からの内部クロ
    ック信号を非活性化するリセット素子とを備える、同期
    型半導体記憶装置。
  9. 【請求項９】 外部クロック信号に同期して制御信号お
    よびアドレス信号を含む外部信号を取込む同期型半導体
    記憶装置であって、 前記外部クロック信号に応答して、互いに位相のずれた
    第１および第２の内部クロック信号を発生する手段と、 前記第１および第２の内部クロック信号が同一論理レベ
    ルのとき、装置活性化信号をサンプリングするサンプリ
    ング手段と、 前記サンプリング手段がサンプリングした信号に応答し
    て、所定の時間幅を有するパルス信号を発生する手段
    と、 前記パルス信号に応答して、与えられた制御信号をラッ
    チして内部制御信号を発生する手段とを備える、同期型
    半導体記憶装置。
  10. 【請求項１０】 外部クロック信号に同期して制御信号
    およびアドレス信号含む外部信号を取込む同期型半導体
    記憶装置であって、 前記外部クロック信号に応答して互いに位相のずれた第
    １および第２の内部クロック信号を発生する内部クロッ
    ク発生手段と、 前記第１および第２の内部クロック信号と前記同期型半
    導体記憶装置へのアクセス要求を示す装置活性化信号と
    の論理積演算を行ないラッチ指示信号を発生するゲート
    手段とを備える、同期型半導体記憶装置。
  11. 【請求項１１】 １サイクルに第１の端縁と第２の端縁
    とを有するクロック信号に同期して動作する同期型半導
    体記憶装置であって、 前記クロック信号の第１の端縁に応答して、クロックマ
    スク信号をラッチし出力する第１のラッチ手段、 前記クロック信号の第２の端縁に応答して、前記第１の
    ラッチ手段の出力信号をラッチし出力する第２のラッチ
    手段、および前記第２のラッチ手段の出力信号と前記ク
    ロック信号とに応答して内部クロック信号を発生する手
    段を備える、同期型半導体記憶装置。
  12. 【請求項１２】 外部クロック信号に同期して所定の時
    間幅を有するクロック発生指示信号を発生する手段、 前記クロック発生指示信号に応答して導通し、内部ノー
    ドを所定の基準電位に駆動するトランジスタ素子、およ
    び前記内部ノードの電位に従って内部回路の動作タイミ
    ングを与える内部クロック信号を発生する手段を備え
    る、同期型半導体記憶装置。
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