KR100246787B1 - 디램 리프레쉬신호 발생장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
디램의 리프레쉬모드 동작을 위한 신호를 발생하는 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
간단한 구성의 디램 리프레쉬신호 발생장치를 구현한다.
3. 발명의 해결방법의 요지
본 발명에 따른 디램 리프레쉬신호 발생장치는; 미리 설정된 주기를 가지는 시스템클럭을 카운트하고 상기 시스탬클럭이 255개 카운트되는 경우 이를 나타내는 카운트 펄스신호를 발생하는 카운터와, 상기 카운트 펄스신호의 하이레벨구간을 증가시킨 후 상기 카운트 펄스신호의 하강에지에서 제1펄스신호로서 출력하는 신호레벨구간 증가수단과, 상기 제1펄스신호를 시스템클럭의 주기만큼 지연시켜 제2펄스신호로서 출력하는 제1지연수단과, 상기 제2펄스신호를 시스템클럭의 주기만큼 지연시켜 디램 리프레쉬신호로서 출력하는 제2지연수단과, 상기 디램 리프레쉬신호를 이용하여 RAS신호, CAS호 및 어드레스를 콘트롤함으로써 해당하는 디램의 메모리쎌이 리프레쉬되도록 하는 콘트롤러로 구성한다.
4. 발명의 중요한 용도
반도체 메모리장치.
Description
제1도는 종래기술에 따른 디램 리프레쉬신호 발생장치의 구성도.
제2도는 본 발명에 따른 디램 리프레쉬신호 발생장치의 구성도.
제3도는 본 발명에 따라 발생되는 디램 리프레쉬신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
202 : 8비트카운터 204, 206, 214 : 플립플롭
208, 210, 212 : 앤드게이트 216 : 콘트롤러
218 : 인버터
본 발명은 디램의 리프레쉬모드 동작을 위한 신호를 발생하는 장치에 관한 것으로, 특히 간단화된 구성을 가지는 디램 리프레쉬신호 발생장치에 관한 것이다.
통상의 디램(Dynamic Random Access Memory)은 그 동작에 따라 노말모드(Normal Mode)와 리프레쉬모드(Refresh Mode)로 구분할 수 있다. 노말모드의 동작중에 디램의 소정 메모리 쎌에 저장되어 있거나 저장할 데이타는 고속으로 리드(read) 또는 라이트(write)된다.
한편 디램의 경우 매모리쎌은 하나의 액세스 트랜지스터와 하나의 스토리지 캐패시터(storage capacitor)로 이루어지며, 상기 스토리지 캐패시터에 소정의 데이타가 저장되게 된다. 그런데 상기 스토리지 캐패시터에 저장되어 있는 데이타는 시간이 경과됨에 따라 그 값이 방전되어 소실될 수도 있으므로 일정한 주기로 그 값을 리프레쉬시켜 즐 필요가 있다. 이러한 요구에 따른 것이 리프레쉬모드이다. 전형적인 리프레쉬모드의 동작은 15마이크로초(μs)를 주기로 수행되는데 디램에는 이러한 주기를 알려주는 리프레쉬신호 발생장치가 연결된다. 리프레쉬신호 발생장치에 의해 리프레쉬신호가 발생된 이후에 RAS(Row Adress Strobe)신호, CAS(Column Address Strobe)신호 및 어드레스가 생성됨에 따라 매모리쎌이 선택되어 리프레쉬된다. 이때 RAS신호와 CAS신호와 어드레스가 생성되느냐 아니면 RAS신호와 CAS신호만이 생성되었느냐에 따라 카스온리리프레쉬모드(CAS only refresh mode) 또는 씨비알리프레쉬모드(CAS before RAS refresh mode)로 구분된다.
제1도는 종래기술에 따른 디램 리프레쉬신호 발생장치에 대한 구성을 나타내는 도면이다.
제1도를 참조하면 종래기술에 따른 디램 리프레쉬신호 발생장치는: 디램 리프레쉬신호를 발생시키기 위하여 클럭을 발생시키는 클럭발생기(102)와, 클럭발생기(102)에서 발생된 클럭펄스를 분주시키는 클럭분주기(104)와, 분주된 클럭펄스를 카운트하여 디램 리프레쉬에 필요한 15μs의 펄스신호를 시스템클럭과 동기시키기위한 클럭동기부(108)와, 클럭동기부(108)에 의해 시스템클럭과 동기된 15μs주기의 펄스신호를 리프레쉬 스테이트 머신싸이클(refresh state machine cycle)에 따라 인에이블시키고, 인애이블된 펄스신호로 RAS신호, CAS신호 및 어드레스(Address)(RAS only refresh인 경우) 또는 RAS신호, CAS신호(CAS before RAS refresh인 경우)를 콘트롤하는 콘트롤러(110)로 구성된다.
그런데 종래기술에 따른 디램 리프레쉬신호 발생장치는 제1도에 도시된 바와 같이 많은 수의 구성요소가 요구되기 때문에 실제 구현의 경우 설계가 복잡해지는 단점을 가지고 있다.
따라서 본 발명의 목적은 작은 수의 구성요소만을 가지고도 간단하고 용이하계 구성할 수 있는 디램 리프레쉬신호 발생장치를 재공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 카운터, 플립플롭, 인버터 앤드게이트 및 콘트롤러만으로 구성되는 디램 리프레쉬신호 발생장치를 향한 것이다.
본 발명에 따른 디램 리프레쉬신호 발생장치는; 미리 설정된 주기를 가지는 시스템클럭 SCLK를 카운트하고 상기 시스템클럭 SCLK가 255개 카운트되는 경우 이를 나타내는 카운트 펄스신호 Q7을 발생하는 8비트 카운터와, 상기 카운트 펄스신호 Q7의 하이레벨구간을 증가시킨 후 상기 카운트 펄스신호 Q7의 하강에지에서 제1펄스신호 REFA로서 출력하는 제1플립플롭과, 상기 제1펄스신호 REFA를 상기 시스템클럭 SCLK의 주기만큼 지연시켜 제2펄스신호 REFB로서 출력하는 제2플립플롭과, 상기 제2펄스신호 REFB를 상기 시스템클럭 SCLK의 주기만큼 지연시켜 신호 REFP로서 출혁하는 제3플립플롭과, 상기 신호 REFP를 인버터시켜 디램 리프레쉬신호 IREFP로서 출력하는 인버터와, 디램 리프레쉬신호 IREFP를 이용하여 RAS신호, CAS신호 및 어드레스(Address)를 콘트롤함으로써 디램의 해당하는 메모리쎌이 리프레쉬되도록 하는 콘트롤러로 구성한다.
상기에서 8비트 카운터는 55.55ns의 주기를 가지는 시스템클럭 SCLK를 카운트하며, 디램 리프레쉬신호 IREFP는 14,16μs의 주기를 가지는 것을 특징으로 한다.
또한 본 발명에 따른 디램 리프레쉬신호 발생장치는 디램의 노말모드 동작시에 디램 리프레쉬신호 IREFP의 출력동작을 차단시키는 수단을 더 포함하여 구성된다.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면을 참조하여 설명될 것이다.
하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩 설계자의 의도 또는 관례 등에 따라 달라질 수 있는 것이므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 한다.
제2도는 본 발명에 따른 디램 리프레쉬신호 발생장치의 구성을 나타내는 도면이다.
제2도를 참조하면 본 발명에 따른 디램 리프레쉬신호 발생장치는 ; 시스템클럭 SCLK를 받아 “255”까지 카운트하는 8비트 카운터(202)와, 8비트카운터(202)로부터 발생된 Q7신호의 하강에지(falling edge)에서 REFA신호를 발생시키는 플립플롭(F/F; Flip-Flop)(204)과, 플립플롭(204)로 부터 발생된 REFA신호를 시스템클럭 SCLK로 클럭킹(Clocking)한 후 REFB신호을 발생시키는 플립플롭(206A)과, 플립플롭(206)으로부터 발생된 REFB신호와 RAM_CS신호를 논리적으로 앤드한 후 그 결과신호를 시스템클럭 SCLK와 클럭킹하여 신호 REFP를 발생시키는 플립플롭(206B)과, 칩선택신호 CS와 플립플롭(206B)의 입력신호를 논리적으로 앤드한후 이를 다시 시스템 클럭 SCLK로 클럭킹하는 플립플롭(214)과, REFP신호를 인버터한후 이를 콘트롤러(216)의 입력으로 전달하는 인버터(218)와, 인버터(218)의 출력신호인 리프레쉬 펄스신호 IREFP신호, CS신호를 입혁하여 RAS신호, CAS신호 및 어드레스를 콘트롤하는 콘트롤러(216)로 이루어진다.
상기에서 시스템클럭 SCLK로는 18MHZ의 주파수, 즉 55.55ns의 주기를 가지는 클럭이 이용된다.
제3도는 제2도와 같이 구성되는 본 발명에 따른 디램 리프레쉬신호 발생장치에 의해 발생되는 디램 리프레쉬신호의 타이밍을 나타내는 도면이다.
제3도에서 SCLK는 시스템클럭을 나타내며, Q7은 8비트카운터(202)의 출력신호를 나타내며, REFA는 플립플롭(204)의 출력신호를 나타내며, REFB는 플립플롭(206A)의 출력신호를 나타내며, REFP는 플립플롭(2068)의 출력 신호를 나타낸다.
이하 제2도 내지 제3도를 참조하여 본 발명에 따른 디램 리프레쉬신호 발생장치의 동작을 설명한다.
지금 제3도에 도시된 바와 같이 55.55ns의 시스템클럭 SCLK가 입력되면 8비트 카운터(202)는 255개의 시스템클럭 SCLK가 입력될 때마다 카운트 펄스신호 Q7을 출력한다. 플립플릅(204)은 카운트 펄스신호 Q7을 입력하여 그 하이레벨구간을 시스템클럭 SCLK의 2주기만큼 증가시킨 후 상기 카운트 펄스신호 Q7의 하강에지에서 펄스신호 REFA로서 출력한다. 그러면 플립플롭(206A)은 펄스신호 REFA를 입력받아 시스템클럭 SCLK에 따라 클럭킹하여 펄스신호 REFB로서 출력한다. 상기 펄스신호 REFB는 펄스신호 REFA가 시스템클럭 SCLK의 1주기만큼 지연되어 출력된 신호에 해당한다. 상기 펄스신호 REFB는 앤드게이트(208)의 한 입력단자로 인가되어 플립플롭(206B)으로 입력된다. 플립플롭(206B)은 펄스신호 REFB를 시스템클럭 SCLK에 따라 클럭킹하여 펄스신호 REFP로서 출력한다. 이때 펄스신호 REFP는 인버터(128)를 통하여 디램 리프레쉬신호로서 콘트롤러(216)의 한 입력단자로 인가될 뿐만 아니라 앤드게이트(210)의 한 입력단자로도 인가 된다.
상기 디램 리프레쉬신호는 디램이 요구하는 15μs를 만족할 수 있다. 왜냐하면 8비트 카운터(202)로 55.55ns의 주기를 가지는 시스템클럭 SCLK의 255번째 주기마다 펄스신호 Q7을 발생시키기 때문이다. 즉 55.55ns × 255 = 14.165 ≒ 15μs이다. 이때 8비트 카운터(202)에 의해 발생된 펄스 신호 Q7은 하이레벨구간이 시스템클럭 SCLK의 1주기에 해당하므로 플립플롭(204) 및 플립플롭(206)을 이용하여 그 하이레벨구간을 시스템클럭 SCLK의 2주기만름 확장시켰다. 이러한 주기를 가지는 디램 리프레쉬신호에 의해 플립플롭(204)는 리세트되므로 펄스신호 REFA는 하이레벨에서 로우레벨로 천이된다. 그리고 콘트롤러(216)는 디램 리프레쉬신호인 펄스신호 IREFP가 입력됨에 응답하여 RAS신호, CAS신호 및 어드레스신호를 콘트롤한다. 다시 말하면 콘트롤러(216)는 라스온리리프레쉬방식인 경우에는 RAS신호, CAS신호 및 어드레스신호를 콘트롤하고, 씨비알리프레쉬방식인 경우에는 RAS신호와 CAS신호만을 콘트롤하여 디램의 메모리쎌이 선택되도록함으로써 선택된 메모리쎌이 리프레쉬되도록 한다.
한편 디램의 노말모드(데이타 리드/라이트)동작 동안에는 칩선택신호 CS(Chip Select)에 의해 플립플롭(214)의 출력신호인 RAM_CS가 로우레벨로 되고, 이로 인하여 리프레쉬신호 IREFP는 디스에이블된다. 그 결과 리프레쉬모드와는 달리 노말모드에서 콘트롤러(216)에는 CS신호는 인에블상태로 공급되고, IREFP신호는 디스인에이블상태로 공급된다. 이렇게 공급된 신호들의 상태들에 따라 콘트롤러(216)는 해당하는 RAS신호, CAS신호 및 어드래스를 발생함으로써 데이타의 리드/라이트동작이 수행되도록 한다.
상술한 바와 같이 카운터, 플립플롭, 인버터, 앤드게이트 및 콘트롤러를 포함하는 간단화된 구성을 가지는 디램 리프레쉬신호 발생장치를 구현할 수 있는 잇점이 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Claims (8)
- 디램 리프레쉬신호 발생장치에 있어서, 미리 설정된 주기를 가지는 시스템클럭을 카운트하고 상기 시스템클럭이 255개 카운트되는 경우 이를 나타내는 카운트 펄스신호를 발생하는 카운팅수단과, 상기 카운트 펄스신호의 하이레벨구간을 증가시킨 후 상기 카운트 펄스신호의 하강에지에서 제1펄스신호로서 출력하는 신호레벨구간 증가수단과, 상기 제1펄스신호를 상기 시스템클럭의 주기만큼 지연시켜 제2펄스신호로서 출력하는 제1지연수단과, 상기 제2펄스신호를 상기 시스템클럭의 주기만큼 지연시켜 디램 리프레쉬신호로서 출력하는 제2지연수단과, 상기 디램 리프레쉬신호를 이용하여 라스신호, 카스신호 및 어드레스를 콘트롤함으로써 해당하는 디램의 메모리쎌이 리프레쉬되도록 하는 콘트롤수단으로 구성함을 특징으로 하는 장치.
- 제1항에 있어서, 상기 카운팅수단은 55.55나노초의 주기를 가지는 시스템클럭을 카운트하는 것을 특징으로 하는 장치.
- 제1항 또는 제2항에 있어서, 상기 디램 리프레쉬신호는 14.16마이크로초의 주기를 가지는 것을 특징으로 하는 장치.
- 디램의 동작모드에 따라 상기 디램의 메모리쎌을 나타내는 라스신호, 카스신호 및 어드레스를 콘트롤하기 위한 디램 리프레쉬신호를 발생하는 장치에 있어서, 미리 설정된 주기를 가지는 시스템클럭을 8비트 카운트하는 카운팅수단과, 상기 카운팅수단의 출력의 하이레벨구간을 확장시켜 펄스신호로서 출력하는 신호레벨구간 확장수단과, 상기 펄스신호를 상기 시스템클럭의 소정 주기만큼 지연시켜 디램 리프레쉬신호로서 출력하는 지연수단과, 상기 디램 리프레쉬신호를 이용하여 상기 라스신호, 상기 카스신호 및 상기 어드레스를 콘트롤함으로써 상기 디램의 해당하는 메모리쎌을 리프레쉬 시키는 콘트롤수단과, 디램의 노말모드동작시에 상기 디램 리프레쉬신호의 출력동작을 차단시키는 신호출력 차단수단으로 구성함을 특징으로 하는 장치.
- 제4항에 있어서, 상기 카운팅수단은 55.55나노초의 주기를 가지는 시스템클럭을 카운트하는 것을 특징으로 하는 장치.
- 제4항에 있어서, 상기 신호레벨구간 확장수단은 상기 카운팅수단의 출력의 하이레벨구간을 2배 확장시키는 것을 특징으로 하는 장치.
- 제4항에 있어서, 상기 지연수단은 상기 펄스신호를 상기 시스템클럭의 2 주기만큼 지연시켜 상기 디램 리프레쉬신호로서 출력하는 것을 특징으로 하는 장치.
- 제4항 내지 제7항중의 어느 한 항에 있어서, 상기 디램 리프레쉬신호는 14.16마이크로초의 주기를 가지는 것을 특징으로 하는 장치.
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| KR1019950041889A KR100246787B1 (ko) | 1995-11-17 | 1995-11-17 | 디램 리프레쉬신호 발생장치 |
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