JP4694067B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック同期式の半導体記憶装置に関する。特に、本発明は、半導体記憶装置を搭載するシステムの消費電力を削減する技術に関する。
【０００２】
【従来の技術】
一般に、クロック同期式の半導体記憶装置としてSDRAM（Synchronous DRAM）が知られている。SDRAMには、SDR（Single Data Rate）タイプとDDR（Double Data Rate）タイプがある。SDR-SDRAMは、クロック信号CLKの立ち上がりエッジに同期してコマンド、アドレスを取り込み、クロック信号CLKの立ち上がりエッジに同期してデータを入出力する。DDR-SDRAMは、クロック信号CLKの立ち上がりエッジに同期してコマンド、アドレスを取り込み、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期してデータを入出力する。
【０００３】
図１４は、SDR-SDRAMの動作を示している。この例では、読み出しバースト長は、"４"に設定されている。読み出しバースト長とは、１回の読み出しコマンドRDに対応して読み出しデータを連続して出力する回数である。
まず、１番目のクロック信号CLKに同期してバンクBK0に対するアクティブコマンドACTが供給され、バンクBK0が活性化される（図１４（ａ））。次に、２番目のクロック信号CLKに同期してバンクBK1に対するアクティブコマンドACTが供給され、バンクBK1が活性化される（図１４（ｂ））。
【０００４】
３番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが供給される。バンクBK0内で読み出された複数のデータD0-D3は、内部クロック信号ICLKの立ち上がりエッジに同期して、データラッチに順次ラッチされる（図１４（ｃ））。データラッチにラッチされた読み出しデータD0-D3は、それぞれ次の内部クロック信号ICLKの立ち上がりエッジに同期してデータ入出力端子DQから順次出力される（図１４（ｄ））。
【０００５】
次に、８番目のクロック信号CLKに同期して、バンクBK1に対する読み出しコマンドRDが供給される。バンクBK1内で読み出された複数のデータD4-D7は、内部クロック信号ICLKの立ち上がりエッジに同期して、データラッチに順次ラッチされる（図１４（ｅ））。データラッチにラッチされた読み出しデータは、それぞれ次の内部クロック信号ICLKの立ち上がりエッジに同期してデータ入出力端子DQから順次出力される（図１４（ｆ））。
【０００６】
１２番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが再び供給され、上述と同様にバンクBK0が動作し、読み出しデータD8-D11が、内部クロック信号ICLKの立ち上がりエッジに同期してデータ入出力端子DQから順次出力される（図１４（ｇ））。
図１５は、DDR-SDRAMの動作を示している。この例では、読み出しバースト長は、"８"に設定されている。また、DDR-SDRAMは、相補のクロック信号CLK、/CLKを受信する。
【０００７】
まず、１番目のクロック信号CLKに同期してバンクBK0に対するアクティブコマンドACTが供給され、バンクBK0が活性化される（図１５（ａ））。次に、２番目のクロック信号CLKに同期してバンクBK1に対するアクティブコマンドACTが供給され、バンクBK1が活性化される（図１５（ｂ））。
３番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが供給される。バンクBK0内で読み出された複数のデータD0-D7は、内部クロック信号ICLKの立ち上がりエッジに同期して、２ビットずつ並列直列変換回路に出力される（図１５（ｃ））。並列直列変換回路は、並列の読み出しデータ（例えば、D0、D1）を順次直列データに変換する。そして、直列の読み出しデータD0-D7が、相補の内部クロック信号CLKEVEN、CLKODDにそれぞれ同期してデータ入出力端子DQから出力される（図１５（ｄ））。すなわち、DDR-SDRAMでは、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期して読み出しデータD0-D7が順次出力される。
【０００８】
次に、８番目のクロック信号CLKに同期して、バンクBK1に対する読み出しコマンドRDが供給される。バンクBK1内で読み出された複数のデータD8-D15は、内部クロック信号ICLKに同期して、２ビットずつ並列直列変換回路に出力される（図１５（ｅ））。並列直列変換回路は、並列の読み出しデータを直列データに変換する。そして、直列の読み出しデータD8-D15が、相補の内部クロック信号CLKEVEN、CLKODDにそれぞれ同期してデータ入出力端子DQから出力される（図１５（ｆ））。
【０００９】
１２番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが再び供給され、上述と同様にバンクBK0が動作し、読み出しデータD16-D23が、クロック信号CLKに同期してデータ入出力端子DQから出力される（図１５（ｇ））。
【００１０】
【発明が解決しようとする課題】
上述したSDR-SDRAMおよびDDR-SDRAMは、コマンドおよびアドレスを、常にクロック信号CLKの立ち上がりエッジに同期して取り込んでいる。このため、SDRAM内の制御回路およびバンクBK0、BK1は、クロック信号CLKの立ち上がりエッジに同期して動作し、読み出し動作を実行する。そして、最初の読み出しデータの出力は、常にクロック信号CLKの立ち上がりエッジに同期して開始される。書き込み動作についても、読み出し動作と同様に、コマンド、アドレスは、クロック信号CLKの立ち上がりエッジに同期して取り込まれ、書き込みデータの受信は、クロック信号CLKの立ち上がりエッジに同期して開始される。
【００１１】
このように、従来のSDR-SDRAMおよびDDR-SDRAMでは、コマンドおよびアドレスは、クロック信号CLKの立ち上がりエッジのみに同期して入力され、SDRAM内の制御回路およびバンクは、クロック信号CLKの立ち上がりエッジを基準とするタイミングで動作していた。このため、コマンドの受信レートを上げるためには、クロック信号CLKの周波数を高くするしかなかった。しかし、クロック信号CLKの周波数を高くすると、SDRAMが搭載されるシステムのクロック同期回路の消費電力が増加してしまう。
【００１２】
また、従来は、SDRAMの内部回路は、クロック信号CLKの立ち上がりエッジを基準とするタイミングで動作していたため、コマンドおよびアドレスを、クロック信号CLKの立ち下がりエッジで取り込むことは想定していなかった。仮に、コマンドおよびアドレスを、クロック信号CLKの立ち下がりエッジで取り込んだとしても、内部回路をクロック信号CLKの立ち下がりエッジを基準とするタイミングで動作できなかった。すなわち、コマンドおよびアドレスを、クロック信号CLKの立ち下がりエッジで取り込むメリットが無かった。
【００１３】
本発明の目的は、半導体記憶装置のデータ入出力レートを下げることなく、半導体記憶装置を搭載するシステムの消費電力を削減することにある。
【００１４】
【課題を解決するための手段】
請求項１の半導体記憶装置では、コマンド受信回路は、クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに同期して、コマンド信号を受信する。タイミング制御回路は、コマンド信号を受信したクロック信号のエッジに応じて、データ入出力回路による読み出しデータの出力開始タイミングおよび書き込みデータの入力開始タイミングを、それぞれクロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに設定する。データ入出力回路は、読み出しデータの出力および書き込みデータの入力を、タイミング制御回路により設定されたエッジ（クロック信号の立ち上がりエッジまたは立ち下がりエッジ）に同期して開始する。
【００１５】
例えば、書き込み動作において、書き込みデータの入力開始タイミングは、書き込みコマンド信号の受信タイミングに応じて変化する。同様に、読み出し動作において、読み出しデータの出力開始タイミングは、読み出しコマンド信号の受信タイミングに応じて変化する。このように、コマンド信号の受信タイミングに応じてデータ入出力回路の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、データの入出力タイミングを遅らせることなく書き込み動作および読み出し動作を実行できる。従来、例えば、読み出しデータの出力は、クロック信号の立ち上がりエッジのみに同期して開始されていた。これは、クロック信号の一方のエッジに同期してデータを入出力するSDR（Single Data Rate）方式の半導体記憶装置、およびクロック信号の両エッジに同期してデータを入出力するDDR（Double Data Rate）方式の半導体記憶装置とも同じである。
【００１６】
また、コマンド受信回路は、クロック信号の両エッジでコマンド信号を受信できるため、コマンド信号の受信レートが従来と同じ場合、クロック周期を２分の１にできる。この結果、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。
【００１７】
請求項２の半導体記憶装置では、データ入出力回路は、データ出力部とデータ入力部とを有している。データ出力部は、１つのコマンド信号に対応して、読み出しデータをクロック信号の両エッジに同期して複数回連続して出力する。データ入力部は、１つのコマンド信号に対応して、書き込みデータをクロック信号の両エッジに同期して複数回連続して入力する。このため、いわゆるバーストモード機能を有する半導体記憶装置を搭載するシステムにおいて、システム内のクロック同期回路の消費電力を削減できる。
【００１８】
請求項３の半導体記憶装置では、第１クロック生成回路は、クロック信号の立ち上がりエッジに同期して第１クロック信号を生成する。第２クロック生成回路は、クロック信号の立ち下がりエッジに同期して第２クロック信号を生成する。メモリ制御回路は、メモリセルアレイに対する読み出し動作および書き込み動作を第１クロック信号または第２クロック信号のいずれかに同期して開始する。クロック選択回路は、コマンド信号を受信したクロック信号のエッジに応じて、第１または第２クロックのいずれかをメモリ制御回路に供給する。
【００１９】
このように、コマンド信号の受信タイミングに応じて読み出し動作および書き込み動作の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、内部動作に無駄を生じさせることなく、最適なタイミングで書き込み動作および読み出し動作を実行できる。
メモリ制御回路の動作の開始タイミングは、コマンド信号の受信タイミングに応じて１クロック信号または第２クロック信号に切り替えるだけで変更される。すなわち、簡易な制御でメモリ制御回路の動作タイミングを変更できる。
【００２０】
請求項４の半導体記憶装置では、コマンド受信回路は、コマンド信号として読み出しコマンド信号および書き込みコマンド信号を受信する。クロック選択回路は、コマンド信号の種類に応じて、第１または第２クロック信号のいずれかをメモリ制御回路に供給する。このように、コマンド信号に応じてメモリ制御回路の動作の開始タイミングを変えることで、読み出しコマンド信号の受信から読み出しデータの出力を開始するまでのクロック数（読み出しレイテンシ）および書き込みコマンド信号の受信から書き込みデータの入力を開始するまでのクロック数（書き込みレイテンシ）を、互いに制約することなく自在に設定できる。
【００２１】
請求項５の半導体記憶装置では、第３クロック生成回路は、クロック信号に同期し、クロック信号の２倍の周波数を有する第３クロック信号を生成する。コマンド受信回路は、第３クロック信号に同期してコマンド信号を受信する。クロック信号の立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、コマンド受信回路を容易に構成できる。
【００２２】
請求項６の半導体記憶装置では、第３クロック生成回路は、クロック信号に同期し、クロック信号の２倍の周波数を有する第３クロック信号を生成する。データ入出力回路は、第３クロック信号に同期して読み出しデータおよび書き込みデータを入出力する。クロック信号の立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号の一方のエッジに同期してデータ入出力回路を動作させることで、データ入出力回路を容易に構成できる。
【００２３】
請求項７の半導体記憶装置では、データ入出力回路は、並列の読み出しデータを直列データに変換し、変換した直列データを第３クロック信号に同期して出力する並列直列変換回路を有している。半導体記憶装置の内部で扱うデータを並列にし、外部へのデータの出力を直列にすることで、メモリ動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
【００２４】
請求項８の半導体記憶装置では、データ入力部は、直列の書き込みデータを並列データに変換し、変換した該並列データを第３クロック信号に同期して出力する直列並列変換回路を有している。外部からのデータの入力を直列にし、半導体記憶装置の内部で扱うデータを並列にすることで、上述と同様に、メモリ動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
【００２５】
請求項９の半導体記憶装置は、メモリセルを有し独立に動作する複数のバンクを有している。メモリ制御回路は、バンクに対応してそれぞれ形成されている。メモリ制御回路をバンク毎に形成することで、複数のバンクを有する半導体記憶装置を搭載するシステムにおいても、システム内のクロック同期回路の消費電力を削減できる。
【００２６】
請求項１０の半導体記憶装置では、バンクとデータ入出力回路との間は、異なるデータバス線でそれぞれ接続されている。このため、データバス線の配線長を最小限にでき、データバス線に接続されるトランジスタの数も少なくできる。したがって、データバス線を駆動するための電力を削減でき、半導体記憶装置の動作時の消費電力を低減できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体記憶装置の第１の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項５ないし請求項９に対応している。この半導体記憶装置は、シリコン基板上にCMOSプロセスを使用してDDR-SDRAMとして形成されている。
SDRAMは、コマンドラッチ・デコーダ１０、アドレスバッファ１２、第１クロック生成回路１４、第２クロック生成回路１６、第３クロック生成回路１８、入力制御回路２０、出力制御回路２２、データ入出力回路２４、バンクBK0、BK1、メモリ制御回路２６、２８、クロック選択制御回路３０、およびクロック選択回路３２、３４を有している。第１クロック生成回路１４、第２クロック生成回路１６、入力制御回路２０、出力制御回路２２、メモリ制御回路２６、２８、クロック選択制御回路３０、およびクロック選択回路３２、３４は、タイミング制御回路として動作する。図中、太線で示した信号線は、複数本で構成されていることを示している。
【００２８】
コマンドラッチ・デコーダ１０は、コマンド端子を介して外部からコマンド信号CMDを取り込み、取り込んだ信号をデコードし、内部コマンド信号ICMDとして出力する。内部コマンド信号ICMDとして、書き込み動作を実行するための書き込みコマンド信号WR、読み出し動作を実行するための読み出しコマンド信号RD、バンクBK0、BK1を活性化するためのアクティブコマンド信号ACT、およびバンクBK0、BK1を非活性化するためのプリチャージコマンド信号等がある。コマンドラッチ・デコーダ１０は、コマンド受信回路として動作する。アドレスバッファ１２は、アドレス端子を介して外部からアドレス信号ADDを受信し、受信した信号を内部アドレス信号IADDとして出力している。内部アドレス信号IADDには、後述するバンクBK0、BK1のデコード信号BANK0、BANK1が含まれている。
【００２９】
第１クロック生成回路１４は、クロック端子を介して外部からクロック信号CLKを受信し、クロック信号CLKの立ち上がりエッジに同期した"H"パルスを有する第１クロック信号CLK1を生成する。第２クロック生成回路１６は、クロック信号CLKの立ち下がりエッジに同期した"H"パルスを有する第２クロック信号CLK2を生成する。ここで、第１クロック信号CLK1および第２クロック信号CLK2は、"H"期間が互いに重複しないように生成される。第３クロック生成回路１８は、第１および第２クロック信号CLK1、CLK2を合成し、合成した信号を第３クロック信号CLK3として出力する。すなわち、第３クロック信号CLK3は、第１および第２クロック信号CLK1、CLK2のOR論理により生成される。
【００３０】
入力制御回路２０は、書き込みコマンド信号WRの活性化を受け、入力制御信号DINCを書き込みバースト長に対応する期間活性化する。例えば、書き込みバースト長が"４"の場合、入力制御信号DINCは、第３クロック信号CLK3の４クロックサイクルの期間活性化される。
出力制御回路２２は、読み出しコマンド信号RDの活性化を受け、出力制御信号DOUTCを読み出しバースト長に対応する期間活性化する。例えば、読み出しバースト長が"４"の場合、出力制御信号DOUTCは、第３クロック信号CLK3の４クロックサイクルの期間活性化される。
【００３１】
データ入出力回路２４は、データ入力部３６およびデータ出力部３８を有している。データ入力部３６およびデータ出力部３８は、データ端子DQのビット数に対応して複数形成されている。データ入力部３６は、入力バッファ４０、直列並列変換回路４２、および転送部４４を有しており、データ端子DQを介して外部から供給される書き込みデータをバンクBK0、BK1に出力する。データ出力部３８は、出力バッファ４６、並列直列変換回路４８、および転送部５０を有しており、バンクBK0、BK1から読み出しされる読み出しデータをデータ端子DQを介して外部に出力する。
【００３２】
データ入力部３６の入力バッファ４０は、入力制御信号DINCが活性化時に動作し、書き込みデータを入力する。直列並列変換回路４２は、入力バッファ４０から伝達される直列の書き込みデータを並列の書き込みデータに変換し、変換したデータを転送部４４に出力する。転送部４４は、並列の書き込みデータを書き込み転送信号WRT0（またはWRT1）に同期してデータバス線DBUSを介してバンクBK0（またはBK1）に出力する。
【００３３】
データ出力部３８の転送部５０は、データバス線DBUSを介してバンクBK0（またはBK1）から伝達される並列の読み出しデータを、読み出し転送信号RDT0（またはRDT1）に同期して受け、受けたデータを並列直列変換回路４８に出力する。並列直列変換回路４８は、並列の読み出しデータを直列の読み出しデータに変換し、変換したデータを出力バッファ４６に出力する。出力バッファ４６は、出力制御信号DOUTCの活性化時に動作し、並列直列変換回路４８から伝達される読み出しデータを出力する。
【００３４】
バンクBK0、BK1は、メモリセルを有するメモリセルアレイ、センスアンプ、ロウデコーダ、およびコラムデコーダ等（図示せず）を有している。ロウデコーダおよびコラムデコーダは、内部アドレス信号IADDに応じてデコード信号を生成する。バンクBK0、BK1は、アドレス信号ADD（バンクアドレス）に応じて選択され、それぞれ独立に動作する。バンクBK0、BK1は、共通のデータバス線DBUSに接続されている。データバス線DBUSが、複数のバンクに対して共通に形成されているため、データバス線DBUSの配線領域は小さくなり、チップサイズが削減可能になる。
【００３５】
メモリ制御回路２６は、内部コマンド信号ICMDおよびクロック選択回路３２からの内部クロック信号ICLK0を受け、書き込み転送信号WRT0、読み出し転送信号RDT0、およびバンクBK0の動作を制御する制御信号（図示せず）を生成する。メモリ制御回路２８は、内部コマンド信号ICMDおよびクロック選択回路３４からの内部クロック信号ICLK1を受け、書き込み転送信号WRT1、読み出し転送信号RDT1、およびバンクBK1の動作を制御する制御信号（図示せず）を生成する。
【００３６】
クロック選択制御回路３０は、第１クロック信号CLK1、第２クロック信号CLK2、内部コマンド信号ICMD、および内部アドレス信号IADDのうちバンクアドレスのデコード信号BANK0-1を受け、クロックイネーブル信号C01EN、C02EN、C11EN、C12ENのいずれかを活性化する。クロック選択回路３２は、クロックイネーブル信号C01ENの活性化に応じて第１クロック信号CLK1を内部クロック信号ICLK0として出力し、クロックイネーブル信号C02ENの活性化に応じて第２クロック信号CLK2を内部クロック信号ICLK0として出力する。クロック選択回路３４は、クロックイネーブル信号C11ENの活性化に応じて第１クロック信号CLK1を内部クロック信号ICLK1として出力し、クロックイネーブル信号C12ENの活性化に応じて第２クロック信号CLK2を内部クロック信号ICLK10として出力する。
【００３７】
図２は、図１に示したクロック選択制御回路３０およびクロック選択回路３２、３４の詳細を示している。
クロック選択制御回路３０は、８つの３入力NANDゲート、８つのpMOSトランジスタ３０ａ-３０ｈ、および２つのラッチ回路３０ｉ、３０ｊを有している。NANDゲートは、３つの入力端子で、それぞれ第１および第２クロック信号CLK1、CLK2のいずれかと、読み出しコマンド信号RDおよび書き込みコマンド信号WRのいずれかと、バンクアドレスのデコード信号BANK0、BANK1のいずれかとを受けている。pMOSトランジスタ３０ａ-３０ｈは、各NANDゲートの出力をそれぞれゲートで受け、ソースを電源線に接続し、ドレインからクロックイネーブル信号C01EN、C02EN、C11EN、C12ENのいずれかを出力している。
【００３８】
クロック選択回路３２は、並列に接続された２つのCMOS伝達ゲート３２ａ、３２ｂを有している。クロック選択回路３２は、クロックイネーブル信号C01EN、C02ENがそれぞれ活性化、非活性化されたとき、CMOS伝達ゲート３２ａをオンすることで第１クロック信号CLK1を選択し、選択した信号を内部クロック信号ICLK0として出力する。同様に、クロック選択回路３２は、クロックイネーブル信号C01EN、C02ENがそれぞれ非活性化、活性化されたとき、CMOS伝達ゲート３２ｂをオンすることで第２クロック信号CLK2を選択し、選択した信号を内部クロック信号ICLK0として出力する。
【００３９】
クロック選択回路３４は、並列に接続された２つのCMOS伝達ゲート３４ａ、３４ｂを有している。クロック選択回路３４は、クロックイネーブル信号C11EN、C12ENがそれぞれ活性化、非活性化されたとき、CMOS伝達ゲート３４ａをオンすることで第１クロック信号CLK1を選択し、選択した信号CLK1を内部クロック信号ICLK1として出力する。同様に、クロック選択回路３４は、クロックイネーブル信号C11EN、C12ENがそれぞれ非活性化、活性化されたとき、CMOS伝達ゲート３４ｂをオンすることで第２クロック信号CLK2を選択し、選択した信号CLK2を内部クロック信号ICLK1として出力する。
【００４０】
例えば、デコード信号BANK0および読み出しコマンド信号RDが、第１クロック信号CLK1の"H"期間に活性化したとき、クロック選択制御回路３０のNANDゲートの出力のうちノードND10のみが、低レベルに変化する。このとき、クロックイネーブル信号C01EN、C02ENが、それぞれ活性化、非活性化され、バンクBK0に対応するクロック選択回路３２から第１クロック信号CLK1に同期した内部クロック信号ICLK0が出力される。
【００４１】
あるいは、デコード信号BANK1および書き込みコマンド信号WRが、第２クロック信号CLK2の"H"期間に活性化したとき、クロック選択制御回路３０のNANDゲートの出力のうちノードND17のみが、低レベルに変化する。このとき、クロックイネーブル信号C11EN、C12ENが、それぞれ非活性化、活性化され、バンクBK1に対応するクロック選択回路３４から第２クロック信号CLK2に同期した内部クロック信号ICLK1が出力される。
【００４２】
図３は、図２に示したクロック選択制御回路３０およびクロック選択回路３２、３４の動作を示している。図の最初の状態では、クロック選択回路３２、３４は、ともに第２クロック信号CLK2を内部クロック信号ICLK0、ICLK1として出力している。この時点で、既にバンクBK0、BK1に対するアクティブコマンドACTが供給されており、バンクBK0、BK1は、活性化されている。図１に示した第１および第２クロック生成回路１４、１６は、第１および第２クロック信号CLK1、CLK2をそれぞれ出力している。
【００４３】
まず、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する読み出しコマンドRDおよび読み出しアドレス（コラムアドレスCA1）が供給される（図３（ａ））。コマンドラッチ・デコーダ１０は、読み出しコマンド信号RDを約半クロックの期間活性化する（図３（ｂ））。アドレスバッファ１２は、供給されたアドレス信号ADDに応じてデコード信号BANK0を活性化する（図３（ｃ））。
【００４４】
クロック選択制御回路３０は、読み出しコマンドRDおよびデコード信号BANK0の活性化に応じて、ノードND11-ND17を高レベルに維持し、ノードND10のみを低レベルに変化する（図３（ｄ））。pMOSトランジスタ３０ａのみがオンすることで、クロックイネーブル信号C01ENが高レベルに変化し、このレベルがラッチ回路３０ｉにラッチされる（図３（ｅ））。次に、クロック選択回路３２のCMOS伝達ゲート３２ａがオンし、第１クロック信号CLK1が内部クロック信号ICLK0として出力される（図３（ｆ））。
【００４５】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する読み出しコマンドRDおよび読み出しアドレス（コラムアドレスCA2）が供給される（図３（ｇ））。上述と同様に、読み出しコマンド信号RDおよびデコード信号BANK0が約半クロックの期間活性化される（図３（ｈ）、（ｉ））。
クロック選択制御回路３０は、読み出しコマンドRDおよびデコード信号BANK0の活性化に応じて、ノードND10、ND12-ND17を高レベルに維持し、ノードND11のみを低レベルに変化する（図３（ｊ））。pMOSトランジスタ３０ｂのみがオンすることで、クロックイネーブル信号C01ENが低レベルに変化し、このレベルがラッチ回路３０ｉにラッチされる（図３（ｋ））。次に、クロック選択回路３２のCMOS伝達ゲート３２ｂがオンし、第２クロック信号CLK2が内部クロック信号ICLK0として出力される（図３（ｌ））。
【００４６】
次に、７番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK1に対する書き込みコマンドWRおよび書き込みアドレス（コラムアドレスCA3）が供給される（図３（ｍ））。そして、書き込みコマンドWRおよびデコード信号BANK1が約半クロックの期間活性化される（図３（ｍ）、（ｏ））。
クロック選択制御回路３０は、書き込みコマンドWRおよびデコード信号BANK1の活性化に応じて、ノードND10-ND15、ND17を高レベルに維持し、ノードND16のみを低レベルに変化する（図３（ｐ））。pMOSトランジスタ３０ｈのみがオンすることで、クロックイネーブル信号C11ENが高レベルに変化し、このレベルがラッチ回路３０ｊにラッチされる（図３（ｑ））。次に、クロック選択回路３４のCMOS伝達ゲート３４ａがオンし、第１クロック信号CLK1が内部クロック信号ICLK1として出力される（図３（ｒ））。
【００４７】
図４は、図１に示したデータ入出力回路２４の詳細を示している。図４では、１ビットのデータ端子DQに対応する回路を示している。
データ出力部３８の転送部５０は、選択信号S1（読み出し転送信号RDT0、RDT1のOR論理）の活性化に同期してオンする転送ゲート５０ａを有している。転送ゲート５０ａのオンにより、２ビットのデータバス線DB0、DB1を介して読み出される並列の読み出しデータが、並列直列変換回路４８に出力される。
【００４８】
並列直列変換回路４８は、シフトレジスタ４８ａ、ラッチ４８ｂ、４８ｃ、４８ｄ、および転送ゲート４８ｅ、４８ｆを有している。シフトレジスタ４８ａは、直列に接続された２つのラッチを有しており、選択信号S1の活性化を第３クロック信号の立ち上がりエッジに同期して受け、選択信号S2、S3を交互に出力する。
【００４９】
ラッチ４８ｂ、４８ｃは、それぞれ転送ゲート５０ａからの読み出しデータをラッチし、ラッチしたデータを転送ゲート４８ｅ、４８ｆに出力する。転送ゲート４８ｅ、４８ｆは、選択信号S2、S3に同期して順次オンし、ラッチ４８ｂまたは４８ｃからの読み出しデータをラッチ４８ｄに出力する。すなわち、並列の読み出しデータが直列データに変換される。ラッチ４８ｄは、直列の読み出しデータを順次ラッチし、ラッチした読み出しデータを出力バッファ４６に出力する。
【００５０】
出力バッファ４６は、並列直列変換回路４８からの読み出しデータを出力制御信号DOUTCに同期して入出力端子DQに出力するバッファ４６ａを有している。
一方、データ入力部３６の入力バッファ４０は、入出力端子DQに供給される書き込みデータを入力制御信号DINCに同期して受信するバッファ４０ａを有している。
【００５１】
直列並列変換回路４２は、シフトレジスタ４２ａおよびラッチ４２ｂを有している。ラッチ４２ｂは、入力バッファ４０からの書き込みデータをラッチし、ラッチしたデータをシフトレジスタ４２ａに出力する。シフトレジスタ４８ａは、直列に接続された２つのラッチを有している。シフトレジスタ４８ａの２つのラッチは、書き込みデータを第３クロック信号の立ち上がりエッジに同期して順次受け、受けたデータをそれぞれ転送部４４に出力する。すなわち、直列の書き込みデータが並列データに変換される。
【００５２】
転送部４４は、選択信号S4（書き込み制御信号WRT0、WRT1のOR論理）の活性化に同期してオンする転送ゲート４４ａを有している。転送ゲート４４ａのオンにより、並列の書き込みデータ（２ビット）が、データバス線DB0、DB1に出力される。
図５は、図４に示した並列直列変換回路４８の動作を示している。並列直列変換回路４８は、選択信号S1（読み出し転送信号RDT0またはRDT1）の活性化を第３クロック信号CLK3の立ち上がりエッジに同期して受け、選択信号S2、S3を交互に活性化する（図５（ａ）、（ｂ））。そして、転送ゲート４８ｅ、４８ｆが、選択信号S2、S3の立ち上がりエッジに同期して交互にオンすることで、並列の読み出しデータD0、D1（またはD2、D3）が、直列の読み出しデータRDATAに変換される（図５（ｃ）、（ｄ））。
【００５３】
図６は、第１の実施形態のDDR-SDRAMの読み出し動作を示している。この例では、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期してコマンド信号CMDおよびアドレス信号ADDが供給される。読み出しバースト長は、"４"に設定されている。
まず、１番目のクロック信号CLKの立ち上がりエッジに同期してバンクBK0に対するアクティブコマンドACTが供給される（図６（ａ））。バンクBK0は、クロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して活性化される（図６（ｂ））。次に、１番目のクロック信号CLKの立ち下がりエッジに同期してバンクBK1に対するアクティブコマンドACTが供給される（図６（ｃ））。バンクBK1は、クロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して活性化される（図６（ｄ））。
【００５４】
次に、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する読み出しコマンドRDが供給される（図６（ｅ））。読み出しコマンドRDが、クロック信号CLKの立ち上がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６（図１）は、第１クロック信号CLK1に同期して動作する（図６（ｆ））。すなわち、クロック選択回路３２（図２）は、第１クロック信号CLK1を選択し、選択した第１クロック信号CLK1を内部クロック信号ICLK0として出力する（図６（ｇ））。
【００５５】
メモリ制御回路２６は、クロック信号CLKの立ち上がりエッジ（第１クロック信号CLK1）に同期して動作を開始する。メモリ制御回路２６は、２番目および３番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して読み出し転送信号RDT0を２回活性化する（図６（ｈ）、（ｉ））。バンクBK0から読み出された並列の読み出しデータD0、D1およびD2、D3は、読み出し転送信号RDT0に同期して並列直列変換回路４８に転送される。
【００５６】
並列直列変換回路４８は、並列の読み出しデータD0、D1およびD2、D3を、第３クロック信号CLK3の立ち上がりエッジに同期して直列データに変換する（図６（ｊ）、（ｋ））。なお、並列直列変換回路４８を形成することで、データバス線DBUSの本数を、データ入出力端子DQの本数より多くすることができる。SDRAM内部のビット幅を、外部インタフェースのビット幅に比べ大きくすることで、バンクBK0、BK1の動作サイクルに余裕を持たせることができる。
【００５７】
出力制御回路２２（図１）は、読み出しコマンドRDに応答して、２クロックサイクルの期間、出力制御信号DOUTCを活性化する（図６（ｌ））。そして直列の読み出しデータD0-D3が、クロック信号CLKの立ち下がりエッジおよび立ち上がりエッジに同期して順次出力バッファ４６から出力される（図６（ｍ））。すなわち、クロック信号CLKの立ち上がりエッジに同期して読み出しコマンドRDが供給されたとき、最初の読み出しデータは、クロック信号CLKの立ち下がりエッジに同期して出力される（読み出しレイテンシ＝０.５クロック）。
【００５８】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK1に対する読み出しコマンドRDが供給される。（図６（ｎ））。読み出しコマンドRDが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK1に対応するメモリ制御回路２８（図１）は、第３クロック信号CLK2に同期して動作する（図６（ｏ））。すなわち、クロック選択回路３４（図２）は、第２クロック信号CLK2を選択し、選択した第２クロック信号CLK2を内部クロック信号ICLK1として出力する（図６（ｐ））。
【００５９】
メモリ制御回路２８は、クロック信号CLKの立ち下がりエッジ（第２クロック信号CLK2）に同期して動作を開始する。メモリ制御回路２８は、４番目および５番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して読み出し転送信号RDT1を２回活性化する（図６（ｑ）、（ｒ））。バンクBK1から読み出された読み出しデータD4、D5およびD6、D7は、読み出し転送信号RDT1に同期して並列直列変換回路４８に転送される。
【００６０】
並列直列変換回路４８は、並列の読み出しデータD4、D5およびD6、D7を、第３クロック信号CLK3の立ち上がりエッジに同期して直列データに変換する（図６（ｓ）、（ｔ））。出力制御回路２２は、読み出しコマンドRDに応答して、２クロックサイクルの期間、出力制御信号DOUTCを活性化する（図６（ｕ））。実際には、６番目のクロック信号CLKの立ち下がりエッジに同期して次の読み出しコマンドRDが供給されるため、出力制御信号DOUTCは、９番目のクロック信号CLKの立ち上がりエッジまで活性化される。そして直列の読み出しデータD4-D7が、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期して順次出力バッファ４６から出力される（図６（ｖ））。すなわち、クロック信号CLKの立ち下がりエッジに同期して読み出しコマンドRDが供給されたとき、最初の読み出しデータは、クロック信号CLKの立ち上がりエッジに同期して出力される（読み出しレイテンシ＝０.５クロック）。このように、本発明では、読み出しデータの出力開始タイミングは、読み出しコマンド信号RDの受信タイミングに応じて変化する。
【００６１】
次に、６番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する読み出しコマンドRDが供給される（図６（ｗ））。上述と同様に、メモリ制御回路２６は、クロック信号CLKの立ち下がりエッジ（第２クロック信号CLK2）に同期して動作を開始する。メモリ制御回路２６は、６番目および７番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して読み出し転送信号RDT0を２回活性化する（図６（ｘ）、（ｙ））。そして、上述と同様に、バンクBK0から読み出された並列の読み出しデータD8、D9および読み出しデータD10、D11が、直列データに変換され、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期して順次出力される（図６（ｚ））。
【００６２】
図７は、第１の実施形態のDDR-SDRAMの書き込み動作を示している。コマンド信号CMDおよびアドレス信号ADDは、図６と同様に、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期して供給される。書き込みバースト長は、"４"に設定されている。書き込みレイテンシは、０.５クロックに設定されている。ここで、書き込みバースト長とは、１回の書き込みコマンドWRに対応して書き込みデータを連続して受信する回数である。書き込みレイテンシとは、書き込みコマンドWRの受信から最初の書き込みデータを受信するまでのクロック数である。
【００６３】
まず、１番目のクロック信号CLKの立ち上がりエッジおよびおよび立ち下がりエッジにそれぞれ同期してバンクBK0およびバンクBK1に対するアクティブコマンドACTが供給される（図７（ａ）、（ｂ））。バンクBK0、BK1は、アクティブコマンドACTに応答してそれぞれ活性化される（図７（ｃ）、（ｄ））。
次に、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図７（ｅ））。書き込みコマンドWRが、クロック信号CLKの立ち上がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６（図１）は、第１クロック信号CLK1に同期して動作する。すなわち、クロック選択回路３２（図２）は、第１クロック信号CLK1を選択し、選択したクロック信号CLK1を内部クロック信号ICLK0として出力する（図７（ｆ））。
【００６４】
入力制御回路２０（図１）は、書き込みコマンドWRに応答して、２クロックサイクルの期間、入力制御信号DINCを活性化する（図７（ｇ））。入力バッファ４０は、２番目のクロック信号CLKの立ち下がりエッジに同期して最初の書き込みデータD0を受信する。直列の書き込みデータD0、D1およびD2、D3は、直列並列変換回路４２で並列データに順次変換され、データバス線DB0、DB1に伝達される（図７（ｈ）、（ｉ））。なお、直列並列変換回路４２を形成することで、並列直列変換回路４８を形成した場合と同様に、データバス線DBUSの本数を、データ入出力端子DQの本数より多くすることができ、バンクBK0、BK1の動作サイクルに余裕を持たせることができる。
【００６５】
メモリ制御回路２６は、３番目および４番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して書き込み転送信号WRT0を２回活性化する（図７（ｊ）、（ｋ））。そして、書き込みデータD0、D1およびD2、D3は、書き込み転送信号WRT0に同期して、バンクBK0に転送され、メモリセルに書き込まれる（図７（ｌ）、（ｍ））。
【００６６】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK1に対する書き込みコマンドWRが供給される。（図７（ｎ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK1に対応するメモリ制御回路２８（図１）は、第２クロック信号CLK2に同期して動作する。すなわち、クロック選択回路３４（図２）は、第２クロック信号CLK2を選択し、選択したクロック信号CLK2を内部クロック信号ICLK1として出力する（図７（ｏ））。
【００６７】
入力制御回路２０は、書き込みコマンドWRに応答して、２クロックサイクルの期間、入力制御信号DINCを活性化する（図７（ｐ））。実際には、６番目のクロック信号CLKの立ち下がりエッジに同期して次の書き込みコマンドWRが供給されるため、入力制御信号DINCは、８番目のクロック信号CLKの立ち下がりエッジまで活性化される。入力バッファ４０は、５番目のクロック信号CLKの立ち上がりエッジに同期して最初の書き込みデータD4を受信する。このように、本発明では、書き込みデータの入力開始タイミングは、書き込みコマンド信号WRの受信タイミングに応じて変化する。直列の書き込みデータD4、D5およびD6、D7は、直列並列変換回路４２で並列データに順次変換され、データバス線DB0、DB1に伝達される（図７（ｑ）、（ｒ））。
【００６８】
メモリ制御回路２８は、５番目および６番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して書き込み転送信号WRT1を２回活性化する（図７（ｓ）、（ｔ））。そして、書き込みデータD4、D5およびD6、D7は、書き込み転送信号WRT1に同期して、バンクBK1に転送され、メモリセルに書き込まれる（図７（ｕ）、（ｖ））。
【００６９】
次に、６番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図７（ｗ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６は、第２クロック信号CLK2に同期して動作する。すなわち、クロック選択回路３２は、第２クロック信号CLK2を選択し、選択したクロック信号CLK2を内部クロック信号ICLK0として出力する（図７（ｘ））。
【００７０】
メモリ制御回路２６は、７番目および８番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して書き込み転送信号WRT0を２回活性化する（図７（ｙ）、（ｚ））。そして、上述と同様にバンクBK0への書き込み動作が実行される。
図６および図７と、図１４とを比較すると明らかなように、本発明では、コマンド信号の受信レートおよびデータ入出力レートを変えることなく、外部から供給されるクロック信号CLKの周波数を２分の１にできる。
【００７１】
以上、本実施形態では、読み出し動作において、読み出しデータの出力開始タイミングを、読み出しコマンド信号RDの受信タイミングに応じて変化させた。また、書き込み動作において、書き込みデータの入力開始タイミングを、書き込みコマンド信号WRの受信タイミングに応じて変化させた。したがって、コマンド信号RD、WRがクロック信号CLKのいずれのエッジに同期して供給された場合にも、データの入出力タイミングを遅らせることなく読み出し動作および書き込み動作を実行できる。
【００７２】
コマンドラッチ・デコーダ１０が、クロック信号CLKの両エッジでコマンド信号RD、WRを受信し、コマンド信号RD、WRの受信タイミングに応じて、メモリ制御回路２６、２８の動作の開始タイミングを変えたので、コマンド信号の受信レートおよびデータ入出力レートを変えることなく、外部から供給されるクロック信号CLKの周波数を２分の１にできる。この結果、DDR-SDRAMが搭載されるシステムのクロック同期回路の消費電力を従来に比べ削減できる。
【００７３】
クロック選択制御回路３０およびクロック選択回路３２、３４は、コマンド信号CMDを受信したクロック信号CLKのエッジに応じて、第１または第２クロック信号CLK1、CLK2のいずれかを選択し、選択したクロック信号をメモリ制御回路２６、２８に供給した。メモリ制御回路２６、２８は、供給されたクロック信号に同期してバンクBK0、BK1およびデータ入出力回路２４を制御した。すなわち、本発明では、第１または第２クロック信号CLK1、CLK2を選択することで、読み出し動作および書き込み動作のタイミングが変更される。このため、従来のDDR-SDRAMのメモリ制御回路、バンク、およびデータ入出力回路は、ほとんど変更することなく利用できる。したがって、特に、DDRタイプのSDRAM（バースト機能を有するSDRAM）に本発明を適用する場合、顕著な効果を有する。この際、メモリ制御回路、バンク、およびデータ入出力回路をほとんど変更しなくてよいため、製品の開発時間を短縮できる。
【００７４】
メモリ制御回路２６、２８の動作の開始タイミングは、コマンド信号CMDの受信タイミングに応じて１クロック信号CLK1または第２クロック信号CLK2に切り替えるだけで変更される。すなわち、簡易な制御でメモリ制御回路の動作タイミングを変更できる。
クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号CLK3の一方のエッジに同期してコマンドラッチ・デコーダ１０およびデータ入出力回路２４を動作させたので、コマンドラッチ・デコーダ１０およびデータ入出力回路２４を容易に構成できる。
【００７５】
請求項６の半導体記憶装置では、第３クロック生成回路は、クロック信号に同期し、クロック信号の２倍の周波数を有する第３クロック信号を生成する。データ入出力回路は、第３クロック信号に同期して読み出しデータおよび書き込みデータを入出力する。クロック信号の立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、データ入出力回路を容易に構成できる。
【００７６】
並列直列変換回路４８および直列並列変換回路４２を形成したので、バンクBK0、BK1の動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
バンクBK0、BK1とデータ入出力回路２４との間を、共通のデータバス線DBUSで接続したので、データバス線DBUSの配線領域を最小限にでき、DDR-SDRAMのチップサイズを削減できる。
【００７７】
図８は、本発明の半導体記憶装置の第２の実施形態を示している。この実施形態は、請求項１ないし請求項９に対応している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のクロック選択制御回路３０の代わりに、クロック選択制御回路５４が形成されている。また、入力制御回路５２には、書き込みコマンド信号WRではなくアクティブコマンド信号ACTが供給されている。その他の構成は、第１の実施形態と同じである。
【００７８】
図９は、クロック選択制御回路５４およびクロック選択回路３２、３４の詳細を示している。クロック選択制御回路５４は、書き込みコマンド信号WRが供給されるNANDゲートの出力（ノードND12、ND13、ND16、ND17）の接続先が異なることを除き、第１の実施形態のクロック選択制御回路３０（図２）と同じである。ノードND12は、クロックイネーブル信号C02ENを出力するpMOSトランジスタ３０ｄのゲートに接続されている。ノードND13は、クロックイネーブル信号C01ENを出力するpMOSトランジスタ３０ｃのゲートに接続されている。ノードND16は、クロックイネーブル信号C12ENを出力するpMOSトランジスタ３０ｇのゲートに接続されている。ノードND17は、クロックイネーブル信号C11ENを出力するpMOSトランジスタ３０ｈのゲートに接続されている。
【００７９】
この実施形態では、書き込みコマンドWRが供給されたときに選択されるクロック信号が第１の実施形態と逆になる。例えば、デコード信号BANK0および書き込みコマンド信号WRが、第１クロック信号CLK1の"H"期間に活性化したとき、クロック選択回路３２は、第２クロック信号CLK2を内部クロック信号ICLK0として出力する。また、デコード信号BANK1および書き込みコマンド信号WRが、第２クロック信号CLK2の"H"期間に活性化したとき、クロック選択回路３４は、第１クロック信号CLK1に同期した内部クロック信号ICLK1が出力される。
【００８０】
図１０は、図９に示したクロック選択制御回路５４およびクロック選択回路３２、３４の動作を示している。図の最初の状態では、クロック選択回路３２は、第２クロック信号CLK2を内部クロック信号ICLK0として出力し、クロック選択回路３４は、第１クロック信号CLK1を内部クロック信号ICLK0として出力している。コマンド信号CMDおよびアドレス信号ADDは、図３と同じタイミングで外部から供給される。
【００８１】
この例では、７番目のクロック信号CLKの立ち上がりエッジに同期してノードND16のみが低レベルに変化したとき（図１０（ａ））、pMOSトランジスタ３０ｈではなくpMOSトランジスタ３０ｇのみがオンすることで、クロックイネーブル信号C11ENが低レベルに変化し、このレベルがラッチ回路３０ｊにラッチされる（図１０（ｂ））。次に、クロック選択回路３４のCMOS伝達ゲート３４ｂがオンし、第２クロック信号CLK2が内部クロック信号ICLK1として出力される（図１０（ｃ））。１番目から６番目のクロックサイクルは、内部クロック信号ICLK1として第１クロック信号CLK1が選択されていることを除き、上述した図３と同じである。
【００８２】
図１１は、第２の実施形態のDDR-SDRAMの書き込み動作を示している。外部から供給されるコマンド信号CMDおよびアドレス信号ADDは、上述した図７と同じである。この実施形態では、書き込み動作時の書き込みレイテンシが０クロックに設定されている。
バンクBK0、BK1が活性化されるまでのタイミングは、図７と同じため、説明を省略する。まず、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図１１（ａ））。書き込みコマンドWRが、クロック信号CLKの立ち上がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６（図８）は、第２クロック信号CLK2に同期して動作する。すなわち、クロック選択回路３２（図２）は、クロック選択制御回路５４の制御により、第２クロック信号CLK2を選択し、選択したクロック信号CLK2を内部クロック信号ICLK0として出力する（図１１（ｂ））。
【００８３】
入力制御回路２０（図８）は、アクティブコマンドACTに応答して、入力制御信号DINCを活性化する（図１１（ｃ））。入力制御信号DINCは、プリチャージコマンド（図示せず）に応答して非活性化される。書き込みデータD0は、書き込みコマンドWRと同時に供給される（図１１（ｄ））。入力バッファ４０は、書き込みデータD0-D3を順次受信する。直列の書き込みデータD0、D1およびD2、D3は、直列並列変換回路４２で並列データに変換され、データバス線DB0、DB1に伝達される（図１１（ｅ）、（ｆ））。
【００８４】
メモリ制御回路２６は、２番目および３番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して書き込み転送信号WRT0を２回活性化する（図１１（ｇ）、（ｈ））。そして、書き込みデータD0、D1およびD2、D3は、書き込み転送信号WRT0に同期して、バンクBK0に書き込まれる（図１１（ｉ）、（ｊ））。
【００８５】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK1に対する書き込みコマンドWRが供給される。（図１１（ｋ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK1に対応するメモリ制御回路２８（図８）は、第１クロック信号CLK1に同期して動作する。すなわち、クロック選択回路３４（図９）は、第１クロック信号CLK1を選択し、選択したクロック信号CLK1を内部クロック信号ICLK1として出力する（図１１（ｌ））。
【００８６】
直列の書き込みデータD4、D5およびD6、D7は、直列並列変換回路４２で並列データに変換され、データバス線DB0、DB1に伝達される（図１１（ｍ）、（ｎ））。メモリ制御回路２８は、５番目および６番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して書き込み転送信号WRT1を２回活性化する（図１１（ｏ）、（ｐ））。そして、書き込みデータD4、D5およびD6、D7は、書き込み転送信号WRT1に同期して、バンクBK1に転送され、メモリセルに書き込まれる（図１１（ｑ）、（ｒ））。
【００８７】
次に、６番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図１１（ｓ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６は、第１クロック信号CLK1に同期して動作する。すなわち、クロック選択回路３２は、第１クロック信号CLK1を選択し、選択したクロック信号CLK1を内部クロック信号ICLK0として出力する（図１１（ｔ））。
【００８８】
メモリ制御回路２６は、７番目および８番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して書き込み転送信号WRT0を２回活性化する（図１１（ｕ）、（ｖ））。そして、上述と同様にバンクBK0への書き込み動作が実行される。
なお、この実施形態の読み出し動作のタイミングは、上述した第１の実施形態（図６）と同じである。図６では、読み出しデータの出力は、読み出しコマンド信号RDの供給から半クロック後に開始される。一方、図１１において、書き込みデータの入力は、書き込みコマンドWRの供給と同時に開始される。すなわち、読み出しコマンド信号RDおよび書き込みコマンド信号WRが、クロック信号CLKの同じエッジに同期して供給された場合に、メモリ制御回路２６、２８に供給されるクロック信号（CLK1またはCLK2）は互いに異なる。換言すれば、コマンド信号の種類により、メモリ制御回路２６、２８の動作の開始タイミングが異なっている。
【００８９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロック選択回路３２、３４は、コマンド信号CMD（RD、WR）の種類に応じて、第１または第２クロック信号CLK1、CLK2のいずれかをメモリ制御回路２６、２８に供給した。このように、コマンド信号CMDに応じてメモリ制御回路２６、２８の動作の開始タイミングを変えることで、読み出しレイテンシおよび書き込みレイテンシを、互いに制約することなく自在に設定できる。
【００９０】
図１２は、本発明の半導体記憶装置の第３の実施形態を示している。この実施形態は、請求項１ないし請求項３、および請求項５ないし請求項１０に対応している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のデータ入出力回路２４の代わりに、データ入出力回路２４Ａが形成されている。また、データ入出力回路２４ＡとバンクBK0、BK1は、データバス線DBUS0、DBUS1でそれぞれ接続されている。その他の構成は、第１の実施形態と同じである。
【００９１】
データ入出力回路２４Ａは、データ入力部３６Ａおよびデータ出力部３８Ａを有している。データ入力部３６Ａは、転送部５６が第１の実施形の転送部４４と相違している。データ出力部３８Ａは、転送部５８が第１の実施形の転送部５０と相違している。
図１３は、データ入出力回路２４Ａの詳細を示している。図１３では、１ビットのデータ端子DQに対応する回路を示している。データ出力部３８Ａの並列直列変換回路４８、出力バッファ４６、およびデータ入力部３６Ａの直列並列変換回路４２、入力バッファ４０は、第１の実施形態（図４）と同一のため、説明を省略する。
【００９２】
データ出力部３８Ａの転送部５８は、ORゲート５８ａ、および転送ゲート５８ｂ、５８ｃを有している。ORゲート５８ａは、読み出し転送信号RDT0、RDT1のOR論理を並列直列変換回路４８のシフトレジスタ４８ａに出力する。転送ゲート５８ｂは、バンクBK0の読み出し動作時に活性化される読み出し転送信号RDT0に応じてオンし、データバス線DB00、DB01（DBUS0）を介して読み出されるバンクBK0からの読み出しデータを並列直列変換回路４８に転送する。転送ゲート５８ｃは、バンクBK1の読み出し動作時に活性化される読み出し転送信号RDT1に応じてオンし、データバス線DB10、DB11（DBUS1）を介して読み出されるバンクBK1からの読み出しデータを並列直列変換回路４８に転送する。データバス線DB00、DB10を介して読み出されたた読み出しデータは、並列直列変換回路４８のラッチ４８ｃ転送される。データバス線DB01、DB11を介して読み出されたた読み出しデータは、並列直列変換回路４８のラッチ４８ｄ転送される。
【００９３】
データ入力部３６Ａの転送部５６は、転送ゲート５６ａ、５６ｂを有している。転送ゲート５６ａは、バンクBK0の書き込み動作時に活性化される書き込み転送信号WRT0に応じてオンし、直列並列変換回路４２から供給される並列の買い込みデータをデータバス線DB00、DB01に転送する。転送ゲート５６ｂは、バンクBK1の書き込み動作時に活性化される書き込み転送信号WRT1に応じてオンし、直列並列変換回路４２から供給される並列の買い込みデータをデータバス線DB10、DB11に転送する。
【００９４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、バンクBK0、BK1とデータ入出力回路２４Ａとの間を、異なるデータバス線DBUS0、DBUS1でそれぞれ接続した。このため、データバス線DBUS0、DBUS1の配線長を最小限にでき、データバス線DBUS0、DBUS1に接続されるトランジスタの数を少なくできる。したがって、データバス線DBUS0、DBUS1を駆動するための電力を削減でき、DDR-SDRAMの動作時の消費電力を低減できる。
【００９５】
なお、上述した実施形態では、クロック信号CLKに同期してデータを入出力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データストローブ信号に同期してデータを入出力してもよい。この場合、半導体記憶装置には、データストローブ端子が形成される。データストローブ端子は、書き込み動作時に外部クロック信号に同期して書き込みデータストローブ信号を入力し、読み出し動作時に外部クロック信号に同期して読み出しデータストローブ信号を出力する。データ入出力回路は、読み出しデータストローブ信号の両エッジに同期して読み出しデータを出力し、書き込みデータストローブ信号の両エッジに同期して書き込みデータを入力する。このように、データの入出力用のクロック信号を、データストローブ信号とする半導体記憶装置においても、第１の実施形態と同様にシステム内のクロック同期回路の消費電力を削減できる。
【００９６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに同期して、コマンド信号を受信するコマンド受信回路と、
読み出しデータの出力および書き込みデータの入力を、前記クロック信号の立ち上がりエッジまたは立ち下がりエッジに同期して開始するデータ入出力回路と、
前記コマンド信号を受信した前記クロック信号のエッジに応じて、前記データ入出力回路による前記読み出しデータの出力開始タイミングおよび前記書き込みデータの入力開始タイミングを、それぞれ前記クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに設定するタイミング制御回路とを備えていることを特徴とする半導体記憶装置。（１）
（付記２） 付記１記載の半導体記憶装置において、
前記コマンド受信回路は、書き込み動作を実行するための書き込みコマンド信号を前記コマンド信号として受信し、
前記書き込みデータの前記入力開始タイミングは、前記書き込みコマンド信号の受信タイミングに応じて変化することを特徴とする半導体記憶装置。
【００９７】
（付記３） 付記１記載の半導体記憶装置において、
前記コマンド受信回路は、読み出し動作を実行するための読み出しコマンド信号を前記コマンド信号として受信し、
前記読み出しデータの前記出力開始タイミングは、前記読み出しコマンド信号の受信タイミングに応じて変化することを特徴とする半導体記憶装置。
【００９８】
（付記４） 付記１記載の半導体記憶装置において、
前記データ入出力回路は、
１つの前記コマンド信号に対応して、前記読み出しデータを前記クロック信号の両エッジに同期して複数回連続して出力するデータ出力部と、
１つの前記コマンド信号に対応して、前記書き込みデータを前記クロック信号の両エッジに同期して複数回連続して入力するデータ入力部とを備えていることを特徴とする半導体記憶装置。（２）
（付記５） 付記１記載の半導体記憶装置において、
前記クロック信号の立ち上がりエッジに同期して第１クロック信号を生成する第１クロック生成回路と、
前記クロック信号の立ち下がりエッジに同期して第２クロック信号を生成する第２クロック生成回路と、
メモリセルアレイに対する読み出し動作および書き込み動作を前記第１クロック信号または前記第２クロック信号のいずれかに同期して開始するメモリ制御回路と、
前記コマンド信号を受信した前記クロック信号のエッジに応じて、前記第１または第２クロックのいずれかを前記メモリ制御回路に供給するクロック選択回路とを備えていることを特徴とする半導体記憶装置。（３）
（付記６） 付記５記載の半導体記憶装置において、
前記コマンド受信回路は、前記コマンド信号として読み出しコマンド信号および書き込みコマンド信号を受信し、
前記クロック選択回路は、前記コマンド信号の種類に応じて、前記第１または第２クロック信号のいずれかを前記メモリ制御回路に供給することを特徴とする半導体記憶装置。（４）
（付記７） 付記５記載の半導体記憶装置において、
前記クロック信号に同期し、該クロック信号の２倍の周波数を有する第３クロック信号を生成する第３クロック生成回路を備え、
前記コマンド受信回路は、前記第３クロック信号に同期して前記コマンド信号を受信することを特徴とする半導体記憶装置。（５）
（付記８） 付記５記載の半導体記憶装置において、
前記クロック信号に同期し、該クロック信号の２倍の周波数を有する第３クロック信号を生成する第３クロック生成回路を備え、
前記データ入出力回路は、前記第３クロック信号に同期して前記読み出しデータおよび前記書き込みデータを入出力することを特徴とする半導体記憶装置。（６）
（付記９） 付記８記載の半導体記憶装置において、
前記データ入出力回路は、並列の前記読み出しデータを直列データに変換し、変換した該直列データを前記第３クロック信号に同期して出力する並列直列変換回路を備えていることを特徴とする半導体記憶装置。（７）
（付記１０） 付記９記載の半導体記憶装置において、
前記メモリ制御回路は、前記メモリセルアレイからの前記読み出しデータの出力タイミングに同期する読み出し転送信号を生成し、
前記データ入出力回路は、並列の前記読み出しデータを前記読み出し転送信号に同期して受信することを特徴とする半導体記憶装置。
【００９９】
（付記１１） 付記８記載の半導体記憶装置において、
前記データ入力部は、直列の前記書き込みデータを並列データに変換し、変換した該並列データを前記第３クロック信号に同期して出力する直列並列変換回路を備えていることを特徴とする半導体記憶装置。（８）
（付記１２） 付記１１記載の半導体記憶装置において、
前記メモリ制御回路は、前記メモリセルアレイへの前記書き込みデータの供給タイミングに同期する書き込み転送信号を生成し、
前記データ入出力回路は、直列の前記書き込みデータを前記書き込み転送信号に同期して前記メモリセルアレイに出力することを特徴とする半導体記憶装置。
【０１００】
（付記１３） 付記５記載の半導体記憶装置において、
メモリセルを有し独立に動作する複数のバンクを有し、
前記メモリ制御回路は、前記バンクに対応してそれぞれ形成されていることを特徴とする半導体記憶装置。（９）
（付記１４） 付記１３記載の半導体記憶装置において、
前記バンクと前記データ入出力回路との間は、共通のデータバス線で接続されていることを特徴とする半導体記憶装置。
【０１０１】
（付記１５） 付記１３記載の半導体記憶装置において、
前記バンクと前記データ入出力回路との間は、異なるデータバス線でそれぞれ接続されていることを特徴とする半導体記憶装置。（１０）
（付記１６） 付記１記載の半導体記憶装置において、
書き込み動作時に外部クロック信号に同期して書き込みデータストローブ信号を入力し、読み出し動作時に該外部クロック信号に同期して読み出しデータストローブ信号を出力するデータストローブ端子を備え、
前記データ入出力回路は、前記読み出しデータストローブ信号の両エッジに同期して前記読み出しデータを出力し、前記書き込みデータストローブ信号の両エッジに同期して前記書き込みデータを入力することを特徴とする半導体記憶装置。
【０１０２】
付記１０記載の半導体記憶装置では、メモリ制御回路は、メモリセルアレイからの読み出しデータの出力タイミングに同期する読み出し転送信号を生成する。データ入出力回路は、並列の読み出しデータを読み出し転送信号に同期して受信する。すなわち、データ入出力回路は、クロック信号に同期して読み出しデータを受信するのではなく、実際の読み出し動作に同期した読み出し転送信号を使用して読み出しデータを受信する。したがって、読み出しデータを最短時間でデータ入出力回路に転送でき、読み出し動作を高速に実行できる。
【０１０３】
付記１２記載の半導体記憶装置では、メモリ制御回路は、メモリセルアレイへの書き込みデータの供給タイミングに同期する書き込み転送信号を生成する。データ入出力回路は、直列の書き込みデータを書き込み転送信号に同期してメモリセルアレイに出力する。すなわち、メモリセルアレイは、クロック信号に同期して書き込みデータを受信するのではなく、実際の書き込み動作に同期した書き込み転送信号を使用して書き込みデータを受信する。したがって、書き込みデータを最短時間でメモリセルアレイに供給でき、書き込み動作を高速に実行できる。
【０１０４】
付記１４記載の半導体記憶装置では、バンクとデータ入出力回路との間を、共通のデータバス線で接続することで、データバス線の配線領域を最小限にでき、半導体記憶装置のチップサイズを削減できる。
付記１６記載の半導体記憶装置では、書き込み動作時に外部クロック信号に同期して書き込みデータストローブ信号を入力し、読み出し動作時に該外部クロック信号に同期して読み出しデータストローブ信号を出力するデータストローブ端子を有している。データ入出力回路は、読み出しデータストローブ信号の両エッジに同期して読み出しデータを出力し、書き込みデータストローブ信号の両エッジに同期して書き込みデータを入力する。このように、データの入出力用のクロック信号を、データストローブ信号とする半導体記憶装置においても、システム内のクロック同期回路の消費電力を削減できる。
【０１０５】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１０６】
【発明の効果】
請求項１の半導体記憶装置では、コマンド信号の受信タイミングに応じてデータ入出力回路の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、データの入出力タイミングを遅らせることなく書き込み動作および読み出し動作を実行できる。
また、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。
【０１０７】
請求項２の半導体記憶装置では、いわゆるバーストモード機能を有する半導体記憶装置を搭載するシステムにおいて、システム内のクロック同期回路の消費電力を削減できる。
請求項３の半導体記憶装置では、コマンド信号の受信タイミングに応じて読み出し動作および書き込み動作の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、内部動作に無駄を生じさせることなく、最適なタイミングで書き込み動作および読み出し動作を実行できる。
【０１０８】
請求項４の半導体記憶装置では、コマンド受信回路はコマンド信号に応じてメモリ制御回路の動作の開始タイミングを変えることで、読み出しコマンド信号の受信から読み出しデータの出力を開始するまでのクロック数（読み出しレイテンシ）および書き込みコマンド信号の受信から書き込みデータの入力を開始するまでのクロック数（書き込みレイテンシ）を、互いに制約することなく自在に設定できる。
【０１０９】
請求項５の半導体記憶装置では、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、コマンド受信回路を容易に構成できる。
請求項６の半導体記憶装置では、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、データ入出力回路を容易に構成できる。
請求項７および請求項８の半導体記憶装置では、半導体記憶装置の内部で扱うデータを並列にし、外部へのデータの出力を直列にすることで、メモリ動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
【０１１０】
請求項９の半導体記憶装置は、メモリ制御回路をバンク毎に形成することで、複数のバンクを有する半導体記憶装置を搭載するシステムにおいても、システム内のクロック同期回路の消費電力を削減できる。
請求項１０の半導体記憶装置では、データバス線の配線長を最小限にでき、データバス線に接続されるトランジスタの数も少なくできる。したがって、データバス線を駆動するための電力を削減でき、半導体記憶装置の動作時の消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態を示すブロック図である。
【図２】図１に示したクロック選択制御回路およびクロック選択回路の詳細を示す回路図である。
【図３】図２に示したクロック選択制御回路およびクロック選択回路の動作を示すタイミング図である。
【図４】図１に示したデータ入出力回路の詳細を示すブロック図である。
【図５】図４に示した並列直列変換回路の動作を示すタイミング図である。
【図６】第１の実施形態の半導体記憶装置の読み出し動作を示すタイミング図である。
【図７】第１の実施形態の半導体記憶装置の書き込み動作を示すタイミング図である。
【図８】本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
【図９】図８に示したクロック選択制御回路およびクロック選択回路の詳細を示す回路図である。
【図１０】図９に示したクロック選択制御回路およびクロック選択回路の動作を示すタイミング図である。
【図１１】第２の実施形態の半導体記憶装置の書き込み動作を示すタイミング図である。
【図１２】本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
【図１３】図１２に示したデータ入出力回路の詳細を示すブロック図である。
【図１４】従来のSDR-SDRAMの読み出し動作を示すタイミング図である。
【図１５】従来のDDR-SDRAMの読み出し動作を示すタイミング図である。
【符号の説明】
１０ コマンドラッチ・デコーダ
１２ アドレスバッファ
１４ 第１クロック生成回路
１６ 第２クロック生成回路
１８ 第３クロック生成回路
２０ 入力制御回路
２２ 出力制御回路
２４、２４Ａ データ入出力回路
２６、２８ メモリ制御回路
３０ クロック選択制御回路
３２、３４ クロック選択回路
３６、３６Ａ データ入力部
３８、３８Ａ データ出力部
４０ 入力バッファ
４２ 直列並列変換回路
４４ 転送部
４６ 出力バッファ
４８ 並列直列変換回路
５０ 転送部
５４ クロック選択制御回路
５６、５８ 転送部
ACT アクティブコマンド信号
ADD アドレス信号
BANK0、BANK1 デコード信号
BK0、BK1 バンク
C01EN、C02EN、C11EN、C12EN クロックイネーブル信号
CLK クロック信号
CLK1 第１クロック信号
CLK2 第２クロック信号
CLK3 第３クロック信号
CMD コマンド信号
DBUS、DBUS0、DBUS1 データバス線
DB0、DB1 データバス線
DINC 入力制御信号
DOUTC 出力制御信号
DQ データ端子
IADD 内部アドレス信号
ICLK0、ICLK1 内部クロック信号
ICMD 内部コマンド信号
RD 読み出しコマンド信号
RDT0、RDT1 読み出し転送信号
WR 書き込みコマンド信号
WRT0、WRT1 書き込み転送信号
【発明の属する技術分野】
本発明は、クロック同期式の半導体記憶装置に関する。特に、本発明は、半導体記憶装置を搭載するシステムの消費電力を削減する技術に関する。
【０００２】
【従来の技術】
一般に、クロック同期式の半導体記憶装置としてSDRAM（Synchronous DRAM）が知られている。SDRAMには、SDR（Single Data Rate）タイプとDDR（Double Data Rate）タイプがある。SDR-SDRAMは、クロック信号CLKの立ち上がりエッジに同期してコマンド、アドレスを取り込み、クロック信号CLKの立ち上がりエッジに同期してデータを入出力する。DDR-SDRAMは、クロック信号CLKの立ち上がりエッジに同期してコマンド、アドレスを取り込み、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期してデータを入出力する。
【０００３】
図１４は、SDR-SDRAMの動作を示している。この例では、読み出しバースト長は、"４"に設定されている。読み出しバースト長とは、１回の読み出しコマンドRDに対応して読み出しデータを連続して出力する回数である。
まず、１番目のクロック信号CLKに同期してバンクBK0に対するアクティブコマンドACTが供給され、バンクBK0が活性化される（図１４（ａ））。次に、２番目のクロック信号CLKに同期してバンクBK1に対するアクティブコマンドACTが供給され、バンクBK1が活性化される（図１４（ｂ））。
【０００４】
３番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが供給される。バンクBK0内で読み出された複数のデータD0-D3は、内部クロック信号ICLKの立ち上がりエッジに同期して、データラッチに順次ラッチされる（図１４（ｃ））。データラッチにラッチされた読み出しデータD0-D3は、それぞれ次の内部クロック信号ICLKの立ち上がりエッジに同期してデータ入出力端子DQから順次出力される（図１４（ｄ））。
【０００５】
次に、８番目のクロック信号CLKに同期して、バンクBK1に対する読み出しコマンドRDが供給される。バンクBK1内で読み出された複数のデータD4-D7は、内部クロック信号ICLKの立ち上がりエッジに同期して、データラッチに順次ラッチされる（図１４（ｅ））。データラッチにラッチされた読み出しデータは、それぞれ次の内部クロック信号ICLKの立ち上がりエッジに同期してデータ入出力端子DQから順次出力される（図１４（ｆ））。
【０００６】
１２番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが再び供給され、上述と同様にバンクBK0が動作し、読み出しデータD8-D11が、内部クロック信号ICLKの立ち上がりエッジに同期してデータ入出力端子DQから順次出力される（図１４（ｇ））。
図１５は、DDR-SDRAMの動作を示している。この例では、読み出しバースト長は、"８"に設定されている。また、DDR-SDRAMは、相補のクロック信号CLK、/CLKを受信する。
【０００７】
まず、１番目のクロック信号CLKに同期してバンクBK0に対するアクティブコマンドACTが供給され、バンクBK0が活性化される（図１５（ａ））。次に、２番目のクロック信号CLKに同期してバンクBK1に対するアクティブコマンドACTが供給され、バンクBK1が活性化される（図１５（ｂ））。
３番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが供給される。バンクBK0内で読み出された複数のデータD0-D7は、内部クロック信号ICLKの立ち上がりエッジに同期して、２ビットずつ並列直列変換回路に出力される（図１５（ｃ））。並列直列変換回路は、並列の読み出しデータ（例えば、D0、D1）を順次直列データに変換する。そして、直列の読み出しデータD0-D7が、相補の内部クロック信号CLKEVEN、CLKODDにそれぞれ同期してデータ入出力端子DQから出力される（図１５（ｄ））。すなわち、DDR-SDRAMでは、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期して読み出しデータD0-D7が順次出力される。
【０００８】
次に、８番目のクロック信号CLKに同期して、バンクBK1に対する読み出しコマンドRDが供給される。バンクBK1内で読み出された複数のデータD8-D15は、内部クロック信号ICLKに同期して、２ビットずつ並列直列変換回路に出力される（図１５（ｅ））。並列直列変換回路は、並列の読み出しデータを直列データに変換する。そして、直列の読み出しデータD8-D15が、相補の内部クロック信号CLKEVEN、CLKODDにそれぞれ同期してデータ入出力端子DQから出力される（図１５（ｆ））。
【０００９】
１２番目のクロック信号CLKに同期して、バンクBK0に対する読み出しコマンドRDが再び供給され、上述と同様にバンクBK0が動作し、読み出しデータD16-D23が、クロック信号CLKに同期してデータ入出力端子DQから出力される（図１５（ｇ））。
【００１０】
【発明が解決しようとする課題】
上述したSDR-SDRAMおよびDDR-SDRAMは、コマンドおよびアドレスを、常にクロック信号CLKの立ち上がりエッジに同期して取り込んでいる。このため、SDRAM内の制御回路およびバンクBK0、BK1は、クロック信号CLKの立ち上がりエッジに同期して動作し、読み出し動作を実行する。そして、最初の読み出しデータの出力は、常にクロック信号CLKの立ち上がりエッジに同期して開始される。書き込み動作についても、読み出し動作と同様に、コマンド、アドレスは、クロック信号CLKの立ち上がりエッジに同期して取り込まれ、書き込みデータの受信は、クロック信号CLKの立ち上がりエッジに同期して開始される。
【００１１】
このように、従来のSDR-SDRAMおよびDDR-SDRAMでは、コマンドおよびアドレスは、クロック信号CLKの立ち上がりエッジのみに同期して入力され、SDRAM内の制御回路およびバンクは、クロック信号CLKの立ち上がりエッジを基準とするタイミングで動作していた。このため、コマンドの受信レートを上げるためには、クロック信号CLKの周波数を高くするしかなかった。しかし、クロック信号CLKの周波数を高くすると、SDRAMが搭載されるシステムのクロック同期回路の消費電力が増加してしまう。
【００１２】
また、従来は、SDRAMの内部回路は、クロック信号CLKの立ち上がりエッジを基準とするタイミングで動作していたため、コマンドおよびアドレスを、クロック信号CLKの立ち下がりエッジで取り込むことは想定していなかった。仮に、コマンドおよびアドレスを、クロック信号CLKの立ち下がりエッジで取り込んだとしても、内部回路をクロック信号CLKの立ち下がりエッジを基準とするタイミングで動作できなかった。すなわち、コマンドおよびアドレスを、クロック信号CLKの立ち下がりエッジで取り込むメリットが無かった。
【００１３】
本発明の目的は、半導体記憶装置のデータ入出力レートを下げることなく、半導体記憶装置を搭載するシステムの消費電力を削減することにある。
【００１４】
【課題を解決するための手段】
請求項１の半導体記憶装置では、コマンド受信回路は、クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに同期して、コマンド信号を受信する。タイミング制御回路は、コマンド信号を受信したクロック信号のエッジに応じて、データ入出力回路による読み出しデータの出力開始タイミングおよび書き込みデータの入力開始タイミングを、それぞれクロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに設定する。データ入出力回路は、読み出しデータの出力および書き込みデータの入力を、タイミング制御回路により設定されたエッジ（クロック信号の立ち上がりエッジまたは立ち下がりエッジ）に同期して開始する。
【００１５】
例えば、書き込み動作において、書き込みデータの入力開始タイミングは、書き込みコマンド信号の受信タイミングに応じて変化する。同様に、読み出し動作において、読み出しデータの出力開始タイミングは、読み出しコマンド信号の受信タイミングに応じて変化する。このように、コマンド信号の受信タイミングに応じてデータ入出力回路の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、データの入出力タイミングを遅らせることなく書き込み動作および読み出し動作を実行できる。従来、例えば、読み出しデータの出力は、クロック信号の立ち上がりエッジのみに同期して開始されていた。これは、クロック信号の一方のエッジに同期してデータを入出力するSDR（Single Data Rate）方式の半導体記憶装置、およびクロック信号の両エッジに同期してデータを入出力するDDR（Double Data Rate）方式の半導体記憶装置とも同じである。
【００１６】
また、コマンド受信回路は、クロック信号の両エッジでコマンド信号を受信できるため、コマンド信号の受信レートが従来と同じ場合、クロック周期を２分の１にできる。この結果、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。
【００１７】
請求項２の半導体記憶装置では、データ入出力回路は、データ出力部とデータ入力部とを有している。データ出力部は、１つのコマンド信号に対応して、読み出しデータをクロック信号の両エッジに同期して複数回連続して出力する。データ入力部は、１つのコマンド信号に対応して、書き込みデータをクロック信号の両エッジに同期して複数回連続して入力する。このため、いわゆるバーストモード機能を有する半導体記憶装置を搭載するシステムにおいて、システム内のクロック同期回路の消費電力を削減できる。
【００１８】
請求項３の半導体記憶装置では、第１クロック生成回路は、クロック信号の立ち上がりエッジに同期して第１クロック信号を生成する。第２クロック生成回路は、クロック信号の立ち下がりエッジに同期して第２クロック信号を生成する。メモリ制御回路は、メモリセルアレイに対する読み出し動作および書き込み動作を第１クロック信号または第２クロック信号のいずれかに同期して開始する。クロック選択回路は、コマンド信号を受信したクロック信号のエッジに応じて、第１または第２クロックのいずれかをメモリ制御回路に供給する。
【００１９】
このように、コマンド信号の受信タイミングに応じて読み出し動作および書き込み動作の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、内部動作に無駄を生じさせることなく、最適なタイミングで書き込み動作および読み出し動作を実行できる。
メモリ制御回路の動作の開始タイミングは、コマンド信号の受信タイミングに応じて１クロック信号または第２クロック信号に切り替えるだけで変更される。すなわち、簡易な制御でメモリ制御回路の動作タイミングを変更できる。
【００２０】
請求項４の半導体記憶装置では、コマンド受信回路は、コマンド信号として読み出しコマンド信号および書き込みコマンド信号を受信する。クロック選択回路は、コマンド信号の種類に応じて、第１または第２クロック信号のいずれかをメモリ制御回路に供給する。このように、コマンド信号に応じてメモリ制御回路の動作の開始タイミングを変えることで、読み出しコマンド信号の受信から読み出しデータの出力を開始するまでのクロック数（読み出しレイテンシ）および書き込みコマンド信号の受信から書き込みデータの入力を開始するまでのクロック数（書き込みレイテンシ）を、互いに制約することなく自在に設定できる。
【００２１】
請求項５の半導体記憶装置では、第３クロック生成回路は、クロック信号に同期し、クロック信号の２倍の周波数を有する第３クロック信号を生成する。コマンド受信回路は、第３クロック信号に同期してコマンド信号を受信する。クロック信号の立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、コマンド受信回路を容易に構成できる。
【００２２】
請求項６の半導体記憶装置では、第３クロック生成回路は、クロック信号に同期し、クロック信号の２倍の周波数を有する第３クロック信号を生成する。データ入出力回路は、第３クロック信号に同期して読み出しデータおよび書き込みデータを入出力する。クロック信号の立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号の一方のエッジに同期してデータ入出力回路を動作させることで、データ入出力回路を容易に構成できる。
【００２３】
請求項７の半導体記憶装置では、データ入出力回路は、並列の読み出しデータを直列データに変換し、変換した直列データを第３クロック信号に同期して出力する並列直列変換回路を有している。半導体記憶装置の内部で扱うデータを並列にし、外部へのデータの出力を直列にすることで、メモリ動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
【００２４】
請求項８の半導体記憶装置では、データ入力部は、直列の書き込みデータを並列データに変換し、変換した該並列データを第３クロック信号に同期して出力する直列並列変換回路を有している。外部からのデータの入力を直列にし、半導体記憶装置の内部で扱うデータを並列にすることで、上述と同様に、メモリ動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
【００２５】
請求項９の半導体記憶装置は、メモリセルを有し独立に動作する複数のバンクを有している。メモリ制御回路は、バンクに対応してそれぞれ形成されている。メモリ制御回路をバンク毎に形成することで、複数のバンクを有する半導体記憶装置を搭載するシステムにおいても、システム内のクロック同期回路の消費電力を削減できる。
【００２６】
請求項１０の半導体記憶装置では、バンクとデータ入出力回路との間は、異なるデータバス線でそれぞれ接続されている。このため、データバス線の配線長を最小限にでき、データバス線に接続されるトランジスタの数も少なくできる。したがって、データバス線を駆動するための電力を削減でき、半導体記憶装置の動作時の消費電力を低減できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体記憶装置の第１の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項５ないし請求項９に対応している。この半導体記憶装置は、シリコン基板上にCMOSプロセスを使用してDDR-SDRAMとして形成されている。
SDRAMは、コマンドラッチ・デコーダ１０、アドレスバッファ１２、第１クロック生成回路１４、第２クロック生成回路１６、第３クロック生成回路１８、入力制御回路２０、出力制御回路２２、データ入出力回路２４、バンクBK0、BK1、メモリ制御回路２６、２８、クロック選択制御回路３０、およびクロック選択回路３２、３４を有している。第１クロック生成回路１４、第２クロック生成回路１６、入力制御回路２０、出力制御回路２２、メモリ制御回路２６、２８、クロック選択制御回路３０、およびクロック選択回路３２、３４は、タイミング制御回路として動作する。図中、太線で示した信号線は、複数本で構成されていることを示している。
【００２８】
コマンドラッチ・デコーダ１０は、コマンド端子を介して外部からコマンド信号CMDを取り込み、取り込んだ信号をデコードし、内部コマンド信号ICMDとして出力する。内部コマンド信号ICMDとして、書き込み動作を実行するための書き込みコマンド信号WR、読み出し動作を実行するための読み出しコマンド信号RD、バンクBK0、BK1を活性化するためのアクティブコマンド信号ACT、およびバンクBK0、BK1を非活性化するためのプリチャージコマンド信号等がある。コマンドラッチ・デコーダ１０は、コマンド受信回路として動作する。アドレスバッファ１２は、アドレス端子を介して外部からアドレス信号ADDを受信し、受信した信号を内部アドレス信号IADDとして出力している。内部アドレス信号IADDには、後述するバンクBK0、BK1のデコード信号BANK0、BANK1が含まれている。
【００２９】
第１クロック生成回路１４は、クロック端子を介して外部からクロック信号CLKを受信し、クロック信号CLKの立ち上がりエッジに同期した"H"パルスを有する第１クロック信号CLK1を生成する。第２クロック生成回路１６は、クロック信号CLKの立ち下がりエッジに同期した"H"パルスを有する第２クロック信号CLK2を生成する。ここで、第１クロック信号CLK1および第２クロック信号CLK2は、"H"期間が互いに重複しないように生成される。第３クロック生成回路１８は、第１および第２クロック信号CLK1、CLK2を合成し、合成した信号を第３クロック信号CLK3として出力する。すなわち、第３クロック信号CLK3は、第１および第２クロック信号CLK1、CLK2のOR論理により生成される。
【００３０】
入力制御回路２０は、書き込みコマンド信号WRの活性化を受け、入力制御信号DINCを書き込みバースト長に対応する期間活性化する。例えば、書き込みバースト長が"４"の場合、入力制御信号DINCは、第３クロック信号CLK3の４クロックサイクルの期間活性化される。
出力制御回路２２は、読み出しコマンド信号RDの活性化を受け、出力制御信号DOUTCを読み出しバースト長に対応する期間活性化する。例えば、読み出しバースト長が"４"の場合、出力制御信号DOUTCは、第３クロック信号CLK3の４クロックサイクルの期間活性化される。
【００３１】
データ入出力回路２４は、データ入力部３６およびデータ出力部３８を有している。データ入力部３６およびデータ出力部３８は、データ端子DQのビット数に対応して複数形成されている。データ入力部３６は、入力バッファ４０、直列並列変換回路４２、および転送部４４を有しており、データ端子DQを介して外部から供給される書き込みデータをバンクBK0、BK1に出力する。データ出力部３８は、出力バッファ４６、並列直列変換回路４８、および転送部５０を有しており、バンクBK0、BK1から読み出しされる読み出しデータをデータ端子DQを介して外部に出力する。
【００３２】
データ入力部３６の入力バッファ４０は、入力制御信号DINCが活性化時に動作し、書き込みデータを入力する。直列並列変換回路４２は、入力バッファ４０から伝達される直列の書き込みデータを並列の書き込みデータに変換し、変換したデータを転送部４４に出力する。転送部４４は、並列の書き込みデータを書き込み転送信号WRT0（またはWRT1）に同期してデータバス線DBUSを介してバンクBK0（またはBK1）に出力する。
【００３３】
データ出力部３８の転送部５０は、データバス線DBUSを介してバンクBK0（またはBK1）から伝達される並列の読み出しデータを、読み出し転送信号RDT0（またはRDT1）に同期して受け、受けたデータを並列直列変換回路４８に出力する。並列直列変換回路４８は、並列の読み出しデータを直列の読み出しデータに変換し、変換したデータを出力バッファ４６に出力する。出力バッファ４６は、出力制御信号DOUTCの活性化時に動作し、並列直列変換回路４８から伝達される読み出しデータを出力する。
【００３４】
バンクBK0、BK1は、メモリセルを有するメモリセルアレイ、センスアンプ、ロウデコーダ、およびコラムデコーダ等（図示せず）を有している。ロウデコーダおよびコラムデコーダは、内部アドレス信号IADDに応じてデコード信号を生成する。バンクBK0、BK1は、アドレス信号ADD（バンクアドレス）に応じて選択され、それぞれ独立に動作する。バンクBK0、BK1は、共通のデータバス線DBUSに接続されている。データバス線DBUSが、複数のバンクに対して共通に形成されているため、データバス線DBUSの配線領域は小さくなり、チップサイズが削減可能になる。
【００３５】
メモリ制御回路２６は、内部コマンド信号ICMDおよびクロック選択回路３２からの内部クロック信号ICLK0を受け、書き込み転送信号WRT0、読み出し転送信号RDT0、およびバンクBK0の動作を制御する制御信号（図示せず）を生成する。メモリ制御回路２８は、内部コマンド信号ICMDおよびクロック選択回路３４からの内部クロック信号ICLK1を受け、書き込み転送信号WRT1、読み出し転送信号RDT1、およびバンクBK1の動作を制御する制御信号（図示せず）を生成する。
【００３６】
クロック選択制御回路３０は、第１クロック信号CLK1、第２クロック信号CLK2、内部コマンド信号ICMD、および内部アドレス信号IADDのうちバンクアドレスのデコード信号BANK0-1を受け、クロックイネーブル信号C01EN、C02EN、C11EN、C12ENのいずれかを活性化する。クロック選択回路３２は、クロックイネーブル信号C01ENの活性化に応じて第１クロック信号CLK1を内部クロック信号ICLK0として出力し、クロックイネーブル信号C02ENの活性化に応じて第２クロック信号CLK2を内部クロック信号ICLK0として出力する。クロック選択回路３４は、クロックイネーブル信号C11ENの活性化に応じて第１クロック信号CLK1を内部クロック信号ICLK1として出力し、クロックイネーブル信号C12ENの活性化に応じて第２クロック信号CLK2を内部クロック信号ICLK10として出力する。
【００３７】
図２は、図１に示したクロック選択制御回路３０およびクロック選択回路３２、３４の詳細を示している。
クロック選択制御回路３０は、８つの３入力NANDゲート、８つのpMOSトランジスタ３０ａ-３０ｈ、および２つのラッチ回路３０ｉ、３０ｊを有している。NANDゲートは、３つの入力端子で、それぞれ第１および第２クロック信号CLK1、CLK2のいずれかと、読み出しコマンド信号RDおよび書き込みコマンド信号WRのいずれかと、バンクアドレスのデコード信号BANK0、BANK1のいずれかとを受けている。pMOSトランジスタ３０ａ-３０ｈは、各NANDゲートの出力をそれぞれゲートで受け、ソースを電源線に接続し、ドレインからクロックイネーブル信号C01EN、C02EN、C11EN、C12ENのいずれかを出力している。
【００３８】
クロック選択回路３２は、並列に接続された２つのCMOS伝達ゲート３２ａ、３２ｂを有している。クロック選択回路３２は、クロックイネーブル信号C01EN、C02ENがそれぞれ活性化、非活性化されたとき、CMOS伝達ゲート３２ａをオンすることで第１クロック信号CLK1を選択し、選択した信号を内部クロック信号ICLK0として出力する。同様に、クロック選択回路３２は、クロックイネーブル信号C01EN、C02ENがそれぞれ非活性化、活性化されたとき、CMOS伝達ゲート３２ｂをオンすることで第２クロック信号CLK2を選択し、選択した信号を内部クロック信号ICLK0として出力する。
【００３９】
クロック選択回路３４は、並列に接続された２つのCMOS伝達ゲート３４ａ、３４ｂを有している。クロック選択回路３４は、クロックイネーブル信号C11EN、C12ENがそれぞれ活性化、非活性化されたとき、CMOS伝達ゲート３４ａをオンすることで第１クロック信号CLK1を選択し、選択した信号CLK1を内部クロック信号ICLK1として出力する。同様に、クロック選択回路３４は、クロックイネーブル信号C11EN、C12ENがそれぞれ非活性化、活性化されたとき、CMOS伝達ゲート３４ｂをオンすることで第２クロック信号CLK2を選択し、選択した信号CLK2を内部クロック信号ICLK1として出力する。
【００４０】
例えば、デコード信号BANK0および読み出しコマンド信号RDが、第１クロック信号CLK1の"H"期間に活性化したとき、クロック選択制御回路３０のNANDゲートの出力のうちノードND10のみが、低レベルに変化する。このとき、クロックイネーブル信号C01EN、C02ENが、それぞれ活性化、非活性化され、バンクBK0に対応するクロック選択回路３２から第１クロック信号CLK1に同期した内部クロック信号ICLK0が出力される。
【００４１】
あるいは、デコード信号BANK1および書き込みコマンド信号WRが、第２クロック信号CLK2の"H"期間に活性化したとき、クロック選択制御回路３０のNANDゲートの出力のうちノードND17のみが、低レベルに変化する。このとき、クロックイネーブル信号C11EN、C12ENが、それぞれ非活性化、活性化され、バンクBK1に対応するクロック選択回路３４から第２クロック信号CLK2に同期した内部クロック信号ICLK1が出力される。
【００４２】
図３は、図２に示したクロック選択制御回路３０およびクロック選択回路３２、３４の動作を示している。図の最初の状態では、クロック選択回路３２、３４は、ともに第２クロック信号CLK2を内部クロック信号ICLK0、ICLK1として出力している。この時点で、既にバンクBK0、BK1に対するアクティブコマンドACTが供給されており、バンクBK0、BK1は、活性化されている。図１に示した第１および第２クロック生成回路１４、１６は、第１および第２クロック信号CLK1、CLK2をそれぞれ出力している。
【００４３】
まず、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する読み出しコマンドRDおよび読み出しアドレス（コラムアドレスCA1）が供給される（図３（ａ））。コマンドラッチ・デコーダ１０は、読み出しコマンド信号RDを約半クロックの期間活性化する（図３（ｂ））。アドレスバッファ１２は、供給されたアドレス信号ADDに応じてデコード信号BANK0を活性化する（図３（ｃ））。
【００４４】
クロック選択制御回路３０は、読み出しコマンドRDおよびデコード信号BANK0の活性化に応じて、ノードND11-ND17を高レベルに維持し、ノードND10のみを低レベルに変化する（図３（ｄ））。pMOSトランジスタ３０ａのみがオンすることで、クロックイネーブル信号C01ENが高レベルに変化し、このレベルがラッチ回路３０ｉにラッチされる（図３（ｅ））。次に、クロック選択回路３２のCMOS伝達ゲート３２ａがオンし、第１クロック信号CLK1が内部クロック信号ICLK0として出力される（図３（ｆ））。
【００４５】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する読み出しコマンドRDおよび読み出しアドレス（コラムアドレスCA2）が供給される（図３（ｇ））。上述と同様に、読み出しコマンド信号RDおよびデコード信号BANK0が約半クロックの期間活性化される（図３（ｈ）、（ｉ））。
クロック選択制御回路３０は、読み出しコマンドRDおよびデコード信号BANK0の活性化に応じて、ノードND10、ND12-ND17を高レベルに維持し、ノードND11のみを低レベルに変化する（図３（ｊ））。pMOSトランジスタ３０ｂのみがオンすることで、クロックイネーブル信号C01ENが低レベルに変化し、このレベルがラッチ回路３０ｉにラッチされる（図３（ｋ））。次に、クロック選択回路３２のCMOS伝達ゲート３２ｂがオンし、第２クロック信号CLK2が内部クロック信号ICLK0として出力される（図３（ｌ））。
【００４６】
次に、７番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK1に対する書き込みコマンドWRおよび書き込みアドレス（コラムアドレスCA3）が供給される（図３（ｍ））。そして、書き込みコマンドWRおよびデコード信号BANK1が約半クロックの期間活性化される（図３（ｍ）、（ｏ））。
クロック選択制御回路３０は、書き込みコマンドWRおよびデコード信号BANK1の活性化に応じて、ノードND10-ND15、ND17を高レベルに維持し、ノードND16のみを低レベルに変化する（図３（ｐ））。pMOSトランジスタ３０ｈのみがオンすることで、クロックイネーブル信号C11ENが高レベルに変化し、このレベルがラッチ回路３０ｊにラッチされる（図３（ｑ））。次に、クロック選択回路３４のCMOS伝達ゲート３４ａがオンし、第１クロック信号CLK1が内部クロック信号ICLK1として出力される（図３（ｒ））。
【００４７】
図４は、図１に示したデータ入出力回路２４の詳細を示している。図４では、１ビットのデータ端子DQに対応する回路を示している。
データ出力部３８の転送部５０は、選択信号S1（読み出し転送信号RDT0、RDT1のOR論理）の活性化に同期してオンする転送ゲート５０ａを有している。転送ゲート５０ａのオンにより、２ビットのデータバス線DB0、DB1を介して読み出される並列の読み出しデータが、並列直列変換回路４８に出力される。
【００４８】
並列直列変換回路４８は、シフトレジスタ４８ａ、ラッチ４８ｂ、４８ｃ、４８ｄ、および転送ゲート４８ｅ、４８ｆを有している。シフトレジスタ４８ａは、直列に接続された２つのラッチを有しており、選択信号S1の活性化を第３クロック信号の立ち上がりエッジに同期して受け、選択信号S2、S3を交互に出力する。
【００４９】
ラッチ４８ｂ、４８ｃは、それぞれ転送ゲート５０ａからの読み出しデータをラッチし、ラッチしたデータを転送ゲート４８ｅ、４８ｆに出力する。転送ゲート４８ｅ、４８ｆは、選択信号S2、S3に同期して順次オンし、ラッチ４８ｂまたは４８ｃからの読み出しデータをラッチ４８ｄに出力する。すなわち、並列の読み出しデータが直列データに変換される。ラッチ４８ｄは、直列の読み出しデータを順次ラッチし、ラッチした読み出しデータを出力バッファ４６に出力する。
【００５０】
出力バッファ４６は、並列直列変換回路４８からの読み出しデータを出力制御信号DOUTCに同期して入出力端子DQに出力するバッファ４６ａを有している。
一方、データ入力部３６の入力バッファ４０は、入出力端子DQに供給される書き込みデータを入力制御信号DINCに同期して受信するバッファ４０ａを有している。
【００５１】
直列並列変換回路４２は、シフトレジスタ４２ａおよびラッチ４２ｂを有している。ラッチ４２ｂは、入力バッファ４０からの書き込みデータをラッチし、ラッチしたデータをシフトレジスタ４２ａに出力する。シフトレジスタ４８ａは、直列に接続された２つのラッチを有している。シフトレジスタ４８ａの２つのラッチは、書き込みデータを第３クロック信号の立ち上がりエッジに同期して順次受け、受けたデータをそれぞれ転送部４４に出力する。すなわち、直列の書き込みデータが並列データに変換される。
【００５２】
転送部４４は、選択信号S4（書き込み制御信号WRT0、WRT1のOR論理）の活性化に同期してオンする転送ゲート４４ａを有している。転送ゲート４４ａのオンにより、並列の書き込みデータ（２ビット）が、データバス線DB0、DB1に出力される。
図５は、図４に示した並列直列変換回路４８の動作を示している。並列直列変換回路４８は、選択信号S1（読み出し転送信号RDT0またはRDT1）の活性化を第３クロック信号CLK3の立ち上がりエッジに同期して受け、選択信号S2、S3を交互に活性化する（図５（ａ）、（ｂ））。そして、転送ゲート４８ｅ、４８ｆが、選択信号S2、S3の立ち上がりエッジに同期して交互にオンすることで、並列の読み出しデータD0、D1（またはD2、D3）が、直列の読み出しデータRDATAに変換される（図５（ｃ）、（ｄ））。
【００５３】
図６は、第１の実施形態のDDR-SDRAMの読み出し動作を示している。この例では、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期してコマンド信号CMDおよびアドレス信号ADDが供給される。読み出しバースト長は、"４"に設定されている。
まず、１番目のクロック信号CLKの立ち上がりエッジに同期してバンクBK0に対するアクティブコマンドACTが供給される（図６（ａ））。バンクBK0は、クロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して活性化される（図６（ｂ））。次に、１番目のクロック信号CLKの立ち下がりエッジに同期してバンクBK1に対するアクティブコマンドACTが供給される（図６（ｃ））。バンクBK1は、クロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して活性化される（図６（ｄ））。
【００５４】
次に、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する読み出しコマンドRDが供給される（図６（ｅ））。読み出しコマンドRDが、クロック信号CLKの立ち上がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６（図１）は、第１クロック信号CLK1に同期して動作する（図６（ｆ））。すなわち、クロック選択回路３２（図２）は、第１クロック信号CLK1を選択し、選択した第１クロック信号CLK1を内部クロック信号ICLK0として出力する（図６（ｇ））。
【００５５】
メモリ制御回路２６は、クロック信号CLKの立ち上がりエッジ（第１クロック信号CLK1）に同期して動作を開始する。メモリ制御回路２６は、２番目および３番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して読み出し転送信号RDT0を２回活性化する（図６（ｈ）、（ｉ））。バンクBK0から読み出された並列の読み出しデータD0、D1およびD2、D3は、読み出し転送信号RDT0に同期して並列直列変換回路４８に転送される。
【００５６】
並列直列変換回路４８は、並列の読み出しデータD0、D1およびD2、D3を、第３クロック信号CLK3の立ち上がりエッジに同期して直列データに変換する（図６（ｊ）、（ｋ））。なお、並列直列変換回路４８を形成することで、データバス線DBUSの本数を、データ入出力端子DQの本数より多くすることができる。SDRAM内部のビット幅を、外部インタフェースのビット幅に比べ大きくすることで、バンクBK0、BK1の動作サイクルに余裕を持たせることができる。
【００５７】
出力制御回路２２（図１）は、読み出しコマンドRDに応答して、２クロックサイクルの期間、出力制御信号DOUTCを活性化する（図６（ｌ））。そして直列の読み出しデータD0-D3が、クロック信号CLKの立ち下がりエッジおよび立ち上がりエッジに同期して順次出力バッファ４６から出力される（図６（ｍ））。すなわち、クロック信号CLKの立ち上がりエッジに同期して読み出しコマンドRDが供給されたとき、最初の読み出しデータは、クロック信号CLKの立ち下がりエッジに同期して出力される（読み出しレイテンシ＝０.５クロック）。
【００５８】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK1に対する読み出しコマンドRDが供給される。（図６（ｎ））。読み出しコマンドRDが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK1に対応するメモリ制御回路２８（図１）は、第３クロック信号CLK2に同期して動作する（図６（ｏ））。すなわち、クロック選択回路３４（図２）は、第２クロック信号CLK2を選択し、選択した第２クロック信号CLK2を内部クロック信号ICLK1として出力する（図６（ｐ））。
【００５９】
メモリ制御回路２８は、クロック信号CLKの立ち下がりエッジ（第２クロック信号CLK2）に同期して動作を開始する。メモリ制御回路２８は、４番目および５番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して読み出し転送信号RDT1を２回活性化する（図６（ｑ）、（ｒ））。バンクBK1から読み出された読み出しデータD4、D5およびD6、D7は、読み出し転送信号RDT1に同期して並列直列変換回路４８に転送される。
【００６０】
並列直列変換回路４８は、並列の読み出しデータD4、D5およびD6、D7を、第３クロック信号CLK3の立ち上がりエッジに同期して直列データに変換する（図６（ｓ）、（ｔ））。出力制御回路２２は、読み出しコマンドRDに応答して、２クロックサイクルの期間、出力制御信号DOUTCを活性化する（図６（ｕ））。実際には、６番目のクロック信号CLKの立ち下がりエッジに同期して次の読み出しコマンドRDが供給されるため、出力制御信号DOUTCは、９番目のクロック信号CLKの立ち上がりエッジまで活性化される。そして直列の読み出しデータD4-D7が、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期して順次出力バッファ４６から出力される（図６（ｖ））。すなわち、クロック信号CLKの立ち下がりエッジに同期して読み出しコマンドRDが供給されたとき、最初の読み出しデータは、クロック信号CLKの立ち上がりエッジに同期して出力される（読み出しレイテンシ＝０.５クロック）。このように、本発明では、読み出しデータの出力開始タイミングは、読み出しコマンド信号RDの受信タイミングに応じて変化する。
【００６１】
次に、６番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する読み出しコマンドRDが供給される（図６（ｗ））。上述と同様に、メモリ制御回路２６は、クロック信号CLKの立ち下がりエッジ（第２クロック信号CLK2）に同期して動作を開始する。メモリ制御回路２６は、６番目および７番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して読み出し転送信号RDT0を２回活性化する（図６（ｘ）、（ｙ））。そして、上述と同様に、バンクBK0から読み出された並列の読み出しデータD8、D9および読み出しデータD10、D11が、直列データに変換され、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期して順次出力される（図６（ｚ））。
【００６２】
図７は、第１の実施形態のDDR-SDRAMの書き込み動作を示している。コマンド信号CMDおよびアドレス信号ADDは、図６と同様に、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方に同期して供給される。書き込みバースト長は、"４"に設定されている。書き込みレイテンシは、０.５クロックに設定されている。ここで、書き込みバースト長とは、１回の書き込みコマンドWRに対応して書き込みデータを連続して受信する回数である。書き込みレイテンシとは、書き込みコマンドWRの受信から最初の書き込みデータを受信するまでのクロック数である。
【００６３】
まず、１番目のクロック信号CLKの立ち上がりエッジおよびおよび立ち下がりエッジにそれぞれ同期してバンクBK0およびバンクBK1に対するアクティブコマンドACTが供給される（図７（ａ）、（ｂ））。バンクBK0、BK1は、アクティブコマンドACTに応答してそれぞれ活性化される（図７（ｃ）、（ｄ））。
次に、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図７（ｅ））。書き込みコマンドWRが、クロック信号CLKの立ち上がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６（図１）は、第１クロック信号CLK1に同期して動作する。すなわち、クロック選択回路３２（図２）は、第１クロック信号CLK1を選択し、選択したクロック信号CLK1を内部クロック信号ICLK0として出力する（図７（ｆ））。
【００６４】
入力制御回路２０（図１）は、書き込みコマンドWRに応答して、２クロックサイクルの期間、入力制御信号DINCを活性化する（図７（ｇ））。入力バッファ４０は、２番目のクロック信号CLKの立ち下がりエッジに同期して最初の書き込みデータD0を受信する。直列の書き込みデータD0、D1およびD2、D3は、直列並列変換回路４２で並列データに順次変換され、データバス線DB0、DB1に伝達される（図７（ｈ）、（ｉ））。なお、直列並列変換回路４２を形成することで、並列直列変換回路４８を形成した場合と同様に、データバス線DBUSの本数を、データ入出力端子DQの本数より多くすることができ、バンクBK0、BK1の動作サイクルに余裕を持たせることができる。
【００６５】
メモリ制御回路２６は、３番目および４番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して書き込み転送信号WRT0を２回活性化する（図７（ｊ）、（ｋ））。そして、書き込みデータD0、D1およびD2、D3は、書き込み転送信号WRT0に同期して、バンクBK0に転送され、メモリセルに書き込まれる（図７（ｌ）、（ｍ））。
【００６６】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK1に対する書き込みコマンドWRが供給される。（図７（ｎ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK1に対応するメモリ制御回路２８（図１）は、第２クロック信号CLK2に同期して動作する。すなわち、クロック選択回路３４（図２）は、第２クロック信号CLK2を選択し、選択したクロック信号CLK2を内部クロック信号ICLK1として出力する（図７（ｏ））。
【００６７】
入力制御回路２０は、書き込みコマンドWRに応答して、２クロックサイクルの期間、入力制御信号DINCを活性化する（図７（ｐ））。実際には、６番目のクロック信号CLKの立ち下がりエッジに同期して次の書き込みコマンドWRが供給されるため、入力制御信号DINCは、８番目のクロック信号CLKの立ち下がりエッジまで活性化される。入力バッファ４０は、５番目のクロック信号CLKの立ち上がりエッジに同期して最初の書き込みデータD4を受信する。このように、本発明では、書き込みデータの入力開始タイミングは、書き込みコマンド信号WRの受信タイミングに応じて変化する。直列の書き込みデータD4、D5およびD6、D7は、直列並列変換回路４２で並列データに順次変換され、データバス線DB0、DB1に伝達される（図７（ｑ）、（ｒ））。
【００６８】
メモリ制御回路２８は、５番目および６番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して書き込み転送信号WRT1を２回活性化する（図７（ｓ）、（ｔ））。そして、書き込みデータD4、D5およびD6、D7は、書き込み転送信号WRT1に同期して、バンクBK1に転送され、メモリセルに書き込まれる（図７（ｕ）、（ｖ））。
【００６９】
次に、６番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図７（ｗ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６は、第２クロック信号CLK2に同期して動作する。すなわち、クロック選択回路３２は、第２クロック信号CLK2を選択し、選択したクロック信号CLK2を内部クロック信号ICLK0として出力する（図７（ｘ））。
【００７０】
メモリ制御回路２６は、７番目および８番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して書き込み転送信号WRT0を２回活性化する（図７（ｙ）、（ｚ））。そして、上述と同様にバンクBK0への書き込み動作が実行される。
図６および図７と、図１４とを比較すると明らかなように、本発明では、コマンド信号の受信レートおよびデータ入出力レートを変えることなく、外部から供給されるクロック信号CLKの周波数を２分の１にできる。
【００７１】
以上、本実施形態では、読み出し動作において、読み出しデータの出力開始タイミングを、読み出しコマンド信号RDの受信タイミングに応じて変化させた。また、書き込み動作において、書き込みデータの入力開始タイミングを、書き込みコマンド信号WRの受信タイミングに応じて変化させた。したがって、コマンド信号RD、WRがクロック信号CLKのいずれのエッジに同期して供給された場合にも、データの入出力タイミングを遅らせることなく読み出し動作および書き込み動作を実行できる。
【００７２】
コマンドラッチ・デコーダ１０が、クロック信号CLKの両エッジでコマンド信号RD、WRを受信し、コマンド信号RD、WRの受信タイミングに応じて、メモリ制御回路２６、２８の動作の開始タイミングを変えたので、コマンド信号の受信レートおよびデータ入出力レートを変えることなく、外部から供給されるクロック信号CLKの周波数を２分の１にできる。この結果、DDR-SDRAMが搭載されるシステムのクロック同期回路の消費電力を従来に比べ削減できる。
【００７３】
クロック選択制御回路３０およびクロック選択回路３２、３４は、コマンド信号CMDを受信したクロック信号CLKのエッジに応じて、第１または第２クロック信号CLK1、CLK2のいずれかを選択し、選択したクロック信号をメモリ制御回路２６、２８に供給した。メモリ制御回路２６、２８は、供給されたクロック信号に同期してバンクBK0、BK1およびデータ入出力回路２４を制御した。すなわち、本発明では、第１または第２クロック信号CLK1、CLK2を選択することで、読み出し動作および書き込み動作のタイミングが変更される。このため、従来のDDR-SDRAMのメモリ制御回路、バンク、およびデータ入出力回路は、ほとんど変更することなく利用できる。したがって、特に、DDRタイプのSDRAM（バースト機能を有するSDRAM）に本発明を適用する場合、顕著な効果を有する。この際、メモリ制御回路、バンク、およびデータ入出力回路をほとんど変更しなくてよいため、製品の開発時間を短縮できる。
【００７４】
メモリ制御回路２６、２８の動作の開始タイミングは、コマンド信号CMDの受信タイミングに応じて１クロック信号CLK1または第２クロック信号CLK2に切り替えるだけで変更される。すなわち、簡易な制御でメモリ制御回路の動作タイミングを変更できる。
クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号CLK3の一方のエッジに同期してコマンドラッチ・デコーダ１０およびデータ入出力回路２４を動作させたので、コマンドラッチ・デコーダ１０およびデータ入出力回路２４を容易に構成できる。
【００７５】
請求項６の半導体記憶装置では、第３クロック生成回路は、クロック信号に同期し、クロック信号の２倍の周波数を有する第３クロック信号を生成する。データ入出力回路は、第３クロック信号に同期して読み出しデータおよび書き込みデータを入出力する。クロック信号の立ち上がりエッジおよび立ち下がりエッジではなく、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、データ入出力回路を容易に構成できる。
【００７６】
並列直列変換回路４８および直列並列変換回路４２を形成したので、バンクBK0、BK1の動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
バンクBK0、BK1とデータ入出力回路２４との間を、共通のデータバス線DBUSで接続したので、データバス線DBUSの配線領域を最小限にでき、DDR-SDRAMのチップサイズを削減できる。
【００７７】
図８は、本発明の半導体記憶装置の第２の実施形態を示している。この実施形態は、請求項１ないし請求項９に対応している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のクロック選択制御回路３０の代わりに、クロック選択制御回路５４が形成されている。また、入力制御回路５２には、書き込みコマンド信号WRではなくアクティブコマンド信号ACTが供給されている。その他の構成は、第１の実施形態と同じである。
【００７８】
図９は、クロック選択制御回路５４およびクロック選択回路３２、３４の詳細を示している。クロック選択制御回路５４は、書き込みコマンド信号WRが供給されるNANDゲートの出力（ノードND12、ND13、ND16、ND17）の接続先が異なることを除き、第１の実施形態のクロック選択制御回路３０（図２）と同じである。ノードND12は、クロックイネーブル信号C02ENを出力するpMOSトランジスタ３０ｄのゲートに接続されている。ノードND13は、クロックイネーブル信号C01ENを出力するpMOSトランジスタ３０ｃのゲートに接続されている。ノードND16は、クロックイネーブル信号C12ENを出力するpMOSトランジスタ３０ｇのゲートに接続されている。ノードND17は、クロックイネーブル信号C11ENを出力するpMOSトランジスタ３０ｈのゲートに接続されている。
【００７９】
この実施形態では、書き込みコマンドWRが供給されたときに選択されるクロック信号が第１の実施形態と逆になる。例えば、デコード信号BANK0および書き込みコマンド信号WRが、第１クロック信号CLK1の"H"期間に活性化したとき、クロック選択回路３２は、第２クロック信号CLK2を内部クロック信号ICLK0として出力する。また、デコード信号BANK1および書き込みコマンド信号WRが、第２クロック信号CLK2の"H"期間に活性化したとき、クロック選択回路３４は、第１クロック信号CLK1に同期した内部クロック信号ICLK1が出力される。
【００８０】
図１０は、図９に示したクロック選択制御回路５４およびクロック選択回路３２、３４の動作を示している。図の最初の状態では、クロック選択回路３２は、第２クロック信号CLK2を内部クロック信号ICLK0として出力し、クロック選択回路３４は、第１クロック信号CLK1を内部クロック信号ICLK0として出力している。コマンド信号CMDおよびアドレス信号ADDは、図３と同じタイミングで外部から供給される。
【００８１】
この例では、７番目のクロック信号CLKの立ち上がりエッジに同期してノードND16のみが低レベルに変化したとき（図１０（ａ））、pMOSトランジスタ３０ｈではなくpMOSトランジスタ３０ｇのみがオンすることで、クロックイネーブル信号C11ENが低レベルに変化し、このレベルがラッチ回路３０ｊにラッチされる（図１０（ｂ））。次に、クロック選択回路３４のCMOS伝達ゲート３４ｂがオンし、第２クロック信号CLK2が内部クロック信号ICLK1として出力される（図１０（ｃ））。１番目から６番目のクロックサイクルは、内部クロック信号ICLK1として第１クロック信号CLK1が選択されていることを除き、上述した図３と同じである。
【００８２】
図１１は、第２の実施形態のDDR-SDRAMの書き込み動作を示している。外部から供給されるコマンド信号CMDおよびアドレス信号ADDは、上述した図７と同じである。この実施形態では、書き込み動作時の書き込みレイテンシが０クロックに設定されている。
バンクBK0、BK1が活性化されるまでのタイミングは、図７と同じため、説明を省略する。まず、２番目のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図１１（ａ））。書き込みコマンドWRが、クロック信号CLKの立ち上がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６（図８）は、第２クロック信号CLK2に同期して動作する。すなわち、クロック選択回路３２（図２）は、クロック選択制御回路５４の制御により、第２クロック信号CLK2を選択し、選択したクロック信号CLK2を内部クロック信号ICLK0として出力する（図１１（ｂ））。
【００８３】
入力制御回路２０（図８）は、アクティブコマンドACTに応答して、入力制御信号DINCを活性化する（図１１（ｃ））。入力制御信号DINCは、プリチャージコマンド（図示せず）に応答して非活性化される。書き込みデータD0は、書き込みコマンドWRと同時に供給される（図１１（ｄ））。入力バッファ４０は、書き込みデータD0-D3を順次受信する。直列の書き込みデータD0、D1およびD2、D3は、直列並列変換回路４２で並列データに変換され、データバス線DB0、DB1に伝達される（図１１（ｅ）、（ｆ））。
【００８４】
メモリ制御回路２６は、２番目および３番目のクロック信号CLKの立ち下がりエッジに対応する第２クロック信号CLK2に同期して書き込み転送信号WRT0を２回活性化する（図１１（ｇ）、（ｈ））。そして、書き込みデータD0、D1およびD2、D3は、書き込み転送信号WRT0に同期して、バンクBK0に書き込まれる（図１１（ｉ）、（ｊ））。
【００８５】
次に、４番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK1に対する書き込みコマンドWRが供給される。（図１１（ｋ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK1に対応するメモリ制御回路２８（図８）は、第１クロック信号CLK1に同期して動作する。すなわち、クロック選択回路３４（図９）は、第１クロック信号CLK1を選択し、選択したクロック信号CLK1を内部クロック信号ICLK1として出力する（図１１（ｌ））。
【００８６】
直列の書き込みデータD4、D5およびD6、D7は、直列並列変換回路４２で並列データに変換され、データバス線DB0、DB1に伝達される（図１１（ｍ）、（ｎ））。メモリ制御回路２８は、５番目および６番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して書き込み転送信号WRT1を２回活性化する（図１１（ｏ）、（ｐ））。そして、書き込みデータD4、D5およびD6、D7は、書き込み転送信号WRT1に同期して、バンクBK1に転送され、メモリセルに書き込まれる（図１１（ｑ）、（ｒ））。
【００８７】
次に、６番目のクロック信号CLKの立ち下がりエッジに同期して、バンクBK0に対する書き込みコマンドWRが供給される（図１１（ｓ））。書き込みコマンドWRが、クロック信号CLKの立ち下がりエッジに同期して供給されたとき、バンクBK0に対応するメモリ制御回路２６は、第１クロック信号CLK1に同期して動作する。すなわち、クロック選択回路３２は、第１クロック信号CLK1を選択し、選択したクロック信号CLK1を内部クロック信号ICLK0として出力する（図１１（ｔ））。
【００８８】
メモリ制御回路２６は、７番目および８番目のクロック信号CLKの立ち上がりエッジに対応する第１クロック信号CLK1に同期して書き込み転送信号WRT0を２回活性化する（図１１（ｕ）、（ｖ））。そして、上述と同様にバンクBK0への書き込み動作が実行される。
なお、この実施形態の読み出し動作のタイミングは、上述した第１の実施形態（図６）と同じである。図６では、読み出しデータの出力は、読み出しコマンド信号RDの供給から半クロック後に開始される。一方、図１１において、書き込みデータの入力は、書き込みコマンドWRの供給と同時に開始される。すなわち、読み出しコマンド信号RDおよび書き込みコマンド信号WRが、クロック信号CLKの同じエッジに同期して供給された場合に、メモリ制御回路２６、２８に供給されるクロック信号（CLK1またはCLK2）は互いに異なる。換言すれば、コマンド信号の種類により、メモリ制御回路２６、２８の動作の開始タイミングが異なっている。
【００８９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロック選択回路３２、３４は、コマンド信号CMD（RD、WR）の種類に応じて、第１または第２クロック信号CLK1、CLK2のいずれかをメモリ制御回路２６、２８に供給した。このように、コマンド信号CMDに応じてメモリ制御回路２６、２８の動作の開始タイミングを変えることで、読み出しレイテンシおよび書き込みレイテンシを、互いに制約することなく自在に設定できる。
【００９０】
図１２は、本発明の半導体記憶装置の第３の実施形態を示している。この実施形態は、請求項１ないし請求項３、および請求項５ないし請求項１０に対応している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のデータ入出力回路２４の代わりに、データ入出力回路２４Ａが形成されている。また、データ入出力回路２４ＡとバンクBK0、BK1は、データバス線DBUS0、DBUS1でそれぞれ接続されている。その他の構成は、第１の実施形態と同じである。
【００９１】
データ入出力回路２４Ａは、データ入力部３６Ａおよびデータ出力部３８Ａを有している。データ入力部３６Ａは、転送部５６が第１の実施形の転送部４４と相違している。データ出力部３８Ａは、転送部５８が第１の実施形の転送部５０と相違している。
図１３は、データ入出力回路２４Ａの詳細を示している。図１３では、１ビットのデータ端子DQに対応する回路を示している。データ出力部３８Ａの並列直列変換回路４８、出力バッファ４６、およびデータ入力部３６Ａの直列並列変換回路４２、入力バッファ４０は、第１の実施形態（図４）と同一のため、説明を省略する。
【００９２】
データ出力部３８Ａの転送部５８は、ORゲート５８ａ、および転送ゲート５８ｂ、５８ｃを有している。ORゲート５８ａは、読み出し転送信号RDT0、RDT1のOR論理を並列直列変換回路４８のシフトレジスタ４８ａに出力する。転送ゲート５８ｂは、バンクBK0の読み出し動作時に活性化される読み出し転送信号RDT0に応じてオンし、データバス線DB00、DB01（DBUS0）を介して読み出されるバンクBK0からの読み出しデータを並列直列変換回路４８に転送する。転送ゲート５８ｃは、バンクBK1の読み出し動作時に活性化される読み出し転送信号RDT1に応じてオンし、データバス線DB10、DB11（DBUS1）を介して読み出されるバンクBK1からの読み出しデータを並列直列変換回路４８に転送する。データバス線DB00、DB10を介して読み出されたた読み出しデータは、並列直列変換回路４８のラッチ４８ｃ転送される。データバス線DB01、DB11を介して読み出されたた読み出しデータは、並列直列変換回路４８のラッチ４８ｄ転送される。
【００９３】
データ入力部３６Ａの転送部５６は、転送ゲート５６ａ、５６ｂを有している。転送ゲート５６ａは、バンクBK0の書き込み動作時に活性化される書き込み転送信号WRT0に応じてオンし、直列並列変換回路４２から供給される並列の買い込みデータをデータバス線DB00、DB01に転送する。転送ゲート５６ｂは、バンクBK1の書き込み動作時に活性化される書き込み転送信号WRT1に応じてオンし、直列並列変換回路４２から供給される並列の買い込みデータをデータバス線DB10、DB11に転送する。
【００９４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、バンクBK0、BK1とデータ入出力回路２４Ａとの間を、異なるデータバス線DBUS0、DBUS1でそれぞれ接続した。このため、データバス線DBUS0、DBUS1の配線長を最小限にでき、データバス線DBUS0、DBUS1に接続されるトランジスタの数を少なくできる。したがって、データバス線DBUS0、DBUS1を駆動するための電力を削減でき、DDR-SDRAMの動作時の消費電力を低減できる。
【００９５】
なお、上述した実施形態では、クロック信号CLKに同期してデータを入出力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データストローブ信号に同期してデータを入出力してもよい。この場合、半導体記憶装置には、データストローブ端子が形成される。データストローブ端子は、書き込み動作時に外部クロック信号に同期して書き込みデータストローブ信号を入力し、読み出し動作時に外部クロック信号に同期して読み出しデータストローブ信号を出力する。データ入出力回路は、読み出しデータストローブ信号の両エッジに同期して読み出しデータを出力し、書き込みデータストローブ信号の両エッジに同期して書き込みデータを入力する。このように、データの入出力用のクロック信号を、データストローブ信号とする半導体記憶装置においても、第１の実施形態と同様にシステム内のクロック同期回路の消費電力を削減できる。
【００９６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに同期して、コマンド信号を受信するコマンド受信回路と、
読み出しデータの出力および書き込みデータの入力を、前記クロック信号の立ち上がりエッジまたは立ち下がりエッジに同期して開始するデータ入出力回路と、
前記コマンド信号を受信した前記クロック信号のエッジに応じて、前記データ入出力回路による前記読み出しデータの出力開始タイミングおよび前記書き込みデータの入力開始タイミングを、それぞれ前記クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに設定するタイミング制御回路とを備えていることを特徴とする半導体記憶装置。（１）
（付記２） 付記１記載の半導体記憶装置において、
前記コマンド受信回路は、書き込み動作を実行するための書き込みコマンド信号を前記コマンド信号として受信し、
前記書き込みデータの前記入力開始タイミングは、前記書き込みコマンド信号の受信タイミングに応じて変化することを特徴とする半導体記憶装置。
【００９７】
（付記３） 付記１記載の半導体記憶装置において、
前記コマンド受信回路は、読み出し動作を実行するための読み出しコマンド信号を前記コマンド信号として受信し、
前記読み出しデータの前記出力開始タイミングは、前記読み出しコマンド信号の受信タイミングに応じて変化することを特徴とする半導体記憶装置。
【００９８】
（付記４） 付記１記載の半導体記憶装置において、
前記データ入出力回路は、
１つの前記コマンド信号に対応して、前記読み出しデータを前記クロック信号の両エッジに同期して複数回連続して出力するデータ出力部と、
１つの前記コマンド信号に対応して、前記書き込みデータを前記クロック信号の両エッジに同期して複数回連続して入力するデータ入力部とを備えていることを特徴とする半導体記憶装置。（２）
（付記５） 付記１記載の半導体記憶装置において、
前記クロック信号の立ち上がりエッジに同期して第１クロック信号を生成する第１クロック生成回路と、
前記クロック信号の立ち下がりエッジに同期して第２クロック信号を生成する第２クロック生成回路と、
メモリセルアレイに対する読み出し動作および書き込み動作を前記第１クロック信号または前記第２クロック信号のいずれかに同期して開始するメモリ制御回路と、
前記コマンド信号を受信した前記クロック信号のエッジに応じて、前記第１または第２クロックのいずれかを前記メモリ制御回路に供給するクロック選択回路とを備えていることを特徴とする半導体記憶装置。（３）
（付記６） 付記５記載の半導体記憶装置において、
前記コマンド受信回路は、前記コマンド信号として読み出しコマンド信号および書き込みコマンド信号を受信し、
前記クロック選択回路は、前記コマンド信号の種類に応じて、前記第１または第２クロック信号のいずれかを前記メモリ制御回路に供給することを特徴とする半導体記憶装置。（４）
（付記７） 付記５記載の半導体記憶装置において、
前記クロック信号に同期し、該クロック信号の２倍の周波数を有する第３クロック信号を生成する第３クロック生成回路を備え、
前記コマンド受信回路は、前記第３クロック信号に同期して前記コマンド信号を受信することを特徴とする半導体記憶装置。（５）
（付記８） 付記５記載の半導体記憶装置において、
前記クロック信号に同期し、該クロック信号の２倍の周波数を有する第３クロック信号を生成する第３クロック生成回路を備え、
前記データ入出力回路は、前記第３クロック信号に同期して前記読み出しデータおよび前記書き込みデータを入出力することを特徴とする半導体記憶装置。（６）
（付記９） 付記８記載の半導体記憶装置において、
前記データ入出力回路は、並列の前記読み出しデータを直列データに変換し、変換した該直列データを前記第３クロック信号に同期して出力する並列直列変換回路を備えていることを特徴とする半導体記憶装置。（７）
（付記１０） 付記９記載の半導体記憶装置において、
前記メモリ制御回路は、前記メモリセルアレイからの前記読み出しデータの出力タイミングに同期する読み出し転送信号を生成し、
前記データ入出力回路は、並列の前記読み出しデータを前記読み出し転送信号に同期して受信することを特徴とする半導体記憶装置。
【００９９】
（付記１１） 付記８記載の半導体記憶装置において、
前記データ入力部は、直列の前記書き込みデータを並列データに変換し、変換した該並列データを前記第３クロック信号に同期して出力する直列並列変換回路を備えていることを特徴とする半導体記憶装置。（８）
（付記１２） 付記１１記載の半導体記憶装置において、
前記メモリ制御回路は、前記メモリセルアレイへの前記書き込みデータの供給タイミングに同期する書き込み転送信号を生成し、
前記データ入出力回路は、直列の前記書き込みデータを前記書き込み転送信号に同期して前記メモリセルアレイに出力することを特徴とする半導体記憶装置。
【０１００】
（付記１３） 付記５記載の半導体記憶装置において、
メモリセルを有し独立に動作する複数のバンクを有し、
前記メモリ制御回路は、前記バンクに対応してそれぞれ形成されていることを特徴とする半導体記憶装置。（９）
（付記１４） 付記１３記載の半導体記憶装置において、
前記バンクと前記データ入出力回路との間は、共通のデータバス線で接続されていることを特徴とする半導体記憶装置。
【０１０１】
（付記１５） 付記１３記載の半導体記憶装置において、
前記バンクと前記データ入出力回路との間は、異なるデータバス線でそれぞれ接続されていることを特徴とする半導体記憶装置。（１０）
（付記１６） 付記１記載の半導体記憶装置において、
書き込み動作時に外部クロック信号に同期して書き込みデータストローブ信号を入力し、読み出し動作時に該外部クロック信号に同期して読み出しデータストローブ信号を出力するデータストローブ端子を備え、
前記データ入出力回路は、前記読み出しデータストローブ信号の両エッジに同期して前記読み出しデータを出力し、前記書き込みデータストローブ信号の両エッジに同期して前記書き込みデータを入力することを特徴とする半導体記憶装置。
【０１０２】
付記１０記載の半導体記憶装置では、メモリ制御回路は、メモリセルアレイからの読み出しデータの出力タイミングに同期する読み出し転送信号を生成する。データ入出力回路は、並列の読み出しデータを読み出し転送信号に同期して受信する。すなわち、データ入出力回路は、クロック信号に同期して読み出しデータを受信するのではなく、実際の読み出し動作に同期した読み出し転送信号を使用して読み出しデータを受信する。したがって、読み出しデータを最短時間でデータ入出力回路に転送でき、読み出し動作を高速に実行できる。
【０１０３】
付記１２記載の半導体記憶装置では、メモリ制御回路は、メモリセルアレイへの書き込みデータの供給タイミングに同期する書き込み転送信号を生成する。データ入出力回路は、直列の書き込みデータを書き込み転送信号に同期してメモリセルアレイに出力する。すなわち、メモリセルアレイは、クロック信号に同期して書き込みデータを受信するのではなく、実際の書き込み動作に同期した書き込み転送信号を使用して書き込みデータを受信する。したがって、書き込みデータを最短時間でメモリセルアレイに供給でき、書き込み動作を高速に実行できる。
【０１０４】
付記１４記載の半導体記憶装置では、バンクとデータ入出力回路との間を、共通のデータバス線で接続することで、データバス線の配線領域を最小限にでき、半導体記憶装置のチップサイズを削減できる。
付記１６記載の半導体記憶装置では、書き込み動作時に外部クロック信号に同期して書き込みデータストローブ信号を入力し、読み出し動作時に該外部クロック信号に同期して読み出しデータストローブ信号を出力するデータストローブ端子を有している。データ入出力回路は、読み出しデータストローブ信号の両エッジに同期して読み出しデータを出力し、書き込みデータストローブ信号の両エッジに同期して書き込みデータを入力する。このように、データの入出力用のクロック信号を、データストローブ信号とする半導体記憶装置においても、システム内のクロック同期回路の消費電力を削減できる。
【０１０５】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１０６】
【発明の効果】
請求項１の半導体記憶装置では、コマンド信号の受信タイミングに応じてデータ入出力回路の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、データの入出力タイミングを遅らせることなく書き込み動作および読み出し動作を実行できる。
また、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。
【０１０７】
請求項２の半導体記憶装置では、いわゆるバーストモード機能を有する半導体記憶装置を搭載するシステムにおいて、システム内のクロック同期回路の消費電力を削減できる。
請求項３の半導体記憶装置では、コマンド信号の受信タイミングに応じて読み出し動作および書き込み動作の動作開始タイミングを変えることで、コマンド信号がクロック信号のいずれのエッジに同期して供給された場合にも、内部動作に無駄を生じさせることなく、最適なタイミングで書き込み動作および読み出し動作を実行できる。
【０１０８】
請求項４の半導体記憶装置では、コマンド受信回路はコマンド信号に応じてメモリ制御回路の動作の開始タイミングを変えることで、読み出しコマンド信号の受信から読み出しデータの出力を開始するまでのクロック数（読み出しレイテンシ）および書き込みコマンド信号の受信から書き込みデータの入力を開始するまでのクロック数（書き込みレイテンシ）を、互いに制約することなく自在に設定できる。
【０１０９】
請求項５の半導体記憶装置では、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、コマンド受信回路を容易に構成できる。
請求項６の半導体記憶装置では、第３クロック信号の一方のエッジに同期してコマンド受信回路を動作させることで、データ入出力回路を容易に構成できる。
請求項７および請求項８の半導体記憶装置では、半導体記憶装置の内部で扱うデータを並列にし、外部へのデータの出力を直列にすることで、メモリ動作サイクルに余裕を持たせることができる。この結果、安価な製造技術で半導体記憶装置を製造でき、半導体記憶装置の製造コストを削減できる。
【０１１０】
請求項９の半導体記憶装置は、メモリ制御回路をバンク毎に形成することで、複数のバンクを有する半導体記憶装置を搭載するシステムにおいても、システム内のクロック同期回路の消費電力を削減できる。
請求項１０の半導体記憶装置では、データバス線の配線長を最小限にでき、データバス線に接続されるトランジスタの数も少なくできる。したがって、データバス線を駆動するための電力を削減でき、半導体記憶装置の動作時の消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態を示すブロック図である。
【図２】図１に示したクロック選択制御回路およびクロック選択回路の詳細を示す回路図である。
【図３】図２に示したクロック選択制御回路およびクロック選択回路の動作を示すタイミング図である。
【図４】図１に示したデータ入出力回路の詳細を示すブロック図である。
【図５】図４に示した並列直列変換回路の動作を示すタイミング図である。
【図６】第１の実施形態の半導体記憶装置の読み出し動作を示すタイミング図である。
【図７】第１の実施形態の半導体記憶装置の書き込み動作を示すタイミング図である。
【図８】本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
【図９】図８に示したクロック選択制御回路およびクロック選択回路の詳細を示す回路図である。
【図１０】図９に示したクロック選択制御回路およびクロック選択回路の動作を示すタイミング図である。
【図１１】第２の実施形態の半導体記憶装置の書き込み動作を示すタイミング図である。
【図１２】本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
【図１３】図１２に示したデータ入出力回路の詳細を示すブロック図である。
【図１４】従来のSDR-SDRAMの読み出し動作を示すタイミング図である。
【図１５】従来のDDR-SDRAMの読み出し動作を示すタイミング図である。
【符号の説明】
１０ コマンドラッチ・デコーダ
１２ アドレスバッファ
１４ 第１クロック生成回路
１６ 第２クロック生成回路
１８ 第３クロック生成回路
２０ 入力制御回路
２２ 出力制御回路
２４、２４Ａ データ入出力回路
２６、２８ メモリ制御回路
３０ クロック選択制御回路
３２、３４ クロック選択回路
３６、３６Ａ データ入力部
３８、３８Ａ データ出力部
４０ 入力バッファ
４２ 直列並列変換回路
４４ 転送部
４６ 出力バッファ
４８ 並列直列変換回路
５０ 転送部
５４ クロック選択制御回路
５６、５８ 転送部
ACT アクティブコマンド信号
ADD アドレス信号
BANK0、BANK1 デコード信号
BK0、BK1 バンク
C01EN、C02EN、C11EN、C12EN クロックイネーブル信号
CLK クロック信号
CLK1 第１クロック信号
CLK2 第２クロック信号
CLK3 第３クロック信号
CMD コマンド信号
DBUS、DBUS0、DBUS1 データバス線
DB0、DB1 データバス線
DINC 入力制御信号
DOUTC 出力制御信号
DQ データ端子
IADD 内部アドレス信号
ICLK0、ICLK1 内部クロック信号
ICMD 内部コマンド信号
RD 読み出しコマンド信号
RDT0、RDT1 読み出し転送信号
WR 書き込みコマンド信号
WRT0、WRT1 書き込み転送信号
Claims (10)
- クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに同期して、コマンド信号を受信するコマンド受信回路と、
読み出しデータの出力および書き込みデータの入力を、前記クロック信号の立ち上がりエッジまたは立ち下がりエッジに同期して開始するデータ入出力回路と、
前記コマンド信号を受信した前記クロック信号のエッジに応じて、前記データ入出力回路による前記読み出しデータの出力開始タイミングおよび前記書き込みデータの入力開始タイミングを、それぞれ前記クロック信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに設定するタイミング制御回路とを備えていることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記データ入出力回路は、
１つの前記コマンド信号に対応して、前記読み出しデータを前記クロック信号の両エッジに同期して複数回連続して出力するデータ出力部と、
１つの前記コマンド信号に対応して、前記書き込みデータを前記クロック信号の両エッジに同期して複数回連続して入力するデータ入力部とを備えていることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記クロック信号の立ち上がりエッジに同期して第１クロック信号を生成する第１クロック生成回路と、
前記クロック信号の立ち下がりエッジに同期して第２クロック信号を生成する第２クロック生成回路と、
メモリセルアレイに対する読み出し動作および書き込み動作を前記第１クロック信号または前記第２クロック信号のいずれかに同期して開始するメモリ制御回路と、
前記コマンド信号を受信した前記クロック信号のエッジに応じて、前記第１または第２クロックのいずれかを前記メモリ制御回路に供給するクロック選択回路とを備えていることを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記コマンド受信回路は、前記コマンド信号として読み出しコマンド信号および書き込みコマンド信号を受信し、
前記クロック選択回路は、前記コマンド信号の種類に応じて、前記第１または第２クロック信号のいずれかを前記メモリ制御回路に供給することを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記クロック信号に同期し、該クロック信号の２倍の周波数を有する第３クロック信号を生成する第３クロック生成回路を備え、
前記コマンド受信回路は、前記第３クロック信号に同期して前記コマンド信号を受信することを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記クロック信号に同期し、該クロック信号の２倍の周波数を有する第３クロック信号を生成する第３クロック生成回路を備え、
前記データ入出力回路は、前記第３クロック信号に同期して前記読み出しデータおよび前記書き込みデータを入出力することを特徴とする半導体記憶装置。 - 請求項６記載の半導体記憶装置において、
前記データ入出力回路は、並列の前記読み出しデータを直列データに変換し、変換した該直列データを前記第３クロック信号に同期して出力する並列直列変換回路を備えていることを特徴とする半導体記憶装置。 - 請求項６記載の半導体記憶装置において、
前記データ入力部は、直列の前記書き込みデータを並列データに変換し、変換した該並列データを前記第３クロック信号に同期して出力する直列並列変換回路を備えていることを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
メモリセルを有し独立に動作する複数のバンクを有し、
前記メモリ制御回路は、前記バンクに対応してそれぞれ形成されていることを特徴とする半導体記憶装置。 - 請求項９記載の半導体記憶装置において、
前記バンクと前記データ入出力回路との間は、異なるデータバス線でそれぞれ接続されていることを特徴とする半導体記憶装置。
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