KR20000067412A - 모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치 - Google Patents

모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치 Download PDF

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윤종용
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Abstract

본 발명은 모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치에 관한 것으로서, 외부로부터 제1 외부 신호를 입력하고 테스트 모드 인에이블 신호와 정상 모드 인에이블 신호를 발생하는 모드 레지스터 셋 회로, 모드 레지스터 셋 회로에 연결되며 외부로부터 제2 외부 신호를 입력하고 모드 신호를 발생하며 상기 테스트 모드 인에이블 신호가 인에이블되면 상기 제2 외부 신호에 응답하여 상기 모드 신호를 인에이블시키는 모드 신호 발생부, 및 상기 모드 신호 발생부에 연결되며 퓨즈를 구비하고 외부로부터 상기 메모리 집적 회로 장치에 전원 전압이 인가될 때 인에이블되는 전원 전압 감지 신호를 입력하고 그 출력은 상기 모드 신호 발생부에 제공하는 모드 제어부를 구비하고, 상기 메모리 집적 회로 장치를 테스트하기 위하여 상기 테스트 모드 인에이블 신호가 인에이블되면 상기 모드 제어부의 출력이 인에이블되어 상기 모드 신호 발생부의 동작을 활성화시키고 상기 메모리 집적 회로 장치의 테스트가 완료된 상태에서 상기 모드 신호를 인에이블시키고자할 경우 상기 퓨즈를 비활성화시킴으로써 상기 전원 전압 감지 신호가 인에이블되는 순간부터 상기 모드 신호는 계속해서 인에이블됨으로써 테스트 모드에서 발견된 메모리 집적 회로 장치의 개선된 특성은 용이하게 이용될 수 있다.

Description

모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치{Integrated Circuit Memory Device Having Mode Register Set Circuit}
본 발명은 집적 회로 장치에 관한 것으로서, 특히 모드 레지스터 셋(Mode Register Set) 회로를 갖는 메모리 집적 회로 장치에 관한 것이다.
메모리 집적 회로 장치에는 여러 가지 종류가 있고 그 중에 동기식 디램(Sync DRAM) 집적 회로 장치가 있다. 동기식 디램 집적 회로 장치는 동기식 디램 집적 회로 장치가 동작해야할 초기 조건을 설정하기 위한 모드 레지스터 셋 회로를 가지고 있다. 상기 모드 레지스터 셋 회로는 제덱 표준 모드(JEDEC Standard Mode)와 테스트 모드(Test Mode)를 설정한다. 테스트 모드는 사용자가 사용하지 않는 모드이다. 동기식 디램 집적 회로 장치의 생산자들은 테스트 모드를 이용하여 동기식 디램 집적 회로 장치의 여러 가지 특성을 확인한다. 이 때, 개선된 특성이 발견되면 상기 동기식 디램 집적 회로 장치의 생산자들은 설계 마스크 교정(Layout Mask Revision)을 통하여 상기 개선된 특성을 동기식 디램 집적 회로 장치에 적용한다.
상술한 바와 같이 종래의 메모리 집적 회로 장치에 따르면, 테스트 모드를 통하여 메모리 집적 회로 장치의 여러 가지 특성을 확인하고, 이 때, 개선된 특성이 발견되면 이를 설계 마스크 교정을 통하여 메모리 집적 회로 장치에 적용하고 있다. 그런데, 상기 설계 마스크 교정 과정은 추가의 공정이므로 이에 따른 생산 비용이 발생한다. 따라서, 설계 마스크 교정을 거치지 않고 상기 테스트 모드에서 발견된 개선된 특성을 용이하게 메모리 집적 회로 장치에 이용할 수 있는 방법이 요구되고 있다.
본 발명이 이루고자하는 기술적 과제는 테스트 모드에서 발견된 개선된 동작 특성을 용이하게 이용할 수 있는 메모리 집적 회로 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 메모리 집적 회로 장치의 블록도.
도 2는 상기 도 1에 도시된 모드 레지스터 셋 회로의 회로도.
도 3은 상기 도 1에 도시된 모드 신호 발생부와 모드 제어부의 회로도.
도 4는 상기 도 1에 도시된 메모리 집적 회로 장치가 테스트 모드로 동작할 때의 타이밍도.
도 5는 상기 도 3에 도시된 퓨즈가 활성화된 상태에서 상기 도 1에 도시된 메모리 집적 회로 장치가 정상 동작할 때의 타이밍도.
도 6은 상기 도 1에 도시된 퓨즈가 비활성화된 상태에서 상기 도 1에 도시된 메모리 집적 회로 장치가 정상 동작할 때의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은,
메모리 집적 회로 장치에 있어서, 외부로부터 제1 외부 신호를 입력하고 테스트 모드 인에이블 신호와 정상 모드 인에이블 신호를 발생하는 모드 레지스터 셋 회로, 모드 레지스터 셋 회로에 연결되며 외부로부터 제2 외부 신호를 입력하고 모드 신호를 발생하며 상기 테스트 모드 인에이블 신호가 인에이블되면 상기 제2 외부 신호에 응답하여 상기 모드 신호를 인에이블시키는 모드 신호 발생부, 및 상기 모드 신호 발생부에 연결되며 퓨즈를 구비하고 외부로부터 상기 메모리 집적 회로 장치에 전원 전압이 인가될 때 인에이블되는 전원 전압 감지 신호를 입력하고 그 출력은 상기 모드 신호 발생부에 제공하는 모드 제어부를 구비하고,
상기 메모리 집적 회로 장치를 테스트하기 위하여 상기 테스트 모드 인에이블 신호가 인에이블되면 상기 모드 제어부의 출력이 인에이블되어 상기 모드 신호 발생부의 동작을 활성화시키고 상기 메모리 집적 회로 장치의 테스트가 완료된 상태에서 상기 모드 신호를 인에이블시키고자할 경우 상기 퓨즈를 비활성화시킴으로써 상기 전원 전압 감지 신호가 인에이블되는 순간부터 상기 모드 신호는 계속해서 인에이블되는 것을 특징으로 하는 메모리 집적 회로 장치를 제공한다.
바람직하기는, 상기 모드 제어부는 상기 전원 전압 감지 신호가 디세이블된 상태에서 인에이블되는 순간 펄스를 발생하는 펄스 발생 회로, 상기 전원 전압에 연결된 퓨즈, 및 상기 퓨즈와 상기 펄스 발생 회로에 연결되며 상기 퓨즈가 활성화된 상태에서 상기 전원 전압 감지 신호가 인에이블되면 상기 모드 제어부의 출력을 제1 전압 레벨로써 출력하고 상기 퓨즈가 비활성화된 상태에서 상기 펄스가 발생하면 상기 모드 제어부의 출력을 제2 전압 레벨로써 계속해서 발생하는 제어 회로를 구비한다.
바람직하기는 또한, 상기 제어 회로는 상기 퓨즈와 접지 전압 사이에 연결되며 상기 논리 회로의 출력을 입력하는 인버터, 및 상기 인버터의 출력을 반전시켜서 래취시키는 래취 회로를 구비한다.
상기 본 발명에 의해 테스트 모드에서 발견된 개선된 특성은 용이하게 메모리 집적 회로 장치에 이용될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 메모리 집적 회로 장치(101)는 모드 레지스터 셋 회로(111), 모드 신호 발생부(121), 모드 제어부(131) 및 내부 회로(141)를 구비한다. 내부 회로(141)에는 데이터를 저장하는 메모리(143)가 포함된다. 메모리 집적 회로 장치(101)는 외부로부터 클럭 신호(CLK), 전원 전압(VCC) 및 접지 전압(VSS)을 입력한다.
모드 레지스터 셋 회로(111)는 어드레스(address) 신호들(MRA4B, MRA5B, MRA6B, MRA7B, MRA8B)과 제어 신호(PWCBR) 및 전원 전압 감지 신호(VCCHB)를 입력하고 테스트 모드 인에이블(enable) 신호(PTEST)와 정상 모드 인에이블 신호(MRSET)를 발생한다.
도 2를 참조하면, 모드 레지스터 셋 회로(111)는 인버터(Inverter)들(211∼215), 노아 게이트(NOR Gate)들(221, 222), 낸드 게이트(NAND Gate)들(231∼234)을 구비한다. 인버터들(211, 212)은 각각 어드레스 신호들(MRA7B, MRA8B)을 반전시킨다. 노아 게이트(221)는 어드레스 신호들(MRA7B, MRA8B)을 입력하고 이들을 부정논리합한다. 노아 게이트(222)는 인버터들(211, 212)의 출력들을 입력하고 이들을 부정논리합한다. 낸드 게이트(231)는 어드레스 신호들(MRA4B, MRA5B, MRA6B)을 입력하고 이들을 부정논리곱한다. 인버터(213)는 낸드 게이트(231)의 출력을 반전시킨다. 낸드 게이트(232)는 제어 신호(PWCBR), 노아 게이트(221)의 출력 및 인버터(213)의 출력을 입력하고 이들을 부정논리곱한다. 인버터(214)는 낸드 게이트(232)의 출력을 반전시켜서 테스트 모드 인에이블 신호(PTEST)를 발생한다. 낸드 게이트(233)는 제어 신호(PWCBR), 노아 게이트(222)의 출력 및 낸드 게이트(231)의 출력을 입력하고 이들을 부정논리곱한다. 인버터(215)는 전원 전압 감지 신호(VCCHB)를 반전시킨다. 전원 전압 감지 신호(VCCHB)는 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되는 순간 논리 하이(logic high)로 되었다가 소정 시간이 지나면 즉, 전원 전압(VCC)이 소정 전압 레벨보다 높아지는 순간부터 논리 로우(low)로써 발생된다. 낸드 게이트(234)는 낸드 게이트(233)의 출력 및 인버터(214)의 출력을 입력하고 이들을 부정논리곱하여 정상 모드 인에이블 신호(MRSET)를 발생한다.
테스트 모드 인에이블 신호(PTEST)는 제어 신호(PWCBR)와 어드레스 신호들(MRA4B, MRA5B, MRA6B)이 논리 하이(logic high)이고 어드레스 신호들(MRA7B, MRA8B)이 논리 로우일 때만 논리 하이로써 인에이블(enable)되고, 어드레스 신호들(MRA4B, MRA5B, MRA6B) 중 어느 하나가 논리 로우이거나 또는 어드레스 신호들(MRA7B, MRA8B) 중 어느 하나가 논리 하이일 때, 또는 제어 신호 (PWCBR)가 논리 로우이면 테스트 모드 인에이블 신호(PTEST)는 논리 로우로 디세이블(disable)된다. 테스트 모드 인에이블 신호(PTEST)가 인에이블되면 메모리 집적 회로 장치(101)는 테스트 모드로 진입한다.
정상 모드 인에이블 신호(MRSET)는 제어 신호(PWCBR)와 어드레스 신호들(MRA7B, MRA8B)이 논리 하이이고 동시에 어드레스 신호들(MRA4B, MRA5B, MRA6B) 중 어느 하나가 논리 로우일 때 논리 하이로써 인에이블된다. 정상 모드 인에이블 신호(MRSET)는 또한 전원 전압 감지 신호(VCCHB)가 논리 하이일 때도 논리 하이로써 인에이블된다. 그러나, 정상 모드 인에이블 신호(MRSET)는 제어 신호(PWCBR)와 어드레스 신호들(MRA7B, MRA8B) 중 어느 하나가 논리 로우이거나 또는 어드레스 신호들(MRA4B, MRA5B, MRA6B)이 모두 논리 하이이며 전원 전압 감지 신호(VCCHB)가 논리 로우일 때 논리 로우로써 디세이블된다. 메모리 집적 회로 장치(101)가 정상 모드일 때 정상 모드 인에이블 신호(MRSET)는 정상 동작을 수행한다.
모드 신호 발생부(121)는 어드레스 신호(MRAiB), 전원 전압 감지 신호(VCCHB), 테스트 제어 신호(PMRSP), 테스트 모드 인에이블 신호(PTEST), 정상 모드 인에이블 신호(MRSET) 및 모드 제어부(131)의 출력을 입력하고, 모드 신호(PMODE)를 발생한다. 전원 전압 감지 신호(VCCHB)는 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되는 순간 논리 하이로 되었다가 전원 전압(VCC)이 소정 레벨을 넘어서면 논리 로우로 유지된다.
도 3을 참조하면, 모드 신호 발생부(121)는 인버터들(311∼314), 전송 게이트들(321∼323), 래취(latch) 회로들(331∼333), PMOS 트랜지스터들(351, 352) 및 NMOS 트랜지스터(361)를 구비한다. 전송 게이트(321)는 어드레스 신호(MRAiB)를 입력하고, 테스트 제어 신호(PMRSP)가 논리 하이이면 턴온(turn-on)되어 어드레스 신호(MRAiB)를 통과시키고, 테스트 제어 신호(PMRSP)가 논리 로우이면 턴오프(turn-off)되어 어드레스 신호(MRAiB)를 차단한다. 래취 회로(331)는 PMOS 트랜지스터(351)가 턴오프일 때 전송 게이트(321)의 출력을 반전시켜서 래취시키고, PMOS 트랜지스터(351)가 턴온되면 전원 전압(VCC)을 반전시켜서 래취시킨다. PMOS 트랜지스터(351)는 인버터(311)의 출력에 의해 게이팅(gating)된다. 즉, PMOS 트랜지스터(351)는 인버터(311)의 출력이 논리 로우이면 턴온되어 전원 전압(VCC)을 래취 회로(331)에 인가하고, 인버터(311)의 출력이 논리 하이이면 턴오프된다. 인버터(311)는 전원 전압 감지 신호(VCCHB)를 반전시킨다.
인버터(313)는 래취 회로(331)의 출력을 반전시킨다. 전송 게이트(322)는 인버터(313)의 출력을 입력하고, 테스트 모드 인에이블 신호(PTEST)가 논리 하이이면 턴온되어 인버터(313)의 출력을 통과시키고, 테스트 모드 인에이블 신호(PTEST)가 논리 로우이면 턴오프되어 인버터(313)의 출력을 차단한다. 래취 회로(332)는 PMOS 트랜지스터(352)가 턴오프일 때 전송 게이트(322)의 출력을 반전시켜서 래취시키고, PMOS 트랜지스터(352)가 턴온되면 전원 전압(VCC)을 반전시켜서 래취시킨다. PMOS 트랜지스터(352)는 인버터(312)의 출력에 의해 게이팅된다. 즉, PMOS 트랜지스터(352)는 인버터(312)의 출력이 논리 로우이면 턴온되어 전원 전압(VCC)을 래취 회로(332)에 인가하고, 인버터(312)의 출력이 논리 하이이면 턴오프된다. 인버터(312)는 정상 모드 인에이블 신호(MRSET)를 반전시킨다.
전송 게이트(323)는 래취 회로(332)의 출력을 입력하고, 모드 제어부(131)의 출력이 논리 로우이면 턴온되어 래취 회로(332)의 출력을 통과시키고, 모드 제어부(131)의 출력이 논리 하이이면 턴오프되어 래취 회로(332)의 출력을 차단한다. 래취 회로(333)는 전송 게이트(322)의 출력을 반전시켜서 래취시킨다. NMOS 트랜지스터(361)는 모드 제어부(131)의 출력이 논리 하이이면 턴온되어 래취 회로(333)의 출력을 논리 로우로 만들고, 모드 제어부(131)의 출력이 논리 로우이면 턴오프되어 래취 회로(333)의 출력에 아무런 영향을 끼치지 않는다. NMOS 트랜지스터(361)가 턴온되면 래취 회로(333)는 계속해서 논리 로우를 출력한다. 인버터(314)는 래취 회로(333)의 출력을 반전시켜서 모드 신호(PMODE)를 발생한다. 모드 신호(PMODE)는 내부 회로(141)의 일부에 인가된다. 모드 신호(PMODE)가 인에이블되면 모드 신호(PMODE)가 인가되는 내부 회로(141)의 일부는 활성화되고, 모드 신호(PMODE)가 디세이블되면 모드 신호(PMODE)가 인가되는 내부 회로(141)의 일부는 비활성화된다.
모드 제어부(131)는 전원 전압 감지 신호(VCCHB)를 입력하고 출력 신호(P1)를 발생한다. 도 3을 참조하면, 모드 제어부(131)는 인버터 체인(341), 펄스 발생 회로(381), 제어 회로(391) 및 퓨즈(371)를 구비한다. 펄스 발생 회로(381)는 인버터 체인(342)과 논리 회로(383)를 구비하고, 논리 회로(383)는 노아 게이트(NOR Gate)로써 구성한다. 제어 회로(391)는 인버터(393)와 래취 회로(395)를 구비한다. 인버터(393)는 PMOS 트랜지스터(353)와 NMOS 트랜지스터(362)를 구비하고, 래취 회로(395)는 인버터(315)와 NMOS 트랜지스터(363)를 구비한다.
인버터 체인(341)은 전원 전압 감지 신호(VCCHB)를 버퍼링(buffering)한다. 인버터 체인(341)은 우수개의 인버터들로써 구성한다. 인버터 체인(342)은 인버터 체인(341)의 출력을 반전 및 소정 시간 지연시킨다. 인버터 체인(342)은 기수개, 예컨대 3개의 인버터들로써 구성한다. 노아 게이트(383)는 인버터 체인들(341, 342)의 출력들을 입력하고 이들을 부정논리합한다. 노아 게이트(383)는 논리 로우를 출력하다가 인버터 체인(341)의 출력이 논리 하이에서 논리 로우로 천이될 때 하이 펄스를 발생한다. PMOS 트랜지스터(353)와 NMOS 트랜지스터(362)는 퓨즈(371)가 활성화되어있는 동안 즉, 퓨즈(371)가 도통되어있는 동안에 노아 게이트(383)의 출력을 반전시키는 인버터 기능을 갖는다. 퓨즈(371)가 비활성화되어있으면, 즉 오프(open)되어있으면, PMOS 트랜지스터(353)는 노드(N1)에 아무런 영향을 주지 않는다. 이 때는 노드(N1)는 NMOS 트랜지스터(362)의 영향을 받는다. 퓨즈(371)가 활성화되어있는 동안 노아 게이트(381)의 출력이 논리 로우이면 PMOS 트랜지스터(353)가 턴온되므로 노드(N1)는 논리 하이로 되고, 노아 게이트(381)의 출력이 논리 하이이면 NMOS 트랜지스터(362)가 턴온되므로 노드(N1)는 논리 로우로 된다. 인버터(315)는 노드(N1)의 전압을 반전시켜서 모드 제어부(131)의 출력으로써 출력한다. 인버터(315)의 출력이 논리 하이이면 NMOS 트랜지스터(363)는 턴온되며 그로 인하여 인버터(315)의 출력은 논리 하이로써 래취된다. 인버터(315)의 출력이 논리 로우이면 NMOS 트랜지스터(363)는 턴오프되므로 인버터(315)의 출력은 노드(N1)의 전압에 따른다.
모드 제어부(131)는 퓨즈(371)가 활성화되어있는 경우 즉, 퓨즈(371)가 도통 상태인 경우, 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되어 소정 레벨을 넘어서는 순간 논리 하이를 발생하다가 곧바로 논리 로우를 출력한다. 그러나, 퓨즈(371)가 비활성화되어있는 경우, 전원 전압이 메모리 집적 회로 장치(101)에 인가되어 상기 소정 레벨을 넘어서는 순간부터 논리 로우를 계속해서 발생한다. 그로 인하여 모드 신호 발생부(121)의 NMOS 트랜지스터(361)가 턴온되며 래취 회로(333)는 논리 로우를 래취시킨다. 따라서, 모드 신호(PMODE)는 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되는 한 계속해서 논리 하이로 발생된다.
상기 도 1에 도시된 메모리 집적 회로 장치(101)가 테스트 모드로 동작할 때의 타이밍도가 도 4에 도시되어있다. 도 4를 참조하여 테스트 모드시 메모리 집적 회로 장치(101)의 동작을 설명하기로 한다. 클럭 신호(CLK)가 논리 하이로 되면 제어 신호(PWCBR)와 테스트 제어 신호(PMRSP)는 논리 하이로써 인에이블된다. 테스트 모드에서 어드레스 신호들(MRA4B, MRA5B, MRA6B)과 제어 신호(PWCBR)는 논리 하이로 되고, 어드레스 신호들(MRA7B, MRA8B)과 전원 전압 감지 신호(VCCHB)는 논리 로우로 된다. 따라서, 모드 레지스터 셋 회로(111)에서 발생되는 정상 모드 인에이블 신호(MRSET)는 논리 로우로써 디세이블되고, 테스트 모드 인에이블 신호 (PTEST)는 논리 하이로써 인에이블된다. 테스트 모드에서 모드 신호 발생부(121)에 인가되는 테스트 제어 신호(PMRSP)는 논리 하이로 되고, 어드레스 신호(MRAiB)는 논리 로우로 된다. 그리고, 퓨즈(371)는 활성화 상태이므로 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되어 소정 시간이 지나면 모드 제어부(131)의 출력 신호(P1)는 논리 로우로써 유지된다. 따라서, 전송 게이트들(321, 322, 323)이 모두 턴온되므로 모드 신호(PMODE)는 논리 하이로써 인에이블된다.
상기 도 3에 도시된 퓨즈가 활성화된 상태에서 상기 도 1에 도시된 메모리 집적 회로 장치(101)가 정상 동작할 때의 타이밍도가 도 5에 도시되어있다. 도 5를 참조하여 모드 레지스터 셋 회로(111), 모드 신호 발생부(121) 및 모드 제어부(131)의 동작을 설명하기로 한다. 클럭 신호(CLK)가 논리 하이로 되면 제어 신호(PWCBR)는 논리 하이로써 인에이블된다. 퓨즈(371)가 활성화된 상태에서 모드 제어부(131)의 출력 신호(P1)는 논리 로우로써 유지된다. 그에 따라 전송 게이트(323)는 턴온된다. 정상 모드에서 정상 모드 인에이블 신호 (MRSET)는 논리 하이로써 인에이블된다. 그러면, 모드 신호 발생부(121)의 PMOS 트랜지스터(352)가 턴온되므로 래취 회로(332)의 출력은 논리 로우로써 래취된다. 따라서, 모드 신호(PMODE)는 논리 로우로써 유지된다. 이 때, 어드레스 신호들(MRA4B, MRA5B, MRA6B)은 논리 로우이고, 어드레스 신호들(MRA7B, MRA8B)은 논리 하이로 되므로 테스트 모드 인에이블 신호(PTEST)는 논리 로우로써 디세이블된다. 그에 따라 전송 게이트(322)가 턴오프되어 어드레스 신호(MRAiB)는 전송 게이트(322)에 의해 차단된다.
상기 도 3에 도시된 퓨즈가 활성화된 상태에서 상기 도 1에 도시된 메모리 집적 회로 장치(101)가 정상 동작할 때의 타이밍도가 도 6에 도시되어있다. 도 6을참조하여 모드 레지스터 셋 회로(111), 모드 신호 발생부(121) 및 모드 제어부(131)의 동작을 설명하기로 한다. 퓨즈(371)가 비활성화된 상태에서 모드 제어부(131)의 출력 신호(P1)는 논리 하이로써 유지된다. 왜냐하면, 초기에 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되면 전원 전압 감지 신호(VCCHB)가 논리 하이에서 논리 로우로 천이된다. 이 순간 펄스 발생부(381)는 하이 레벨의 펄스를 발생하게 되고, 그로 인하여 NMOS 트랜지스터(362)가 턴온되므로 래취 회로(395)에 의해 출력 신호(P1)는 계속해서 논리 하이로써 발생된다. 출력 신호(P1)가 논리 하이이면 모드 신호 발생부(121)의 전송 게이트(323)는 턴오프되고 NMOS 트랜지스터(361)가 턴온되므로 래취 회로(333)에 의해 노드(N2)는 논리 로우로써 래취된다. 따라서, 모드 신호(PMODE)는 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되는 동안에는 논리 하이로써 인에이블된 상태로 유지된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 퓨즈(371)를 비활성화시킴으로써 전원 전압(VCC)이 메모리 집적 회로 장치(101)에 인가되는 동안 모드 신호(PMODE)는 인에이블 상태로 유지된다. 이와 같이, 퓨즈를 이용하여 모드 신호(PMODE)를 용이하게 인에이블시킬 수가 있다. 즉, 모드 신호(PMODE)가 인가되는 내부 회로(141)의 특성을 용이하게 이용할 수가 있다.

Claims (3)

  1. 메모리 집적 회로 장치에 있어서,
    외부로부터 제1 외부 신호를 입력하고 테스트 모드 인에이블 신호와 정상 모드 인에이블 신호를 발생하는 모드 레지스터 셋 회로;
    모드 레지스터 셋 회로에 연결되며 외부로부터 제2 외부 신호를 입력하고 모드 신호를 발생하며 상기 테스트 모드 인에이블 신호가 인에이블되면 상기 제2 외부 신호에 응답하여 상기 모드 신호를 인에이블시키는 모드 신호 발생부; 및
    상기 모드 신호 발생부에 연결되며 퓨즈를 구비하고 외부로부터 상기 메모리 집적 회로 장치에 전원 전압이 인가될 때 인에이블되는 전원 전압 감지 신호를 입력하고 그 출력은 상기 모드 신호 발생부에 제공하는 모드 제어부를 구비하고,
    상기 메모리 집적 회로 장치를 테스트하기 위하여 상기 테스트 모드 인에이블 신호가 인에이블되면 상기 모드 제어부의 출력이 인에이블되어 상기 모드 신호 발생부의 동작을 활성화시키고 상기 메모리 집적 회로 장치의 테스트가 완료된 상태에서 상기 모드 신호를 인에이블시키고자할 경우 상기 퓨즈를 비활성화시킴으로써 상기 전원 전압 감지 신호가 인에이블되는 순간부터 상기 모드 신호는 계속해서 인에이블되는 것을 특징으로 하는 메모리 집적 회로 장치.
  2. 제1항에 있어서, 상기 모드 제어부는
    상기 전원 전압 감지 신호가 디세이블된 상태에서 인에이블되는 순간 펄스를 발생하는 펄스 발생 회로;
    상기 전원 전압에 연결된 퓨즈; 및
    상기 퓨즈와 상기 펄스 발생 회로에 연결되며 상기 퓨즈가 활성화된 상태에서 상기 전원 전압 감지 신호가 인에이블되면 상기 모드 제어부의 출력을 제1 전압 레벨로써 출력하고 상기 퓨즈가 비활성화된 상태에서 상기 펄스가 발생하면 상기 모드 제어부의 출력을 제2 전압 레벨로써 계속해서 발생하는 제어 회로를 구비하는 것을 특징으로 하는 메모리 집적 회로 장치.
  3. 제2항에 있어서, 상기 제어 회로는
    상기 퓨즈와 접지 전압 사이에 연결되며 상기 논리 회로의 출력을 입력하는 인버터; 및
    상기 인버터의 출력을 반전시켜서 래취시키는 래취 회로를 구비하는 것을 특징으로 하는 메모리 집적 회로 장치.
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