JPH0917950A - シンセサイザ用半導体集積回路 - Google Patents
シンセサイザ用半導体集積回路Info
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- JPH0917950A JPH0917950A JP7163867A JP16386795A JPH0917950A JP H0917950 A JPH0917950 A JP H0917950A JP 7163867 A JP7163867 A JP 7163867A JP 16386795 A JP16386795 A JP 16386795A JP H0917950 A JPH0917950 A JP H0917950A
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- 239000003990 capacitor Substances 0.000 claims abstract description 181
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- 239000010703 silicon Substances 0.000 claims abstract description 38
- 238000002955 isolation Methods 0.000 claims description 60
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- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B18/00—Use of agglomerated or waste materials or refuse as fillers for mortars, concrete or artificial stone; Treatment of agglomerated or waste materials or refuse, specially adapted to enhance their filling properties in mortars, concrete or artificial stone
- C04B18/02—Agglomerated materials, e.g. artificial aggregates
- C04B18/022—Agglomerated materials, e.g. artificial aggregates agglomerated by an organic binder
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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- H03B2201/02—Varying the frequency of the oscillations by electronic means
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 フェイズロックループ（ＰＬＬ）と、高周波
アナログ回路である電圧制御型発振器（ＶＣＯ）と、中
間周波数用ミキサ（ＭＩＸ）を同時に１チップシリコン
ウエハ上に形成するシンセサイザ用半導体集積回路を提
供する。 【構成】 同一のシリコンウエーハチップ上に構成され
たＶＣＯ部（１）とＰＬＬ等の内部回路（３）とを有す
るシンセサイザ用半導体集積回路において、さらに、Ｖ
ＣＯ部と内部回路とを分離する差動バッファ回路（５）
を設け、この差動バッファ回路の入力にはＶＣＯ部の出
力に接続されるコンデンサ（Ｃ１）と定電圧（Ｖ１）と
が接続され、差動バッファ中のエミッタフォロア出力回
路を構成するトランジスタ（Ｑ６，Ｑ７）の各エミッタ
は、それぞれ定電流源（Ｉ１，Ｉ２）に接続される。
アナログ回路である電圧制御型発振器（ＶＣＯ）と、中
間周波数用ミキサ（ＭＩＸ）を同時に１チップシリコン
ウエハ上に形成するシンセサイザ用半導体集積回路を提
供する。 【構成】 同一のシリコンウエーハチップ上に構成され
たＶＣＯ部（１）とＰＬＬ等の内部回路（３）とを有す
るシンセサイザ用半導体集積回路において、さらに、Ｖ
ＣＯ部と内部回路とを分離する差動バッファ回路（５）
を設け、この差動バッファ回路の入力にはＶＣＯ部の出
力に接続されるコンデンサ（Ｃ１）と定電圧（Ｖ１）と
が接続され、差動バッファ中のエミッタフォロア出力回
路を構成するトランジスタ（Ｑ６，Ｑ７）の各エミッタ
は、それぞれ定電流源（Ｉ１，Ｉ２）に接続される。
Description
【０００１】
【産業上の利用分野】この発明は、フェイズロックルー
プ（ＰＬＬ）と、高周波アナログ回路である電圧制御型
発振器（ＶＣＯ）と、中間周波数用ミキサ（ＭＩＸ）を
同時に１チップシリコンウエハ上に形成するシンセサイ
ザ用半導体集積回路に関するものである。
プ（ＰＬＬ）と、高周波アナログ回路である電圧制御型
発振器（ＶＣＯ）と、中間周波数用ミキサ（ＭＩＸ）を
同時に１チップシリコンウエハ上に形成するシンセサイ
ザ用半導体集積回路に関するものである。
【０００２】
【従来の技術】本発明のシンセサイザ用半導体集積回路
は、移動体通信等において多くの電波の中から必要な電
波のみを選択するための周波数シンセサイザ部に使用さ
れるものである。従来の一般的な周波数シンセサイザ・
システムとしては、周波数選択制御を行うフェイズロッ
クループ（ＰＬＬ）と、局部発振回路と呼ばれる個別半
導体で構成された電圧制御発振回路（ＶＣＯ）、受信信
号とＶＣＯからの周波数を混合するための周波数ミキサ
（ＭＩＸ）とで構成されている。従来、個別に構成され
ていたＶＣＯ、ＭＩＸおよびＰＬＬを同一チップ上に形
成することにより、セットの小型化、低価格化に対応す
ることが可能となる。
は、移動体通信等において多くの電波の中から必要な電
波のみを選択するための周波数シンセサイザ部に使用さ
れるものである。従来の一般的な周波数シンセサイザ・
システムとしては、周波数選択制御を行うフェイズロッ
クループ（ＰＬＬ）と、局部発振回路と呼ばれる個別半
導体で構成された電圧制御発振回路（ＶＣＯ）、受信信
号とＶＣＯからの周波数を混合するための周波数ミキサ
（ＭＩＸ）とで構成されている。従来、個別に構成され
ていたＶＣＯ、ＭＩＸおよびＰＬＬを同一チップ上に形
成することにより、セットの小型化、低価格化に対応す
ることが可能となる。
【０００３】図１９は、分離された基板上に形成された
個別のＶＣＯ、ＭＩＸおよびＰＬＬを相互に接続して構
成される従来のシンセサイザ・システムを示す図であ
る。しかしながら、個別部品によってシンセサイザを構
成すると形状が大型になり、移動携帯電話等の小型化に
対応できなくなってきた。この問題に対処するために、
ＶＣＯとＰＬＬ等を１つの基板に形成し１チップ化する
試みがなされてきた。
個別のＶＣＯ、ＭＩＸおよびＰＬＬを相互に接続して構
成される従来のシンセサイザ・システムを示す図であ
る。しかしながら、個別部品によってシンセサイザを構
成すると形状が大型になり、移動携帯電話等の小型化に
対応できなくなってきた。この問題に対処するために、
ＶＣＯとＰＬＬ等を１つの基板に形成し１チップ化する
試みがなされてきた。
【０００４】
【発明が解決しようとする課題】しかしながら、図１８
に示すように、これらのＶＣＯ、ＰＬＬ、ＭＩＸを同一
基板上に形成した場合、ＶＣＯと内部回路（ＰＬＬ、Ｍ
ＩＸ）との間に相互に干渉が発生する。従って、高周波
動作を行うシンセサイザを１チップ化するためには、
（１）各素子間のアイソレーションが十分にとれるか、
（２）ＶＣＯのＳ／Ｎ（Ｃ／Ｎ）が補償されるかの２つ
の課題を解決する必要がある。
に示すように、これらのＶＣＯ、ＰＬＬ、ＭＩＸを同一
基板上に形成した場合、ＶＣＯと内部回路（ＰＬＬ、Ｍ
ＩＸ）との間に相互に干渉が発生する。従って、高周波
動作を行うシンセサイザを１チップ化するためには、
（１）各素子間のアイソレーションが十分にとれるか、
（２）ＶＣＯのＳ／Ｎ（Ｃ／Ｎ）が補償されるかの２つ
の課題を解決する必要がある。
【０００５】以下に従来のシンセサイザの回路構成を例
に取ってその問題点を考えてみる。図２１は、ＶＣＯ部
とＰＬＬ等の内部回路とを１つの基板上に形成した従来
の回路構成を示す図である。この図において、１００は
ＩＣチップ、１はＶＣＯ部である。Ｑ１は発振用トラン
ジスタ、ｒはトランジスタＱ１のバイアス抵抗、Ｑ８は
バッファトランジスタ、Ｒ２はトランジスタＱ８のエミ
ッタ抵抗、Ｃ２は内部回路との接続用の数ｐＦのコンデ
ンサである。図において、トランジスタＱ１で発振され
た周波数信号はトランジスタＱ８のバッファとコンデン
サＣ２を介し、例えば、ＰＬＬ等の内部回路へ伝わって
いた。
に取ってその問題点を考えてみる。図２１は、ＶＣＯ部
とＰＬＬ等の内部回路とを１つの基板上に形成した従来
の回路構成を示す図である。この図において、１００は
ＩＣチップ、１はＶＣＯ部である。Ｑ１は発振用トラン
ジスタ、ｒはトランジスタＱ１のバイアス抵抗、Ｑ８は
バッファトランジスタ、Ｒ２はトランジスタＱ８のエミ
ッタ抵抗、Ｃ２は内部回路との接続用の数ｐＦのコンデ
ンサである。図において、トランジスタＱ１で発振され
た周波数信号はトランジスタＱ８のバッファとコンデン
サＣ２を介し、例えば、ＰＬＬ等の内部回路へ伝わって
いた。
【０００６】トランジスタＱ８のエミッタ電流はＶcc1
に依存するために、トランジスタＱ１で発振した信号が
トランジスタＱ８に入力する場合に、もしトランジスタ
Ｑ１のＤＣ電位が変動しているとトランジスタＱ８のエ
ミッタ電流に微小の変化が生じ、これがトランジスタＱ
１のエミッタに影響を与えてトランジスタＱ１のＶＣＯ
性を劣化させることになる。
に依存するために、トランジスタＱ１で発振した信号が
トランジスタＱ８に入力する場合に、もしトランジスタ
Ｑ１のＤＣ電位が変動しているとトランジスタＱ８のエ
ミッタ電流に微小の変化が生じ、これがトランジスタＱ
１のエミッタに影響を与えてトランジスタＱ１のＶＣＯ
性を劣化させることになる。
【０００７】このことを図２１を用いて詳細に説明す
る。トランジスタＱ１、Ｑ８のベース−エミッタ間順方
向電圧をＶBEとするとトランジスタＱ８のエミッタ電流
Ｉe2は以下の式で表される。 Ｉe2＝（Ｖcc1−２ＶBE）／Ｒ２ 但し、トランジスタＱ１のベース電位ＶB1はほぼＶcc1
とする。
る。トランジスタＱ１、Ｑ８のベース−エミッタ間順方
向電圧をＶBEとするとトランジスタＱ８のエミッタ電流
Ｉe2は以下の式で表される。 Ｉe2＝（Ｖcc1−２ＶBE）／Ｒ２ 但し、トランジスタＱ１のベース電位ＶB1はほぼＶcc1
とする。
【０００８】この式からわかるように、トランジスタＱ
８のエミッタ電流Ｉe2は電源電圧Ｖcc1により変化す
る。発振トランジスタＱ１のエミッタとバッファトラン
ジスタＱ８のベースが直結されているため、トランジス
タＱ１の電源電圧の変化がトランジスタＱ８のＩe2を変
化させる。それによって発振周波数信号のゼロ電位が変
化するので、トランジスタＱ１により発振された信号の
Ｃ／Ｎ比Ｓ／Ｎ比に影響を及ぼす。
８のエミッタ電流Ｉe2は電源電圧Ｖcc1により変化す
る。発振トランジスタＱ１のエミッタとバッファトラン
ジスタＱ８のベースが直結されているため、トランジス
タＱ１の電源電圧の変化がトランジスタＱ８のＩe2を変
化させる。それによって発振周波数信号のゼロ電位が変
化するので、トランジスタＱ１により発振された信号の
Ｃ／Ｎ比Ｓ／Ｎ比に影響を及ぼす。
【０００９】また、ＰＬＬ等の内部回路３内の分周回路
からの高周波信号（スプリアス成分）がＣ２、トランジ
スタＱ８を介しトランジスタＱ１も影響を与え、発振周
波数特性を変化させる。すなわち、ＰＬＬ内には分周器
（プリスケーラ）が内蔵されており、この分周器は高周
波信号（スプリアス）を発生している。この高周波信号
（スプリアス）がＰＬＬからコンデンサＣ２を介して逆
流しトランジスタＱ８のエミッタ、ベースを介して発振
トランジスタＱ１のエミッタに印加される。このような
場合に、トランジスタＱ１のエミッタ側の電位が変化し
ＶＣＯ特性が変化しＳ／ＮおよびＣ／Ｎ特性が悪化す
る。
からの高周波信号（スプリアス成分）がＣ２、トランジ
スタＱ８を介しトランジスタＱ１も影響を与え、発振周
波数特性を変化させる。すなわち、ＰＬＬ内には分周器
（プリスケーラ）が内蔵されており、この分周器は高周
波信号（スプリアス）を発生している。この高周波信号
（スプリアス）がＰＬＬからコンデンサＣ２を介して逆
流しトランジスタＱ８のエミッタ、ベースを介して発振
トランジスタＱ１のエミッタに印加される。このような
場合に、トランジスタＱ１のエミッタ側の電位が変化し
ＶＣＯ特性が変化しＳ／ＮおよびＣ／Ｎ特性が悪化す
る。
【００１０】次に、１つの基板上に形成されたＶＣＯ部
とその基板上の内部回路とを接続する例について説明す
る。図２０は、ＶＣＯ部と他の内部回路（例えば、ＰＬ
Ｌ、ＭＩＸ）を１つの基板上に形成した従来の他の回路
構成を示す図である。図２０において、ＶＣＯ部１は、
発振トランジスタＱ１およびトランジスタＱ２、Ｑ３か
ら構成され、トランジスタＱ１、Ｑ２、Ｑ３のベースは
抵抗ｒを介してＶcc1に接続され、トランジスタＱ３の
エミッタは抵抗Ｒ２を介して接地される。発振に直接関
与しているのはトランジスタＱ１であり、ＶＣＯ部１で
発生した信号はトランジスタＱ３のエミッタから内部回
路３へ出力される。
とその基板上の内部回路とを接続する例について説明す
る。図２０は、ＶＣＯ部と他の内部回路（例えば、ＰＬ
Ｌ、ＭＩＸ）を１つの基板上に形成した従来の他の回路
構成を示す図である。図２０において、ＶＣＯ部１は、
発振トランジスタＱ１およびトランジスタＱ２、Ｑ３か
ら構成され、トランジスタＱ１、Ｑ２、Ｑ３のベースは
抵抗ｒを介してＶcc1に接続され、トランジスタＱ３の
エミッタは抵抗Ｒ２を介して接地される。発振に直接関
与しているのはトランジスタＱ１であり、ＶＣＯ部１で
発生した信号はトランジスタＱ３のエミッタから内部回
路３へ出力される。
【００１１】図２０のようにトランジスタＱ３のエミッ
タから内部回路３へ直接出力するという回路構成の場
合、内部回路３で発生した高周波信号（スプリアス）成
分はトランジスタＱ３のエミッタ側の波形にひずみやゆ
れを生じさせ、トランジスタＱ３のエミッタ電位をＤＣ
的に変える。これによりトランジスタＱ３のベース電流
にも波形ひずみやゆれが生じる。
タから内部回路３へ直接出力するという回路構成の場
合、内部回路３で発生した高周波信号（スプリアス）成
分はトランジスタＱ３のエミッタ側の波形にひずみやゆ
れを生じさせ、トランジスタＱ３のエミッタ電位をＤＣ
的に変える。これによりトランジスタＱ３のベース電流
にも波形ひずみやゆれが生じる。
【００１２】また、トランジスタＱ１，Ｑ２，Ｑ３のベ
ースが共通になっているために、トランジスタＱ３の波
形がトランジスタＱ１の発振トランジスタへ直接影響を
与える。このため、発振周波数特性（Ｃ／Ｎ、Ｓ／Ｎ）
の劣化を引き起こす。
ースが共通になっているために、トランジスタＱ３の波
形がトランジスタＱ１の発振トランジスタへ直接影響を
与える。このため、発振周波数特性（Ｃ／Ｎ、Ｓ／Ｎ）
の劣化を引き起こす。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、同一のシリコンウエーハチッ
プ上に構成されたＶＣＯ部とＰＬＬ等の内部回路とを有
するシンセサイザ用半導体集積回路において、ＶＣＯ部
と内部回路とをコンデンサおよび抵抗を用いて分離し、
さらに、ＶＣＯ部と内部回路との間に差動バッファを挿
入し、この差動バッファによって、内部回路で発生され
る高周波信号（スプリアス）によってＶＣＯ部の発振周
波数が影響を受けないシンセサイザ用半導体集積回路を
提供する。
めに、本発明においては、同一のシリコンウエーハチッ
プ上に構成されたＶＣＯ部とＰＬＬ等の内部回路とを有
するシンセサイザ用半導体集積回路において、ＶＣＯ部
と内部回路とをコンデンサおよび抵抗を用いて分離し、
さらに、ＶＣＯ部と内部回路との間に差動バッファを挿
入し、この差動バッファによって、内部回路で発生され
る高周波信号（スプリアス）によってＶＣＯ部の発振周
波数が影響を受けないシンセサイザ用半導体集積回路を
提供する。
【００１４】具体的には、本発明は、同一のシリコンウ
エーハチップ上に構成されたＶＣＯ部とＰＬＬ等の内部
回路とを有するシンセサイザ用半導体集積回路におい
て、ＶＣＯ部と内部回路とをコンデンサで分離するよう
に構成される。
エーハチップ上に構成されたＶＣＯ部とＰＬＬ等の内部
回路とを有するシンセサイザ用半導体集積回路におい
て、ＶＣＯ部と内部回路とをコンデンサで分離するよう
に構成される。
【００１５】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部とＰＬＬ等の内部回路
とを有するシンセサイザ用半導体集積回路において、さ
らに、ＶＣＯ部と内部回路とを分離する差動バッファ回
路を設け、この差動バッファ回路の入力には、ＶＣＯ部
の出力に接続されるコンデンサ（Ｃ１）と定電圧（Ｖ
１）とを接続するように構成される。
ハチップ上に構成されたＶＣＯ部とＰＬＬ等の内部回路
とを有するシンセサイザ用半導体集積回路において、さ
らに、ＶＣＯ部と内部回路とを分離する差動バッファ回
路を設け、この差動バッファ回路の入力には、ＶＣＯ部
の出力に接続されるコンデンサ（Ｃ１）と定電圧（Ｖ
１）とを接続するように構成される。
【００１６】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部とＰＬＬ等の内部回路
とを有するシンセサイザ用半導体集積回路において、さ
らに、ＶＣＯ部と内部回路とを分離する差動バッファ回
路を設け、この差動バッファ回路の入力には、ＶＣＯ部
の出力に接続されるコンデンサ（Ｃ１）および抵抗（Ｒ
６）の直列回路と定電圧（Ｖ１）とを接続するように構
成される。
ハチップ上に構成されたＶＣＯ部とＰＬＬ等の内部回路
とを有するシンセサイザ用半導体集積回路において、さ
らに、ＶＣＯ部と内部回路とを分離する差動バッファ回
路を設け、この差動バッファ回路の入力には、ＶＣＯ部
の出力に接続されるコンデンサ（Ｃ１）および抵抗（Ｒ
６）の直列回路と定電圧（Ｖ１）とを接続するように構
成される。
【００１７】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、差動バッファおよび
ＰＬＬ等の内部回路を有するシンセサイザ用半導体集積
回路において、差動バッファは、差動増幅回路（Ｑ４，
Ｑ５）とエミッタフォロア出力回路（Ｑ６，Ｑ７）とで
構成され、差動増幅回路の第１のトランジスタ（Ｑ４）
はＶＣＯ部（１）に結合され、第１および第２のトラン
ジスタ（Ｑ４，Ｑ５）のベースにはバイアス電位（Ｖ
１）が印加され、第１および第２のトランジスタの各コ
レクタはそれぞれ第３のトランジスタ（Ｑ６）および第
４のトランジスタ（Ｑ７）に接続され、その第３および
第４のトランジスタの各エミッタはそれぞれ定電流源に
接続されるように構成される。
ハチップ上に構成されたＶＣＯ部、差動バッファおよび
ＰＬＬ等の内部回路を有するシンセサイザ用半導体集積
回路において、差動バッファは、差動増幅回路（Ｑ４，
Ｑ５）とエミッタフォロア出力回路（Ｑ６，Ｑ７）とで
構成され、差動増幅回路の第１のトランジスタ（Ｑ４）
はＶＣＯ部（１）に結合され、第１および第２のトラン
ジスタ（Ｑ４，Ｑ５）のベースにはバイアス電位（Ｖ
１）が印加され、第１および第２のトランジスタの各コ
レクタはそれぞれ第３のトランジスタ（Ｑ６）および第
４のトランジスタ（Ｑ７）に接続され、その第３および
第４のトランジスタの各エミッタはそれぞれ定電流源に
接続されるように構成される。
【００１８】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、差動バッファおよび
ＰＬＬ等の内部回路を有し、ＶＣＯ部と差動バッファと
の間をコンデンサ（Ｃ１）でＤＣ分離したシンセサイザ
用半導体集積回路において、ＶＣＯ部と差動バッファと
の間をコンデンサ（Ｃ１）でＤＣ分離し、ＶＣＯ部の電
源と、差動バッファおよび内部回路の電源とを分離する
ように構成される。
ハチップ上に構成されたＶＣＯ部、差動バッファおよび
ＰＬＬ等の内部回路を有し、ＶＣＯ部と差動バッファと
の間をコンデンサ（Ｃ１）でＤＣ分離したシンセサイザ
用半導体集積回路において、ＶＣＯ部と差動バッファと
の間をコンデンサ（Ｃ１）でＤＣ分離し、ＶＣＯ部の電
源と、差動バッファおよび内部回路の電源とを分離する
ように構成される。
【００１９】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、差動バッファおよび
ＰＬＬ等の内部回路を有し、ＶＣＯ部と差動バッファと
の間をコンデンサ（Ｃ１）と抵抗（Ｒ６）の直列回路で
ＤＣ分離したシンセサイザ用半導体集積回路において、
ＶＣＯ部の電源と、差動バッファおよび内部回路の電源
とを分離するように構成される。
ハチップ上に構成されたＶＣＯ部、差動バッファおよび
ＰＬＬ等の内部回路を有し、ＶＣＯ部と差動バッファと
の間をコンデンサ（Ｃ１）と抵抗（Ｒ６）の直列回路で
ＤＣ分離したシンセサイザ用半導体集積回路において、
ＶＣＯ部の電源と、差動バッファおよび内部回路の電源
とを分離するように構成される。
【００２０】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部と、シングルバッファ
およびＰＬＬ等の内部回路とを有するシンセサイザ用半
導体集積回路において、ＶＣＯ部とシングルバッファと
の間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシング
ルバッファと内部回路との間をコンデンサ（Ｃ２）で分
離するように構成される。
ハチップ上に構成されたＶＣＯ部と、シングルバッファ
およびＰＬＬ等の内部回路とを有するシンセサイザ用半
導体集積回路において、ＶＣＯ部とシングルバッファと
の間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシング
ルバッファと内部回路との間をコンデンサ（Ｃ２）で分
離するように構成される。
【００２１】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部と、シングルバッフ
ァ、差動バッファおよびＰＬＬ等の内部回路とを有する
シンセサイザ用半導体集積回路において、前記ＶＣＯ部
と前記シングルバッファとの間をコンデンサ（Ｃ１）で
ＤＣ分離し、さらに前記シングルバッファと前記差動バ
ッファとの間をコンデンサ（Ｃ２）で分離することを特
徴とするシンセサイザ用半導体集積回路。
ハチップ上に構成されたＶＣＯ部と、シングルバッフ
ァ、差動バッファおよびＰＬＬ等の内部回路とを有する
シンセサイザ用半導体集積回路において、前記ＶＣＯ部
と前記シングルバッファとの間をコンデンサ（Ｃ１）で
ＤＣ分離し、さらに前記シングルバッファと前記差動バ
ッファとの間をコンデンサ（Ｃ２）で分離することを特
徴とするシンセサイザ用半導体集積回路。
【００２２】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部と、シングルバッファ
およびＰＬＬ等の内部回路とを有するシンセサイザ用半
導体集積回路において、ＶＣＯ部とシングルバッファと
の間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシング
ルバッファと内部回路との間をコンデンサ（Ｃ２）と抵
抗（Ｒ７）との直列回路で分離するように構成される。
ハチップ上に構成されたＶＣＯ部と、シングルバッファ
およびＰＬＬ等の内部回路とを有するシンセサイザ用半
導体集積回路において、ＶＣＯ部とシングルバッファと
の間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシング
ルバッファと内部回路との間をコンデンサ（Ｃ２）と抵
抗（Ｒ７）との直列回路で分離するように構成される。
【００２３】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部と、シングルバッフ
ァ、差動バッファおよびＰＬＬ等の内部回路とを有する
シンセサイザ用半導体集積回路において、前記ＶＣＯ部
と前記シングルバッファとの間をコンデンサ（Ｃ１）で
ＤＣ分離し、さらに前記シングルバッファと前記差動バ
ッファとの間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との
直列回路で分離することを特徴とするシンセサイザ用半
導体集積回路。
ハチップ上に構成されたＶＣＯ部と、シングルバッフ
ァ、差動バッファおよびＰＬＬ等の内部回路とを有する
シンセサイザ用半導体集積回路において、前記ＶＣＯ部
と前記シングルバッファとの間をコンデンサ（Ｃ１）で
ＤＣ分離し、さらに前記シングルバッファと前記差動バ
ッファとの間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との
直列回路で分離することを特徴とするシンセサイザ用半
導体集積回路。
【００２４】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路を有するシンセサイザ用半導体
集積回路において、そのシングルバッファは、バッファ
トランジスタ（Ｑ８）から構成され、このバッファトラ
ンジスタ（Ｑ８）のベースは定電流源（Ｉ）を介して電
源に接続されると共に複数のダイオード（Ｄ１，Ｄ２）
を介してアースに接続され、バッファトランジスタ（Ｑ
８）のエミッタは抵抗（Ｒ２）によってアースに接続さ
れるように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路を有するシンセサイザ用半導体
集積回路において、そのシングルバッファは、バッファ
トランジスタ（Ｑ８）から構成され、このバッファトラ
ンジスタ（Ｑ８）のベースは定電流源（Ｉ）を介して電
源に接続されると共に複数のダイオード（Ｄ１，Ｄ２）
を介してアースに接続され、バッファトランジスタ（Ｑ
８）のエミッタは抵抗（Ｒ２）によってアースに接続さ
れるように構成される。
【００２５】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路を有するシンセサイザ用半導体
集積回路において、シングルバッファは、バッファトラ
ンジスタ（Ｑ８）から構成され、このバッファトランジ
スタ（Ｑ８）のベースは定電流源（Ｉ）を介して電源に
接続されると共に１以上のダイオード（Ｄ１）と抵抗
（Ｒ８）との直列回路を介してアースに接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは抵抗（Ｒ２）に
よってアースに接続されるように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路を有するシンセサイザ用半導体
集積回路において、シングルバッファは、バッファトラ
ンジスタ（Ｑ８）から構成され、このバッファトランジ
スタ（Ｑ８）のベースは定電流源（Ｉ）を介して電源に
接続されると共に１以上のダイオード（Ｄ１）と抵抗
（Ｒ８）との直列回路を介してアースに接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは抵抗（Ｒ２）に
よってアースに接続されるように構成される。
【００２６】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路を有するシンセサイザ用半導体
集積回路において、シングルバッファは、バッファトラ
ンジスタ（Ｑ８）から構成され、このバッファトランジ
スタ（Ｑ８）のベースは定電流源（Ｉ）を介して電源に
接続されると共に１以上のダイオード（Ｄ１）と抵抗
（Ｒ８）との直列回路を介してアースに接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは抵抗（Ｒ２）に
よってアースに接続されるように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路を有するシンセサイザ用半導体
集積回路において、シングルバッファは、バッファトラ
ンジスタ（Ｑ８）から構成され、このバッファトランジ
スタ（Ｑ８）のベースは定電流源（Ｉ）を介して電源に
接続されると共に１以上のダイオード（Ｄ１）と抵抗
（Ｒ８）との直列回路を介してアースに接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは抵抗（Ｒ２）に
よってアースに接続されるように構成される。
【００２７】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
し、シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは抵抗（ＲB）を介して電源に接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）
によってアースに接続されるように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
し、シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは抵抗（ＲB）を介して電源に接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）
によってアースに接続されるように構成される。
【００２８】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離し、シングルバッファは、
バッファトランジスタ（Ｑ８）から構成され、このバッ
ファトランジスタ（Ｑ８）のベースは抵抗（ＲB）を介
して電源に接続され、バッファトランジスタ（Ｑ８）の
エミッタは定電流源（Ｉ）によってアースに接続される
ように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離し、シングルバッファは、
バッファトランジスタ（Ｑ８）から構成され、このバッ
ファトランジスタ（Ｑ８）のベースは抵抗（ＲB）を介
して電源に接続され、バッファトランジスタ（Ｑ８）の
エミッタは定電流源（Ｉ）によってアースに接続される
ように構成される。
【００２９】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
し、シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続されるように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
し、シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続されるように構成される。
【００３０】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離し、シングルバッファは、
バッファトランジスタ（Ｑ８）から構成され、このバッ
ファトランジスタ（Ｑ８）のベースは定電圧源（Ｖ１）
に接続され、バッファトランジスタ（Ｑ８）のエミッタ
は定電流源（Ｉ）によってアースに接続されるように構
成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離し、シングルバッファは、
バッファトランジスタ（Ｑ８）から構成され、このバッ
ファトランジスタ（Ｑ８）のベースは定電圧源（Ｖ１）
に接続され、バッファトランジスタ（Ｑ８）のエミッタ
は定電流源（Ｉ）によってアースに接続されるように構
成される。
【００３１】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）および抵抗（Ｒ６）との直列回
路でＤＣ分離し、さらにシングルバッファと内部回路と
の間をコンデンサ（Ｃ２）で分離し、シングルバッファ
は、バッファトランジスタ（Ｑ８）から構成され、コン
デンサ（Ｃ１）と抵抗（Ｒ６）との接続点に定電圧源
（Ｖ１）が接続され、バッファトランジスタ（Ｑ８）の
エミッタは定電流源（Ｉ）によってアースに接続される
ように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）および抵抗（Ｒ６）との直列回
路でＤＣ分離し、さらにシングルバッファと内部回路と
の間をコンデンサ（Ｃ２）で分離し、シングルバッファ
は、バッファトランジスタ（Ｑ８）から構成され、コン
デンサ（Ｃ１）と抵抗（Ｒ６）との接続点に定電圧源
（Ｖ１）が接続され、バッファトランジスタ（Ｑ８）の
エミッタは定電流源（Ｉ）によってアースに接続される
ように構成される。
【００３２】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）および抵抗（Ｒ６）との直列回
路でＤＣ分離し、さらにシングルバッファと内部回路と
の間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直列回路
で分離し、シングルバッファは、バッファトランジスタ
（Ｑ８）から構成され、コンデンサ（Ｃ１）と抵抗（Ｒ
６）との接続点に定電圧源（Ｖ１）が接続され、バッフ
ァトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）に
よってアースに接続されるように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）および抵抗（Ｒ６）との直列回
路でＤＣ分離し、さらにシングルバッファと内部回路と
の間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直列回路
で分離し、シングルバッファは、バッファトランジスタ
（Ｑ８）から構成され、コンデンサ（Ｃ１）と抵抗（Ｒ
６）との接続点に定電圧源（Ｖ１）が接続され、バッフ
ァトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）に
よってアースに接続されるように構成される。
【００３３】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、シングルバッファ（２）と内部回
路（３）との間に差動バッファ（５）を設け、シングル
バッファ（２）と内部回路（３）との間をコンデンサ
（Ｃ２）でＤＣ分離するように構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、シングルバッファ（２）と内部回
路（３）との間に差動バッファ（５）を設け、シングル
バッファ（２）と内部回路（３）との間をコンデンサ
（Ｃ２）でＤＣ分離するように構成される。
【００３４】さらに、本発明は、同一のシリコンウエー
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、シングルバッファ（２）と内部回
路（３）との間に差動バッファ（５）を設け、シングル
バッファ（２）と内部回路（３）との間をコンデンサ
（Ｃ２）と抵抗（Ｒ７）との直列回路でＤＣ分離するよ
うに構成される。
ハチップ上に構成されたＶＣＯ部、シングルバッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、シングルバッファ（２）と内部回
路（３）との間に差動バッファ（５）を設け、シングル
バッファ（２）と内部回路（３）との間をコンデンサ
（Ｃ２）と抵抗（Ｒ７）との直列回路でＤＣ分離するよ
うに構成される。
【００３５】
【作用】本発明は、ＶＣＯ部と内部回路とをコンデンサ
で分離し、内部回路からの高周波信号（スプリアス成
分）をコンデンサ（Ｃ１）と抵抗（Ｒ２）で分圧し減衰
させる。
で分離し、内部回路からの高周波信号（スプリアス成
分）をコンデンサ（Ｃ１）と抵抗（Ｒ２）で分圧し減衰
させる。
【００３６】さらに、本発明は、ＶＣＯ部の出力と差動
バッファの入力間をコンデンサ（Ｃ１）で分離し、さら
に差動バッファの入力に定電圧（Ｖ１）を印加すること
によって、差動バッファの入力電圧の変動を少なくす
る。
バッファの入力間をコンデンサ（Ｃ１）で分離し、さら
に差動バッファの入力に定電圧（Ｖ１）を印加すること
によって、差動バッファの入力電圧の変動を少なくす
る。
【００３７】さらに、本発明は、ＶＣＯ部の出力と差動
バッファの入力間をコンデンサ（Ｃ１）および抵抗（Ｒ
６）の直列回路で分離し、さらにコンデンサ（Ｃ１）と
抵抗（Ｒ６）との接続点に定電圧（Ｖ１）を印加するこ
とによって、差動バッファの入力電圧の変動を少なくす
る。
バッファの入力間をコンデンサ（Ｃ１）および抵抗（Ｒ
６）の直列回路で分離し、さらにコンデンサ（Ｃ１）と
抵抗（Ｒ６）との接続点に定電圧（Ｖ１）を印加するこ
とによって、差動バッファの入力電圧の変動を少なくす
る。
【００３８】さらに、本発明は、ＶＣＯ部と差動バッフ
ァ間がコンデンサ（Ｃ１）で分離され、さらに差動バッ
ファの入力に直接または抵抗（Ｒ６）を介して定電圧
（Ｖ１）が印加されたシンセサイザ用半導体集積回路に
おいて、差動バッファ中の第３のトランジスタ（Ｑ６）
および第４のトランジスタ（Ｑ７）のエミッタがそれぞ
れ定電流源に接続されているので、内部回路からの高周
波信号（スプリアス成分）はその定電流源に吸収され
る。
ァ間がコンデンサ（Ｃ１）で分離され、さらに差動バッ
ファの入力に直接または抵抗（Ｒ６）を介して定電圧
（Ｖ１）が印加されたシンセサイザ用半導体集積回路に
おいて、差動バッファ中の第３のトランジスタ（Ｑ６）
および第４のトランジスタ（Ｑ７）のエミッタがそれぞ
れ定電流源に接続されているので、内部回路からの高周
波信号（スプリアス成分）はその定電流源に吸収され
る。
【００３９】さらに、本発明は、ＶＣＯ部と差動バッフ
ァとの間をコンデンサ（Ｃ１）でＤＣ分離したシンセサ
イザ用半導体集積回路において、ＶＣＯ部の電源と、差
動バッファおよび内部回路の電源とを分離するすること
によって、内部回路で発生した高周波信号（スプリア
ス）が電源を経由して回り込むことを防止する。
ァとの間をコンデンサ（Ｃ１）でＤＣ分離したシンセサ
イザ用半導体集積回路において、ＶＣＯ部の電源と、差
動バッファおよび内部回路の電源とを分離するすること
によって、内部回路で発生した高周波信号（スプリア
ス）が電源を経由して回り込むことを防止する。
【００４０】さらに、本発明は、ＶＣＯ部と差動バッフ
ァとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）の直列回
路でＤＣ分離したシンセサイザ用半導体集積回路におい
て、ＶＣＯ部の電源と、差動バッファおよび内部回路の
電源とを分離するすることによって、内部回路で発生し
た高周波信号（スプリアス）が電源を経由して回り込む
ことを防止する。
ァとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）の直列回
路でＤＣ分離したシンセサイザ用半導体集積回路におい
て、ＶＣＯ部の電源と、差動バッファおよび内部回路の
電源とを分離するすることによって、内部回路で発生し
た高周波信号（スプリアス）が電源を経由して回り込む
ことを防止する。
【００４１】さらに、本発明は、ＶＣＯ部と差動バッフ
ァとの間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシ
ングルバッファと内部回路との間をコンデンサ（Ｃ２）
で分離し、内部回路からシングルバッファにまたシング
ルバッファからＶＣＯ部に到達する高周波信号（スプリ
アス）を減衰させる。
ァとの間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシ
ングルバッファと内部回路との間をコンデンサ（Ｃ２）
で分離し、内部回路からシングルバッファにまたシング
ルバッファからＶＣＯ部に到達する高周波信号（スプリ
アス）を減衰させる。
【００４２】さらに、本発明はＶＣＯ部とシングルバッ
ファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さらに
シングルバッファと差動バッファとの間をコンデンサ
（Ｃ２）で分離し、内部回路から差動バッファを介して
シングルバッファにまたシングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させる。
ファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さらに
シングルバッファと差動バッファとの間をコンデンサ
（Ｃ２）で分離し、内部回路から差動バッファを介して
シングルバッファにまたシングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させる。
【００４３】さらに、本発明はＶＣＯ部とシングルバッ
ファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さらに
シングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、内部回路か
らシングルバッファに、シングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させる。
ファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さらに
シングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、内部回路か
らシングルバッファに、シングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させる。
【００４４】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、内部回路か
ら差動バッファを介してシングルバッファにまたシング
ルバッファからＶＣＯ部に到達する高周波信号（スプリ
アス）を減衰させる。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、内部回路か
ら差動バッファを介してシングルバッファにまたシング
ルバッファからＶＣＯ部に到達する高周波信号（スプリ
アス）を減衰させる。
【００４５】さらに、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に、複数のダイオードを介してアースに接続されるこ
とによって、バッファトランジスタ（Ｑ８）のベース電
位を一定する。
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に、複数のダイオードを介してアースに接続されるこ
とによって、バッファトランジスタ（Ｑ８）のベース電
位を一定する。
【００４６】さらに、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に１以上のダイオード（Ｄ１）と抵抗（Ｒ８）との直
列回路を介してアースに接続されることによって、バッ
ファトランジスタ（Ｑ８）のベース電位を一定にすると
共に、トランジスタ（Ｑ８）のベース電位を低くでき
る。
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に１以上のダイオード（Ｄ１）と抵抗（Ｒ８）との直
列回路を介してアースに接続されることによって、バッ
ファトランジスタ（Ｑ８）のベース電位を一定にすると
共に、トランジスタ（Ｑ８）のベース電位を低くでき
る。
【００４７】さらに、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離するシンセサイザ用半導体
集積回路において、そのシングルバッファを構成するバ
ッファトランジスタ（Ｑ８）のベースは定電流源（Ｉ）
を介して電源に接続されると共に１以上のダイオード
（Ｄ１）と抵抗（Ｒ８）との直列回路を介してアースに
接続されることによって、バッファトランジスタ（Ｑ
８）のベース電位を一定にすると共に、トランジスタ
（Ｑ８）のベース電位を低くできる。
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離するシンセサイザ用半導体
集積回路において、そのシングルバッファを構成するバ
ッファトランジスタ（Ｑ８）のベースは定電流源（Ｉ）
を介して電源に接続されると共に１以上のダイオード
（Ｄ１）と抵抗（Ｒ８）との直列回路を介してアースに
接続されることによって、バッファトランジスタ（Ｑ
８）のベース電位を一定にすると共に、トランジスタ
（Ｑ８）のベース電位を低くできる。
【００４８】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは抵抗（ＲB）を介して電
源に接続され、バッファトランジスタ（Ｑ８）のエミッ
タは定電流源（Ｉ）によってアースに接続され、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは抵抗（ＲB）を介して電
源に接続され、バッファトランジスタ（Ｑ８）のエミッ
タは定電流源（Ｉ）によってアースに接続され、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。
【００４９】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは抵抗（ＲB）を介して電源に接続され、バッファト
ランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によっ
てアースに接続され、内部回路からの高周波信号（スプ
リアス成分）をこの定電流源で吸収する。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは抵抗（ＲB）を介して電源に接続され、バッファト
ランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によっ
てアースに接続され、内部回路からの高周波信号（スプ
リアス成分）をこの定電流源で吸収する。
【００５０】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは定電圧源（Ｖ１）に接続
され、バッファトランジスタ（Ｑ８）のエミッタは定電
流源（Ｉ）によってアースに接続される。これによっ
て、バッファトランジスタ（Ｑ８）のベース電位を一定
にし、さらに、内部回路からの高周波信号（スプリアス
成分）をこの定電流源で吸収する。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは定電圧源（Ｖ１）に接続
され、バッファトランジスタ（Ｑ８）のエミッタは定電
流源（Ｉ）によってアースに接続される。これによっ
て、バッファトランジスタ（Ｑ８）のベース電位を一定
にし、さらに、内部回路からの高周波信号（スプリアス
成分）をこの定電流源で吸収する。
【００５１】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは定電圧源（Ｖ１）に接続され、バッファトランジス
タ（Ｑ８）のエミッタは定電流源（Ｉ）によってアース
に接続される。これによって、バッファトランジスタ
（Ｑ８）のベース電位を一定にし、さらに、内部回路か
らの高周波信号（スプリアス成分）をこの定電流源で吸
収する。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは定電圧源（Ｖ１）に接続され、バッファトランジス
タ（Ｑ８）のエミッタは定電流源（Ｉ）によってアース
に接続される。これによって、バッファトランジスタ
（Ｑ８）のベース電位を一定にし、さらに、内部回路か
らの高周波信号（スプリアス成分）をこの定電流源で吸
収する。
【００５２】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）で分離し、コンデンサ
（Ｃ１）と抵抗（Ｒ６）との接続点は定電圧源（Ｖ１）
に接続され、バッファトランジスタ（Ｑ８）のエミッタ
は定電流源（Ｉ）によってアースに接続される。これに
よって、バッファトランジスタ（Ｑ８）のベース電位を
一定にし、さらに、内部回路からの高周波信号（スプリ
アス成分）をこの定電流源で吸収する。
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）で分離し、コンデンサ
（Ｃ１）と抵抗（Ｒ６）との接続点は定電圧源（Ｖ１）
に接続され、バッファトランジスタ（Ｑ８）のエミッタ
は定電流源（Ｉ）によってアースに接続される。これに
よって、バッファトランジスタ（Ｑ８）のベース電位を
一定にし、さらに、内部回路からの高周波信号（スプリ
アス成分）をこの定電流源で吸収する。
【００５３】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直
列回路で分離し、コンデンサ（Ｃ１）と抵抗（Ｒ６）と
の接続点は定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続される。これによって、バッファトランジ
スタ（Ｑ８）のベース電位を一定にし、さらに、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直
列回路で分離し、コンデンサ（Ｃ１）と抵抗（Ｒ６）と
の接続点は定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続される。これによって、バッファトランジ
スタ（Ｑ８）のベース電位を一定にし、さらに、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。
【００５４】さらに、本発明は、シングルバッファ
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）でＤＣ分離する。
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）でＤＣ分離する。
【００５５】さらに、本発明は、シングルバッファ
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との
直列回路でＤＣ分離する。
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との
直列回路でＤＣ分離する。
【００５６】
（実施例１）図１は本発明の第１の実施例のアイソレー
ション回路を含むシンセサイザ用半導体集積回路を示す
図である。図１のシンセサイザ用半導体集積回路は、同
一基板上に形成されたＶＣＯ部１と内部回路３の間にＶ
ＣＯ部１からの信号をＤＣ的に分離するコンデンサＣ１
を挿入した回路である。図１において、１はＶＣＯ部、
２は差動バッファ、３はプリスケーラを含むＰＬＬ、Ｍ
ＩＸなどの内部回路である。Ｖcc1は、ＶＣＯ部１およ
び差動バッファに印加される電源電圧、Ｖcc2は内部回
路２に印加される電源電圧である。ＶＣＯ部１は、発振
トランジスタＱ１およびトランジスタＱ２、Ｑ３から構
成され、トランジスタＱ１のエミッタはトランジスタＱ
２、Ｑ３のベースに接続され、トランジスタＱ１のベー
スは抵抗ｒを介してＶcc1に接続され、トランジスタＱ
３のエミッタは抵抗Ｒ２を介して接地される。トランジ
スタＱ１で発振された信号は、トランジスタＱ１のエミ
ッタからトランジスタＱ２、トランジスタＱ３のベース
に伝達され、トランジスタＱ３のエミッタより出力され
る。
ション回路を含むシンセサイザ用半導体集積回路を示す
図である。図１のシンセサイザ用半導体集積回路は、同
一基板上に形成されたＶＣＯ部１と内部回路３の間にＶ
ＣＯ部１からの信号をＤＣ的に分離するコンデンサＣ１
を挿入した回路である。図１において、１はＶＣＯ部、
２は差動バッファ、３はプリスケーラを含むＰＬＬ、Ｍ
ＩＸなどの内部回路である。Ｖcc1は、ＶＣＯ部１およ
び差動バッファに印加される電源電圧、Ｖcc2は内部回
路２に印加される電源電圧である。ＶＣＯ部１は、発振
トランジスタＱ１およびトランジスタＱ２、Ｑ３から構
成され、トランジスタＱ１のエミッタはトランジスタＱ
２、Ｑ３のベースに接続され、トランジスタＱ１のベー
スは抵抗ｒを介してＶcc1に接続され、トランジスタＱ
３のエミッタは抵抗Ｒ２を介して接地される。トランジ
スタＱ１で発振された信号は、トランジスタＱ１のエミ
ッタからトランジスタＱ２、トランジスタＱ３のベース
に伝達され、トランジスタＱ３のエミッタより出力され
る。
【００５７】図１においては、従来の回路にコンデンサ
Ｃ１を追加することによって、内部回路３で発生する高
周波信号（スプリアス）がトランジスタＱ１のエミッタ
を流れる電流のＤＣ成分に与える影響を阻止できるの
で、内部回路３で発生する高周波信号（スプリアス）が
ＶＣＯ部１に与える影響を小さくすることができる。こ
れを式で表すと、 Ｖout＝Ｒ２／（Ｒ２＋１／ｊｗＣ１）・Ｖin となる。ここで、ＶinはＰＬＬ回路で発生される高周波
信号（スプリアス）電圧、ＶoutはトランジスタＱ３の
エミッタに印加される電圧である。この式から分かるよ
うに、コンデンサＣ１によりＤＣカットを行うと共に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響を少なくできる。
Ｃ１を追加することによって、内部回路３で発生する高
周波信号（スプリアス）がトランジスタＱ１のエミッタ
を流れる電流のＤＣ成分に与える影響を阻止できるの
で、内部回路３で発生する高周波信号（スプリアス）が
ＶＣＯ部１に与える影響を小さくすることができる。こ
れを式で表すと、 Ｖout＝Ｒ２／（Ｒ２＋１／ｊｗＣ１）・Ｖin となる。ここで、ＶinはＰＬＬ回路で発生される高周波
信号（スプリアス）電圧、ＶoutはトランジスタＱ３の
エミッタに印加される電圧である。この式から分かるよ
うに、コンデンサＣ１によりＤＣカットを行うと共に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響を少なくできる。
【００５８】（実施例２）図２は本発明の第２の実施例
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図２において、１はＶＣＯ部、
２は差動バッファ、３はプリスケーラを含むＰＬＬ、Ｍ
ＩＸなどの内部回路である。Ｖcc1は、ＶＣＯ部１およ
び差動バッファに印加される電源電圧、Ｖcc2は内部回
路２に印加される電源電圧である。ＶＣＯ部１は、発振
トランジスタＱ１およびトランジスタＱ２、Ｑ３から構
成され、トランジスタＱ１のエミッタはトランジスタＱ
２、Ｑ３のベースに接続され、トランジスタＱ１のベー
スは抵抗Ｒ２を介してＶcc1に接続され、トランジスタ
Ｑ３のエミッタは抵抗Ｒ２を介して接地される。トラン
ジスタＱ１で発振された信号は、トランジスタＱ１のエ
ミッタからトランジスタＱ２、トランジスタＱ３のベー
スに伝達され、トランジスタＱ３のエミッタより出力さ
れる。
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図２において、１はＶＣＯ部、
２は差動バッファ、３はプリスケーラを含むＰＬＬ、Ｍ
ＩＸなどの内部回路である。Ｖcc1は、ＶＣＯ部１およ
び差動バッファに印加される電源電圧、Ｖcc2は内部回
路２に印加される電源電圧である。ＶＣＯ部１は、発振
トランジスタＱ１およびトランジスタＱ２、Ｑ３から構
成され、トランジスタＱ１のエミッタはトランジスタＱ
２、Ｑ３のベースに接続され、トランジスタＱ１のベー
スは抵抗Ｒ２を介してＶcc1に接続され、トランジスタ
Ｑ３のエミッタは抵抗Ｒ２を介して接地される。トラン
ジスタＱ１で発振された信号は、トランジスタＱ１のエ
ミッタからトランジスタＱ２、トランジスタＱ３のベー
スに伝達され、トランジスタＱ３のエミッタより出力さ
れる。
【００５９】差動バッファ５は、差動増幅回路とエミッ
タフォロア出力回路で構成される。トランジスタＱ４、
トランジスタＱ５は差動増幅回路を構成するトランジス
タであり、第１および第２のトランジスタ（Ｑ４，Ｑ
５）のベースにはバイアス電位（Ｖ１）が印加される。
Ｒ３、Ｒ４は、それぞれトランジスタＱ４，Ｑ５のコレ
クタと電源Ｖcc1の間に接続される抵抗、Ｒ５はトラン
ジスタＱ４、トランジスタＱ５の各エミッタと接地間に
接続される抵抗である。
タフォロア出力回路で構成される。トランジスタＱ４、
トランジスタＱ５は差動増幅回路を構成するトランジス
タであり、第１および第２のトランジスタ（Ｑ４，Ｑ
５）のベースにはバイアス電位（Ｖ１）が印加される。
Ｒ３、Ｒ４は、それぞれトランジスタＱ４，Ｑ５のコレ
クタと電源Ｖcc1の間に接続される抵抗、Ｒ５はトラン
ジスタＱ４、トランジスタＱ５の各エミッタと接地間に
接続される抵抗である。
【００６０】トランジスタＱ６，Ｑ７の各ベースはそれ
ぞれ差動増幅回路のトランジスタＱ４，Ｑ５のコレクタ
に接続され、トランジスタＱ６，Ｑ７の各エミッタは、
それぞれ定電流源Ｉ１、Ｉ２に接続され、差動バッファ
５の差動増幅回路のエミッタフォロア出力回路を構成し
ている。
ぞれ差動増幅回路のトランジスタＱ４，Ｑ５のコレクタ
に接続され、トランジスタＱ６，Ｑ７の各エミッタは、
それぞれ定電流源Ｉ１、Ｉ２に接続され、差動バッファ
５の差動増幅回路のエミッタフォロア出力回路を構成し
ている。
【００６１】アイソレーション回路はＣ１から構成され
る。Ｃ１は、片方がＶＣＯ部１のトランジスタＱ３のエ
ミッタに接続され、他方が差動バッファ５中のトランジ
スタＱ４のベースに接続され、ＶＣＯ部１からの発振信
号をＤＣ的に差動バッファ５から分離するコンデンサで
ある。Ｖ１はトランジスタＱ４およびＱ５のベースにバ
イアス電位を与える定電圧源である。
る。Ｃ１は、片方がＶＣＯ部１のトランジスタＱ３のエ
ミッタに接続され、他方が差動バッファ５中のトランジ
スタＱ４のベースに接続され、ＶＣＯ部１からの発振信
号をＤＣ的に差動バッファ５から分離するコンデンサで
ある。Ｖ１はトランジスタＱ４およびＱ５のベースにバ
イアス電位を与える定電圧源である。
【００６２】ＶＣＯ部１のトランジスタＱ３のエミッタ
より出力された信号は、コンデンサＣ１でＤＣ的に分離
され差動バッファ５へ伝達され、さらに差動バッファ５
のエミッタフォロア出力回路を通じて後段の内部回路３
へ出力される。
より出力された信号は、コンデンサＣ１でＤＣ的に分離
され差動バッファ５へ伝達され、さらに差動バッファ５
のエミッタフォロア出力回路を通じて後段の内部回路３
へ出力される。
【００６３】内部回路３のＰＬＬで高周波雑音（スプリ
アス）が発生し、ＶＣＯ部１への高周波（スプリアス）
成分がある場合、この実施例２においては、ＶＣＯ部１
と内部回路３との間に高周波（スプリアス）成分をＤＣ
的に分離するコンデンサＣ１と差動バッファ５があるた
め、高周波（スプリアス）成分は直接ＶＣＯ部１へは影
響を与えない。高周波（スプリアス）成分は、まず差動
バッファ５の出力側すなわちエミッタフォロア出力回路
を構成するトランジスタＱ６，Ｑ７のエミッタに影響を
与える。ここで差動バッファ５の入力側はハイインピー
ダンス、出力側はローインピーダンスである。このた
め、内部回路３からの高周波（スプリアス）成分はトラ
ンジスタＱ６，Ｑ７のエミッタ入力すると、定電流源Ｉ
１、Ｉ２を介して接地へ抜ける。従って、内部回路３か
らの高周波（スプリアス）成分はＶＣＯ部１へは影響を
与えない。すなわち、差動バッファ５自体がアイソレー
ション回路として動作する。
アス）が発生し、ＶＣＯ部１への高周波（スプリアス）
成分がある場合、この実施例２においては、ＶＣＯ部１
と内部回路３との間に高周波（スプリアス）成分をＤＣ
的に分離するコンデンサＣ１と差動バッファ５があるた
め、高周波（スプリアス）成分は直接ＶＣＯ部１へは影
響を与えない。高周波（スプリアス）成分は、まず差動
バッファ５の出力側すなわちエミッタフォロア出力回路
を構成するトランジスタＱ６，Ｑ７のエミッタに影響を
与える。ここで差動バッファ５の入力側はハイインピー
ダンス、出力側はローインピーダンスである。このた
め、内部回路３からの高周波（スプリアス）成分はトラ
ンジスタＱ６，Ｑ７のエミッタ入力すると、定電流源Ｉ
１、Ｉ２を介して接地へ抜ける。従って、内部回路３か
らの高周波（スプリアス）成分はＶＣＯ部１へは影響を
与えない。すなわち、差動バッファ５自体がアイソレー
ション回路として動作する。
【００６４】次に、もし何らかの原因で、内部回路３で
発生した高周波（スプリアス）成分が差動バッファ５を
抜けてトランジスタＱ４のベースに現れたとすると、す
なわち、トランジスタＱ４とＣ１との間に高周波（スプ
リアス）成分がある場合を以下に検討する。この場合、
トランジスタＱ３の出力インピーダンスはハイインピー
ダンスであるものとする。トランジスタＱ４とＣ１の間
の高周波（スプリアス）成分の電圧をＶin、トランジス
タＱ３のエミッタに印加される電圧をＶoutとすると、
Ｃ１を介してＶＣＯ部１のトランジスタＱ３のエミッタ
へ影響を与える高周波（スプリアス）成分の電圧は、 Ｖout＝｛Ｒ２／（Ｒ２＋１／ｊｗＣ１）｝・Ｖin となる。１／ｊｗＣ１のインピーダンス値をＲ２の抵抗
値よりも大きく取ることによって、 ＶＣＯ部１のトラ
ンジスタＱ３への印加電圧を減衰させることができる。
従って、高周波（スプリアス）成分がＶＣＯ部へ与える
悪影響は軽減される。
発生した高周波（スプリアス）成分が差動バッファ５を
抜けてトランジスタＱ４のベースに現れたとすると、す
なわち、トランジスタＱ４とＣ１との間に高周波（スプ
リアス）成分がある場合を以下に検討する。この場合、
トランジスタＱ３の出力インピーダンスはハイインピー
ダンスであるものとする。トランジスタＱ４とＣ１の間
の高周波（スプリアス）成分の電圧をＶin、トランジス
タＱ３のエミッタに印加される電圧をＶoutとすると、
Ｃ１を介してＶＣＯ部１のトランジスタＱ３のエミッタ
へ影響を与える高周波（スプリアス）成分の電圧は、 Ｖout＝｛Ｒ２／（Ｒ２＋１／ｊｗＣ１）｝・Ｖin となる。１／ｊｗＣ１のインピーダンス値をＲ２の抵抗
値よりも大きく取ることによって、 ＶＣＯ部１のトラ
ンジスタＱ３への印加電圧を減衰させることができる。
従って、高周波（スプリアス）成分がＶＣＯ部へ与える
悪影響は軽減される。
【００６５】次にこの軽減された高周波（スプリアス）
成分が、ＶＣＯ部１の中でどのように影響を与えるかに
ついて考える。この高周波（スプリアス）成分はトラン
ジスタＱ３のエミッタ側波形にひずみやゆれを生じさ
せ、トランジスタＱ３のエミッタ電位をＤＣ的に変化さ
せる。これによって、トランジスタＱ３のベース電流も
波形ひずみやゆれが生じる。従来回路では発振用トラン
ジスタＱ１のベースとトランジスタＱ２，Ｑ３のベース
が共通であったため、トランジスタＱ３のベース電位が
直接トランジスタＱ１の発振周波数特性に影響を与えて
いた。しかし、この実施例２によれば発振用トランジス
タＱ１とトランジスタＱ２，Ｑ３のベースが共通でなく
分離されているため、トランジスタＱ３のベース電流が
トランジスタＱ１の発振周波数特性に直接影響を与える
度合いが小さくなる。
成分が、ＶＣＯ部１の中でどのように影響を与えるかに
ついて考える。この高周波（スプリアス）成分はトラン
ジスタＱ３のエミッタ側波形にひずみやゆれを生じさ
せ、トランジスタＱ３のエミッタ電位をＤＣ的に変化さ
せる。これによって、トランジスタＱ３のベース電流も
波形ひずみやゆれが生じる。従来回路では発振用トラン
ジスタＱ１のベースとトランジスタＱ２，Ｑ３のベース
が共通であったため、トランジスタＱ３のベース電位が
直接トランジスタＱ１の発振周波数特性に影響を与えて
いた。しかし、この実施例２によれば発振用トランジス
タＱ１とトランジスタＱ２，Ｑ３のベースが共通でなく
分離されているため、トランジスタＱ３のベース電流が
トランジスタＱ１の発振周波数特性に直接影響を与える
度合いが小さくなる。
【００６６】以上のような回路構成とすることによっ
て、ＶＣＯ部１と内部回路３とのアイソレーションが強
化され、発振周波数特性（Ｃ／Ｎ、Ｓ／Ｎ）の特性劣化
を小さくできる。
て、ＶＣＯ部１と内部回路３とのアイソレーションが強
化され、発振周波数特性（Ｃ／Ｎ、Ｓ／Ｎ）の特性劣化
を小さくできる。
【００６７】（実施例３）図３は本発明の第３の実施例
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。これは実施例２で説明した発明
をさらに改良したものである。実施例２で説明した図２
において、コンデンサＣ１と差動バッファ５の間に数十
〜数百Ω程度の抵抗Ｒ６を挿入したことに特徴がある。
内部回路３で発生した高周波（スプリアス）成分の差動
バッファ５の入力側のトランジスタＱ４における電圧を
Ｖin、トランジスタＱ３のエミッタに印加される電圧を
Ｖoutとすると、コンデンサＣ１および抵抗Ｒ６を介し
てＶＣＯ部１のトランジスタＱ３のエミッタへ影響を与
える高周波（スプリアス）成分の電圧は、 Ｖout＝｛Ｒ２／（Ｒ２＋Ｒ６＋１／ｊｗＣ１）｝・Ｖi
n となる。１／ｊｗＣ１のインピーダンス値と抵抗Ｒ６の
抵抗値との和をＲ２の抵抗値よりも大きく取ることによ
って、 ＶＣＯ部１のトランジスタＱ３への印加電圧を
さらに減衰することができる。すなわち、実施例２の場
合よりも高周波（スプリアス）成分が減衰され、ＶＣＯ
部への影響が小さくなる。
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。これは実施例２で説明した発明
をさらに改良したものである。実施例２で説明した図２
において、コンデンサＣ１と差動バッファ５の間に数十
〜数百Ω程度の抵抗Ｒ６を挿入したことに特徴がある。
内部回路３で発生した高周波（スプリアス）成分の差動
バッファ５の入力側のトランジスタＱ４における電圧を
Ｖin、トランジスタＱ３のエミッタに印加される電圧を
Ｖoutとすると、コンデンサＣ１および抵抗Ｒ６を介し
てＶＣＯ部１のトランジスタＱ３のエミッタへ影響を与
える高周波（スプリアス）成分の電圧は、 Ｖout＝｛Ｒ２／（Ｒ２＋Ｒ６＋１／ｊｗＣ１）｝・Ｖi
n となる。１／ｊｗＣ１のインピーダンス値と抵抗Ｒ６の
抵抗値との和をＲ２の抵抗値よりも大きく取ることによ
って、 ＶＣＯ部１のトランジスタＱ３への印加電圧を
さらに減衰することができる。すなわち、実施例２の場
合よりも高周波（スプリアス）成分が減衰され、ＶＣＯ
部への影響が小さくなる。
【００６８】この実施例３の発明によって、ＶＣＯ部１
と内部回路３とのアイソレーションがさらに強化され、
トランジスタＱ１の発振周波数特性（Ｃ／Ｎ、Ｓ／Ｎ）
をさらに安定にする。
と内部回路３とのアイソレーションがさらに強化され、
トランジスタＱ１の発振周波数特性（Ｃ／Ｎ、Ｓ／Ｎ）
をさらに安定にする。
【００６９】（実施例４）図４は本発明の第４の実施例
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図４は、実施例２で説明した図
２においてＶＣＯ部１と差動バッファ５の電源を分離し
たことに特徴がある。ＶＣＯ部１は電源Ｖcc1から供給
され、差動バッファ５は内部回路３と共通に電源Ｖcc2
によって供給される。
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図４は、実施例２で説明した図
２においてＶＣＯ部１と差動バッファ５の電源を分離し
たことに特徴がある。ＶＣＯ部１は電源Ｖcc1から供給
され、差動バッファ５は内部回路３と共通に電源Ｖcc2
によって供給される。
【００７０】上述のように、ＶＣＯ部１の電源と差動バ
ッファ５の電源とを独立させることによって、内部回路
３で発生する雑音が電源ラインを経由してＶＣＯ部１へ
回り込むことを防ぐことができる。
ッファ５の電源とを独立させることによって、内部回路
３で発生する雑音が電源ラインを経由してＶＣＯ部１へ
回り込むことを防ぐことができる。
【００７１】発振用トランジスタＱ１のベース−エミッ
タ間順方向電圧をＶBEとするとトランジスタＱ１のエミ
ッタ電流Ｉe1は以下の式で表される。 Ｉe1＝（Ｖcc1−ＶBE）／Ｒ１ 但し、トランジスタＱ１のベース電位ＶB1はほぼＶcc1
とする。
タ間順方向電圧をＶBEとするとトランジスタＱ１のエミ
ッタ電流Ｉe1は以下の式で表される。 Ｉe1＝（Ｖcc1−ＶBE）／Ｒ１ 但し、トランジスタＱ１のベース電位ＶB1はほぼＶcc1
とする。
【００７２】この式からわかるように、トランジスタＱ
１のエミッタ電流Ｉe1は電源電圧Ｖcc1により変化す
る。従って、従来例のように、もしＶＣＯ部１の電源Ｖ
cc1と差動バッファ５および内部回路３の電源Ｖcc2とが
共通であると、差動バッファ５および内部回路３の電源
Ｖcc2が何らかの原因で変動したときに、発振トランジ
スタＱ１のエミッタ電流Ｉe1が変化し、それによって発
振周波数信号が変化する。この実施例４においては、Ｖ
ＣＯ部１の電源Ｖcc1と差動バッファ５および内部回路
３の電源Ｖcc2とを分離したので、差動バッファ５およ
び内部回路３の電源Ｖcc2が何らかの原因で変動したと
しても、発振トランジスタＱ１発振周波数信号が変化す
ることはない。従って、差動バッファ５および内部回路
３と発振トランジスタＱ１とのアイソレーションがさら
に強化され、発振周波数特性（Ｃ／Ｎ，Ｓ／Ｎ）をさら
に安定にする。
１のエミッタ電流Ｉe1は電源電圧Ｖcc1により変化す
る。従って、従来例のように、もしＶＣＯ部１の電源Ｖ
cc1と差動バッファ５および内部回路３の電源Ｖcc2とが
共通であると、差動バッファ５および内部回路３の電源
Ｖcc2が何らかの原因で変動したときに、発振トランジ
スタＱ１のエミッタ電流Ｉe1が変化し、それによって発
振周波数信号が変化する。この実施例４においては、Ｖ
ＣＯ部１の電源Ｖcc1と差動バッファ５および内部回路
３の電源Ｖcc2とを分離したので、差動バッファ５およ
び内部回路３の電源Ｖcc2が何らかの原因で変動したと
しても、発振トランジスタＱ１発振周波数信号が変化す
ることはない。従って、差動バッファ５および内部回路
３と発振トランジスタＱ１とのアイソレーションがさら
に強化され、発振周波数特性（Ｃ／Ｎ，Ｓ／Ｎ）をさら
に安定にする。
【００７３】（実施例５）図５は本発明の第５の実施例
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図５は、実施例３で説明した図
３においてＶＣＯ部１と差動バッファ５の電源を分離し
たことに特徴がある。ＶＣＯ部１は電源Ｖcc1から供給
され、差動バッファ５は内部回路３と共通に電源Ｖcc2
によって供給される。
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図５は、実施例３で説明した図
３においてＶＣＯ部１と差動バッファ５の電源を分離し
たことに特徴がある。ＶＣＯ部１は電源Ｖcc1から供給
され、差動バッファ５は内部回路３と共通に電源Ｖcc2
によって供給される。
【００７４】上述のように、ＶＣＯ部１の電源と差動バ
ッファ５の電源とを独立させることによって、内部回路
３で発生する雑音が電源ラインを経由してＶＣＯ部１へ
回り込むことを防ぐことができる。
ッファ５の電源とを独立させることによって、内部回路
３で発生する雑音が電源ラインを経由してＶＣＯ部１へ
回り込むことを防ぐことができる。
【００７５】発振用トランジスタＱ１のベース−エミッ
タ間順方向電圧をＶBEとするとトランジスタＱ１のエミ
ッタ電流Ｉe1は以下の式で表される。 Ｉe1＝（Ｖcc1−ＶBE）／Ｒ１ 但し、トランジスタＱ１のベース電位ＶB1はほぼＶcc1
とする。
タ間順方向電圧をＶBEとするとトランジスタＱ１のエミ
ッタ電流Ｉe1は以下の式で表される。 Ｉe1＝（Ｖcc1−ＶBE）／Ｒ１ 但し、トランジスタＱ１のベース電位ＶB1はほぼＶcc1
とする。
【００７６】この式からわかるように、トランジスタＱ
１のエミッタ電流Ｉe1は電源電圧Ｖcc1により変化す
る。従って、従来例のように、もしＶＣＯ部１の電源Ｖ
cc1と差動バッファ５および内部回路３の電源Ｖcc2とが
共通であると、差動バッファ５および内部回路３の電源
Ｖcc2が何らかの原因で変動したときに、発振トランジ
スタＱ１のエミッタ電流Ｉe1が変化し、それによって発
振周波数信号が変化する。この実施例５においては、Ｖ
ＣＯ部１の電源Ｖcc1と差動バッファ５および内部回路
３の電源Ｖcc2とを分離したので、差動バッファ５およ
び内部回路３の電源Ｖcc2が何らかの原因で変動したと
しても、発振トランジスタＱ１発振周波数信号が変化す
ることはない。従って、差動バッファ５および内部回路
３と発振トランジスタＱ１とのアイソレーションがさら
に強化され、発振周波数特性（Ｃ／Ｎ，Ｓ／Ｎ）をさら
に安定にする。
１のエミッタ電流Ｉe1は電源電圧Ｖcc1により変化す
る。従って、従来例のように、もしＶＣＯ部１の電源Ｖ
cc1と差動バッファ５および内部回路３の電源Ｖcc2とが
共通であると、差動バッファ５および内部回路３の電源
Ｖcc2が何らかの原因で変動したときに、発振トランジ
スタＱ１のエミッタ電流Ｉe1が変化し、それによって発
振周波数信号が変化する。この実施例５においては、Ｖ
ＣＯ部１の電源Ｖcc1と差動バッファ５および内部回路
３の電源Ｖcc2とを分離したので、差動バッファ５およ
び内部回路３の電源Ｖcc2が何らかの原因で変動したと
しても、発振トランジスタＱ１発振周波数信号が変化す
ることはない。従って、差動バッファ５および内部回路
３と発振トランジスタＱ１とのアイソレーションがさら
に強化され、発振周波数特性（Ｃ／Ｎ，Ｓ／Ｎ）をさら
に安定にする。
【００７７】（実施例６）図６は本発明の第６の実施例
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図６において、１はＶＣＯ部で
ある。２はシングルバッファであり、ＶＣＯ部と内部回
路３との間を分離するアイソレーション回路である。Ｃ
１はトランジスタＱ１とトランジスタＱ２をＤＣ的にカ
ットするための数ｐＦのコンデンサ、Ｄ１，Ｄ２はトラ
ンジスタＱ２のゲートのバイアス点を決めるダイオード
である。
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図６において、１はＶＣＯ部で
ある。２はシングルバッファであり、ＶＣＯ部と内部回
路３との間を分離するアイソレーション回路である。Ｃ
１はトランジスタＱ１とトランジスタＱ２をＤＣ的にカ
ットするための数ｐＦのコンデンサ、Ｄ１，Ｄ２はトラ
ンジスタＱ２のゲートのバイアス点を決めるダイオード
である。
【００７８】以下に図６に示すシンセサイザ用半導体集
積回路のアイソレーション動作を説明する。図６におい
て、定電流源Ｉの電流がダイオードＤ１，Ｄ２を流れ、
Ｄ１，Ｄ２の順方向定電圧ＶFはトランジスタＱ８のゲ
ートに印加されるので、ベース・エミッタ間電圧ＶBEは
一定になる。従って、トランジスタＱ８のエミッタ電流
Ｉe2は以下のような式（１）で表される。 Ｉe2＝（２ＶF−ＶBE）／Ｒ１ （１） 式（１）から分かるように、トランジスタＱ８のエミッ
タ電流Ｉe2は電源電圧Ｖcc1に無関係となる。すなわ
ち、トランジスタＱ８のエミッタ電流Ｉe2は電源電圧Ｖ
cc1の影響を受けないことになる。さらに、ＰＬＬ等の
内部回路からの高周波信号（スプリアス）の影響やトラ
ンジスタＱ８のベース電流Ｉb2の変化による発振周波数
の変化を小さくするために、発振トランジスタＱ１とバ
ッファトランジスタＱ８との間に数ｐＦのコンデンサＣ
１を挿入しＤＣ的カットを行うようにした。
積回路のアイソレーション動作を説明する。図６におい
て、定電流源Ｉの電流がダイオードＤ１，Ｄ２を流れ、
Ｄ１，Ｄ２の順方向定電圧ＶFはトランジスタＱ８のゲ
ートに印加されるので、ベース・エミッタ間電圧ＶBEは
一定になる。従って、トランジスタＱ８のエミッタ電流
Ｉe2は以下のような式（１）で表される。 Ｉe2＝（２ＶF−ＶBE）／Ｒ１ （１） 式（１）から分かるように、トランジスタＱ８のエミッ
タ電流Ｉe2は電源電圧Ｖcc1に無関係となる。すなわ
ち、トランジスタＱ８のエミッタ電流Ｉe2は電源電圧Ｖ
cc1の影響を受けないことになる。さらに、ＰＬＬ等の
内部回路からの高周波信号（スプリアス）の影響やトラ
ンジスタＱ８のベース電流Ｉb2の変化による発振周波数
の変化を小さくするために、発振トランジスタＱ１とバ
ッファトランジスタＱ８との間に数ｐＦのコンデンサＣ
１を挿入しＤＣ的カットを行うようにした。
【００７９】さらに、ＰＬＬ等の内部回路からの高周波
信号（スプリアス成分）を減衰させるため、内部回路と
シングルバッファ２との間にコンデンサＣ２を接続す
る。このようにコンデンサＣ２を接続することによっ
て、ＰＬＬの内部回路で発生した高周波信号（スプリア
ス）がトランジスタＱ８のエミッタに与える影響を少な
くできる。
信号（スプリアス成分）を減衰させるため、内部回路と
シングルバッファ２との間にコンデンサＣ２を接続す
る。このようにコンデンサＣ２を接続することによっ
て、ＰＬＬの内部回路で発生した高周波信号（スプリア
ス）がトランジスタＱ８のエミッタに与える影響を少な
くできる。
【００８０】上述のように、この実施例においては、電
源電圧変動による影響は、定電流源とダイオードの直列
回路によって作られた定電圧をトランジスタＱ８のベー
ス電位に印加し、すると共にコンデンサＣ１によりＶＣ
Ｏ部１とシングルバッファ２とをＤＣカットすることに
よってＶＣＯ部の発振周波数に及ぼす影響が少なくな
る。また、ＰＬＬ等の内部回路からの高周波信号（スプ
リアス成分）に対しては、コンデンサＣ２によりＤＣカ
ットを行うと共に、ＰＬＬ等の内部回路からの高周波信
号（スプリアス成分）がコンデンサＣ２と抵抗Ｒ２によ
って分圧され、発振周波数に及ぼす影響が少なくなる。
これを式で表すと、 Ｖout＝Ｒ２／（Ｒ２＋１／ｊｗＣ２）・Ｖin となる。ここで、ＶinはＰＬＬ回路で発生される高周波
信号（スプリアス）電圧、ＶoutはトランジスタＱ８の
エミッタに印加される電圧である。この式から分かるよ
うに、コンデンサＣ２によりＤＣカットを行うと共に、
コンデンサＣ２と抵抗Ｒ２によってＰＬＬ等の内部回路
からの高周波信号（スプリアス成分）が発振周波数に及
ぼす影響が少なくなる。
源電圧変動による影響は、定電流源とダイオードの直列
回路によって作られた定電圧をトランジスタＱ８のベー
ス電位に印加し、すると共にコンデンサＣ１によりＶＣ
Ｏ部１とシングルバッファ２とをＤＣカットすることに
よってＶＣＯ部の発振周波数に及ぼす影響が少なくな
る。また、ＰＬＬ等の内部回路からの高周波信号（スプ
リアス成分）に対しては、コンデンサＣ２によりＤＣカ
ットを行うと共に、ＰＬＬ等の内部回路からの高周波信
号（スプリアス成分）がコンデンサＣ２と抵抗Ｒ２によ
って分圧され、発振周波数に及ぼす影響が少なくなる。
これを式で表すと、 Ｖout＝Ｒ２／（Ｒ２＋１／ｊｗＣ２）・Ｖin となる。ここで、ＶinはＰＬＬ回路で発生される高周波
信号（スプリアス）電圧、ＶoutはトランジスタＱ８の
エミッタに印加される電圧である。この式から分かるよ
うに、コンデンサＣ２によりＤＣカットを行うと共に、
コンデンサＣ２と抵抗Ｒ２によってＰＬＬ等の内部回路
からの高周波信号（スプリアス成分）が発振周波数に及
ぼす影響が少なくなる。
【００８１】図７は本発明の第６の実施例のアイソレー
ション回路を含む他のシンセサイザ用半導体集積回路を
示す図である。図７において、１はＶＣＯ部である。２
はシングルバッファであり、ＶＣＯ部と内部回路３との
間を分離するアイソレーション回路である。図７は、コ
ンデンサＣ２と内部回路３との間に差動バッファ５を設
け、シングルバッファ２とＶＣＯ部１とのアイソレーシ
ョンを強化したことに特徴がある。従って、図７の回路
によれば、ＰＬＬ等の内部回路からの高周波信号（スプ
リアス成分）が発振周波数に及ぼす影響がさらに少なく
なる。
ション回路を含む他のシンセサイザ用半導体集積回路を
示す図である。図７において、１はＶＣＯ部である。２
はシングルバッファであり、ＶＣＯ部と内部回路３との
間を分離するアイソレーション回路である。図７は、コ
ンデンサＣ２と内部回路３との間に差動バッファ５を設
け、シングルバッファ２とＶＣＯ部１とのアイソレーシ
ョンを強化したことに特徴がある。従って、図７の回路
によれば、ＰＬＬ等の内部回路からの高周波信号（スプ
リアス成分）が発振周波数に及ぼす影響がさらに少なく
なる。
【００８２】（実施例７）図８は本発明の第７の実施例
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図８において、１はＶＣＯ部で
ある。２はシングルバッファであり、ＶＣＯ部と内部回
路３との間を分離するアイソレーション回路である。Ｃ
１はトランジスタＱ１とトランジスタＱ８をＤＣ的にカ
ットするための数ｐＦのコンデンサ、Ｄ１，Ｄ２はトラ
ンジスタＱ８のゲートのバイアス点を決めるダイオー
ド、Ｒ７は高周波信号（スプリアス成分）レベルを小さ
くするための数十Ωの抵抗である。
のアイソレーション回路を含むシンセサイザ用半導体集
積回路を示す図である。図８において、１はＶＣＯ部で
ある。２はシングルバッファであり、ＶＣＯ部と内部回
路３との間を分離するアイソレーション回路である。Ｃ
１はトランジスタＱ１とトランジスタＱ８をＤＣ的にカ
ットするための数ｐＦのコンデンサ、Ｄ１，Ｄ２はトラ
ンジスタＱ８のゲートのバイアス点を決めるダイオー
ド、Ｒ７は高周波信号（スプリアス成分）レベルを小さ
くするための数十Ωの抵抗である。
【００８３】以下に図８に示すシンセサイザ用半導体集
積回路のアイソレーション動作を説明する。図８におい
て、定電流源Ｉの電流がダイオードＤ１，Ｄ２を流れ、
Ｄ１，Ｄ２の順方向定電圧ＶFはトランジスタＱ８のゲ
ートに印加されるので、ベース・エミッタ間電圧ＶBEは
一定になる。従って、トランジスタＱ８のエミッタ電流
Ｉe2は以下のような式で表される。 Ｉe2＝（２ＶF−ＶBE）／Ｒ２ この式から分かるように、トランジスタＱ８のエミッタ
電流Ｉe2は電源電圧Ｖcc1に無関係となる。すなわち、
トランジスタＱ８のエミッタ電流Ｉe2は電源電圧Ｖcc1
の影響を受けないことになる。さらに、ＰＬＬ等の内部
回路からの高周波信号（スプリアス）の影響やトランジ
スタＱ８のベース電流Ｉb2の変化による発振周波数の変
化を小さくするために、発振トランジスタＱ１とバッフ
ァトランジスタＱ８との間に数ｐＦのコンデンサＣ１を
挿入しＤＣ的カットを行うようにした。
積回路のアイソレーション動作を説明する。図８におい
て、定電流源Ｉの電流がダイオードＤ１，Ｄ２を流れ、
Ｄ１，Ｄ２の順方向定電圧ＶFはトランジスタＱ８のゲ
ートに印加されるので、ベース・エミッタ間電圧ＶBEは
一定になる。従って、トランジスタＱ８のエミッタ電流
Ｉe2は以下のような式で表される。 Ｉe2＝（２ＶF−ＶBE）／Ｒ２ この式から分かるように、トランジスタＱ８のエミッタ
電流Ｉe2は電源電圧Ｖcc1に無関係となる。すなわち、
トランジスタＱ８のエミッタ電流Ｉe2は電源電圧Ｖcc1
の影響を受けないことになる。さらに、ＰＬＬ等の内部
回路からの高周波信号（スプリアス）の影響やトランジ
スタＱ８のベース電流Ｉb2の変化による発振周波数の変
化を小さくするために、発振トランジスタＱ１とバッフ
ァトランジスタＱ８との間に数ｐＦのコンデンサＣ１を
挿入しＤＣ的カットを行うようにした。
【００８４】さらに、ＰＬＬ等の内部回路からの高周波
信号（スプリアス成分）を減衰させるため、数十Ωの抵
抗Ｒ７をコンデンサＣ２と直列に接続する。このように
抵抗Ｒ７とコンデンサＣ２とを接続することによって、
ＰＬＬの内部回路で発生した高周波信号（スプリアス）
がトランジスタＱ２のエミッタに与える影響を少なくで
きる。
信号（スプリアス成分）を減衰させるため、数十Ωの抵
抗Ｒ７をコンデンサＣ２と直列に接続する。このように
抵抗Ｒ７とコンデンサＣ２とを接続することによって、
ＰＬＬの内部回路で発生した高周波信号（スプリアス）
がトランジスタＱ２のエミッタに与える影響を少なくで
きる。
【００８５】上述のように、この実施例においては、電
源電圧変動による影響は、定電流源とダイオードの直列
回路によって作られた定電圧をトランジスタＱ８のベー
ス電位に印加し、すると共にコンデンサＣ１によりＶＣ
Ｏ部１とシングルバッファ２とをＤＣカットすることに
よってＶＣＯ部の発振周波数に及ぼす影響が少なくな
る。また、ＰＬＬ等の内部回路からの高周波信号（スプ
リアス成分）に対しては、コンデンサＣ２によりＤＣカ
ットを行い、さらに、コンデンサＣ２と抵抗Ｒ７によっ
てＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響が少なくなる。これを式
で表すと、 Ｖout＝Ｒ２／（Ｒ２＋Ｒ７＋１／ｊｗＣ２）・Ｖin となる。ここで、ＶinはＰＬＬ回路で発生される高周波
信号（スプリアス）電圧、ＶoutはトランジスタＱ２の
エミッタに印加される電圧である。この式において、Ｒ
７＋１／ｊｗＣ２の値をＲ２の値よりも大きくすると、
コンデンサＣ２によりＤＣカットが行われると共に、コ
ンデンサＣ２と抵抗Ｒ７とによってＰＬＬ等の内部回路
からの高周波信号（スプリアス成分）が発振周波数に及
ぼす影響を少なくできる。
源電圧変動による影響は、定電流源とダイオードの直列
回路によって作られた定電圧をトランジスタＱ８のベー
ス電位に印加し、すると共にコンデンサＣ１によりＶＣ
Ｏ部１とシングルバッファ２とをＤＣカットすることに
よってＶＣＯ部の発振周波数に及ぼす影響が少なくな
る。また、ＰＬＬ等の内部回路からの高周波信号（スプ
リアス成分）に対しては、コンデンサＣ２によりＤＣカ
ットを行い、さらに、コンデンサＣ２と抵抗Ｒ７によっ
てＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響が少なくなる。これを式
で表すと、 Ｖout＝Ｒ２／（Ｒ２＋Ｒ７＋１／ｊｗＣ２）・Ｖin となる。ここで、ＶinはＰＬＬ回路で発生される高周波
信号（スプリアス）電圧、ＶoutはトランジスタＱ２の
エミッタに印加される電圧である。この式において、Ｒ
７＋１／ｊｗＣ２の値をＲ２の値よりも大きくすると、
コンデンサＣ２によりＤＣカットが行われると共に、コ
ンデンサＣ２と抵抗Ｒ７とによってＰＬＬ等の内部回路
からの高周波信号（スプリアス成分）が発振周波数に及
ぼす影響を少なくできる。
【００８６】図９は本発明の第７の実施例のアイソレー
ション回路を含む他のシンセサイザ用半導体集積回路を
示す図である。図９においては、抵抗Ｒ７と内部回路３
との間に差動バッファ５を挿入して、シングルバッファ
２とＶＣＯ部１とのアイソレーションを強化したもので
ある。従って、図９の回路によれば、ＰＬＬ等の内部回
路からの高周波信号（スプリアス成分）が発振周波数に
及ぼす影響がさらに少なくなる。
ション回路を含む他のシンセサイザ用半導体集積回路を
示す図である。図９においては、抵抗Ｒ７と内部回路３
との間に差動バッファ５を挿入して、シングルバッファ
２とＶＣＯ部１とのアイソレーションを強化したもので
ある。従って、図９の回路によれば、ＰＬＬ等の内部回
路からの高周波信号（スプリアス成分）が発振周波数に
及ぼす影響がさらに少なくなる。
【００８７】（実施例８）図１０は本発明の第８の実施
例のアイソレーション回路を含むシンセサイザ用半導体
集積回路を示す図である。図１０は、実施例６と同様な
構成であるが、ダイオードＤ１，Ｄ２から形成される定
電圧発生部をダイオードＤ１と抵抗Ｒ８によって構成す
る点が異なる。図１０においては、トランジスタＱ８の
ベース電位を低くできるので、移動電話で要求される低
電圧動作が可能となる点に特徴がある。他の特徴に付い
ては、実施例６と同様である。
例のアイソレーション回路を含むシンセサイザ用半導体
集積回路を示す図である。図１０は、実施例６と同様な
構成であるが、ダイオードＤ１，Ｄ２から形成される定
電圧発生部をダイオードＤ１と抵抗Ｒ８によって構成す
る点が異なる。図１０においては、トランジスタＱ８の
ベース電位を低くできるので、移動電話で要求される低
電圧動作が可能となる点に特徴がある。他の特徴に付い
ては、実施例６と同様である。
【００８８】図１０においても、図７に示したように、
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
【００８９】（実施例９）図１１は本発明の第９の実施
例のアイソレーション回路を含むシンセサイザ用半導体
集積回路を示す図である。図１１は、実施例７と同様な
構成であるが、ダイオードＤ１，Ｄ２から形成される定
電圧発生部をダイオードＤ１と抵抗Ｒ８によって構成す
る点が異なる。図１１においては、トランジスタＱ８の
ベース電位を低くできるので、移動電話で要求される低
電圧動作が可能となる点に特徴がある。他の特徴に付い
ては、実施例７と同様である。
例のアイソレーション回路を含むシンセサイザ用半導体
集積回路を示す図である。図１１は、実施例７と同様な
構成であるが、ダイオードＤ１，Ｄ２から形成される定
電圧発生部をダイオードＤ１と抵抗Ｒ８によって構成す
る点が異なる。図１１においては、トランジスタＱ８の
ベース電位を低くできるので、移動電話で要求される低
電圧動作が可能となる点に特徴がある。他の特徴に付い
ては、実施例７と同様である。
【００９０】図１１においても、図９に示したように、
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
【００９１】（実施例１０）図１２は本発明の第１０の
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１２は、実施例６と同
様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等の
内部回路３から構成される。図１２において、Ｃ１、Ｃ
２は実施例６と同様である。この実施例１０において
は、トランジスタＱ８のベースにはＶcc1から抵抗ＲBを
介してバイアス電圧が供給され、エミッタ側は定電流源
Ｉが設けられる。
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１２は、実施例６と同
様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等の
内部回路３から構成される。図１２において、Ｃ１、Ｃ
２は実施例６と同様である。この実施例１０において
は、トランジスタＱ８のベースにはＶcc1から抵抗ＲBを
介してバイアス電圧が供給され、エミッタ側は定電流源
Ｉが設けられる。
【００９２】この回路によれば、コンデンサＣ１によっ
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、シングルバッファ２中のトランジス
タＱ８を定電流源Ｉによって駆動することにより、トラ
ンジスタＱ８のベース電流変化を小さくできる。また、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）に対しては、コンデンサＣ２によってＤＣカットを
行うと共に高周波信号（スプリアス成分）を定電流源Ｉ
にバイパスさせることによって減衰させる。このような
構成によって、ＰＬＬ等の内部回路からの高周波信号
（スプリアス成分）がトランジスタＱ１の発振周波数に
及ぼす影響を少なくできる。
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、シングルバッファ２中のトランジス
タＱ８を定電流源Ｉによって駆動することにより、トラ
ンジスタＱ８のベース電流変化を小さくできる。また、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）に対しては、コンデンサＣ２によってＤＣカットを
行うと共に高周波信号（スプリアス成分）を定電流源Ｉ
にバイパスさせることによって減衰させる。このような
構成によって、ＰＬＬ等の内部回路からの高周波信号
（スプリアス成分）がトランジスタＱ１の発振周波数に
及ぼす影響を少なくできる。
【００９３】図１２においても、図７に示したように、
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
【００９４】（実施例１１）図１３は本発明の第１１の
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１３は、実施例７と同
様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等の
内部回路３から構成される。図１３において、Ｃ１、Ｃ
２およびＲ７は実施例７と同様である。この実施例１１
においては、トランジスタＱ８のベースにはＶcc1から
抵抗ＲBを介してバイアス電圧が供給され、エミッタ側
は定電流源Ｉが設けられる。
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１３は、実施例７と同
様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等の
内部回路３から構成される。図１３において、Ｃ１、Ｃ
２およびＲ７は実施例７と同様である。この実施例１１
においては、トランジスタＱ８のベースにはＶcc1から
抵抗ＲBを介してバイアス電圧が供給され、エミッタ側
は定電流源Ｉが設けられる。
【００９５】この回路によれば、コンデンサＣ１によっ
てトランジスタＱ１とトランジスタＱ２の間をＤＣ的に
分離できる。また、シングルバッファ２中のトランジス
タＱ８を定電流源Ｉによって駆動することにより、トラ
ンジスタＱ８のベース電流変化を小さくできる。また、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）に対しては、コンデンサＣ２によってＤＣカットを
行うと共に、抵抗Ｒ７とコンデンサＣ２よって高周波信
号（スプリアス成分）を減衰させることによって、ＰＬ
Ｌ等の内部回路からの高周波信号（スプリアス成分）が
トランジスタＱ１の発振周波数に及ぼす影響を少なくで
きる。
てトランジスタＱ１とトランジスタＱ２の間をＤＣ的に
分離できる。また、シングルバッファ２中のトランジス
タＱ８を定電流源Ｉによって駆動することにより、トラ
ンジスタＱ８のベース電流変化を小さくできる。また、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）に対しては、コンデンサＣ２によってＤＣカットを
行うと共に、抵抗Ｒ７とコンデンサＣ２よって高周波信
号（スプリアス成分）を減衰させることによって、ＰＬ
Ｌ等の内部回路からの高周波信号（スプリアス成分）が
トランジスタＱ１の発振周波数に及ぼす影響を少なくで
きる。
【００９６】図１３においても、図９に示したように、
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
【００９７】（実施例１２）図１４は本発明の第１２の
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１４は、実施例１０と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１４において、Ｃ１、
Ｃ２は実施例６と同様である。この実施例１２において
は、トランジスタＱ８のベースには定電圧源Ｖ１からバ
イアス電圧が供給され、エミッタ側は定電流源Ｉが設け
られる。
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１４は、実施例１０と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１４において、Ｃ１、
Ｃ２は実施例６と同様である。この実施例１２において
は、トランジスタＱ８のベースには定電圧源Ｖ１からバ
イアス電圧が供給され、エミッタ側は定電流源Ｉが設け
られる。
【００９８】この回路によれば、コンデンサＣ１によっ
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを定電圧
源で駆動することによって、トランジスタＱ８のベース
電位が安定になり、トランジスタＱ８の電流変動があっ
てもその変動がトランジスタＱ１に影響を与えることが
少なくなり、トランジスタＱ１の発振周波数が安定す
る。また、シングルバッファ２中のトランジスタＱ８を
定電流源Ｉによって駆動することにより、トランジスタ
Ｑ８のベース電流変化を小さくできる。また、ＰＬＬ等
の内部回路からの高周波信号（スプリアス成分）に対し
ては、コンデンサＣ２によってＤＣカットを行うと共に
高周波信号（スプリアス成分）を定電流源Ｉにバイパス
させることによって減衰させる。このような構成によっ
て、ＰＬＬ等の内部回路からの高周波信号（スプリアス
成分）がトランジスタＱ１の発振周波数に及ぼす影響を
さらに少なくできる。
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを定電圧
源で駆動することによって、トランジスタＱ８のベース
電位が安定になり、トランジスタＱ８の電流変動があっ
てもその変動がトランジスタＱ１に影響を与えることが
少なくなり、トランジスタＱ１の発振周波数が安定す
る。また、シングルバッファ２中のトランジスタＱ８を
定電流源Ｉによって駆動することにより、トランジスタ
Ｑ８のベース電流変化を小さくできる。また、ＰＬＬ等
の内部回路からの高周波信号（スプリアス成分）に対し
ては、コンデンサＣ２によってＤＣカットを行うと共に
高周波信号（スプリアス成分）を定電流源Ｉにバイパス
させることによって減衰させる。このような構成によっ
て、ＰＬＬ等の内部回路からの高周波信号（スプリアス
成分）がトランジスタＱ１の発振周波数に及ぼす影響を
さらに少なくできる。
【００９９】図１４においても、図７に示したように、
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
【０１００】（実施例１３）図１５は本発明の第１３の
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１５は、実施例１１と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１５において、Ｃ１、
Ｃ２およびＲ７は実施例１１と同様である。この実施例
１３においては、トランジスタＱ８のベースには定電圧
源Ｖ１からバイアス電圧が供給され、エミッタ側は定電
流源Ｉが設けられる。
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１５は、実施例１１と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１５において、Ｃ１、
Ｃ２およびＲ７は実施例１１と同様である。この実施例
１３においては、トランジスタＱ８のベースには定電圧
源Ｖ１からバイアス電圧が供給され、エミッタ側は定電
流源Ｉが設けられる。
【０１０１】この回路によれば、コンデンサＣ１によっ
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを定電圧
源で駆動することによって、トランジスタＱ８のベース
電位が安定になり、トランジスタＱ８の電流変動があっ
てもその変動がトランジスタＱ１に影響を与えることが
少なくなり、トランジスタＱ１の発振周波数が安定す
る。また、シングルバッファ２中のトランジスタＱ８を
定電流源Ｉによって駆動することにより、トランジスタ
Ｑ８のベース電流変化を小さくできる。さらに、ＰＬＬ
等の内部回路からの高周波信号（スプリアス成分）に対
しては、コンデンサＣ２によってＤＣカットを行うと共
に、抵抗Ｒ７とコンデンサＣ２よって高周波信号（スプ
リアス成分）を減衰させ、さらに定電流源Ｉにバイパス
させることによって、ＰＬＬ等の内部回路からの高周波
信号（スプリアス成分）がトランジスタＱ１の発振周波
数に及ぼす影響を少なくできる。
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを定電圧
源で駆動することによって、トランジスタＱ８のベース
電位が安定になり、トランジスタＱ８の電流変動があっ
てもその変動がトランジスタＱ１に影響を与えることが
少なくなり、トランジスタＱ１の発振周波数が安定す
る。また、シングルバッファ２中のトランジスタＱ８を
定電流源Ｉによって駆動することにより、トランジスタ
Ｑ８のベース電流変化を小さくできる。さらに、ＰＬＬ
等の内部回路からの高周波信号（スプリアス成分）に対
しては、コンデンサＣ２によってＤＣカットを行うと共
に、抵抗Ｒ７とコンデンサＣ２よって高周波信号（スプ
リアス成分）を減衰させ、さらに定電流源Ｉにバイパス
させることによって、ＰＬＬ等の内部回路からの高周波
信号（スプリアス成分）がトランジスタＱ１の発振周波
数に及ぼす影響を少なくできる。
【０１０２】図１５においても、図９に示したように、
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
【０１０３】（実施例１４）図１６は本発明の第１４の
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１６は、実施例１２と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１６において、Ｃ１、
Ｃ２は実施例１２と同様である。この実施例１４におい
ては、トランジスタＱ８のベースには定電圧源Ｖ１から
数十〜数百Ω程度の抵抗Ｒ６を介してバイアス電圧が供
給されることに特徴がある。エミッタ側は定電流源Ｉが
設けられる。
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１６は、実施例１２と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１６において、Ｃ１、
Ｃ２は実施例１２と同様である。この実施例１４におい
ては、トランジスタＱ８のベースには定電圧源Ｖ１から
数十〜数百Ω程度の抵抗Ｒ６を介してバイアス電圧が供
給されることに特徴がある。エミッタ側は定電流源Ｉが
設けられる。
【０１０４】この回路によれば、コンデンサＣ１によっ
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを抵抗Ｒ
６を介して定電圧源で駆動することによって、トランジ
スタＱ８のベース電位が安定になり、トランジスタＱ８
の電流変動があってもその変動がトランジスタＱ１に影
響を与えることが少なくなり、トランジスタＱ１の発振
周波数が安定する。抵抗Ｒ６を挿入したために実施例３
で説明したと同様に、内部回路３にて発生した高周波
（スプリアス）成分のシングルバッファ２の入力側のト
ランジスタＱ８における電圧をＶin、トランジスタＱ１
のエミッタに印加される電圧をＶoutとすると、Ｃ１お
よびＲ６を介してＶＣＯ部１のトランジスタＱ１のエミ
ッタへ影響を与える高周波（スプリアス）成分の電圧
は、 Ｖout＝｛Ｒ１／（Ｒ１＋Ｒ６＋１／ｊｗＣ１）｝・Ｖi
n となる。１／ｊｗＣ１のインピーダンス値と抵抗Ｒ６の
抵抗値との和をＲ１の抵抗値よりも大きく取ることによ
って、 ＶＣＯ部１のトランジスタＱ１への印加電圧を
減衰することができる。すなわち、実施例１２の場合よ
りも高周波（スプリアス）成分が減衰され、ＶＣＯ部へ
の影響が小さくなる。
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを抵抗Ｒ
６を介して定電圧源で駆動することによって、トランジ
スタＱ８のベース電位が安定になり、トランジスタＱ８
の電流変動があってもその変動がトランジスタＱ１に影
響を与えることが少なくなり、トランジスタＱ１の発振
周波数が安定する。抵抗Ｒ６を挿入したために実施例３
で説明したと同様に、内部回路３にて発生した高周波
（スプリアス）成分のシングルバッファ２の入力側のト
ランジスタＱ８における電圧をＶin、トランジスタＱ１
のエミッタに印加される電圧をＶoutとすると、Ｃ１お
よびＲ６を介してＶＣＯ部１のトランジスタＱ１のエミ
ッタへ影響を与える高周波（スプリアス）成分の電圧
は、 Ｖout＝｛Ｒ１／（Ｒ１＋Ｒ６＋１／ｊｗＣ１）｝・Ｖi
n となる。１／ｊｗＣ１のインピーダンス値と抵抗Ｒ６の
抵抗値との和をＲ１の抵抗値よりも大きく取ることによ
って、 ＶＣＯ部１のトランジスタＱ１への印加電圧を
減衰することができる。すなわち、実施例１２の場合よ
りも高周波（スプリアス）成分が減衰され、ＶＣＯ部へ
の影響が小さくなる。
【０１０５】また、シングルバッファ２中のトランジス
タＱ８を定電流源Ｉによって駆動することにより、トラ
ンジスタＱ８のベース電流変化を小さくできる。また、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）に対しては、コンデンサＣ２によってＤＣカットを
行うと共に高周波信号（スプリアス成分）を定電流源Ｉ
にバイパスさせることによって減衰させる。このような
構成によって、ＰＬＬ等の内部回路からの高周波信号
（スプリアス成分）がトランジスタＱ１の発振周波数に
及ぼす影響をさらに少なくできる。
タＱ８を定電流源Ｉによって駆動することにより、トラ
ンジスタＱ８のベース電流変化を小さくできる。また、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）に対しては、コンデンサＣ２によってＤＣカットを
行うと共に高周波信号（スプリアス成分）を定電流源Ｉ
にバイパスさせることによって減衰させる。このような
構成によって、ＰＬＬ等の内部回路からの高周波信号
（スプリアス成分）がトランジスタＱ１の発振周波数に
及ぼす影響をさらに少なくできる。
【０１０６】この実施例１４の発明によって、ＶＣＯ部
１と内部回路３とのアイソレーションがさらに強化さ
れ、トランジスタＱ１の発振周波数特性（Ｃ／Ｎ、Ｓ／
Ｎ）をさらに安定にする。
１と内部回路３とのアイソレーションがさらに強化さ
れ、トランジスタＱ１の発振周波数特性（Ｃ／Ｎ、Ｓ／
Ｎ）をさらに安定にする。
【０１０７】図１６においても、図７に示したように、
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
コンデンサ２と内部回路３との間に差動バッファ５を挿
入して、内部回路とＶＣＯ部１とのアイソレーションを
強化することができる。この場合にも、図７の回路と同
様に、ＰＬＬ等の内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響がさらに少なくな
る。
【０１０８】（実施例１５）図１７は本発明の第１５の
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１７は、実施例１３と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１７において、Ｃ１、
Ｃ２は実施例１３と同様である。この実施例１５におい
ては、トランジスタＱ８のベースには定電圧源Ｖ１から
数十〜数百Ω程度の抵抗Ｒ６を介してバイアス電圧が供
給されることに特徴がある。エミッタ側は定電流源Ｉが
設けられる。
実施例のアイソレーション回路を含むシンセサイザ用半
導体集積回路を示す図である。図１７は、実施例１３と
同様にＶＣＯ部１、シングルバッファ２およびＰＬＬ等
の内部回路３から構成される。図１７において、Ｃ１、
Ｃ２は実施例１３と同様である。この実施例１５におい
ては、トランジスタＱ８のベースには定電圧源Ｖ１から
数十〜数百Ω程度の抵抗Ｒ６を介してバイアス電圧が供
給されることに特徴がある。エミッタ側は定電流源Ｉが
設けられる。
【０１０９】この回路によれば、コンデンサＣ１によっ
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを抵抗Ｒ
６を介して定電圧源Ｉで駆動することによって、トラン
ジスタＱ８のベース電位が安定になり、トランジスタＱ
８の電流変動があってもその変動がトランジスタＱ１に
影響を与えることが少なくなり、トランジスタＱ１の発
振周波数が安定する。抵抗Ｒ６を挿入した時の動作およ
び効果は、実施例１４と同様であるので省略する。
てトランジスタＱ１とトランジスタＱ８の間をＤＣ的に
分離できる。また、トランジスタＱ８のベースを抵抗Ｒ
６を介して定電圧源Ｉで駆動することによって、トラン
ジスタＱ８のベース電位が安定になり、トランジスタＱ
８の電流変動があってもその変動がトランジスタＱ１に
影響を与えることが少なくなり、トランジスタＱ１の発
振周波数が安定する。抵抗Ｒ６を挿入した時の動作およ
び効果は、実施例１４と同様であるので省略する。
【０１１０】図１７においても、図９に示したように、
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
抵抗Ｒ７と内部回路３との間に差動バッファ５を挿入し
て、内部回路とＶＣＯ部１とのアイソレーションを強化
することができる。この場合にも図９の回路と同様に、
ＰＬＬ等の内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響がさらに少なくなる。
【０１１１】
【発明の効果】本発明は、ＶＣＯ部と内部回路とをコン
デンサで分離し、内部回路からの高周波信号（スプリア
ス成分）をコンデンサと抵抗で分圧し減衰させることに
よって、内部回路からの高周波信号（スプリアス成分）
が発振周波数に及ぼす影響を少なくする。
デンサで分離し、内部回路からの高周波信号（スプリア
ス成分）をコンデンサと抵抗で分圧し減衰させることに
よって、内部回路からの高周波信号（スプリアス成分）
が発振周波数に及ぼす影響を少なくする。
【０１１２】さらに、本発明は、ＶＣＯ部の出力と差動
バッファの入力間をコンデンサ（Ｃ１）で分離し、さら
に差動バッファの入力に定電圧（Ｖ１）を印加すること
によって、差動バッファの入力電圧の変動を少なくする
ことによって、内部回路からの高周波信号（スプリアス
成分）が発振周波数に及ぼす影響を少なくする。
バッファの入力間をコンデンサ（Ｃ１）で分離し、さら
に差動バッファの入力に定電圧（Ｖ１）を印加すること
によって、差動バッファの入力電圧の変動を少なくする
ことによって、内部回路からの高周波信号（スプリアス
成分）が発振周波数に及ぼす影響を少なくする。
【０１１３】さらに、本発明は、ＶＣＯ部の出力と差動
バッファの入力間をコンデンサ（Ｃ１）および抵抗（Ｒ
６）の直列回路で分離し、さらにコンデンサ（Ｃ１）と
抵抗（Ｒ６）との接続点に定電圧（Ｖ１）を印加するこ
とによって、差動バッファの入力電圧の変動を少なくす
ることによって、内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響を少なくする。
バッファの入力間をコンデンサ（Ｃ１）および抵抗（Ｒ
６）の直列回路で分離し、さらにコンデンサ（Ｃ１）と
抵抗（Ｒ６）との接続点に定電圧（Ｖ１）を印加するこ
とによって、差動バッファの入力電圧の変動を少なくす
ることによって、内部回路からの高周波信号（スプリア
ス成分）が発振周波数に及ぼす影響を少なくする。
【０１１４】さらに、本発明は、ＶＣＯ部と差動バッフ
ァ間がコンデンサで分離され、さらに差動バッファの入
力に直接または抵抗（Ｒ６）を介して定電圧（Ｖ１）が
印加されたシンセサイザ用半導体集積回路において、差
動バッファ中の第３のトランジスタ（Ｑ６）および第４
のトランジスタ（Ｑ７）のエミッタがそれぞれ定電流源
に接続され、内部回路からの高周波信号（スプリアス成
分）はその定電流源に吸収されるので、内部回路からの
高周波信号（スプリアス成分）が発振周波数に及ぼす影
響を少なくする。
ァ間がコンデンサで分離され、さらに差動バッファの入
力に直接または抵抗（Ｒ６）を介して定電圧（Ｖ１）が
印加されたシンセサイザ用半導体集積回路において、差
動バッファ中の第３のトランジスタ（Ｑ６）および第４
のトランジスタ（Ｑ７）のエミッタがそれぞれ定電流源
に接続され、内部回路からの高周波信号（スプリアス成
分）はその定電流源に吸収されるので、内部回路からの
高周波信号（スプリアス成分）が発振周波数に及ぼす影
響を少なくする。
【０１１５】さらに、本発明は、ＶＣＯ部と差動バッフ
ァとの間をコンデンサ（Ｃ１）でＤＣ分離したシンセサ
イザ用半導体集積回路において、ＶＣＯ部の電源と、差
動バッファおよび内部回路の電源とを分離するすること
によって、内部回路で発生した高周波信号（スプリア
ス）が電源を経由して回り込むことを防止する。これに
よって、内部回路からの高周波信号（スプリアス成分）
が発振周波数に及ぼす影響を少なくする。
ァとの間をコンデンサ（Ｃ１）でＤＣ分離したシンセサ
イザ用半導体集積回路において、ＶＣＯ部の電源と、差
動バッファおよび内部回路の電源とを分離するすること
によって、内部回路で発生した高周波信号（スプリア
ス）が電源を経由して回り込むことを防止する。これに
よって、内部回路からの高周波信号（スプリアス成分）
が発振周波数に及ぼす影響を少なくする。
【０１１６】さらに、本発明は、ＶＣＯ部と差動バッフ
ァとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）の直列回
路でＤＣ分離したシンセサイザ用半導体集積回路におい
て、ＶＣＯ部の電源と、差動バッファおよび内部回路の
電源とを分離するすることによって、内部回路で発生し
た高周波信号（スプリアス）が電源を経由して回り込む
ことを防止する。これによって、内部回路からの高周波
信号（スプリアス成分）が発振周波数に及ぼす影響を少
なくする。
ァとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）の直列回
路でＤＣ分離したシンセサイザ用半導体集積回路におい
て、ＶＣＯ部の電源と、差動バッファおよび内部回路の
電源とを分離するすることによって、内部回路で発生し
た高周波信号（スプリアス）が電源を経由して回り込む
ことを防止する。これによって、内部回路からの高周波
信号（スプリアス成分）が発振周波数に及ぼす影響を少
なくする。
【０１１７】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、内部回路からシングルバッファにまたシ
ングルバッファからＶＣＯ部に到達する高周波信号（ス
プリアス）を減衰させるので、内部回路からの高周波信
号（スプリアス成分）が発振周波数に及ぼす影響を少な
くする。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、内部回路からシングルバッファにまたシ
ングルバッファからＶＣＯ部に到達する高周波信号（ス
プリアス）を減衰させるので、内部回路からの高周波信
号（スプリアス成分）が発振周波数に及ぼす影響を少な
くする。
【０１１８】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと差動バッファとの間をコンデンサ
（Ｃ２）で分離し、内部回路から差動バッファを介して
シングルバッファにまたシングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させるの
で、内部回路からの高周波信号（スプリアス成分）が発
振周波数に及ぼす影響を少なくする。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと差動バッファとの間をコンデンサ
（Ｃ２）で分離し、内部回路から差動バッファを介して
シングルバッファにまたシングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させるの
で、内部回路からの高周波信号（スプリアス成分）が発
振周波数に及ぼす影響を少なくする。
【０１１９】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、内部回路か
らシングルバッファに、シングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させるの
で、内部回路からの高周波信号（スプリアス成分）が発
振周波数に及ぼす影響を少なくする。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、内部回路か
らシングルバッファに、シングルバッファからＶＣＯ部
に到達する高周波信号（スプリアス）を減衰させるの
で、内部回路からの高周波信号（スプリアス成分）が発
振周波数に及ぼす影響を少なくする。
【０１２０】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと差動バッファとの間をコンデンサ
（Ｃ２）と抵抗（Ｒ７）との直列回路で分離し、内部回
路から差動バッファを介してシングルバッファに、また
シングルバッファからＶＣＯ部に到達する高周波信号
（スプリアス）を減衰させるので、内部回路からの高周
波信号（スプリアス成分）が発振周波数に及ぼす影響を
少なくする。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと差動バッファとの間をコンデンサ
（Ｃ２）と抵抗（Ｒ７）との直列回路で分離し、内部回
路から差動バッファを介してシングルバッファに、また
シングルバッファからＶＣＯ部に到達する高周波信号
（スプリアス）を減衰させるので、内部回路からの高周
波信号（スプリアス成分）が発振周波数に及ぼす影響を
少なくする。
【０１２１】さらに、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に、複数のダイオードを介してアースに接続されるこ
とによって、バッファトランジスタ（Ｑ８）のベース電
位を一定する。これによって、シングルバッファの入力
点での電位変動が少なくなり、高周波高周波信号（スプ
リアス成分）の揺れが小さくなるので、内部回路からの
高周波信号（スプリアス成分）が発振周波数に及ぼす影
響が少なくなる。
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に、複数のダイオードを介してアースに接続されるこ
とによって、バッファトランジスタ（Ｑ８）のベース電
位を一定する。これによって、シングルバッファの入力
点での電位変動が少なくなり、高周波高周波信号（スプ
リアス成分）の揺れが小さくなるので、内部回路からの
高周波信号（スプリアス成分）が発振周波数に及ぼす影
響が少なくなる。
【０１２２】さらに、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続すると共
に、１以上のダイオードと抵抗（Ｒ８）との直列回路を
介してアースに接続することによって、バッファトラン
ジスタ（Ｑ８）のベース電位を一定にする。これによっ
て、シングルバッファの入力点での電位変動が少なくな
ると共に、トランジスタ（Ｑ８）のベース電位を低くで
きるので、内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響が少なくなると共に、移
動電話で要求される低電圧動作が可能となる。
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）で分離
するシンセサイザ用半導体集積回路において、そのシン
グルバッファを構成するバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続すると共
に、１以上のダイオードと抵抗（Ｒ８）との直列回路を
介してアースに接続することによって、バッファトラン
ジスタ（Ｑ８）のベース電位を一定にする。これによっ
て、シングルバッファの入力点での電位変動が少なくな
ると共に、トランジスタ（Ｑ８）のベース電位を低くで
きるので、内部回路からの高周波信号（スプリアス成
分）が発振周波数に及ぼす影響が少なくなると共に、移
動電話で要求される低電圧動作が可能となる。
【０１２３】さらに、ＶＣＯ部とシングルバッファとの
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離するシンセサイザ用半導体
集積回路において、そのシングルバッファを構成するバ
ッファトランジスタ（Ｑ８）のベースは定電流源（Ｉ）
を介して電源に接続されると共に１以上のダイオードと
抵抗（Ｒ８）との直列回路を介してアースに接続される
ことによって、バッファトランジスタ（Ｑ８）のベース
電位を一定にする。これによって、シングルバッファの
入力点での電位変動が少なくなると共に、トランジスタ
（Ｑ８）のベース電位を低くできるので、内部回路から
の高周波信号（スプリアス成分）が発振周波数に及ぼす
影響が少なくなると共に、移動電話で要求される低電圧
動作が可能となる。
間をコンデンサ（Ｃ１）でＤＣ分離し、さらにシングル
バッファと内部回路との間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離するシンセサイザ用半導体
集積回路において、そのシングルバッファを構成するバ
ッファトランジスタ（Ｑ８）のベースは定電流源（Ｉ）
を介して電源に接続されると共に１以上のダイオードと
抵抗（Ｒ８）との直列回路を介してアースに接続される
ことによって、バッファトランジスタ（Ｑ８）のベース
電位を一定にする。これによって、シングルバッファの
入力点での電位変動が少なくなると共に、トランジスタ
（Ｑ８）のベース電位を低くできるので、内部回路から
の高周波信号（スプリアス成分）が発振周波数に及ぼす
影響が少なくなると共に、移動電話で要求される低電圧
動作が可能となる。
【０１２４】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは抵抗（ＲB）を介して電
源に接続され、バッファトランジスタ（Ｑ８）のエミッ
タは定電流源（Ｉ）によってアースに接続され、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。従って、内部回路からの高周波信号（スプ
リアス成分）が定電流源で減衰され、ＶＣＯ部の発振周
波数に及ぼす影響が少なくなる。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは抵抗（ＲB）を介して電
源に接続され、バッファトランジスタ（Ｑ８）のエミッ
タは定電流源（Ｉ）によってアースに接続され、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。従って、内部回路からの高周波信号（スプ
リアス成分）が定電流源で減衰され、ＶＣＯ部の発振周
波数に及ぼす影響が少なくなる。
【０１２５】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは抵抗（ＲB）を介して電源に接続され、バッファト
ランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によっ
てアースに接続され、内部回路からの高周波信号（スプ
リアス成分）をこの定電流源で吸収する。従って、内部
回路からの高周波信号（スプリアス成分）が定電流源で
減衰され、ＶＣＯ部の発振周波数に及ぼす影響が少なく
なる。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは抵抗（ＲB）を介して電源に接続され、バッファト
ランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によっ
てアースに接続され、内部回路からの高周波信号（スプ
リアス成分）をこの定電流源で吸収する。従って、内部
回路からの高周波信号（スプリアス成分）が定電流源で
減衰され、ＶＣＯ部の発振周波数に及ぼす影響が少なく
なる。
【０１２６】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは定電圧源（Ｖ１）に接続
され、バッファトランジスタ（Ｑ８）のエミッタは定電
流源（Ｉ）によってアースに接続される。これによっ
て、バッファトランジスタ（Ｑ８）のベース電位を一定
にし、さらに、内部回路からの高周波信号（スプリアス
成分）をこの定電流源で吸収する。従って、内部回路か
らの高周波信号（スプリアス成分）が定電流源で減衰さ
れ、ＶＣＯ部の発振周波数に及ぼす影響が少なくなる。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）で分離し、シングルバッファを構成するバッファト
ランジスタ（Ｑ８）のベースは定電圧源（Ｖ１）に接続
され、バッファトランジスタ（Ｑ８）のエミッタは定電
流源（Ｉ）によってアースに接続される。これによっ
て、バッファトランジスタ（Ｑ８）のベース電位を一定
にし、さらに、内部回路からの高周波信号（スプリアス
成分）をこの定電流源で吸収する。従って、内部回路か
らの高周波信号（スプリアス成分）が定電流源で減衰さ
れ、ＶＣＯ部の発振周波数に及ぼす影響が少なくなる。
【０１２７】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは定電圧源（Ｖ１）に接続され、バッファトランジス
タ（Ｑ８）のエミッタは定電流源（Ｉ）によってアース
に接続される。これによって、バッファトランジスタ
（Ｑ８）のベース電位を一定にし、さらに、内部回路か
らの高周波信号（スプリアス成分）をこの定電流源で吸
収する。従って、内部回路からの高周波信号（スプリア
ス成分）が定電流源で減衰され、ＶＣＯ部の発振周波数
に及ぼす影響が少なくなる。
ッファとの間をコンデンサ（Ｃ１）でＤＣ分離し、さら
にシングルバッファと内部回路との間をコンデンサ（Ｃ
２）と抵抗（Ｒ７）との直列回路で分離し、シングルバ
ッファを構成するバッファトランジスタ（Ｑ８）のベー
スは定電圧源（Ｖ１）に接続され、バッファトランジス
タ（Ｑ８）のエミッタは定電流源（Ｉ）によってアース
に接続される。これによって、バッファトランジスタ
（Ｑ８）のベース電位を一定にし、さらに、内部回路か
らの高周波信号（スプリアス成分）をこの定電流源で吸
収する。従って、内部回路からの高周波信号（スプリア
ス成分）が定電流源で減衰され、ＶＣＯ部の発振周波数
に及ぼす影響が少なくなる。
【０１２８】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）で分離し、コンデンサ
（Ｃ１）と抵抗（Ｒ６）との接続点は定電圧源（Ｖ１）
に接続され、バッファトランジスタ（Ｑ８）のエミッタ
は定電流源（Ｉ）によってアースに接続される。これに
よって、バッファトランジスタ（Ｑ８）のベース電位を
一定にし、さらに、内部回路からの高周波信号（スプリ
アス成分）をこの定電流源で吸収する。従って、内部回
路からの高周波信号（スプリアス成分）が定電流源で減
衰され、ＶＣＯ部の発振周波数に及ぼす影響が少なくな
る。
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）で分離し、コンデンサ
（Ｃ１）と抵抗（Ｒ６）との接続点は定電圧源（Ｖ１）
に接続され、バッファトランジスタ（Ｑ８）のエミッタ
は定電流源（Ｉ）によってアースに接続される。これに
よって、バッファトランジスタ（Ｑ８）のベース電位を
一定にし、さらに、内部回路からの高周波信号（スプリ
アス成分）をこの定電流源で吸収する。従って、内部回
路からの高周波信号（スプリアス成分）が定電流源で減
衰され、ＶＣＯ部の発振周波数に及ぼす影響が少なくな
る。
【０１２９】さらに、本発明は、ＶＣＯ部とシングルバ
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直
列回路で分離し、コンデンサ（Ｃ１）と抵抗（Ｒ６）と
の接続点は定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続される。これによって、バッファトランジ
スタ（Ｑ８）のベース電位を一定にし、さらに、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。従って、内部回路からの高周波信号（スプ
リアス成分）が定電流源で減衰され、ＶＣＯ部の発振周
波数に及ぼす影響が少なくなる。
ッファとの間をコンデンサ（Ｃ１）と抵抗（Ｒ６）との
直列回路でＤＣ分離し、さらにシングルバッファと内部
回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直
列回路で分離し、コンデンサ（Ｃ１）と抵抗（Ｒ６）と
の接続点は定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続される。これによって、バッファトランジ
スタ（Ｑ８）のベース電位を一定にし、さらに、内部回
路からの高周波信号（スプリアス成分）をこの定電流源
で吸収する。従って、内部回路からの高周波信号（スプ
リアス成分）が定電流源で減衰され、ＶＣＯ部の発振周
波数に及ぼす影響が少なくなる。
【０１３０】さらに、本発明は、シングルバッファ
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）でＤＣ分離する。従
って、内部回路からの高周波信号（スプリアス成分）が
差動バッファ（５）とシングルバッファ（２）の２段の
バッファで減衰され、ＶＣＯ部の発振周波数に及ぼす影
響がさらに少なくなる。
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）でＤＣ分離する。従
って、内部回路からの高周波信号（スプリアス成分）が
差動バッファ（５）とシングルバッファ（２）の２段の
バッファで減衰され、ＶＣＯ部の発振周波数に及ぼす影
響がさらに少なくなる。
【０１３１】さらに、本発明は、シングルバッファ
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との
直列回路でＤＣ分離する。従って、内部回路からの高周
波信号（スプリアス成分）が差動バッファ（５）とシン
グルバッファ（２）の２段のバッファで減衰され、ＶＣ
Ｏ部の発振周波数に及ぼす影響がさらに少なくなる。
（２）と内部回路（３）との間にさらに差動バッファ
（５）を設け、シングルバッファ（２）と差動バッファ
（５）との間をコンデンサ（Ｃ２）と抵抗（Ｒ７）との
直列回路でＤＣ分離する。従って、内部回路からの高周
波信号（スプリアス成分）が差動バッファ（５）とシン
グルバッファ（２）の２段のバッファで減衰され、ＶＣ
Ｏ部の発振周波数に及ぼす影響がさらに少なくなる。
【図１】 本発明の第１の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図２】 本発明の第２の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図３】 本発明の第３の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図４】 本発明の第４の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図５】 本発明の第５の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図６】 本発明の第６の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図７】 本発明の第６の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の他の回路
構成を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の他の回路
構成を示す図である。
【図８】 本発明の第７の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の回路構成
を示す図である。
【図９】 本発明の第７の実施例によるアイソレーショ
ン回路を含むシンセサイザ用半導体集積回路の他の回路
構成を示す図である。
ン回路を含むシンセサイザ用半導体集積回路の他の回路
構成を示す図である。
【図１０】 本発明の第８の実施例によるアイソレーシ
ョン回路を含むシンセサイザ用半導体集積回路の回路構
成を示す図である。
ョン回路を含むシンセサイザ用半導体集積回路の回路構
成を示す図である。
【図１１】 本発明の第９の実施例によるアイソレーシ
ョン回路を含むシンセサイザ用半導体集積回路の回路構
成を示す図である。
ョン回路を含むシンセサイザ用半導体集積回路の回路構
成を示す図である。
【図１２】 本発明の第１０の実施例によるアイソレー
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
【図１３】 本発明の第１１の実施例によるアイソレー
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
【図１４】 本発明の第１２の実施例によるアイソレー
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
【図１５】 本発明の第１３の実施例によるアイソレー
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
【図１６】 本発明の第１４の実施例によるアイソレー
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
【図１７】 本発明の第１５の実施例によるアイソレー
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
ション回路を含むシンセサイザ用半導体集積回路の回路
構成を示す図である。
【図１８】 ＶＣＯ部と内部回路、例えば、ＰＬＬ、Ｍ
ＩＸとが１つの基板上に形成された本発明のシンセサイ
ザのシステム構成を示す図である。
ＩＸとが１つの基板上に形成された本発明のシンセサイ
ザのシステム構成を示す図である。
【図１９】 個別部品によって構成された従来のシンセ
サイザのシステム構成を示す図である。
サイザのシステム構成を示す図である。
【図２０】 ＶＣＯ部とＰＬＬ、ＭＩＸ等の内部回路と
を１つの基板上に形成した従来のシンセサイザの回路構
成を示す図である。
を１つの基板上に形成した従来のシンセサイザの回路構
成を示す図である。
【図２１】 ＶＣＯ部とＰＬＬ等の内部回路とを１つの
基板上に形成した従来のシンセサイザの回路構成を示す
図である。
基板上に形成した従来のシンセサイザの回路構成を示す
図である。
１ ＶＣＯ部 ２ シングルバッファ ３ ＰＬＬ等の内部回路 ４ ＬＰＦ ５ 差動バッファ ６ ＲＦ信号 ７ ＶＣＯ信号 ８，１２ 位相比較出力信号 ９ チューニング電圧 １０ ＩＦ信号 １１ Ｔｘ系出力信号 ３１ ＭＩＸ ３２ ＰＬＬ １００ シンセサイザ用１チップ半導体集積回路 Ｑ１〜Ｑ７ トランジスタ Ｄ１，Ｄ２ ダイオード Ｒ１〜Ｒ８，ｒ，ＲB 抵抗 Ｃ１〜Ｃ３ コンデンサ Ｉ，Ｉ１，Ｉ２ 定電流源 Ｖ１ 基準電圧 Ｖcc1、Ｖcc2 電源電圧
Claims (21)
- 【請求項１】 同一のシリコンウエーハチップ上に構成
されたＶＣＯ部とＰＬＬ等の内部回路とを有するシンセ
サイザ用半導体集積回路において、 ＶＣＯ部と内部回路とを分離するためのコンデンサを有
することを特徴とするシンセサイザ用半導体集積回路。 - 【請求項２】 同一のシリコンウエーハチップ上に構成
されたＶＣＯ部とＰＬＬ等の内部回路とを有するシンセ
サイザ用半導体集積回路において、 さらに、ＶＣＯ部と内部回路とを分離する差動バッファ
回路を設け、 この差動バッファ回路の入力には、ＶＣＯ部の出力に接
続されるコンデンサ（Ｃ１）と定電圧（Ｖ１）とが接続
されることを特徴とするシンセサイザ用半導体集積回
路。 - 【請求項３】 同一のシリコンウエーハチップ上に構成
されたＶＣＯ部とＰＬＬ等の内部回路とを有するシンセ
サイザ用半導体集積回路において、 さらに、ＶＣＯ部と内部回路とを分離する差動バッファ
回路を設け、 この差動バッファ回路の入力には、ＶＣＯ部の出力に接
続されるコンデンサ（Ｃ１）および抵抗（Ｒ６）の直列
回路と定電圧（Ｖ１）とが接続されることを特徴とする
シンセサイザ用半導体集積回路。 - 【請求項４】 請求項２または３のいずれかに記載のシ
ンセサイザ用半導体集積回路において、 前記差動バッファは、差動増幅回路（Ｑ４，Ｑ５）とエ
ミッタフォロア出力回路（Ｑ６，Ｑ７）とで構成され、
差動増幅回路の第１のトランジスタ（Ｑ４）はＶＣＯ部
（１）に結合され、第１および第２のトランジスタ（Ｑ
４，Ｑ５）のベースにはバイアス電位（Ｖ１）が印加さ
れ、第１および第２のトランジスタの各コレクタはそれ
ぞれ第３のトランジスタ（Ｑ６）および第４のトランジ
スタ（Ｑ７）のベースに接続され、その第３および第４
のトランジスタの各エミッタはそれぞれ定電流源（Ｉ
１，Ｉ２）に接続されることを特徴とするシンセサイザ
用半導体集積回路。 - 【請求項５】 請求項２記載のシンセサイザ用半導体集
積回路において、 前記ＶＣＯ部の電源と、差動バッファおよび内部回路の
電源とを分離したことを特徴とするシンセサイザ用半導
体集積回路。 - 【請求項６】 請求項３記載のシンセサイザ用半導体集
積回路において、 前記ＶＣＯ部の電源と、差動バッファおよび内部回路の
電源とを分離したことを特徴とするシンセサイザ用半導
体集積回路。 - 【請求項７】 同一のシリコンウエーハチップ上に構成
されたＶＣＯ部と、 シングルバッファおよびＰＬＬ等の内部回路とを有する
シンセサイザ用半導体集積回路において、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記内部回路との間をコンデンサ（Ｃ２）で分離する
ことを特徴とするシンセサイザ用半導体集積回路。 - 【請求項８】 同一のシリコンウエーハチップ上に構成
されたＶＣＯ部と、シングルバッファ、差動バッファお
よびＰＬＬ等の内部回路とを有するシンセサイザ用半導
体集積回路において、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記差動バッファとの間をコンデンサ（Ｃ２）で分離
することを特徴とするシンセサイザ用半導体集積回路。 - 【請求項９】 同一のシリコンウエーハチップ上に構成
されたＶＣＯ部と、シングルバッファおよびＰＬＬ等の
内部回路とを有するシンセサイザ用半導体集積回路にお
いて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記内部回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ
７）との直列回路で分離することを特徴とするシンセサ
イザ用半導体集積回路。 - 【請求項１０】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファ、差動バッファ
およびＰＬＬ等の内部回路とを有するシンセサイザ用半
導体集積回路において、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記差動バッファとの間をコンデンサ（Ｃ２）と抵抗
（Ｒ７）との直列回路で分離することを特徴とするシン
セサイザ用半導体集積回路。 - 【請求項１１】 請求項７〜１０のいずれかに記載のシ
ンセサイザ用半導体集積回路において、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続され、一
方、バッファトランジスタ（Ｑ８）のベースは複数のダ
イオードを介してアースに接続され、バッファトランジ
スタ（Ｑ８）のエミッタは抵抗（Ｒ２）によってアース
に接続されることを特徴とするシンセサイザ用半導体集
積回路。 - 【請求項１２】 請求項７または８記載のシンセサイザ
用半導体集積回路において、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電流源（Ｉ）を介して電源に接続されると
共に１以上のダイオードと抵抗（Ｒ８）との直列回路を
介してアースに接続され、バッファトランジスタ（Ｑ
８）のエミッタは抵抗（Ｒ２）によってアースに接続さ
れることを特徴とするシンセサイザ用半導体集積回路。 - 【請求項１３】 請求項９または１０記載のシンセサイ
ザ用半導体集積回路において、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電流源Ｉを介して電源に接続されると共に
１以上のダイオードと抵抗（Ｒ８）との直列回路を介し
てアースに接続され、バッファトランジスタ（Ｑ８）の
エミッタは抵抗（Ｒ２）によってアースに接続されるこ
とを特徴とするシンセサイザ用半導体集積回路。 - 【請求項１４】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファおよびＰＬＬ等
の内部回路とを有するシンセサイザ用半導体集積回路に
おいて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記内部回路との間をコンデンサ（Ｃ２）で分離し、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは抵抗（ＲB）を介して電源に接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）
によってアースに接続されることを特徴とするシンセサ
イザ用半導体集積回路。 - 【請求項１５】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファおよびＰＬＬ等
の内部回路とを有するシンセサイザ用半導体集積回路に
おいて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記内部回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ
７）との直列回路で分離し、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは抵抗（ＲB）を介して電源に接続され、バッ
ファトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）
によってアースに接続されることを特徴とするシンセサ
イザ用半導体集積回路。 - 【請求項１６】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファおよびＰＬＬ等
の内部回路とを有するシンセサイザ用半導体集積回路に
おいて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記内部回路との間をコンデンサ（Ｃ２）で分離し、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続されることを特徴とするシンセサイザ用半
導体集積回路。 - 【請求項１７】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファおよびＰＬＬ等
の内部回路とを有するシンセサイザ用半導体集積回路に
おいて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）でＤＣ分離し、さらに前記シングルバッファ
と前記内部回路との間をコンデンサ（Ｃ２）と抵抗（Ｒ
７）との直列回路で分離し、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、このバッファトランジスタ（Ｑ８）
のベースは定電圧源（Ｖ１）に接続され、バッファトラ
ンジスタ（Ｑ８）のエミッタは定電流源（Ｉ）によって
アースに接続されることを特徴とするシンセサイザ用半
導体集積回路。 - 【請求項１８】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファおよびＰＬＬ等
の内部回路とを有するシンセサイザ用半導体集積回路に
おいて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）および抵抗（Ｒ６）との直列回路でＤＣ分離
し、さらに前記シングルバッファと前記内部回路との間
をコンデンサ（Ｃ２）で分離し、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、前記コンデンサ（Ｃ１）と抵抗（Ｒ
６）との接続点に定電圧源（Ｖ１）が接続され、バッフ
ァトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）に
よってアースに接続されることを特徴とするシンセサイ
ザ用半導体集積回路。 - 【請求項１９】 同一のシリコンウエーハチップ上に構
成されたＶＣＯ部と、シングルバッファおよびＰＬＬ等
の内部回路とを有するシンセサイザ用半導体集積回路に
おいて、 前記ＶＣＯ部と前記シングルバッファとの間をコンデン
サ（Ｃ１）および抵抗（Ｒ６）との直列回路でＤＣ分離
し、さらに前記シングルバッファと前記内部回路との間
をコンデンサ（Ｃ２）と抵抗（Ｒ７）との直列回路で分
離し、 前記シングルバッファは、バッファトランジスタ（Ｑ
８）から構成され、前記コンデンサ（Ｃ１）と抵抗（Ｒ
６）との接続点に定電圧源（Ｖ１）が接続され、バッフ
ァトランジスタ（Ｑ８）のエミッタは定電流源（Ｉ）に
よってアースに接続されることを特徴とするシンセサイ
ザ用半導体集積回路。 - 【請求項２０】 請求項１４，１６または１８のいずれ
かに記載のシンセサイザ用半導体集積回路において、 前記コンデンサ（Ｃ２）と内部回路（３）との間に差動
バッファ（５）を設けたことを特徴とするシンセサイザ
用半導体集積回路。 - 【請求項２１】 請求項１５，１７または１９のいずれ
かに記載のシンセサイザ用半導体集積回路において、 前記抵抗（Ｒ７）と内部回路（３）との間に差動バッフ
ァ（５）を設けたことを特徴とするシンセサイザ用半導
体集積回路。
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|---|---|---|---|
| JP7163867A JPH0917950A (ja) | 1995-06-29 | 1995-06-29 | シンセサイザ用半導体集積回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163867A JPH0917950A (ja) | 1995-06-29 | 1995-06-29 | シンセサイザ用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917950A true JPH0917950A (ja) | 1997-01-17 |
Family
ID=15782286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163867A Pending JPH0917950A (ja) | 1995-06-29 | 1995-06-29 | シンセサイザ用半導体集積回路 |
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