JP3288760B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
し、特に、NAND型読み出し専用メモリ(ROM)に
用いて好適な半導体メモリ装置に関する。
ットライン及びダミーセルをセルアレー内に設けて、電
源電位VccやVss接地電位のノイズによってビットライ
ンにゆれが生じるのをキャンセルする方式が用いられて
いた。図3は、かかるノイズ対策を施した従来の半導体
メモリ装置の概略構成図である。図3に示すように、メ
モリセルC1〜C3のゲートはワードラインWL1〜W
L3に接続され、読み出し用のドレインがビットライン
BLに接続されている。そして、ビットラインBLは、
カラムセレクタCS1〜CS2を通じて、ビットライン
バイアス回路BBに接続されている。一方、ワードライ
ンWL1〜WL3は、メモリセルC1〜Cnと対称に配
されたダミーセルDC1〜DC3のゲートにも接続され
ている。ダミーセルDC1〜DC3のドレインは、ダミ
ービットラインDBLに接続されている。ダミービット
ラインDBLは、トランスファーゲートDS1、DS2
を介して、ダミービットラインバイアス回路DBBに接
続されている。ビットラインバイアス回路BBは、入力
電圧VSAを発生して、差動アンプリファイアSAに入力
する。一方、ダミービットラインバイアス回路DBB
は、基準電圧VREF を発生して、差動アンプリファイア
SAに入力する。差動アンプリファイアSAは基準電圧
VREF と入力電圧VSAを比較センスして、出力Dout を
出力する。
カラムセレクタCS1〜CSnを通じて、ビットライン
BLに接続されている。ダミービットラインバイアス回
路DBBは、トランスファーゲートDS1、DS2を通
じて、ダミービットラインDBLに接続されている。い
ずれのバイアス回路BB、DBBも、図6の回路構成図
に例示する構成を有し、差動アンプリファイアSAに、
入力電圧VSAならびに基準電圧VREF をそれぞれ供給す
る。一方、差動アンプリファイアSAは、図7に例示す
る構成を有し、入力電圧VSAと基準電圧VREF をセンス
演算して、出力Dout を出力する。
ドラインWL1によってメモリセルC1が選択されたと
する。メモリセルC1の状態はビットラインBLに出力
される。同時に、ワードラインWL1に接続されるダミ
ーセルDC1も選択され、ダミービットラインDBLに
基準レベルが表われる。ビットラインBLは、カラムセ
レクタCS1〜CSnを通じて、ビットラインバイアス
回路BBに接続される。同様にダミービットラインDB
Lは、トランスファーゲートDS1、DS2を通じて、
ダミービットラインバイアス回路DBBに接続される。
ビットラインバイアス回路BBとダミービットラインバ
イアス回路DBBのそれぞれの負荷トランジスタの大き
さは、基準電圧VREF が、差動アンプリファイアSA入
力VSAがハイレベルHのときとロウレベルLのときのほ
ぼ中間のレベルとなるように設定されている。そして、
メモリセルC1のトランジスタの閾値が通常のレベル
(=1V)か高い(=7V)かを差動アンプリファイア
SAにより増幅し、セルC1の記憶データが“1”か
“0”かをセンスしている。一般には、ダミーセルDC
1のトランジスタの閾値は通常のレベル範囲にある。し
かし、VccやVssのノイズによって、ビットラインBL
電位が揺れたとする。この場合、ダミービットラインD
BLの電位も同様に揺れる。このため、差動アンプリフ
ァイアSAへの2つの入力、即ち、入力電圧VSAと基準
電圧VREF も同様に揺れる。これにより、各ノイズはお
互いに相殺し合って、出力Dout にはノイズの影響は表
われない。
ーセルの構成がNOR型ROMとは異なっている。即
ち、NAND型ROMでは、メモリセルをエンハンスメ
ント型トランジスタとデプレッション型トランジスタを
直列に接続して構成している。このため、メモリセル
(トランジスタ)がオンの場合には、特に選択されたト
ランジスタがデプレッション型トランジスタのときに
は、直列に接続されたデプレッション型トランジスタの
個数によりセル電位が異なることになる。差動アンプリ
ファイアSAを用いる方式では、セル電流が最小となる
ときでもセンスできる必要がある。ダミーセルも、同様
に、セル電流最小としなければならない。
の例を示す概略構成図である。メモリセルC1〜Cnと
の関係で設けられるダミーセルDC1〜DCnは、ゲー
トしきい値が0Vのデプレッション型トランジスタと、
ゲートしきい値がVccのトランジスタとの直列構成で成
る。そして、メモリセルC1〜Cnには、ナンドセレク
トラインNSLにゲートが接続されたナンドセレクトゲ
ートNCが直列に接続されており、ナンドセレクトゲー
トNCを介してビットラインBLに接続されている。
1〜WLnによって選択されたメモリセルC1〜Cnの
状態は、ナンドセレクトラインNSLによって選択され
るナンドセレクトゲートNCを通じて、ビットラインB
Lに出力され、さらにカラムセレクタCS1〜CSnを
介してビットラインバイアス回路BBに入力される。一
方、ダミーセルDC1〜DCnに接続されるダミービッ
トラインDBLは、トランスファーゲートDS1、DS
2を介して、ダミービットラインバイアス回路DBBに
接続されている。そして、ビットラインバイアス回路B
Bからの入力電圧VSAと、ダミービットラインバイアス
回路DBBからの基準電圧VREF とが、差動アンプリフ
ァイアSAでセンスされ、出力Dout として出力され
る。
も、セル電流が最小となる組み合わせが必要である。こ
れはデプレッション型トランジスタが1つであって、な
おそのゲート電位が0Vになる場合である。
セルアレー内に構成したとする。例えば、メモリセルC
2が選択された場合でも、メモリセルC3やC4が選択
された場合でも、それに対応するダミーセルDC1〜D
Cnは、常に、ゲートが0Vのデプレッション型トラン
ジスタが1つとゲートがVccのエンハンスメント型トラ
ンジスタの直列接続とならなければ成らない。しかしな
がら、これは、実際の問題として、不可能である。
うなセルアレー内にダミーセルを設けた構成をとること
ができない。このため、VccやVssのノイズによるビッ
トラインBLの揺れの影響を十分にキャンセルすること
ができない。そして、図5の出力波形図に示すように、
差動アンプリファイアSA入力にはVccやVssのノイズ
によるビットラインBLの揺れの影響が出るが、基準電
圧VREF にはこの影響はほとんどない。このため、最悪
の場合、出力Dout の状態が反転してしまう。
その目的は、NAND型ROMにおいてVccやVssレベ
ルがノイズに基づいて変動し、ビットラインの電位に揺
れが生じた場合でも、これを効果的にキャンセルして安
定したメモリの読み出しを可能とすることにある。
セルのゲートが接続されたNAND型メモリセル群と、
前記メモリセル群と同一のアレー内に構成、配置され、
前記各選択ラインに各ゲートが、前記各メモリセルのゲ
ートと共通に接続されたエンハンスメント型トランジス
タの複数を有するNAND型の第1ダミーセル群と、前
記各メモリセル群のアレーとは分離した場所に配置さ
れ、それぞれゲート電位が固定された複数のトランジス
タを有する第2ダミーセル群と、前記メモリセル群のビ
ットラインに接続されたビットラインバイアス回路と、
前記第1ダミーセル群と前記第2ダミーセル群に接続さ
れたダミービットラインに接続されたダミービットライ
ンバイアス回路と、前記ビットラインバイアス回路の出
力と前記ダミービットラインバイアス回路段からの基準
電圧とを比較して、比較結果を出力する演算回路と、を
備えるものとして構成される。
ラインバイアス回路に加えられる。そのバイアス回路は
入力データに応じた信号を演算回路の一方の入力端に加
える。NAND型の第1ダミーセル群からの信号と、第
2ダミーセル群からの信号が、共に、ダミービットライ
ンバイアス回路に入力される。そのダミービットライン
バイアス回路は、2つの入力信号に応じた基準電圧を、
演算回路の他方の入力端に加える。その演算回路は、2
つの入力に基づいた出力を出力する。
リセルのゲートとNAND型第1ダミーセル群の各ダミ
ーセルのゲートとが各選択線に共通に接続され、且つメ
モリセル群とダミーメモリセル群とが同一アレイ中に構
成され、さらに、DC的な基準電位を設定するための第
2ダミーセル群が設けられていることから、ノイズによ
る電源電位及び接地電位のゆれは2つのセル群に共通に
表われ、結果的に相殺される。
説明する。
リ装置の概略構成図である。図1に示すように、ダミー
セルDC1〜DCnの直列回路が、トランスファーゲー
トDS1、DS2を通じて、ダミービットラインバイア
ス回路DBBに接続されている。さらに、セルアレー内
に、エンハンスメント型トランジスタから成るNAND
型セルで構成されるダミーセルDC1a〜DCnaが設
けられている。これらのセルDC1a〜DCnaが、ナ
ンドセレクトラインNSLにゲート接続されたナンドセ
レクトゲートDNCを介して、ダミービットラインDB
Lに接続されている。ダミービットラインDBLは、ト
ランスファーゲートDS1a、DS2aを通じて、ダミ
ービットラインバイアス回路DBBに接続されている。
そして、ダミーセルDC1a〜DCnaはメモリセルC
1〜Cnに対しており、共通のワードラインWL1〜W
Lnに接続されている。
ンWL1〜WLnによって選択されたメモリセルC1〜
Cnの状態は、ナンドセレクトゲートNCを通じて、ビ
ットラインBLに伝えられる。さらに、セルの状態は、
カラムセレクタCS1〜CSnを通じてビットラインバ
イアス回路BBに与えられる。一方、ダミーセルDC1
〜DCnの状態は、ダミーセルDC1〜DCnを通じて
ダミービットラインバイアス回路DBBに接続される。
同時に、ダミービットラインDBLの状態も、ダミーセ
ルDC1a〜DCnaを通じてダミービットラインバイ
アス回路DBBに与えられる。ダミーセルDC1a〜D
Cnaは、メモリセルC1〜Cnと共通のワードライン
WL1〜WLnに接続されている。このため、ワードラ
インWL1〜WLnで選択されたダミーセルDC1a〜
DCnaの状態は、ナンドセレクトゲートDNCを通じ
て、ダミービットラインDBLに与えられる。
ラインBLが揺れたとする。選択されたダミーセルDC
1a〜DCnaはセルアレー内に設けらてれいる。この
ため、それらのセルの状態もVccやVssの揺れに応じて
揺れることになる。そしてダミーセルDC1〜DCnの
状態の揺れは、ナンドセレクトゲートDNCを通じて、
ダミービットラインDBLに伝達される。これにより、
ダミービットラインDBLも同様に揺れる。これによ
り、ダミービットラインバイアス回路DBBから差動ア
ンプリファイアSAに与えられる基準電圧VREF も揺れ
ることになる。このため、図2の波形図に示すように、
たとえVccやVssの揺れのためにビットラインBLから
ビットラインバイアス回路BBを通じて得られる入力電
圧VSAが揺れても、ダミービットラインバイアス回路D
BBから出力される基準電圧VREFも同様に揺れる。こ
のため、差動アンプリファイアSAからの出力Dout か
らはノイズがキャンセルされる。
に、ダミーセルをメモリセルアレー内に設けることがで
きないような場合であっても、セルアレー内にエンハン
スメント型トランジスタから成るNAND型セルを接続
したダミーセルを設けることにより、VccやVssの変動
をダミービットラインバイアス回路DBBに伝達するよ
うにしたので、耐ノイズ性の優れたROMを構成するこ
とができる。
ンDBLと別にダミーセルDC1〜DCnを設けてい
る。しかし、ダミーセルDC1〜DCnは基準電圧V
REF のDC的なレベルを設定するだけであるので、ダミ
ーセルDC1〜DCnをダミービットラインDBLに直
接接続しても良い。
M全般について適用可能な回路を例示した。しかし、本
発明は、メモリセルがNAND型であれば、マスクRO
M、EPROM、EEPROMなどのいずれにでも適用
可能である。
Vssのノイズによりメモリセルからの読み出しビットラ
イン電位に揺れが生じた場合でも、ダミービットライン
電位にも同様のゆれを発生させることができ、これによ
り差動アンプリファイアの入力とこれをセンスするため
の基準電圧が同様の揺れ持つことになり、ノイズはキャ
ンセルされ、出力にはノイズの影響のない信号を得るこ
とができる。
略構成図である。
図である。
成図である。
ンバイアス回路の構成の例を示す回路構成図である。
成図である。
Claims (2)
- 【請求項1】各選択ラインに各メモリセルのゲートが接
続されたNAND型メモリセル群と、 前記メモリセル群と同一のアレー内に構成、配置され、
前記各選択ラインに各ゲートが、前記各メモリセルのゲ
ートと共通に接続されたエンハンスメント型トランジス
タの複数を有するNAND型の第1ダミーセル群と、前記各メモリセル群のアレーとは分離した場所に配置さ
れ、それぞれゲート電位が固定された複数のトランジス
タを有する 第2ダミーセル群と、 前記メモリセル群のビットラインに接続されたビットラ
インバイアス回路と、 前記第1ダミーセル群と前記第2ダミーセル群に接続さ
れたダミービットラインに接続されたダミービットライ
ンバイアス回路と、 前記ビットラインバイアス回路の出力と前記ダミービッ
トラインバイアス回路段からの基準電圧とを比較して、
比較結果を出力する演算回路と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項2】前記第2ダミーセル群は、ゲートが接地電
位に固定されたデプレッション型トランジスタと、ゲー
トが前記選択ラインの選択電位に固定されたエンハンス
メント型トランジスタとを有することを特徴とする請求
項1記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22752392A JP3288760B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22752392A JP3288760B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0676590A JPH0676590A (ja) | 1994-03-18 |
JP3288760B2 true JP3288760B2 (ja) | 2002-06-04 |
Family
ID=16862242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22752392A Expired - Fee Related JP3288760B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3288760B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5291292B2 (ja) | 2007-02-01 | 2013-09-18 | 協同油脂株式会社 | 金属加工用油剤及び金属加工方法 |
US8338345B2 (en) | 2007-07-30 | 2012-12-25 | Idemitsu Kosan Co., Ltd. | Water-based metalworking fluid |
-
1992
- 1992-08-26 JP JP22752392A patent/JP3288760B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0676590A (ja) | 1994-03-18 |
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