KR100270210B1 - 디램 셀 커패시터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 전극 형성 공정을 단순화시키고, 스토리지 전극의 표면적을 증가시키는 DRAM 셀 커패시터 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들이 형성된다. 제 1 절연층 상에 스토리지 전극 패드들 중 하나와 오버랩 되고, 이 하나의 스토리지 전극 패드의 일측 방향으로 어느 정도 연장되도록 폴리 패턴이 형성된다. 하나의 스토리지 전극 패드 상부의 제 1 절연층의 상부 표면이 노출될 때까지 제 1 물질층, 제 2 절연층, 그리고 폴리 패턴을 차례로 식각 하여 적어도 하나의 제 1 오프닝이 형성된다. 제 1 오프닝의 양측벽에 폴리 스페이서가 형성된다. 폴리 스페이서 및 제 1 물질층을 식각 마스크로 사용하여 스토리지 전극 패드의 상부 표면이 노출될 때까지 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝이 형성된다. 제 2 오프닝 및 제 1 오프닝을 폴리실리콘막으로 채워서 적어도 하나의 제 1 폴리 막대가 형성된다. 제 1 폴리 막대의 일측으로부터 어느 정도 거리를 갖는 영역의 제 2 절연층을 식각 하되, 폴리 패턴의 일부 및 제 1 절연층의 표면이 노출될 때까지 식각 하여 제 3 오프닝이 형성된다. 제 3 오프닝을 폴리실리콘막으로 채워서 제 2 폴리 막대가 형성되어, 제 1 폴리 막대 및 제 2 폴리 막대, 그리고 폴리 패턴에 의한 스토리지 전극이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킴으로써, 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있고, 스토리지 전극 형성 공정을 단순화시킬 수 있다. 또한, 스토리지 전극 형성 전에 미리 형성된 폴리 패턴을 사용하여 막대형의 폴리들을 전기적으로 연결시킴으로써, 스토리지 전극의 표면적을 증가시킬 수 있고, 따라서 커패시터 용량을 증가시킬 수 있다.

Description

디램 셀 커패시터 및 그의 제조 방법(A DRAM CELL CAPACITOR AND METHOD OF FABRICATING THE SAME)
본 발명은 DRAM 셀 커패시터(Dynamic Random Access Memory cell capacitor) 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 전극(storage electrode) 형성 공정을 단순화시키고, 스토리지 전극의 표면적을 증가시키는 DRAM 셀 커패시터 및 그의 제조 방법에 관한 것이다.
종래 1G DRAM까지는 커패시터 유전막(dielectric layer)으로서 Ta2O5가 사용되었으나, 0.30㎛ 피치(pitch) 이하를 갖는 4G DRAM을 제조하는데 있어서, Ta2O5를 커패시터 유전막으로 사용하여 원하는 커패시터 용량(capacitance)을 갖는 커패시터를 형성하기 어렵다.
이에 따라, 커패시터 유전막으로 Ba(Sr, Ti)O[BST]의 적용 가능성을 테스트하고 있으나, 아직까지 BST의 적용을 위한 공정이 개발 단계에 있을 뿐이다.
한편, 커패시터 용량을 증가시키기 위한 스토리지 전극 구조로서, 실린더형(cylinder type)과 단순 박스형(simple box type)이 사용되고 있다. 상기 실린더형은 피치가 점점 작아짐에 따라 그 패터닝(patterning)이 어렵다. 또한, 상기 단순 박스형도 패터닝에 문제가 있을 뿐아니라, 충분한 스토리지 전극 표면적을 얻을 수 없는 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극의 패터닝 공정을 쉽게 할 수 있는 DRAM 셀 커패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 단순 박스형의 스토리지 전극의 표면적을 증가시킬 수 있고, 이로써 커패시터 용량을 증가시킬 수 있는 DRAM 셀 커패시터 및 그의 제조 방법을 제공함에 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도;
도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도;
도 3은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 패턴 형성 후의 평면도;
도 4는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 1 오프닝 형성 후의 평면도;
도 5는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 스페이서 형성 후의 평면도;
도 6은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 2 폴리 막대 형성 후의 평면도;
도 7은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 구조를 개략적으로 보여주는 입체도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소자격리막
14 : 게이트 전극 15, 18, 20, 28 : 산화막
16 : 스토리지 전극 패드 19 : 비트 라인
22 : 실리콘 질화막 24a : 폴리 패턴
26, 31, 40 : 포토레지스트 패턴 30 : 폴리 마스크층
32 : 제 1 오프닝 34 : 폴리 스페이서
36 : 제 2 오프닝 38 : 제 1 폴리 막대
42 : 제 3 오프닝 44 : 제 2 폴리 막대
46 : 스토리지 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 커패시터의 제조 방법은, 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 기판 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들을 형성하는 단계; 상기 스토리지 전극 패드들을 포함하여 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 상기 스토리지 전극 패드들 중 하나와 오버랩 되고, 이 하나의 스토리지 전극 패드의 일측 방향으로 어느 정도 연장되도록 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 포함하여 제 1 절연층 상에 제 2 절연층 및 상기 제 2 절연층과 식각 선택비를 갖는 제 1 물질층을 차례로 형성하는 단계; 상기 스토리지 전극 패드 상부의 제 1 절연층의 상부 표면이 노출될 때까지 상기 제 1 물질층, 제 2 절연층, 그리고 도전층 패턴을 차례로 식각 하여 적어도 하나의 제 1 오프닝을 형성하는 단계; 상기 제 1 오프닝의 양측벽에 도전층 스페이서를 형성하는 단계; 상기 도전층 스페이서 및 제 1 물질층을 식각 마스크로 사용하여 스토리지 전극 패드의 상부 표면이 노출될 때까지 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝을 형성하는 단계; 상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채워서 적어도 하나의 제 1 도전 막대(conductive pole)를 형성하는 단계; 상기 제 2 절연층의 상부 표면이 노출될 때까지 상기 도전층 및 제 1 물질층을 평탄화 식각 하여 상기 제 1 도전 막대들을 서로 격리시키는 단계; 상기 제 1 도전 막대의 일측으로부터 어느 정도 거리를 갖는 영역의 제 2 절연층을 식각 하되, 상기 도전층 패턴의 일부 및 제 1 절연층의 표면이 노출될 때까지 식각 하여 제 3 오프닝을 형성하는 단계; 및 상기 제 3 오프닝을 상기 제 1 도전 막대와 동일한 물질로 채워서 상기 도전층 패턴에 의해 상기 제 1 도전 막대와 전기적으로 연결되는 제 2 도전 막대를 형성하는 단계를 포함하고, 상기 제 1 도전 막대, 제 2 도전 막대, 그리고 도전층 패턴에 의한 스토리지 전극을 형성한다.
이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 커패시터의 제조 방법은, 상기 도전층 패턴 형성 전에 제 1 절연층 상에 상기 제 2 절연층과 식각 선택비를 갖는 제 2 물질층을 형성하는 단계를 더 포함할 수 있고, 이 제 2 물질층은 상기 제 3 오프닝 형성시 식각 정지층 역할을 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 커패시터는, 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 기판 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 형성된 스토리지 전극 패드들; 상기 스토리지 전극 패드들을 포함하여 반도체 기판 상에 형성된 절연층; 및 상기 절연층 상에 막대 형태로 형성되어 있되, 절연층을 뚫고 상기 스토리지 전극 패드와 전기적으로 접속되도록 형성되어 있는 제 1 도전 막대와, 상기 제 1 도전 막대의 적어도 일측의 절연층 상에 형성되어 있는 적어도 하나의 제 2 도전 막대와, 상기 제 1 도전 막대와 제 2 도전 막대를 전기적으로 연결하도록 절연층 상에 형성된 적어도 하나의 도전층 패턴을 갖는 적어도 하나의 스토리지 전극을 포함한다.
(작용)
도 1g 및 도 2g를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 커패시터 및 그의 제조 방법은, 제 1 절연층 상에 스토리지 전극 패드들 중 하나와 오버랩 되고, 이 하나의 스토리지 전극 패드의 일측으로 어느 정도 연장되도록 폴리 패턴이 형성된다. 스토리지 전극 형성용 오프닝들을 폴리실리콘막으로 채워서 상기 각 폴리 패턴들과 전기적으로 접속되는 스토리지 전극 두께의 적어도 두 개의 막대형 폴리들이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킴으로써, 스토리지 전극 콘택홀과 스토리지 전극의 오정렬(misalign)을 방지할 수 있고, 스토리지 전극 형성 공정을 단순화시킬 수 있다. 또한, 스토리지 전극 형성 전에 미리 형성된 폴리 패턴을 사용하여 막대형의 폴리들을 전기적으로 연결시킴으로써, 스토리지 전극의 표면적을 증가시킬 수 있다.
(실시예)
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2g에 있어서, 도 1a 내지 도 1g에 도시된 DRAM 셀 커패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인(bit line)의 연장 방향으로 절취한 단면도이다. 그리고, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인(word line)의 연장 방향으로 절취한 단면도이다.
도 1a 및 도 2a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법은 먼저, 반도체 기판(10) 상에 활성 영역(11)과 비활성 영역을 정의하기 위해 소자격리막(12)이 형성된다. 상기 소자격리막(12)은 예를 들어, STI(Shallow Trench Isolation) 방법으로 형성된다. 상기 반도체 기판(10) 상에 소오스/드레인 영역(도면에 미도시)을 갖는 게이트 전극들(14) 즉, 워드 라인들이 형성된다. 상기 게이트 전극들(14)을 포함하여 반도체 기판(10) 상에 산화막(15)이 형성된다. 상기 산화막(15)을 뚫고, 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들(storage electrode pads)(16)이 형성된다.
상기 패드들(16)을 포함하여 반도체 기판(10) 전면에 다른 산화막(18)이 형성된다. 상기 패드들(16) 사이의 상기 산화막(18) 상에 비트 라인들(19)이 형성된다. 상기 비트 라인들(19)을 포함하여 상기 산화막(18) 상에 또 다른 산화막(20) 및 이 산화막(20)과 식각 선택비(etch selectivity)를 갖는 물질 예를 들어, 실리콘 질화막(SiN)(22)이 차례로 형성된다. 상기 실리콘 질화막(22)은 후속 산화막 식각 공정에서 식각 정지층(etch stopping layer)으로 사용필수적으로 요구되지는 않는다. 상기 실리콘 질화막(22) 상에 스토리지 전극 물질과 동일한 물질 예를 들어, 폴리실리콘층(24)이 550Å - 1000Å의 두께 범위를 갖도록 형성된다.
도 1b 및 도 2b에 있어서, 상기 폴리실리콘층(24) 상에 상기 일 스토리지 전극 패드(16)와 오버랩(overlap)되고, 이 스토리지 전극 패드(16)의 일측으로 어느 정도 연장된 영역이 가려지도록 포토레지스트 패턴(photoresist pattern)(26)이 형성된다. 상기 포토레지스트 패턴(26)을 마스크로 사용하여 상기 실리콘 질화막(22)의 상부 표면이 노출될 때까지 폴리실리콘층(24)을 식각 하면 본 발명에 따른 신규한 폴리 패턴들(24a)이 형성된다.
도 3은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 패턴(24a) 형성 후의 평면도이다.
도 3을 참조하면, 상기 폴리 패턴들(24a)은 각각 활성 영역(11)의 일부와 오버랩 되도록 형성된다. 그 모양은 예를 들어, 타원형 내지 직사각형으로 형성되고 긴 방향의 길이(참조 부호 'a')가 약 350nm가 되도록 형성되고, 짧은 방향의 길이(참조 부호 'c')가 약 150nm가 되도록 형성된다.
비트 라인(도면에 미도시)과 나란한 방향 즉, 폴리 패턴들(24a)의 긴 길이 방향에 있어서, 인접한 폴리 패턴들(24a) 사이의 거리(참조 부호 'b')는 약 250nm 이다. 그리고, 워드 라인(도면에 미도시)과 나란한 방향 즉, 폴리 패턴들(24a)의 짧은 길이 방향에 있어서, 인접한 폴리 패턴들(24a) 사이의 거리(참조 부호 'd')는 약 150nm가 되도록 형성된다.
도 1c 및 도 2c에서와 같이, 상기 포토레지스트 패턴(26)이 제거된 후, 상기 폴리 패턴들(24a)을 포함하여 실리콘 질화막(22) 상에 적어도 스토리지 전극의 두께 즉, 8000Å - 11000Å의 두께 범위 내의 두꺼운 산화막(28)이 형성된다. 상기 두꺼운 산화막(28) 상에 산화막과 식각 선택비를 갖는 물질층 예를 들어, 폴리실리콘층(30)이 1500Å - 2000Å의 두께 범위 내로 형성된다. 상기 폴리실리콘층(30)은 후속 공정인 상기 두꺼운 산화막(28) 식각 공정시 식각 마스크(etch mask)로 사용된다.
상기 폴리 마스크층(30) 상에 스토리지 전극 형성 영역을 정의하여 포토레지스트 패턴(31)이 형성된다. 상기 포토레지스트 패턴(31)은 스토리지 전극 형성 영역이 노출되도록 형성된다. 즉, 스토리지 전극 형성을 위한 제 1 리버스 패턴(reverse pattern)(31)이 형성된다. 상기 포토레지스트 패턴(31)을 마스크로 사용하여 상기 산화막(20)의 상부 표면이 노출될 때까지 폴리 마스크층(30), 두꺼운 산화막(28), 폴리 패턴(24a), 그리고 실리콘 질화막(22)이 차례로 식각 된다. 그러면, 도 1d 및 도 2d에서와 같이, 적어도 하나의 제 1 오프닝(first opening)(32)이 형성된다. 상기 제 1 오프닝(32)은 약 150nm의 직경(참조 부호 'e')을 갖도록 형성된다.
도 4는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 1 오프닝(32) 형성 후의 평면도이다.
도 4를 참조하면, 상기 제 1 오프닝(32)은 폴리 패턴(24a)의 일측 영역과 오버랩 되도록 형성되어 있다.
도 1e 및 도 2e에 있어서, 상기 포토레지스트 패턴(31)이 제거된 후, 제 1 오프닝(32)의 양측벽에 스토리지 전극 형성 물질과 동일한 물질 예를 들어, 폴리실리콘으로 스페이서(34)가 형성된다. 이 폴리 스페이서(34)는 각각 약 250Å의 두께를 갖도록 형성된다. 상기 폴리 마스크층(30) 및 폴리 스페이서(34)를 마스크로 사용하여 상기 스토리지 전극 패드(16)의 상부 표면이 노출될 때까지 산화막들(20, 18)이 차례로 식각 되어 제 2 오프닝(second opening)(36)이 형성된다. 상기 제 2 오프닝(36)은 약 100nm의 직경(참조 부호 'f')을 갖도록 형성된다.
이때, 상기 제 2 오프닝(36)은 기존의 단순 박스형 스토리지 전극의 콘택홀(contact hole)로 작용한다.
도 5는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 스페이서(34) 형성 후의 평면도이다.
도 5에 있어서, 상기 제 1 오프닝(32) 내에 제 1 오프닝(32) 보다 상기 폴리 스페이서(34)만큼 작은 크기의 제 2 오프닝(36)이 형성되어 있다.
도 1f 및 도 2f를 참조하면, 상기 제 2 오프닝(36) 및 제 1 오프닝(32)을 스토리지 전극용 도전 물질 예를 들어, 폴리실리콘막으로 채우면 제 1 폴리 막대들(38)이 형성된다. 즉, 상기 제 2 오프닝(36)에 제 1 폴리 막대(38)가 자기 정렬된다. 상기 두꺼운 산화막(28)의 상부 표면이 노출될 때까지 상기 폴리실리콘막 및 폴리 마스크층(30)이 평탄화 식각(planarization etch) 된다. 그러면, 제 1 폴리 막대들(38)이 서로 격리(isolation)된다. 상기 평탄화 식각 공정은 CMP(Chemical Mechanical Polishing) 또는 에치 백(etch back) 등으로 수행된다.
상기 두꺼운 산화막(28) 상에 상기 제 1 폴리 막대(38) 일측의 두꺼운 산화막(28)의 일부가 노출되도록 포토레지스트 패턴(40)이 형성된다. 즉, 스토리지 전극 형성을 위한 제 2 리버스 패턴(40)이 형성된다. 상기 포토레지스트 패턴(40)을 마스크로 사용하여 상기 폴리 패턴(24a) 및 실리콘 질화막(22)의 표면이 노출될 때까지 상기 산화막(28)이 식각 된다. 그러면, 제 3 오프닝(third opening)(42)이 형성된다. 이때, 상기 폴리 패턴(24a) 및 실리콘 질화막(22)이 식각 정지층으로 사용된다. 한편, 상기 실리콘 질화막(22)이 사용되지 않는 경우, 식각 정지는 시간 식각(time etch)으로 수행된다.
상기 제 3 오프닝(42)은 약 200nm의 직경(참조 부호 'h')을 갖도록 형성되고, 상기 제 1 오프닝(32)과 약 100nm의 거리(참조 부호 'g')를 갖도록 형성된다.
마지막으로, 상기 포토레지스트 패턴(40)이 제거된 후, 상기 제 3 오프닝(42)을 상기 제 1 폴리 막대(38)와 동일한 도전 물질 즉, 폴리실리콘막으로 채우면 제 2 폴리 막대들(44)이 형성된다. 상기 두꺼운 산화막(28)의 상부 표면이 노출될 때까지 폴리실리콘막을 평탄화 식각 하면 제 2 폴리 막대들(44)이 서로 격리된다. 상기 평탄화 식각 공정은 상기 제 1 폴리 막대(38)의 격리 공정과 마찬가지로 CMP 또는 에치 백 등으로 수행된다.
상기 실리콘 질화막(22)을 식각 정지층을 사용하여 상기 두꺼운 산화막(28)을 습식 식각 등으로 제거하면 도 1g 및 도 2g에 도시된 바와 같이, 제 1 폴리 막대(38), 제 2 폴리 막대(44), 그리고 제 1 폴리 막대(38)와 제 2 폴리 막대(44)를 전기적으로 연결하는 폴리 패턴(24a)에 의한 표면적이 증가된 단순 박스형의 스토리지 전극(46)이 형성된다.
상기 폴리 패턴(24a) 및 제 2 폴리 막대(44)의 수를 더 증가시키는 공정을 추가함으로써, 스토리지 전극(46)의 표면적을 더욱 증가시킬 수 있다.
도 6은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 2 폴리 막대(44) 형성 후의 평면도이다.
도 6을 참조하면, 상기 제 1 오프닝(32)의 일측에 상기 폴리 패턴(24a)의 일부와 오버랩 되도록 제 3 오프닝(42)이 형성되어 있다. 이때, 일 폴리 패턴 상의 제 1 오프닝(32)과 동일한 활성 영역(11)을 공유하는 다른 폴리 패턴 상의 제 3 오프닝(42)은 약 150nm의 거리(참조 부호 'i')를 갖도록 형성되어 있다. 또한, 폴리 패턴의 짧은 길이 방향에 있어서, 하나의 스토리지 전극과 다른 스토리지 전극도 마찬가지로 약 150nm의 거리를 갖도록 형성되어 있다. 즉, 인접한 스토리지 전극(46) 사이의 거리는 약 150nm 이다.
후속 공정으로서, 상기 스토리지 전극(46) 상에 커패시터 유전막(도면에 미도시) 및 커패시터 상부전극(도면에 미도시)이 차례로 형성된다. 이때, 본 발명에 따른 커패시터의 제조 방법에 의해 스토리지 전극(46)의 표면적이 충분히 증가되었기 때문에, Ta2O5등의 커패시터 유전막으로도 충분히 원하는 셀 커패시턴스를 얻을 수 있게 된다.
도 7은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 구조를 개략적으로 보여주는 입체도 이다. DRAM 셀 커패시터의 구조는 도 1g 및 도 7을 참조하여 설명한다.
도 1g 및 도 7에 있어서, 본 발명에 따른 DRAM 셀 커패시터는, 소오스/드레인 영역(도면에 미도시) 및 게이트 전극(14)을 갖는 반도체 기판(10) 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들(16)이 형성되어 있다. 상기 스토리지 전극 패드들(16)을 포함하여 반도체 기판(10) 상에 산화막들(18, 20) 및 실리콘 질화막(22)이 차례로 형성되어 있다. 상기 실리콘 질화막(22) 상에 적어도 하나의 스토리지 전극(46)이 형성되어 있다.
스토리지 전극(46)은 도 7에 도시된 바와 같이, 폴리 패턴(24a)과, 이 폴리 패턴(24a) 상에 형성된 막대 모양의 복수 개의 폴리(38, 44)를 갖는다. 이 폴리 막대들(38, 44) 중 하나가 상기 폴리 패턴(24a)을 관통하도록 형성되어 있다.
다시 말해, 도 1g를 참조하면, 스토리지 전극(46)은 상기 실리콘 질화막(22) 및 산화막들(18, 20)을 뚫고, 상기 스토리지 전극 패드(16)와 전기적으로 접속되도록 형성되어 있는 제 1 폴리 막대(38)를 포함한다. 그리고, 상기 제 1 폴리 막대(38)의 적어도 일측의 실리콘 질화막(22) 상에 형성되어 있는 제 2 폴리 막대(44)를 포함한다. 또한, 상기 실리콘 질화막(22) 상에 상기 제 1 폴리 막대(38)와 제 2 폴리 막대(44)를 전기적으로 연결하도록 형성된 적어도 하나의 폴리 패턴을 포함한다.
상기 제 1 폴리 막대(38)의 상부 직경은 약 150nm 이고, 제 1 폴리 막대(38)의 하부 직경은 약 100nm 이다. 그리고, 상기 제 2 폴리 막대(44)의 직경은 약 200nm 이다.
상기 일 스토리지 전극(46)이 갖는 제 1 폴리 막대(38)와 제 2 폴리 막대(44) 사이의 거리는 약 100nm 이고, 인접한 스토리지 전극(46) 사이의 거리는 약 150nm 이다.
본 발명은 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킴으로써, 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있고, 스토리지 전극 형성 공정을 단순화시킬 수 있는 효과가 있다.
또한, 스토리지 전극 형성 전에 미리 형성된 폴리 패턴을 사용하여 막대형의 폴리들을 전기적으로 연결시킴으로써, 스토리지 전극의 표면적을 증가시킬 수 있고, 이로써 커패시터 용량을 증가시킬 수 있는 효과가 있다.

Claims (14)

  1. 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 기판 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들을 형성하는 단계;
    상기 스토리지 전극 패드들을 포함하여 반도체 기판 상에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 상에 상기 스토리지 전극 패드들 중 하나와 오버랩 되고, 이 하나의 스토리지 전극 패드의 일측 방향으로 어느 정도 연장되도록 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴을 포함하여 제 1 절연층 상에 제 2 절연층 및 상기 제 2 절연층과 식각 선택비를 갖는 제 1 물질층을 차례로 형성하는 단계;
    상기 스토리지 전극 패드 상부의 제 1 절연층의 상부 표면이 노출될 때까지 상기 제 1 물질층, 제 2 절연층, 그리고 도전층 패턴을 차례로 식각 하여 적어도 하나의 제 1 오프닝을 형성하는 단계;
    상기 제 1 오프닝의 양측벽에 도전층 스페이서를 형성하는 단계;
    상기 도전층 스페이서 및 제 1 물질층을 식각 마스크로 사용하여 스토리지 전극 패드의 상부 표면이 노출될 때까지 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝을 형성하는 단계;
    상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채워서 적어도 하나의 제 1 도전 막대(conductive pole)를 형성하는 단계;
    상기 제 2 절연층의 상부 표면이 노출될 때까지 상기 도전층 및 제 1 물질층을 평탄화 식각 하여 상기 제 1 도전 막대들을 서로 격리시키는 단계;
    상기 제 1 도전 막대의 일측으로부터 어느 정도 거리를 갖는 영역의 제 2 절연층을 식각 하되, 상기 도전층 패턴의 일부 및 제 1 절연층의 표면이 노출될 때까지 식각 하여 제 3 오프닝을 형성하는 단계; 및
    상기 제 3 오프닝을 상기 제 1 도전 막대와 동일한 물질로 채워서 상기 도전층 패턴에 의해 상기 제 1 도전 막대와 전기적으로 연결되는 제 2 도전 막대를 형성하는 단계를 포함하고, 상기 제 1 도전 막대, 제 2 도전 막대, 그리고 도전층 패턴은 스토리지 전극을 형성하는 DRAM 셀 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전층 패턴은, 제 1 도전 막대와 동일한 물질로 형성되는 DRAM 셀 커패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 절연층은, 적어도 스토리지 전극 두께로 형성되는 DRAM 셀 커패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 절연층은 산화막으로 형성되고, 상기 제 1 물질층은 폴리실리콘막으로 형성되는 DRAM 셀 커패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 도전층 패턴은 550Å - 1000Å 두께 범위 내로 형성되고, 상기 제 2 절연층은 8000Å - 11000Å 두께 범위 내로 형성되며, 상기 제 1 물질층은, 1500Å - 2000Å 두께 범위 내로 형성되는 DRAM 셀 커패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전층 스페이서는, 상기 제 1 도전 막대와 동일한 도전 물질로 형성되는 DRAM 셀 커패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, CMP 및 에치 백 중 어느 하나로 수행되는 DRAM 셀 커패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 오프닝은 약 150nm의 직경을 갖도록 형성되고, 상기 제 2 오프닝은 약 100nm의 직경을 갖도록 형성되며, 상기 제 3 오프닝은 약 200nm의 직경을 갖도록 형성되는 DRAM 셀 커패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 도전 막대와 제 2 도전 막대 사이의 거리는 약 100nm 이고, 상호 인접한 스토리지 전극 사이의 거리는 약 150nm인 DRAM 셀 커패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 DRAM 셀 커패시터의 제조 방법은, 상기 도전층 패턴 형성 전에 제 1 절연층 상에 상기 제 2 절연층과 식각 선택비를 갖는 제 2 물질층을 형성하는 단계를 더 포함하고, 이 제 2 물질층은 상기 제 3 오프닝 형성시 식각 정지층 역할을 하는 DRAM 셀 커패시터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 물질층은, 실리콘 질화막으로 형성되는 DRAM 셀 커패시터의 제조 방법.
  12. 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 기판 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 형성된 스토리지 전극 패드들;
    상기 스토리지 전극 패드들을 포함하여 반도체 기판 상에 형성된 절연층; 및
    상기 절연층 상에 막대 형태로 형성되어 있되, 절연층을 뚫고 상기 스토리지 전극 패드와 전기적으로 접속되도록 형성되어 있는 제 1 도전 막대와, 상기 제 1 도전 막대의 적어도 일측의 절연층 상에 형성되어 있는 적어도 하나의 제 2 도전 막대와, 상기 제 1 도전 막대와 제 2 도전 막대를 전기적으로 연결하도록 절연층 상에 형성된 적어도 하나의 도전층 패턴을 갖는 적어도 하나의 스토리지 전극을 포함하는 DRAM 셀 커패시터.
  13. 제 12 항에 있어서,
    상기 제 1 도전 막대의 상부 직경은 약 150nm 이고, 제 1 도전 막대의 하부 직경은 약 100nm 이며, 상기 제 2 도전 막대의 직경은 약 200nm 인 DRAM 셀 커패시터.
  14. 제 12 항에 있어서,
    상기 스토리지 전극의 제 1 도전 막대와 제 2 도전 막대 사이의 거리는 약 100nm 이고, 상호 인접한 스토리지 전극 사이의 거리는 약 150nm인 DRAM 셀 커패시터.
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