KR100275551B1 - 반도체 메모리 장치의 콘택 형성 방법 - Google Patents

반도체 메모리 장치의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 셀과 코어 영역의 DC 형성시 공정을 단순화하여 비용을 절감할 수 있는 반도체 메모리 장치의 콘택 형성 방법에 관한 것으로, 소자가 형성된 반도체 기판 상에 형성된 제 1 절연막 내에 제 1 절연막과 단차를 갖도록 제 1 및 제 2 자기 정렬 콘택 패드들이 형성된다. 반도체 기판 상에 형성된 구조물들의 표면을 따라 스텝 커버리지(step coverage)가 불량한 제 2 절연막이 형성된다. 제 1 및 제 2 자기 정렬 콘택 패드들의 표면이 노출될 때까지 제 2 절연막이 식각된다. 반도체 기판의 전면에 제 1 도전막을 형성한 후, 제 2 절연막 상에 일부 두께가 남도록 제 1 도전막이 평탄하게 식각된다. 다음에, 제 1 도전막 상에 제 2 도전막을 형성한 후, 비트 라인 형성용 마스크를 사용하여 제 2 도전막과 제 1 도전막을 차례로 식각함으로써 비트 라인이 형성된다. 이때, 제 1 자기 정렬 콘택 패드 상의 제 1 도전막을 과식각함으로써 비트 라인과 전기적으로 절연된다. 이와 같은 반도체 메모리 장치의 콘택 형성 방법에 의해서, 셀 영역과 코어 영역의 다이렉트 콘택(direct contact:DC) 형성시 셀 영역의 DC 포토 공정 또는 셀 영역의 BC, DC 및 코어 영역의 DC 포토 공정을 스킵(skip)함으로써 공정을 단순화할 수 있고, 비용을 절감할 수 있다.

Description

반도체 메모리 장치의 콘택 형성 방법(METHOD OF FORMING CONTACT FOR SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 다이나믹 랜덤 액세스 메모리(dynamic random access memory:DRAM) 장치의 콘택 형성 방법에 관한 것이다.
DRAM 장치가 고집적화되어 감에 따라 256M의 디자인 룰(design rule)이 0.2㎛ 이하에서는 포토(photo) 공정이 어려워진다. 이의 해결 방안으로 PR 플로우(photo resist flow) 공정이 적용되고 있다. 그러나, 상기 PR 플로우 공정은 각종 디자인 크기(design size)에 따라 PR 플로우되는 양이 다르기 때문에 공정 적용에 어려움이 있다.
도 1a 내지 도 1d는 종래의 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 메모리 장치의 콘택 형성 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(12)이 형성된다. 다음에, 상기 반도체 기판(10) 상에 셀 트랜지스터(cell transistor)가 형성된다. 상기 셀 트랜지스터는 일반적으로 잘 알려진 바와 같이 게이트 산화막(도면에 미도시), 폴리실리콘막(14a), 그리고 텅스텐 실리사이드막(14b)이 차례로 적층되어 형성된 게이트 전극(14)과 상기 게이트 전극(14) 양측의 반도체 기판(10) 내에 형성된 소오스/드레인 영역(도면에 미도시)을 포함한다. 그리고, 상기 게이트 전극(14)의 절연을 목적으로 상기 게이트 전극(14)의 상부 표면 및 양측벽에 형성된 게이트 마스크(14c) 및 질화막 스페이서(15)를 포함한다.
상기 게이트 전극(14)을 포함하여 상기 반도체 기판(10) 상에 제 1 층간 절연막(16)이 형성된다. 상기 제 1 층간 절연막(16)은 예를 들어, BPSG막으로 형성된다. 다음에, 상기 BPSG막 플로우(flow) 및 CMP(chemical mechanical polishing) 공정으로 상기 제 1 층간 절연막(16)을 평탄화시킨다. 콘택홀 형성용 마스크(18)를 사용하여 셀 부위의 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 제 1 층간 절연막(16)을 식각함으로써 자기 정렬 콘택 패드용 콘택홀(20)이 형성된다. 다음에, 상기 콘택홀 형성용 마스크(18)를 제거한 후, 후속 형성될 비트 라인 콘택과 스토리지 노드 콘택 즉, 다이렉트 콘택(direct contact:이하 DC), 배리드 콘택(buried contact:이하 BC)과의 오버랩 마진(overlap margin)을 향상시키기 위해 상기 콘택홀(20)을 습식 식각함으로써 콘택홀(20)이 커지게 된다.
도 1b에 있어서, 상기 콘택홀(20)을 포함하여 상기 제 1 층간 절연막(16) 상에 폴리실리콘막을 형성한 후, 에치 백(etch back) 또는 CMP 공정으로 상기 폴리실리콘막을 식각함으로써 상기 반도체 기판(10)과 전기적으로 연결되는 자기 정렬 콘택 패드들(22a 및 22b) 즉, DC 패드(22a)와 BC 패드(22b)가 형성된다. 상기 자기 정렬 콘택 패드들(22a 및 22b)을 포함하여 상기 제 1 층간 절연막(16) 상에 제 2 층간 절연막(24)이 형성된다. 상기 제 2 층간 절연막(24)은 예를 들어, PE-TEOS막으로 형성된다. 그런 후, 제 1 콘택홀 형성용 마스크(26)를 사용하여 셀 영역(cell region)의 상기 DC 패드(22a)의 표면이 노출될 때까지 상기 제 2 층간 절연막(24)을 식각함으로써 비트 라인 DC 콘택홀(27)이 형성된다.
다음에, 상기 제 1 콘택홀 형성용 마스크(26)를 제거한 후, 제 2 콘택홀 형성용 마스크(28)를 사용하여 코어 영역(core region)에 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 제 2 및 제 1 층간 절연막(24 및 16)을 차례로 식각함으로써 도 1c에 도시된 바와 같이, 코어 DC 콘택홀(29)이 형성된다.
상술한 바와 같이, 소자가 고집적화되어 감에 따라 셀과 코어 부위의 미세 패턴의 한계로 DC의 셀(cell) 및 코어(core) 영역의 포토 공정을 동시에 할 수가 없다.
도 1d를 참조하면, 상기 제 2 콘택홀 형성용 마스크(28)를 제거한 후, 상기 비트 라인 DC 콘택홀(27) 및 코어 DC 콘택홀(29)을 포함하여 상기 제 2 층간 절연막(24) 상에 폴리실리콘막이 형성된다. 다음에, 상기 제 2 층간 절연막(24) 상에 일부 두께가 남도록 상기 폴리실리콘막(30)이 평탄하게 식각된다. 그런 후, 상기 폴리실리콘막(30) 상에 비트 라인 형성용 텅스텐 실리사이드막(32)이 형성된다.
마지막으로, 비트 라인 형성용 마스크를 사용하여 상기 실리사이드막(32)과 폴리실리콘막(30)을 차례로 식각함으로써 상기 셀 영역과 코어 영역의 DC에 의해 상기 DC 패드(22a) 및 반도체 기판(10)과 전기적으로 연결되는 비트 라인이 형성된다(도면에 미도시).
본 발명은 셀과 코어 영역에 다이렉트 콘택(DC)의 형성시 공정을 단순화하여 비용을 절감할 수 있는 반도체 메모리 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃을 보여주는 도면;
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서 도 2의 점선을 따라 절취한 단면도;
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 메모리 장치의 콘택 및 비트 라인 형성 후, 추가로 적용할 수 있는 공정을 보여주는 흐름도; 그리고
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100, 200 : 반도체 기판 12, 102, 202 : 소자 격리 영역
14, 104, 204 : 게이트 전극 22a, 110a, 210a : DC 패드
22b, 110b, 210b : BC 패드 27, 29 : DC 콘택홀
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 콘택 형성 방법은, 셀 영역과 코어 영역을 갖는 반도체 기판 상에 소오스/드레인 영역 및 게이트를 포함하는 트랜지스터를 형성하는 단계와; 상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막 내의 상기 게이트와 게이트 사이에 상기 제 1 절연막과 단차를 갖도록 제 1 및 제 2 자기 정렬 콘택 패드들을 형성하는 단계와; 상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 스텝 커버리지(step coverage)가 불량한 제 2 절연막을 형성하는 단계와; 상기 제 1 및 제 2 자기 정렬 콘택 패드들의 표면이 노출될 때까지 상기 제 2 절연막을 식각하는 단계와; 상기 반도체 기판의 전면에 제 1 도전막을 형성하는 단계와; 상기 제 2 절연막 상에 일부 두께가 남도록 상기 제 1 도전막을 평탄하게 식각하는 단계와; 상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계 및; 비트 라인 형성용 마스크를 사용하여 상기 제 2 도전막과 제 1 도전막을 차례로 식각하여 비트 라인을 형성하되, 식각시 상기 제 1 자기 정렬 콘택 패드 상의 상기 제 1 도전막을 과식각하여 상기 비트 라인과 전기적으로 절연시키는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전막의 형성 전에 콘택홀 형성용 마스크를 사용하여 상기 코어(core) 영역의 제 1 및 제 1 절연막을 식각하여 DC(direct contact) 콘택홀을 형성하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 비트 라인의 형성 후, 상기 비트 라인을 마스크로 사용하여 상기 비트 라인 양측의 상기 제 2 절연막과 제 1 절연막의 일부 두께를 에치 백 공정으로 제거하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 콘택 형성 방법은, 셀 영역과 코어 영역을 갖는 반도체 기판 상에 소오스/드레인 영역 및 게이트를 포함하는 트랜지스터를 형성하는 단계와; 상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 셀 영역 및 코어 영역의 반도체 기판의 표면이 노출될 때까지 상기 제 1 절연막을 식각하여 패드 형성용 콘택홀을 형성하는 단계와; 상기 콘택홀을 제 1 도전막으로 채우는 단계와; 상기 제 1 도전막을 상기 제 1 절연막과 단차를 갖도록 식각하여 셀 영역과 코어 영역에 각각 제 1 및 제 2 자기 정렬 콘택 패드 및 콘택을 형성하는 단계와; 상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 스텝 커버리지가 불량한 제 2 절연막을 형성하되, 상기 제 1 및 제 2 자기 정렬 콘택 패드 및 콘택의 상부 표면이 노출되도록 형성하는 단계와; 상기 반도체 기판의 전면에 평탄한 상부 표면을 갖는 제 2 도전막과 제 3 도전막을 차례로 형성하는 단계 및; 비트 라인 형성용 마스크를 사용하여 상기 제 3 및 제 2 도전막을 차례로 식각하여 비트 라인을 형성하되, 상기 제 1 자기 정렬 콘택 패드 상의 제 2 도전막을 과식각하여 상기 비트 라인과 전기적으로 절연시키는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 비트 라인의 형성 후, 상기 비트 라인을 마스크로 사용하여 상기 비트 라인 양측의 상기 절연 물질 및 층간 절연막을 에치 백 공정으로 일부 두께를 제거하는 단계를 더 포함할 수 있다.
(작용)
도 3f 및 도 5a를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 콘택 형성 방법은, 소자가 형성된 반도체 기판 상에 형성된 제 1 절연막 내에 제 1 절연막과 단차를 갖도록 제 1 및 제 2 자기 정렬 콘택 패드들이 형성된다. 반도체 기판 상에 형성된 구조물들의 표면을 따라 스텝 커버리지(step coverage)가 불량한 제 2 절연막이 형성된다. 제 1 및 제 2 자기 정렬 콘택 패드들의 표면이 노출될 때까지 제 2 절연막이 식각된다. 반도체 기판의 전면에 제 1 도전막을 형성한 후, 제 2 절연막 상에 일부 두께가 남도록 제 1 도전막이 평탄하게 식각된다. 다음에, 제 1 도전막 상에 제 2 도전막을 형성한 후, 비트 라인 형성용 마스크를 사용하여 제 2 도전막과 제 1 도전막을 차례로 식각함으로써 비트 라인이 형성된다. 이때, 제 1 자기 정렬 콘택 패드 상의 제 1 도전막을 과식각함으로써 비트 라인과 전기적으로 절연된다. 이와 같은 반도체 메모리 장치의 콘택 형성 방법에 의해서, 셀 영역과 코어 영역의 다이렉트 콘택(direct contact:DC) 형성시 셀 영역의 DC 포토 공정 또는 셀 영역의 BC, DC 및 코어 영역의 DC 포토 공정을 스킵(skip)함으로써 공정을 단순화할 수 있고, 비용을 절감할 수 있다.
(제 1 실시예)
이하, 도 2, 도 3a 내지 도 3f, 그리고 도 4a 및 도 4b를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃을 보여주는 도면이고, 도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 2의 점선 방향으로 절취한 단면도이다. 그리고, 도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 메모리 장치의 콘택 및 비트 라인 형성 후, 추가로 적용할 수 있는 공정을 보여주는 흐름도이다.
도 2를 참조하면, 복수 개의 워드 라인(W/L)이 병렬로 배열되고, 상기 워드 라인과 직교하도록 복수 개의 비트 라인(B/L)이 병렬로 배열되어 있다. 상기 각 워드 라인 사이에는 스토리지 노드 형성용 콘택 패드들(contact pads)(110b)과 비트 라인 형성용 콘택 패드들(110a)이 교대로 배열되어 있고, 각각 대응하는 BC(114b)와 DC(114a)를 통해 전기적으로 연결되어 있다. 그리고, 도 2를 통해 자기 정렬 콘택 즉, DC 및 BC와 비트 라인과의 공정 마진을 볼 수 있고, 비트 라인과 DC와의 연결 방향을 알 수 있다.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 형성된다. 상기 소자 격리 영역(102)은 일반적으로 잘 알려진 트렌치 격리(trench isolation) 공정으로 형성된다. 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 폴리실리콘막(104a)과 실리사이드막(104b) 그리고 게이트 마스크(104c)가 차례로 형성된다. 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크(104c), 실리사이드막(104b), 그리고 폴리실리콘막(104a)을 차례로 식각함으로써 게이트 전극(104)이 형성된다.
상기 게이트 전극(104)을 포함하여 상기 반도체 기판(100) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극(104)의 양측벽에 질화막 스페이서(105)가 형성된다. 다음에, 상기 질화막 스페이서(105) 양측의 상기 반도체 기판(100) 내에 불순물 이온을 주입함으로써 소오스/드레인 영역이 형성된다(도면에 미도시). 여기서, 상기 게이트 전극 형성용 도전막들(104a 및 104b)은 상기 게이트 마스크(104c)와 질화막 스페이서(105)에 의해 후속 형성되는 자기 정렬 콘택 패드와 전기적으로 절연된다. 그리고 나서, 상기 반도체 기판(100)의 전면에 층간 절연막(106)이 형성된다. 상기 층간 절연막(106) 상에 자기 정렬 콘택 패드 형성을 위한 포토레지스트막 패턴(108)이 형성된다.
도 3b에 있어서, 상기 포토레지스트막 패턴(108)을 마스크로 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 게이트 전극(104) 양측의 상기 층간 절연막(106)을 식각함으로써 자기 정렬 콘택 패드용 콘택홀이 형성된다. 상기 포토레지스트막 패턴(108)을 제거한 후, 상기 콘택홀을 채우도록 상기 층간 절연막(106) 상에 폴리실리콘막이 형성된다. 그런 후, 상기 폴리실리콘막을 에치 백 공정으로 상기 층간 절연막(106)과 단차를 갖도록 식각함으로써 반도체 기판(100)과 전기적으로 연결되는 자기 정렬 콘택 패드들(110a 및 110b) 즉, DC 패드(110a)와 BC 패드(110b)가 형성된다.
다음에, 상기 단차를 이용하여 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 따라 스텝 커버리지(step coverage)가 불량한 절연 물질(112)이 형성된다. 상기 절연 물질(112)은 예를 들어, SiON, PE-SiN, PE-TEOS(plasma enhanced-tetraethylorthosilicate)막, 그리고 PE-SiH4막들 중 어느 하나로 형성된다. 상기 절연 물질(112)의 두께는 상기 층간 절연막(106)에 형성되는 오픈 영역(a)의 지름에 따라 다른데 예를 들면, 상기 층간 절연막(106) 사이의 오픈 영역(a)의 지름이 약 260㎚이면 약 70㎚ 정도의 두께가 바람직하다.
이때, 상기 층간 절연막(106) 상부의 에지 부분은 불량한 스텝 커버리지에 의해 두껍게 형성되어 오픈 영역의 폭이 작아지고, 상기 콘택 패드들(110a 및 110b)의 표면 상에는 얇은 두께로 형성된다. 예를 들어, 상기 에지 부분에 형성된 절연 물질(112)이 10의 두께만큼 형성된다면, 상기 콘택 패드들(110a 및 110b)의 표면 상에는 1의 두께만큼 형성된다. 상기 층간 절연막(106) 상에 스텝 커버리지가 불량한 막질을 증착하는 이유는 후속 공정에서 형성되는 비트 라인과 BC간의 단락(short)에 대한 공정 마진을 확보하기 위해서이다.
도 3c를 참조하면, 후속 공정에서 형성되는 DC와 BC를 상기 콘택 패드들(110a 및 110b)과 전기적으로 연결시키기 위해 상기 콘택 패드들(110a 및 110b)의 표면이 노출될 때까지 상기 절연 물질(112)의 일부분(상기 오픈 영역의 상부 폭만큼)이 건식과 습식 식각 중 어느 하나로 제거된다.
다음에, 코어 영역에 포토 및 건식 식각 공정으로 DC 콘택홀이 형성된다(도면에 미도시). 이때, 셀 영역은 그대로 존재한다. 따라서, 셀 영역에서 상기 DC 콘택홀 형성을 위한 포토 공정이 스킵(skip)된다. 이후, 상기 반도체 기판(100)의 전면에 폴리실리콘막(114)을 증착함으로써 도 3d에 도시된 바와 같이, 상기 절연 물질(112) 사이의 오픈 영역과 코어 영역의 DC 콘택홀이 채워진다.
도 3e를 참조하면, 상기 절연 물질(112) 상에 약 500Å의 두께가 남도록 에치 백 공정으로 상기 폴리실리콘막(114)의 일부 두께를 식각한다. 이는, 상기 폴리실리콘막(114) 상에 형성될 텅스텐 실리사이드막(116)과 상기 절연 물질(112)과의 어드히젼(adhesion)을 향상시키기 위함이다. 상기 절연 물질(112) 상에 바로 상기 텅스텐 실리사이드막을 형성하게 되면 상기 절연 물질(112)과 실리사이드막(116) 사이가 벌어지는 리프팅(lifting) 현상이 발생될 수 있기 때문이다.
다음에, 상기 폴리실리콘막(114) 상에 텅스텐 실리사이드막(116)이 형성된다. 마지막으로, 비트 라인 형성용 마스크를 사용하여 상기 실리사이드막(116)과 폴리실리콘막(114)을 차례로 건식 식각함으로써 도 3f에 도시된 바와 같이, 비트 라인이 형성된다(도면에 미도시). 상기 비트 라인은 하부의 DC에 의해 상기 DC 패드(110a)와 전기적으로 연결되어 있다. 이때, 상기 BC 패드(110b) 상의 폴리실리콘막(114)은 비트 라인 형성을 위한 식각시 일부 두께가 과식각되어 상기 비트 라인과 전기적으로 절연되어 있다.
도 4b에 있어서, 도 4a에 형성된 비트 라인을 마스크로 사용하여 상기 절연 물질(112)과 층간 절연막(106)의 일부 두께가 제거된다. 이는 후속 층간 절연막의 증착시 역단차에 의해 발생되는 보이드(void)를 제거하여 프로파일(profile)을 개선하기 위해 수행된다. 이 공정은 소자의 요구 조건이나 공정에 따라 수행될 수도 있고 수행되지 않을 수도 있다.
(제 2 실시예)
이하, 도 5a 내지 도 5c를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다.
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 5a를 참조하면, 소오스/드레인 영역과 게이트 전극(204)을 형성하는 공정까지는 제 1 실시예와 동일하므로 생략한다.
상기 게이트 전극(204)을 포함하여 반도체 기판(200) 상에 층간 절연막(206)이 형성된다. 코어 영역의 DC 형성 영역까지 연장한 콘택홀 형성용 마스크를 사용하여 상기 셀 영역 및 코어 영역의 반도체 기판(200)의 표면이 노출될 때까지 상기 층간 절연막(206)을 식각함으로써 자기 정렬 콘택 패드 및 DC 형성용 콘택홀들이 각각 형성된다.
상기 콘택홀들을 채우도록 상기 층간 절연막(206) 상에 폴리실리콘막이 형성된다. 그런 후, 상기 폴리실리콘막을 에치 백 공정으로 상기 층간 절연막(206)과 단차를 갖도록 식각함으로써 셀 영역과 코어 영역에 각각 반도체 기판(200)과 전기적으로 연결되는 자기 정렬 콘택 패드들(210a 및 210b) 즉, DC 패드(210a) 및 BC 패드(210b)와 DC의 일부(210c)가 형성된다.
다음에, 상기 단차를 이용하여 상기 반도체 기판(200) 상에 형성된 구조물들의 표면을 따라 스텝 커버리지가 불량한 절연 물질(212)이 형성된다. 상기 절연 물질(212)은 예를 들어, PE-TEOS(plasma enhanced-tetraethylorthosilicate)막, SiON막, PE-SiN막, 그리고 PE-SiH4막들 중 어느 하나로 형성된다. 이때, 상기 층간 절연막(206) 상부의 에지 부분은 불량한 스텝 커버리지에 의해 두껍게 형성되어 오픈 영역의 폭이 작아지고, 상기 콘택 패드들(210a 및 210b) 및 DC의 일부(210c) 표면 상에는 얇은 두께로 형성된다. 상기 층간 절연막(206) 상에 스텝 커버리지가 불량한 막질을 증착하는 이유는 후속 공정에서 형성되는 셀 영역의 비트 라인과 BC, 코어 영역의 DC 간의 단락(short)에 대한 공정 마진을 확보하기 위해서이다.
후속 공정에서 형성되는 DC와 BC를 상기 콘택 패드들(210a 및 210b)과 전기적으로 연결시키기 위해 상기 콘택 패드들(210a 및 210b)의 표면이 노출될 때까지 상기 절연 물질(212)의 일부분(상기 오픈 영역의 상부 폭만큼)이 건식과 습식 식각 중 어느 하나로 제거된다.
도 5b에 있어서, 셀 영역과 코어 영역의 상기 절연 물질(212) 사이의 오픈 영역을 채우도록 상기 절연 물질(212) 상에 폴리실리콘막(214)이 형성된다. 따라서, 셀 영역 뿐만 아니라 코어 영역도 DC 형성을 위한 포토 공정을 스킵할 수 있다.
다음에, 후속 실리사이드막 형성시 어드히젼을 좋게 하기 위해 상기 절연 물질(212) 상에 일부 두께가 남도록 에치 백 공정으로 상기 폴리실리콘막(214)이 평탄하게 식각된다. 이후, 상기 폴리실리콘막(214) 상에 비트 라인 형성용 텅스텐 실리사이드막(216)이 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 텅스텐 실리사이드막(216)과 폴리실리콘막(214)을 차례로 건식 식각함으로써 비트 라인이 형성된다. 이때, 상기 BC 패드(210a) 상의 폴리실리콘막(214)은 상기 비트 라인 형성을 위한 식각시 일부 두께가 과식각되어 도 4c와 같이, 상기 비트 라인과 전기적으로 절연되어 있다.
다음에, 상기 비트 라인을 마스크로 사용하여 도 4b에 도시된 바와 같이, 후속 층간 절연막의 증착시 보이드 발생을 제거하기 위해 상기 절연 물질(212)과 층간 절연막(206)의 일부 두께가 제거되는 공정이 더 수행될 수 있다. 이 공정은 소자의 요구 조건이나 공정에 따라 수행될 수도 있고 수행되지 않을 수도 있다.
본 발명은 셀 영역과 코어 영역의 다이렉트 콘택(direct contact:DC) 형성시 셀 영역의 DC 포토 공정 또는 셀 영역의 BC, DC 및 코어 영역의 DC 포토 공정을 스킵(skip)함으로써 공정을 단순화할 수 있고, 비용을 절감할 수 있는 효과가 있다.

Claims (12)

  1. 셀 영역과 코어 영역을 갖는 반도체 기판 상에 소오스/드레인 영역 및 게이트를 포함하는 트랜지스터를 형성하는 단계와;
    상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막 내의 상기 게이트와 게이트 사이에 상기 제 1 절연막과 단차를 갖도록 제 1 및 제 2 자기 정렬 콘택 패드들을 형성하는 단계와;
    상기 기판 상에 형성된 구조물들의 표면을 따라 스텝 커버리지(step coverage)가 불량한 제 2 절연막을 형성하는 단계와;
    상기 제 1 및 제 2 자기 정렬 콘택 패드들의 표면이 노출될 때까지 상기 제 2 절연막을 식각하는 단계와;
    상기 반도체 기판의 전면에 제 1 도전막을 형성하는 단계와;
    상기 제 2 절연막 상에 일부 두께가 남도록 상기 제 1 도전막을 평탄하게 식각하는 단계와;
    상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계 및;
    비트 라인 형성용 마스크를 사용하여 상기 제 2 도전막과 제 1 도전막을 차례로 식각하여 비트 라인을 형성하되, 식각시 상기 제 1 자기 정렬 콘택 패드 상의 상기 제 1 도전막을 과식각하여 상기 비트 라인과 전기적으로 절연시키는 단계를 포함하는 반도체 메모리 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전막의 형성 전에 콘택홀 형성용 마스크를 사용하여 상기 코어(core) 영역의 제 1 및 제 1 절연막을 식각하여 DC(direct contact) 콘택홀을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 비트 라인의 형성 후, 상기 비트 라인을 마스크로 사용하여 상기 비트 라인 양측의 상기 제 2 절연막과 제 1 절연막의 일부 두께를 에치 백 공정으로 제거하는 단계를 더 포함하는 반도체 메모리 장치의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 산화막이고, 제 2 절연막은 PE-TEOS(plasma enhanced-tetraethlyorthosilicate)막, SiON막, PE-SiN막, 그리고 PE-SiH4막들 중 어느 하나인 반도체 메모리 장치의 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 자기 정렬 콘택 패드는 스토리지 노드 콘택 패드이고, 제 2 자기 정렬 콘택 패드는 비트 라인 콘택 패드인 반도체 메모리 장치의 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도전막은 폴리실리콘막이고, 제 2 도전막은 텅스텐 실리사이드막인 반도체 메모리 장치의 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 일부 두께는 약 500Å인 반도체 메모리 장치의 콘택 형성 방법.
  8. 셀 영역과 코어 영역을 갖는 반도체 기판 상에 소오스/드레인 영역 및 게이트를 포함하는 트랜지스터를 형성하는 단계와;
    상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 셀 영역 및 코어 영역의 반도체 기판의 표면이 노출될 때까지 상기 제 1 절연막을 식각하여 패드 형성용 콘택홀을 형성하는 단계와;
    상기 콘택홀을 제 1 도전막으로 채우는 단계와;
    상기 제 1 도전막을 상기 제 1 절연막과 단차를 갖도록 식각하여 셀 영역과 코어 영역에 각각 제 1 및 제 2 자기 정렬 콘택 패드 및 콘택을 형성하는 단계와;
    상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 스텝 커버리지가 불량한 제 2 절연막을 형성하되, 상기 제 1 및 제 2 자기 정렬 콘택 패드 및 콘택의 상부 표면이 노출되도록 형성하는 단계와;
    상기 반도체 기판의 전면에 평탄한 상부 표면을 갖는 제 2 도전막과 제 3 도전막을 차례로 형성하는 단계 및;
    비트 라인 형성용 마스크를 사용하여 상기 제 3 및 제 2 도전막을 차례로 식각하여 비트 라인을 형성하되, 상기 제 1 자기 정렬 콘택 패드 상의 제 2 도전막을 과식각하여 상기 비트 라인과 전기적으로 절연시키는 단계를 포함하는 반도체 메모리 장치의 콘택 형성 방법.
  9. 제 8 항에 있어서,
    상기 비트 라인의 형성 후, 상기 비트 라인을 마스크로 사용하여 상기 비트 라인 양측의 상기 절연 물질 및 층간 절연막을 에치 백 공정으로 일부 두께를 제거하는 단계를 더 포함하는 반도체 메모리 장치의 콘택 형성 방법.
  10. 제 8 항에 있어서,
    상기 제 1 절연막은 산화막이고, 상기 제 2 절연막은 PE-TEOS막, SiON막, PE-SiN막, 그리고 PE-SiH4막들 중 어느 하나인 반도체 메모리 장치의 콘택 형성 방법.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 도전막은 폴리실리콘막이고, 제 3 도전막은 텅스텐 실리사이드막인 반도체 메모리 장치의 콘택 형성 방법.
  12. 제 8 항에 있어서,
    상기 제 1 자기 정렬 콘택 패드는 스토리지 노드 콘택 패드이고, 제 2 자기 정렬 콘택 패드는 비트 라인 콘택 패드인 반도체 메모리 장치의 콘택 형성 방법.
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