KR100261218B1 - 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치 - Google Patents

반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 개시한다. 반도체 메모리 장치의 핀 어사인먼트 방법은 제 1 핀부, 제 2 핀부, 메모리부, 상기 제 1 및 제 2 핀부를 통해 패킷 단위의 신호를 입력으로하여 상기 메모리부를 동작시키는 인터페이스부로 이루어진 반도체 메모리 장치의 핀 어사인먼트 방법에 있어서, 상기 인터페이스부를 통해 상기 메모리부에 데이터를 리드/라이트하는 정상 모드에서는 상기 제 1 핀부를 데이터를 입출력하는 핀들로 어사인하고 상기 제 2 핀부를 상기 데이터 이외에 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하고, 상기 인터페이스부를 통하지 않고 상기 메모리부를 직접 테스트하는 직접 접근 모드(direct acess mode)에서는 상기 제 1 핀부를 데이터를 입출력하는 핀으로만 어사인한다.

Description

반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패킷 단위로 동작하는 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치에 관한 것이다.
데이터 및 어드레스와 같은 입력 신호들이 패킷(Packet) 단위로 입력되는 반도체 메모리 장치는 입출력핀부, 메모리부 및 인터페이스부(interface)부로 구성된다.
상기 인터페이스부는 상기 입출력핀부를 통해 패킷 단위로 입력된 입력 신호들을 디코딩하여 상기 메모리부를 동작시키기 위한 코아 인터페이스 신호들을 발생하고 상기 메모리부로부터 읽은 데이터를 상기 입출력핀들을 통해 외부로 출력하는 것을 제어한다.
따라서 상기와 같이 패킷(Packet) 단위로 동작하는 반도체 메모리 장치에서는 정상 모드에서 메모리부의 데이터를 리드하거나 상기 메모리부에 데이터를 라이트할 경우 항상 인터페이스부를 통해야한다.
또한 상기 메모리부의 메모리셀에 대한 패쓰/패일(pass/fail)을 테스트할 경우에도 상기 인터페이스부를 통해야하므로 테스트 시간이 많이 소요되는 문제점이 있다.
따라서 테스트 시간을 줄이기 위해서는 상기와 같이 인터페이스부를 통하지 않고 바로 상기 메모리부에 접근(access)하여 테스트하는 직접 접근 모드(Direct Access Mode) 방법을 이용한다. 이 방법은 테스터를 이용하여 상기 인터페이스부를 바이패쓰(bypass)하고 상기 입출력핀부의 입출력핀들이 상기 코아 인터페이스 신호들과 직접 연결되도록 제어하여 테스트하는 방법으로 상기 입출력핀들은 상기 정상 모드(normal mode)에서와는 다르게 어사인되어야한다.
상기 패킷 단위로 동작하는 반도체 메모리 장치의 대표적인 것으로는 램버스 디램(Rambus DRAM)이 있다.
도 1은 종래의 패킷으로 동작하는 반도체 메모리 장치의 직접 접근 모드(Direct Access Mode)에서의 핀 어사인먼트를 나타낸다.
상기 도 1을 참조하면, 정상 모드(normal mode)에서 상기 반도체 메모리 장치의 핀들은 데이터가 입출력되도록 어사인된 데이타핀들(DQA<8:0>,DQB<8:0>)과 어드레스 및 명령어가 입력되도록 어사인된 리퀘스트핀들(RQ<8:0>), 클럭이 입력되도록 어사인된 클럭핀들(CFM/CFMN,CTM/CTMN), 및 4개의 기타핀들(CLIN,CLOUT,SIN,SOUT, 도시하지 않음)로 이루어져 있다.
상기 클럭핀들(CFM/CFMN,CTM/CTMN)로는 쌍(pair)으로 동작하여 서로 180。위상차를 갖는 듀얼 클럭(dual clock)이 입력된다.
상기 <8:0>은 0번핀에서 8번핀까지를 나타낸 것으로서, 예컨대 데이터핀(DQA<8:0>)은 0번째 데이터핀(DQA0)에서 8번째 데이터핀(DQA8)까지 총 9개의 데이터핀(DQA)을 나타낸다.
따라서 정상 모드에서는 18개의 데이타핀(DQA<8:0>,DQB<8:0>)들, 9개의 리퀘스트핀(RQ<8:0>)들, 4개의 클럭핀(CFM/CFMN,CTM/CTMN)들, 및 4개의 기타핀(CLIN,CLOUT,SIN,SOUT)들로 총 35개의 핀이 사용된다.
직접 접근 모드를 살펴보면, 상기 정상 모드에서의 상기 데이터핀들(DQA<8:0>,DQB<8:0>)은 테스트어드레스핀(TestA<17:0>)으로 어사인되고 상기 리퀘스트핀들(RQ<8:0>)중 0번째 리퀘스트핀RQ<0>)은 테스트 로우 어드레스 스트로브핀(TestRASb)으로 어사인되고 1번째 리퀘스트핀(RQ<1>)은 테스트 칼럼 어드레스 스트로브핀(TestCASb)으로 어사인되고 2번째 리퀘스트핀(RQ<2>)은 테스트라이트핀(TestWrite)으로 어사인되고, 상기 클럭핀들 (CFM/CFMN,CTM/CTMN)은 테스트 라이트 클럭핀(TesrClkW) 및 테스트 리드 클럭핀(TestClkR)로 어사인된다.
상기 테스트라이트핀(TestWrite)은 디램의 라이트 인에이블바(WEB)에 해당하는 핀이고 상기 테스트 라이트 클럭핀(TesrClkW)은 라이트(Write) 신호에 동기된 클럭이 입력되는 핀이고 상기 테스트 리드 클럭핀(TestClkR)은 리드(Read) 신호에 동기된 클럭이 입력되는 핀이다.
정상 모드로 동작할 때 상기 핀들을 통해 입력된 신호들은 상기 인터페이스부에서 상기 메모리부를 구동하기 위한 신호인 코아 인터페이스 신호들(core interface signal)을 생성한다.
직접 접근 모드로 동작할 때 상기 테스트어드레스핀(TestA<17:0>)들로는 코아 인터페이스 신호들중 로 어드레스(RADR), 칼럼 어드레스(CADR), 데이터 버스 신호(RWDA,RWDB), 프리차아지 뱅크 어드레스(PBSEL), 및 칼럼 뱅크 어드레스(CBSEL)가 입출력되고, 테스트 로우 어드레스 스트로브핀(TestRASb)으로는 로 어드레스(RADR)를 액티베이션(Activation)하기 위한 로 어드레스 액티브 신호(BSENSE), 및 상기 로 어드레스를(RADR) 프리차아지(precharge)하기 위한 로 어드레스 프리차아지 신호(PRECH)가 입력되고, 테스트 칼럼 어드레스 스트로브핀(TestCASb)으로는 칼럼 어드레스(CADR)를 액티베이션하는 칼럼 어드레스 액티브 신호(COLCYC)와 상기 칼럼 어드레스(CADR)를 프리차아지하는 칼럼 어드레스 프리차아지 신호(COLLAT)가 입력된다.
상기 테스트라이트핀(TestWrite)으로는 데이터의 리드/라이트를 구분하기 위한 라이트 신호(WRITE)가 입력된다.
예컨대 상기 0번째 내지 5번째 테스트어드레스핀(TestA<5:0>)으로는 6비트의 로 어드레스(RADR<5:0>), 6비트의 칼럼 어드레스(CADR<5:0>), 및 6비트의 데이터 버스 신호(RWDA<5:0>)가 입력된다.
도 2는 상기 도 1에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부로부터 데이터를 리드하는 테스트 동작의 타이밍도를 나타낸다.
상기 도 2를 참조하면, 먼저 테스트어드레스핀(TestA<17:0>)들에 로 어드레스(RADR)를 인가하면서 테스트 로우 어드레스 스트로브핀(TestRASb)에 논리 로우인 신호를 인가하면 메모리부가 동작하여 내부적으로 워드 라인을 선택하여 비트 라인의 센싱이 이루어진다. 일정 시간(τRCD)후 테스트 칼럼 어드레스 스트로브핀(TestCASb)에 논리 로우인 신호를 인가하면 상기 테스트어드레스핀(TestA<17:0>)들에 칼럼 어드레스(CADR)와 칼럼 뱅크 어드레스(CBSEL)가 레치되고 상기 테스트 칼럼 어드레스 스트로브핀(TestCASb)의 신호가 논리 하이되면 메모리부로부터 리드한 데이터는 데이터 버스에 데이터 버스 신호(RWDA,RWDB)로 나타나고 상기 데이터 버스 신호(RWDA,RWDB)는 테스트 리드 클럭(TestClkR)에 동기되어 상기 테스트어드레스핀(TestA<17:0>)으로 출력된다.
이어서 상기 테스트어드레스핀(TestA<17:0>)에 프리차아지 뱅크 어드레스(PBSEL)가 입력되면서 상기 테스트 로우 어드레스 스트로브핀(TestRASb)에 논리 하이인 신호가 인가되면 액티베이션되었던 뱅크는 프리차아지 상태로 복구된다.
이때 상기 테스트어드레스핀(TestA<17:0>)으로는 로 어드레스(RADR), 칼럼 어드레스(CADR), 칼럼 뱅크 어드레스(CBSEL), 및 데이터가 차례로 입력된다.
도 3은 상기 도 1에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부에 데이터를 라이트하는 테스트 동작의 타이밍도를 나타낸다.
상기 도 3을 참조하면, 먼저 테스트어드레스핀(TestA<17:0>)들에 로 어드레스(RADR)를 인가하면서 테스트 로우 어드레스 스트로브핀(TestRASb)에 논리 로우인 신호를 인가하면 메모리부가 동작하여 내부적으로 워드 라인을 선택한다.
일정 시간(τCSH)후 테스트 칼럼 어드레스 스트로브핀(TestCASb)에 논리 로우인 신호를 입력하여 상기 테스트어드레스핀(TestA<17:0>)에 칼럼 어드레스(CADR)와 칼럼 뱅크 어드레스(CBSEL)를 레치하고 상기 테스트어드레스핀(TestA<17:0>)에 입력된 데이터는 테스트 라이트 클럭(TestClkW)에 동기되어 데이터 버스에 데이터 버스 신호(RWDA,RWDB)로 나타나고 상기 테스트 칼럼 어드레스 스트로브핀(TestCASb)의 신호가 논리 로우에서 논리 하이될 때 데이터 버스 신호(RWDA,RWDB)는 상기 로어드레스(RADR), 칼럼 어드레스(CADR), 및 칼럼 뱅크 어드레스(CBSEL)에 해당하는 메모리부에 라이트된다.
이어서 상기 테스트어드레스핀(TestA<17:0>)에 프리차아지 뱅크 어드레스(PBSEL)가 입력되면서 상기 테스트 로우 어드레스 스트로브핀(TestRASb)에 논리 하이인 신호가 인가되면 액티베이션되었던 뱅크는 프리차아지 상태로 복구된다.
상기 도 1 내지 도 3에서 보는 바와 같이 종래의 패킷 단위로 동작하는 반도체 메모리 장치에서는 상기 테스트어드레스핀(TestA<17:0>)들로 로 어드레스(RADR), 칼럼 어드레스(CADR), 및 칼럼 뱅크 어드레스(CBSEL)가 입력되면서 또한 데이터가 입출력된다. 즉, 데이터와 어드레스가 동일한 핀으로 입출력된다.
그러나 동기식 디램(Syncronous DRAM), 또는 비동기식 디램(Asyncronous DRAM)의 메모리 테스터(TESTER)는 하나의 보드(board)에서 여러개의 칩을 동시에 테스트하므로 상기와 같이 어드레스와 데이터가 동일한 핀으로 멀티플렉싱되어 입출력되는 반도체 메모리 장치를 테스트하는 것을 지원하지 못한다. 그러므로 어드레스가 입력되는 핀과 데이터가 입출력되는 핀을 분리할 필요가 있다.
따라서, 본 발명은 패킷 단위로 동작하는 반도체 메모리 장치를 테스트하는 직접 접근 모드에서 어드레스가 입력되는 핀과 데이터가 입력되는 핀을 분리함으로써, 종래의 동기식 디램(Syncronous DRAM), 또는 비동기식 디램(Asyncronous DRAM)을 테스트하는데 사용하는 메모리 테스터(TESTER)로 상기 패킷 단위로 동작하는 반도체 메모리 장치를 테스트 할 수 있게하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제는, 패킷 단위로 동작하는 메모리부를 테스트하는 직접 접근 모드에서 어드레스가 입력되는 핀과 데이터가 입력되는 핀을 분리하기 위한 반도체 메모리 장치의 핀 어사인먼트 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리 장치의 핀 어사인먼트 방법에 의한 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 패킷으로 동작하는 반도체 메모리 장치의 직접 접근 모드(Direct Access Mode)에서의 핀 어사인먼트를 나타낸다.
도 2는 상기 도 1에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부로부터 데이터를 리드하는 테스트 동작의 타이밍도를 나타낸다.
도 3은 상기 도 1에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부에 데이터를 라이트하는 테스트 동작의 타이밍도를 나타낸다.
도 4는 본 발명에 의한 패킷으로 동작하는 반도체 메모리 장치의 직접 접근 모드(Direct Access Mode)에서의 핀 어사인먼트로서 제 1 실시예를 나타낸다.
도 5는 상기 도 4에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부로부터 데이터를 리드하는 테스트 동작의 타이밍도를 나타낸다.
도 6은 상기 도 4에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부에 데이터를 라이트하는 테스트 동작의 타이밍도를 나타낸다.
도 7은 본 발명에 의한 패킷으로 동작하는 반도체 메모리 장치의 직접 접근 모드(Direct Access Mode)에서의 핀 어사인먼트로서 제 2 실시예를 나타낸다.
도 8은 상기 도 7의 핀 어사인먼트에 따른 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 나타낸다.
상기 과제를 이루기 위한 본 발명의 일 실시예는 제 1 핀부, 제 2 핀부, 메모리부, 상기 제 1 및 제 2 핀부를 통해 패킷 단위의 신호를 입력으로하여 상기 메모리부를 동작시키는 인터페이스부로 이루어진 반도체 메모리 장치의 핀 어사인먼트 방법에 있어서, 상기 인터페이스부를 통해 상기 메모리부에 데이터를 리드/라이트하는 정상 모드에서는 상기 제 1 핀부를 데이터를 입출력하는 핀들로 어사인하고 상기 제 2 핀부를 상기 데이터 이외에 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하고, 상기 인터페이스부를 통하지 않고 상기 메모리부를 직접 테스트하는 직접 접근 모드(direct acess mode)에서는 상기 제 1 핀부를 데이터를 입출력하는 핀으로만 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법을 제공한다.
상기 과제를 이루기 위한 본 발명의 다른 실시예는 제 1 핀부, 제 2 핀부, 메모리부, 상기 제 1 및 제 2 핀부를 통해 패킷 단위의 신호를 입력으로하여 상기 메모리부를 동작시키는 인터페이스부로 이루어진 반도체 메모리 장치의 핀 어사인먼트 방법에 있어서, 상기 인터페이스부를 통해 상기 메모리부에 데이터를 리드/라이트하는 정상 모드에서는 상기 제 1 핀부를 데이터를 입출력하는 핀으로 어사인하고 상기 제 2 핀부를 상기 데이터 이외에 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하고, 상기 인터페이스부를 통하지 않고 상기 메모리부를 직접 테스트하는 직접 접근 모드(direct access mode)에서는 상기 제 1 핀부의 일부 핀들은 데이터를 입출력하는 핀으로 어사인하고 상기 제 1 핀부의 나머지 핀들과 상기 제 2 핀부는 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법을 제공한다.
상기 다른 과제를 이루기 위한 본 발명은 메모리부, 상기 메모리부에 연결된 데이터 버스들, 상기 데이터 버스들 각각에 연결된 데이터 입출력 버퍼들, 상기 데이터 입출력 버퍼들에 연결되고 패킷 단위의 신호를 입력으로하는 입출력 핀들, 상기 데이터 버스들 중 어느 하나 이상에 형성된 스위칭부들, 그 일단은 상기 스위칭부가 형성된 데이터 버스에 연결되고 다른 일단은 상기 상기 스위칭부가 형성된 데이터 버스를 포함하여 상기 스위칭부들이 형성되지 않은 하나 이상의 데이터 버스들과 연결된 비교부들을 구비하여,
상기 스위칭부는 정상모드로 동작할 때는 상기 데이터 입출력 버퍼들과 상기 메모리부가 연결되도록 스위칭함으로써 상기 모든 입출력핀들을 통해 데이터가 입출력되게 하고, 상기 메모리부를 테스트하기 위한 직접 접근 모드로 동작할 때는 상기 데이터 입출력 버퍼를 상기 비교부와 연결되도록 스위칭함으로써 상기 입출력핀들 중 상기 스위칭부가 형성된 데이터 버스와 연장선에 있는 입출력핀들만을 통해 데이터가 입출력되게 하는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 제공한다.
따라서 본 발명에 의하면, 직접 접근 모드 테스트 동작에서 어드레스가 입력되는 핀과 데이터가 입력되는 핀을 다르게 어사인하거나 정상모드에서 데이터가 입출력되도록 어사인된 입출력핀들을 직접 접근 모드에서는 데이터를 입출력하는 핀들과 데이터를 제외한 어드레스 및 제어 신호가 입력되는 핀들로 나누어서 어사인함으로써, 종래의 동기식 디램(Syncronous DRAM), 또는 비동기식 디램(Asyncronous DRAM)을 테스트하기 위해 사용하는 메모리 테스터(TESTER)로 램버스 디램(RDRAM)을 포함한 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 테스트할 수 있다는 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 4는 본 발명에 의한 패킷으로 동작하는 반도체 메모리 장치의 직접 접근 모드(Direct Access Mode)에서의 핀 어사인먼트로서 제 1 실시예를 나타낸다.
상기 도 4를 참조하면, 상기 본 발명의 제 1 실시예에 의한 반도체 메모리 장치의 핀들은 정상 모드(normal mode)에서 데이터가 입출력되도록 어사인된 데이타핀들(DQA<8:0>,DQB<8:0>)과 어드레스 및 명령어가 입력되도록 어사인된 리퀘스트핀들(RQ<7:0>), 클럭이 입력되도록 어사인된 클럭핀들(CFM/CFMN,CTM/CTMN), 및 4개의 기타핀들(CLIN,CLOUT,SIN,SOUT)로 이루어져 있다.
상기 클럭핀들(CFM/CFMN,CTM/CTMN)로는 쌍(pair)으로 동작하여 서로 180。위상차를 갖는 듀얼 클럭(dual clock)이 입력된다.
상기 <8:0>은 0번에서 8번까지를 나타낸 것으로서, 예컨대 데이터핀(DQA<8:0>)은 0번 데이터핀(DQA<0>) 에서 8번 데이터핀(DQA<8>)까지 총 9개의 데이터핀(DQA)을 나타낸다.
직접 접근 모드로 동작하기 위해서는 상기 핀들이 상기 반도체 메모리 장치의 메모리부를 직접 제어하도록 상기 정상 모드에서와는 다른 새로운 핀 어사인먼트를 해야하는데, 그 내용을 살펴보면, 상기 정상 모드에서의 데이터핀들(DQA<8:0>,DQB<8:0>)은 직접 접근 모드에서의 테스트 데이타핀(TestDQA<8:0>,TestDQB<8:0>)에 어사인되고 메모리부를 동작시키는 코아 인터페이스 신호로는 데이터 버스 신호(RWDA<8:0>,RWDB<8:0>)에 어사인된다.
그리고 정상 모드에서 메모리부를 컨트롤하는 신호들 및 어드레스가 입력되는 리퀘스트핀(RQ<7:0>), 클럭핀(CTM), 및 기타핀들(CLOUT,SIN,SOUT)은 직접 접근 모드에서는 테스트어드레스핀(TestA<11:0>)으로 어사인되고 상기 테스트어드레스핀(TestA<11:0>)으로는 로 어드레스(RADR), 칼럼 어드레스(CADR), 프리차아지 뱅크 어드레스(PBSEL), 및 칼럼 뱅크 어드레스(CBSEL)가 입력된다.
상기 정상 모드에서 상기 클럭핀(CTM)을 제외한 클럭핀들(CTMN,CFM,CFMN)은 상기 직접 접근 모드에서는 각각 테스트 라이트핀(TestWrite), 테스트 로우 어드레스 스트로브핀(TestRASb), 테스트 칼럼 어드레스 스트로브핀(TestCASb)에 어사인된다.
상기 테스트 라이트핀(TestWrite)으로는 데이터의 리드/라이트를 구분하는 라이트 신호(WRITE)가 입력되고, 상기 테스트 로우 어드레스 스트로브핀(TestRASb)으로는 로 어드레스(RADR)를 액티베이션(Activation)/프리차아지(precharge)하기 위한 로 어드레스 액티브/프리차아지 신호(BSENSE/PRECH)가 입력되고, 상기 테스트 칼럼 어드레스 스트로브핀(TestCASb)으로는 칼럼 어드레스(CADR)를 액티베이션(Activation)/프리차아지(precharge)하기 위한 칼럼 어드레스 액티브/프리차아지 신호(COLCYC/COLLAT)가 입력된다.
즉, 본 발명에 의한 핀 어사인먼트가 종래와 다른 점은 정상 모드에서 데이터의 입출력용으로 사용되느 데이터핀(DQA<8:0>,DQB<8:0>)이 직접 접근 모드에서는어드레스 및 데이터를 입출력하는 공용핀으로 어사인되지 않고 데이터만을 입출력하는 테스트 데이터핀(TestDQA,TestDQB)으로 어사인되는 것이다.
도 5는 상기 도 4에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부로부터 데이터를 리드하는 테스트 동작의 타이밍도를 나타낸다.
상기 도 5를 참조하면, 테스트 로우 어드레스 스트로브핀(TestRASb)의 신호를 논리 하이에서 논리 로우로 변경하면서 테스트어드레스핀(TestA)에 로 어드레스(RADR)를 입력하면 메모리부가 동작하여 내부적으로 워드 라인이 선택되어 비트 라인의 센싱이 이루어진다. 이어서 테스트 칼럼 어드레스 스트로브핀(TestCASb)의 신호를 논리 하이에서 논리 로우로 변경하면서 테스트어드레스핀(TestA)에 칼럼 어드레스(CADR)와 칼럼 뱅크 어드레스(CBSEL)를 입력하면 상기 칼럼 어드레스(CADR)에 해당하는 메모리부의 메모리셀로부터 데이터 버스에 데이터 버스 신호(RWDA,RWDB)가 전달되고 상기 데이터 버스 신호(RWDA,RWDB)는 테스트데이타핀(TestDQA,TestDQB)을 통해 외부로 출력된다.
이어서 상기 테스트어드레스핀(TestA)에 프리차아지 뱅크 어드레스(PBSEL)가 입력되면서 상기 테스트 로우 어드레스 스트로브핀(TestRASb)에 논리 하이인 신호가 인가되면 액티베이션되었던 뱅크는 프리차아지 상태로 복구된다.
즉, 상기 테스트어드레스핀(TestA)으로는 로 어드레스(RADR), 칼럼 어드레스(CADR), 칼럼 뱅크 어드레스(CBSEL), 및 프리차아지 뱅크 어드레스(PBSEL)가 입력되고 상기 테스트 데이터핀(TestDQA,TestDQB)으로는 데이터가 출력된다.
도 6은 상기 도 4에 도시한 핀 어사인먼트에 따라 직접 접근 모드 테스트 동작, 특히 메모리부에 데이터를 라이트하는 테스트 동작의 타이밍도를 나타낸다.
상기 도 6을 참조하면, 테스트 로우 어드레스 스트로브핀(TestRASb)의 신호를 논리 하이에서 논리 로우로 변경하면서 테스트어드레스핀(TestA)에 로 어드레스(RADR)를 입력하면 메모리부가 동작하여 내부적으로 워드 라인이 선택되어 비트 라인의 센싱이 이루어진다. 이어서 테스트 칼럼 어드레스 스트로브핀(TestCASb)의 신호를 논리 하이에서 논리 로우로 변경하면서 테스트어드레스핀(TestA)에는 칼럼 어드레스(CADR)와 칼럼 뱅크 어드레스(CBSEL)를 입력하면 테스트 데이터핀(TestDQA,TestDQB)으로 입력된 데이터(data)는 상기 메모리부의 데이터 버스 신호(RWDA,RWDB)에 실린다.
그 결과 상기 데이터(data)는 상기 메모리부중 상기 칼럼 어드레스(CADR)에 해당하는 메모리 셀에 라이트된다.
따라서, 본 발명은 직접 접근 모드에서 어드레스가 입력되는 핀과 데이터가 입력되는 핀을 분리함으로써 종래의 동기식 디램(Syncronous DRAM), 또는 비동기식 디램(Asyncronous DRAM)을 테스트하기 위해 사용하는 메모리 테스터(TESTER)로 램버스 디램(RDRAM)을 포함한 패킷 단위로 동작하는 반도체 메모리 장치를 테스트할 수 있다.
도 7은 본 발명에 의한 패킷으로 동작하는 반도체 메모리 장치의 직접 접근 모드(Direct Access Mode)에서의 핀 어사인먼트로서 제 2 실시예를 나타낸다.
상기 도 7을 참조하면, 본 발명의 제 2 실시예에 의한 반도체 메모리 장치의 핀들은 정상 모드(normal mode)에서는 데이터가 입출력되도록 어사인된 데이타핀들(DQA<7:0>,DQB<7:0>)과 어드레스 및 명령어가 입력되도록 어사인된 리퀘스트핀들(RQ<7:0>), 클럭이 입력되도록 어사인된 클럭핀들(CFM/CFMN,CTM/CTMN) 등으로 이루어져 있다.
상기 클럭핀들(CFM/CFMN,CTM/CTMN)에는 쌍(pair)으로 동작하여 서로 180。위상차를 갖는 듀얼 클럭(dual clock)이 입력된다.
상기 정상 모드에서의 데이터핀들(DQA<6:0:2>)은 직접 접근 모드에서의 상기 테스트 데이타핀(TestDQA<3:0>)에 어사인되고 상기 테스트 데이터핀(TestDQA<3:0>)으로는 상기 메모리부의 데이터 버스 신호(RWDA<7:0>)가 입출력된다.
이때 상기 <6:0:2>는 0번에서 6번까지의 핀 중 2의 배수번째인 0,2,4,6번째 핀으로 총 4개의 핀을 나타낸다.
정상 모드에서 16비트(BIT)가 입출력되는 16개의 데이터핀들(DQA<7:0>, DQB<7:0>)중 8개에 해당하는 데이터핀들(DQA<6:0:2>, DQB<6:0:2>)은 직접 접근 모드에서는 8개의 테스트 데이터핀(TestDQA<3:0>,TestDQB<3:0>)으로 어사인되고 상기 8개의 테스트 데이터핀(TestDQA<3:0>,TestDQB<3:0>)으로는 16개의 데이터 버스 신호(RWDA<7:0>, RWDB<7:0>)가 입출력된다.
상기 정상 모드에서 메모리부를 컨트롤하는 신호들 및 어드레스가 입력되는 리퀘스트핀(RQ<7:0>)과 데이터핀(DQB<7:3:2>)은 직접 접근 모드에서는 테스트어드레스핀(TestA<11:0>)으로 어사인되고 상기 테스트어드레스핀(TestA<11:0>)으로는 로 어드레스(RADR), 칼럼 어드레스(CADR), 프리차아지 뱅크 어드레스(PBSEL), 및 칼럼 뱅크 어드레스(CBSEL)가 입력된다.
상기 정상 모드에서의 클럭핀(CFM/CFMN, CTM/CTMN)은 상기 직접 접근 모드에서는 테스트 로우 어드레스 스트로브핀(TestRASb), 테스트 칼럼 어드레스 스트로브핀(TestCASb)에 어사인되고, 상기 테스트 로우 어드레스 스트로브핀(TestRASb)으로는 로 어드레스(RADR)를 액티베이션(Activation)/프리차아지(precharge)하기 위한 로 어드레스 액티브/프리차아지 신호(BSENSE/PRECH)가 입력되고 상기 테스트 칼럼 어드레스 스트로브핀(TestCASb)으로는 칼럼 어드레스(CADR)를 액티베이션/프리차아지하기 위한 칼럼 어드레스 액티브/프리차아지 신호(COLCYC/COLLAT)가 입력된다.
또한 정상 모드에서 데이터핀(DQB<1>)은 직접 접근 모드에서 테스트 라이트핀(TestWrite)에 어사인되고 상기 테스트 라이트핀(TestWrite)으로는 데이터의 리드/라이트를 구분하는 라이트 신호(WRITE)가 입력된다.
본 발명에 의한 핀 어사인먼트가 종래와 다른 점은 정상 모드에서 데이터의 입출력용으로 사용되는 데이터핀(DQA<7:0>,DQB<7:0>)을 직접 접근 모드에서는 데이터의 입출력용인 테스트 데이터핀(TestDQA<3:0>,TestDQB<3:0>)과 어드레스의 입력용인 테스트어드레스핀(TestA<11:8>)으로 나누어 사용한다는 점이다.
도 8은 상기 도 7의 핀 어사인먼트에 따른 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 나타낸다.
상기 도 8을 참조하면, 반도체 메모리 장치는 메모리부(81), 상기 메모리부(81)에 연결된 데이터 버스(82)들, 상기 데이터 버스(82)들 각각에 연결된 데이터 입출력 버퍼(83)들, 상기 데이터 입출력 버퍼(83)들에 연결된 입출력 핀(84)들, 스위칭부(85)들, 및 비교부들(86)을 구비한다.
상기 스위칭부(85)들은 상기 데이터 버스(82)에 교번하여 형성되고 비교부(86)들은 상기 스위칭부(85)가 형성된 데이터 버스(82)에 이웃한 데이터 버스(82)와 상기 스위칭부(85)가 형성된 데이터 버스(82) 사이에 형성된다. 상기 비교부(86)는 양방향으로 동작하고 그 일단은 상기 스위칭부(85)가 형성된 데이터 버스(82)에 연결되고 다른 일단은 상기 스위칭부(85)가 형성된 데이터 버스(82) 및 상기 스위칭부(85)가 형성된 데이터 버스(82)에 이웃하여 상기 스위칭부(85)가 형성되지 않은 데이터 버스(82)에 연결된다.
이때 상기 스위칭부(85)는 상기 데이터 버스(82)들 중 하나 이상에 형성할 수 있고 상기 비교부(86)들의 다른 일단은 상기 스위칭부가 형성된 데이터 버스(82)를 포함하여 상기 스위칭부가 형성되지 않은 하나 이상의 데이터 버스들(82)과 연결될 수 있다.
상기 스위칭부(85)와 상기 비교부(86)들을 형성한 이유는, 상기 메모리부(81)를 테스트하기 위한 직접 접근 모드에서 상기 입출력핀(84)들의 일부만을 데이터가 입출력되는 핀으로 사용하고 그 나머지를 데이터가 아닌 어드레스 등이 입력되는 핀으로 사용하기 위한 것이다.
상기와 같은 구조의 반도체 메모리 장치의 동작 상태를 설명하면 다음과 같다.
먼저 정상 모드, 특히 상기 메모리부(81)의 메모리 셀 중 어드레스 핀들을 통해 입력된 어드레스에 데이터를 라이트하는 동작을 살펴보면, 8개의 입출력핀(84, DQA<0> 내지 DQA<7>)으로 8비트의 데이터가 입력되고 상기 데이터는 상기 입출력핀(84,DQA<0> 내지 DQA<7>) 각각에 연결된 데이터 입출력 버퍼(83)에 입력된다. 다음에 상기 데이터 입출력 버퍼(83)에서 출력된 데이터 버스 신호(RWDA<0> 내지 RWDA<7>)는 메모리부(81)와 상기 데이터 입출력 버퍼(83)를 연결하는 데이터 버스(82)를 통해 상기 메모리부(81) 중 지정된 어드레스의 메모리 셀에 라이트된다.
이때 상기 스위칭부(85)는 상기 데이터버스(82)들을 상기 비교부(86)들과 연결시키지 않고 상기 메모리부(81)와 상기 데이터 입출력 버퍼(83)와 연결되도록 스위칭하고, 상기 비교부(86)들은 동작하지 않는다.
그리고 정상 모드, 특히 상기 메모리부(81)의 메모리 셀 중 어드레스 핀들을 통해 입력된 어드레스의 데이터를 리드하는 동작을 살펴보면, 상기 메모리부(81)에 저장된 데이터는 8개의 데이터 버스(82)에 데이터 버스 신호(RWDA<0> 내지 RWDA<7>)로 실리고 상기 데이터 버스 신호(RWDA<0> 내지 RWDA<7>)는 데이터 입출력 버퍼(83)를 통해 상기 입출력핀(84,DQA<0> 내지 DQA<7>) 으로 출력된다.
이때 상기 비교부(86)는 상기 라이트 동작에서와 같이 아무런 동작을 하지 않는다.
따라서 정상 모드에서 상기 입출력핀(DQA<0> 내지 DQA<7>, 84)으로는 데이터만 입출력됨을 알 수 있다.
이어서 직접 접근 모드, 즉 상기 메모리부(81)의 메모리 셀 중 어드레스 핀들을 통해 입력된 어드레스에 데이터를 라이트한 후 상기 데이터를 다시 리드하여 상기 메모리 셀의 패쓰/패일을 테스트하는 동작을 살펴보면 다음과 같다.
먼저 상기 메모리부(81)의 메모리 셀 중 어드레스 핀들을 통해 입력된 어드레스에 데이터를 라이트하기 위해서는 상기 8개의 입출력핀(84,DQA<0> 내지 DQA<7>)들중 일부, 즉 상기 스위칭부(85)가 형성된 데이터 버스(82)에 연장되어 연결된 4개의 입출력핀들(DQA<0>,DQA<2>,DQA<4>,DQA<6>)로만 데이터를 입력하고 상기 스위칭부(85)는 상기 데이터 입출력 버퍼(83)에서 출력된 신호가 상기 비교부(86)들에 입력되도록 스위칭한다.
그 결과 상기 비교부(86)들은 양 방향 동작 중 일 방향 동작, 즉 상기 데이터 입출력 버퍼(83)에서 출력된 신호를 상기 2개의 데이터 버스(82)에 데이터 버스 신호(RWDA)로 전달하는 동작을 진행하고 상기 데이터 버스 신호(RWDA)는 메모리부(81)의 해당 메모리 셀에 저장된다.
다시 말해서 0번 입출력핀(DQA<0>)으로 입력된 데이터는 0번 및 1번 데이터 버스 신호(RWDA<0>,RWDA<1>)로 나타나고 상기 0번 및 1번 데이터 버스 신호(RWDA<0>,RWDA<1>)는 상기 메모리부(81) 중 2개의 메모리 셀에 저장되고 이때 상기 2개의 메모리 셀에는 동일한 데이터가 저장된다. 즉 4개의 입출력핀들(DQA<0>,DQA<2>,DQA<4>,DQA<6>)으로 입력된 데이터는 상기 메모리부(81) 중 8개의 메모리 셀에 저장된다.
이어서 상기 메모리부(81)에 저장된 데이터를 리드하는 동작을 살펴보면 상기 메모리부(81)의 해당 메모리 셀에 저장된 데이터는 상기 데이터 버스(82)들에 실려 데이터 버스 신호(RWDA)로 나타나고 상기 비교부(86)들은 상기 데이터 버스 신호(RWDA)들을 입력으로하여 서로 비교한 후 그 결과를 데이터 입출력 버퍼(83)를 통해 입출력핀(84)으로 출력한다.
상기 비교부(86)는 상기 데이터 버스 신호(RWDA)가 모두 동일할 경우 논리 하이 또는 논리 로우를 출력하는 것으로 , 배타적 논리합(Exclusive OR) 논리 게이트 회로 또는 배타적 노아(Exclusive NOR) 논리 게이트 회로로 구성할 수 있다.
다시 말해서 상기 비교부(86)는 양 방향 동작 중 다른 방향 동작, 즉 2개의 데이터 버스 신호, 예컨대 0번 및 1번 데이터 버스 신호(RWDA<0>,RWDA<1>)를 입력으로하여 상기 0번 및 1번 데이터 버스 신호(RWDA<0>,RWDA<1>)를 비교하고 그 결과를 상기 0번 데이터 버스 신호(RWDA<0>)의 연장선에 있는 데이터 입출력 버퍼(83)로 출력하는 동작을 진행한다. 그 결과 0번 입출력핀(84, DQA<0>)으로 데이터가 출력된다. 즉 상기 메모리부(81) 중 8개의 메모리 셀에 저장된 데이터는 4개의 입출력핀들(DQA<0>,DQA<2>,DQA<4>,DQA<6>)로 출력된다.
따라서 직접 접근 모드에서는 데이터를 4개의 입출력핀들(DQA<0>,DQA<2>,DQA<4>,DQA<6>)을 통해 상기 메모리부(81) 중 8개의 메모리 셀에 라이트한 후 다시 상기 메모리부(81) 중 8개의 메모리 셀에 라이트된 데이터를 4개의 입출력핀(DQA<0>,DQA<2>,DQA<4>,DQA<6>)으로 리드함으로써 상기 메모리부(81) 중 8개의 메모리 셀이 패쓰/패일인지를 테스트한다.
본 발명에 의하면 상기 직접 접근 모드에서는 상기 정상모드에서 데이터가 입출력되도록 어사인된 입출력핀들 중 일부만으로 데이터를 입출력하므로 그 나머지 핀은 어드레스 및 상기 메모리부(81)를 동작시키기 위한 제어 신호, 예컨대 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 데이터 라이트 명령어 등을 입력하는 핀으로 사용할 수 있고, 상기 어드레스 및 제어 신호가 입력되는 입출력핀(84)에 연결된 입출력 버퍼(83)는 입력 버퍼로만 동작한다.
이때 상기 비교부(86)는 정상모드에서는 아무런 동작을 하지 않고 직접 접근 모드에서만 동작하는데, 특히 직접 접근 모드의 데이터 라이트시에는 데이터를 전달하는 역할을하고 직접 접근 모드의 데이터 리드시에는 데이터들을 비교한 후 출력하는 역할을 한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의하면, 직접 접근 모드 테스트에서 어드레스가 입력되는 핀과 데이터가 입력되는 핀을 다르게 어사인하거나 정상모드에서 데이터가 입출력되도록 어사인된 입출력핀들을 직접 접근 모드에서는 데이터를 입출력하는 핀들과 데이터를 제외한 어드레스 및 제어 신호가 입력되는 핀들로 나누어서 어사인함으로써, 종래의 동기식 디램(Syncronous DRAM), 또는 비동기식 디램(Asyncronous DRAM)을 테스트하기 위해 사용하는 메모리 테스터(TESTER)로 램버스 디램(RDRAM)을 포함한 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치를 테스트할 수 있다는 잇점이 있다

Claims (18)

  1. 제 1 핀부, 제 2 핀부, 메모리부, 상기 제 1 및 제 2 핀부를 통해 패킷 단위의 신호를 입력으로하여 상기 메모리부를 동작시키는 인터페이스부로 이루어진 반도체 메모리 장치의 핀 어사인먼트 방법에 있어서,
    상기 인터페이스부를 통해 상기 메모리부에 데이터를 리드/라이트하는 정상 모드에서는 상기 제 1 핀부를 데이터를 입출력하는 핀들로 어사인하고 상기 제 2 핀부를 상기 데이터 이외에 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하고,
    상기 인터페이스부를 통하지 않고 상기 메모리부를 직접 테스트하는 직접 접근 모드(direct acess mode)에서는 상기 제 1 핀부를 데이터를 입출력하는 핀으로만 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  2. 제1항에 있어서, 상기 정상 모드의 제 2 핀부중 상기 어드레스를 입력으로하는 핀들 및 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들은 상기 직접 접근 모드에서는 어드레스를 입력으로하는 핀으로 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  3. 제1항에 있어서, 상기 메모리부의 동작을 제어하는 제어 신호는
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 데이터 라이트 명령어 등인 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  4. 제1항에 있어서, 상기 정상 모드의 제 2 핀부중 클럭이 입력되는 핀들은 상기 직접 접근 모드에서는 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들 또는 어드레스를 입력으로하는 핀들로 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  5. 제4항에 있어서, 상기 메모리부의 동작을 제어하는 제어 신호는
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 데이터 라이트 명령어 등인 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  6. 제 1 핀부, 제 2 핀부, 메모리부, 상기 제 1 및 제 2 핀부를 통해 패킷 단위의 신호를 입력으로하여 상기 메모리부를 동작시키는 인터페이스부로 이루어진 반도체 메모리 장치의 핀 어사인먼트 방법에 있어서,
    상기 인터페이스부를 통해 상기 메모리부에 데이터를 리드/라이트하는 정상 모드에서는 상기 제 1 핀부를 데이터를 입출력하는 핀으로 어사인하고 상기 제 2 핀부를 상기 데이터 이외에 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하고,
    상기 인터페이스부를 통하지 않고 상기 메모리부를 직접 테스트하는 직접 접근 모드(direct access mode)에서는 상기 제 1 핀부의 일부 핀들은 데이터를 입출력하는 핀으로 어사인하고 상기 제 1 핀부의 나머지 핀들과 상기 제 2 핀부는 어드레스를 입력으로하는 핀들, 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들, 및 클럭을 입력으로하는 핀들로 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  7. 제6항에 있어서, 상기 메모리부의 동작을 제어하는 제어 신호는
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 데이터 라이트 명령어 등인 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  8. 제6항에 있어서, 상기 정상 모드의 제 2 핀부중 클럭을 입력으로하는 핀들은 상기 직접 접근 모드에서는 상기 메모리부의 동작을 제어하는 제어 신호를 입력으로하는 핀들로 어사인하는 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  9. 제8항에 있어서, 상기 메모리부의 동작을 제어하는 제어 신호는
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 데이터 라이트 명령어 등인 것을 특징으로하는 반도체 메모리 장치의 핀 어사인먼트 방법.
  10. 메모리부;
    상기 메모리부에 연결된 데이터 버스들;
    상기 데이터 버스들 각각에 연결된 데이터 입출력 버퍼들;
    상기 데이터 입출력 버퍼들에 연결되고 패킷 단위의 신호를 입력으로하는 입출력 핀들;
    상기 데이터 버스들 중 어느 하나 이상에 형성된 스위칭부들;
    그 일단은 상기 스위칭부가 형성된 데이터 버스에 연결되고 다른 일단은 상기 상기 스위칭부가 형성된 데이터 버스를 포함하여 상기 스위칭부들이 형성되지 않은 하나 이상의 데이터 버스들과 연결된 비교부들을 구비하여,
    상기 스위칭부는 정상모드로 동작할 때는 상기 데이터 입출력 버퍼들과 상기 메모리부가 연결되도록 스위칭함으로써 상기 모든 입출력핀들을 통해 데이터가 입출력되게 하고, 상기 메모리부를 테스트하기 위한 직접 접근 모드로 동작할 때는 상기 데이터 입출력 버퍼를 상기 비교부와 연결되도록 스위칭함으로써 상기 입출력핀들 중 상기 스위칭부가 형성된 데이터 버스와 연장선에 있는 입출력핀들만을 통해 데이터가 입출력되게 하는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 데이터 입출력 버퍼들중 상기 스위칭부들이 형성되지 않은 데이터 버스들에 연결된 데이터 입출력 버퍼들은 직접 접근 모드에서 입력 버퍼로만 동작하는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 직접 접근 모드에서 상기 입출력핀들 중 상기 스위칭부가 형성되지 않은 데이터 버스의 연장선에 있는 입출력핀들로는
    어드레스 또는 상기 메모리부를 제어하기 위한 제어 신호가 입력되는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 메모리부의 동작을 제어하는 제어 신호는
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 데이터 라이트 명령어 등인 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  14. 제10항에 있어서, 상기 메모리부에 데이터를 라이트하는 직접 접근 모드에서는
    상기 입출력핀들 중 상기 스위칭부가 형성된 데이터 버스의 연장선에 있는 입출력핀들로만 데이터가 입력되고 입력된 데이터는 상기 데이터 입출력 버퍼 및 비교부를 통해 상기 비교부와 연결된 하나 이상의 데이터 버스들로 전달되는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  15. 제10항에 있어서, 상기 메모리부에 데이터를 리드하는 직접 접근 모드에서 상기 비교부는
    상기 비교부와 연결된 하나 이상의 데이터 버스들을 통해 상기 메모리부로부터 데이터들을 입력으로하여 비교한 후 그 결과를 상기 입출력핀들 중 상기 스위칭부가 형성된 데이터 버스와 연장선에 있는 입출력핀으로 출력하는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 비교부는 메모리부로부터 입력된 데이터들이 모두 동일할 경우 논리 하이 또는 논리 로우를 출력하는 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 비교부는
    배타적 논리합(Exclusive OR) 논리 게이트 회로로 구성된 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 비교부는
    배타적 노아(Exclusive NOR) 논리 게이트 회로로 구성된 것을 특징으로하는 패킷 단위의 신호를 입력으로하는 반도체 메모리 장치.
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