JP4303195B2 - 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 - Google Patents
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Description
図4は、本発明によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの第1の実施の形態を示す。前記図4を参照すると、本第1の実施の形態による半導体メモリ装置のピンは、通常モードでデータが入力または出力されるようにアサインされたデータピンDQA<8:0>、DQB<8:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<7:0>、クロックが入力されるようにアサインされたクロックピンCFM/CFMN、CTM/CTMN、及び4個のその他のピンCLIN、CLOUT、SIN、SOUTよりなっている。
図7は、本発明によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの第2の実施の形態を示す。前記図7を参照すると、本実施の形態による半導体メモリ装置のピンは、通常モードではデータが入力または出力されるようにアサインされたデータピンDQA<7:0>、DQB<7:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<7:0>、クロックが入力されるようにアサインされたクロックピンCFM/CFMN、CTM/CTMNよりなる。
Claims (13)
- 第1ピン部、第2ピン部、メモリ部、前記第1及び第2ピン部を通じてパケット単位の信号を入力として前記メモリ部を動作させるインターフェース部よりなる半導体メモリ装置のピンアサインメント方法において、
前記インターフェース部を通じて前記メモリ部にデータを読出し/書込みする通常モードでは、前記第1ピン部をデータのみを入出力するピンにアサインし、前記第2ピン部を前記データ以外にアドレスを入力とするピン、前記メモリ部の動作を制御する制御信号を入力とするピン、及びクロックを入力とするピンにアサインし、
前記インターフェース部を通じないで前記メモリ部を直接テストする直接アクセスモードでは、同期式又は非同期式DRAM用のメモリテスタを適用できるように、前記第1ピン部の一部ピンはデータのみを入出力するピンにアサインし、前記第1ピン部の残りのピンと前記第2ピン部はアドレスを入力とするピン、前記メモリ部の動作を制御する制御信号を入力とするピン、及びクロックを入力とするピンにアサインすることを特徴とする半導体メモリ装置のピンアサインメント方法。 - 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を含むことを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記第2ピン部の中で、前記通常モードでクロックを入力とするピンは、前記直接アクセスモードでは前記メモリ部の動作を制御する制御信号を入力とするピンにアサインすることを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語であることを特徴とする請求項3に記載の半導体メモリ装置のピンアサインメント方法。
- メモリ部と、
前記メモリ部に連結されたデータバスと、
前記データバスの各々に連結されたデータ入出力バッファと、
前記データ入出力バッファに連結され、パケット単位の信号を入力とする入出力ピンと、
前記データバスの中でいずれか1つ以上に形成された第1スイッチング部と、
一端は前記第1スイッチング部が形成されたデータバスに連結され、他端は前記第1スイッチング部が形成されたデータバスを含んで前記第1スイッチング部が形成されない1つ以上のデータバスと連結された比較部とを具備し、
前記第1スイッチング部は、
通常モードで動作する時は、前記データ入出力バッファと前記メモリ部が連結されるようにスイッチングすることによって、前記全ての入出力ピンを通じてデータを入出力させ、
前記メモリ部をテストするための直接アクセスモードで動作する時は、前記データ入出力バッファを前記比較部と連結するようにスイッチングすることによって、前記入出力ピンの中で前記第1スイッチング部が形成されたデータバスと延長線にある入出力ピンだけを通じてデータを入出力させることにより同期式又は非同期式DRAM用のメモリテスタを適用できることを特徴とするパケット単位の信号を入力とする半導体メモリ装置。 - 前記データ入出力バッファの中で前記第1スイッチング部が形成されないデータバスに連結されたデータ入出力バッファは、直接アクセスモードでは入力バッファとしてのみ動作することを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記直接アクセスモードで前記入出力ピンの中で前記第1スイッチング部が形成されないデータバスの延長線にある入出力ピンでは、アドレスまたは前記メモリ部を制御するための制御信号が入力されることを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を含むことを特徴とする請求項7に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記メモリ部にデータを書込みする直接アクセスモードでは、前記入出力ピンの中で前記第1スイッチング部が形成されたデータバスの延長線にある入出力ピンだけでデータが入力され、入力されたデータは前記データ入出力バッファ及び比較部を通じて前記比較部と連結された1つ以上のデータバスに伝えられることを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記メモリ部からデータをリ―ドする直接アクセスモードで、前記比較部は、前記比較部と連結された1つ以上のデータバスを通じて前記メモリ部からデータを入力として比較した後、その結果を前記入出力ピンの中で前記第1スイッチング部が形成されたデータバスと延長線にある入出力ピンに出力することを特徴とする請求項5に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記比較部は、メモリ部から入力されたデータが全て同一な場合、論理ハイまたは論理ローを出力することを特徴とする請求項10に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記比較部は、排他的な論理和の論理ゲート回路よりなることを特徴とする請求項11に記載のパケット単位の信号を入力とする半導体メモリ装置。
- 前記比較部は、排他的なNOR論理ゲート回路よりなることを特徴とする請求項11に記載のパケット単位の信号を入力とする半導体メモリ装置。
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