JP4335331B2 - 半導体メモリ装置のピンアサインメント方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 13
- 238000012360 testing method Methods 0.000 description 101
- 238000010586 diagram Methods 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置のピンアサインメント方法に係り、特にパケット単位に動作する半導体メモリ装置のピンアサインメント方法に関するものである。
【0002】
【従来の技術】
データ及びアドレスのような入力信号がパケット単位で入力される半導体メモリ装置は、入力ピン部、出力ピン部、メモリ部、及びインターフェース部よりなる。
前記インターフェース部は、前記入力ピン部を通じてパケット単位で入力された入力信号をデコーディングして、前記メモリ部を動作させるためのコアインタフェース信号を発生し、前記メモリ部から読出したデータを前記出力ピンを通じて外部に出力するのを制御する。従って、上記のようにパケット単位で動作する半導体メモリ装置では、通常モードでメモリ部のデータを読出したり前記メモリ部にデータを書込む場合には、常にインターフェース部を通じて行わなければならない。
【0003】
ところが、前記メモリ部のメモリセルをテストする場合にも、前記インターフェース部を介する必要があるので、テスト時間が長くなる問題点がある。従って、テスト時間を短縮するために、上記のようにインターフェース部を通じないで直接前記メモリ部に接続してテストする直接アクセスモード方法を利用する。この方法は、前記インターフェース部をバイパスし、前記入力ピン部と出力ピン部とに前記コアインタフェース信号が直接連結するように制御してテストする方法であり、前記入力ピン部及び出力ピン部は前記通常モードとは違ってアサインされる必要がある。
【0004】
前記パケット単位で動作する半導体メモリ装置の代表的な例としては、ラムバスDRAM(Rambus DRAM)がある。
図1は従来のパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントを示す。
前記図1を参照すると、通常モードでの前記半導体メモリ装置のピンは、データが入力または出力されるようにアサインされたデータピンDQA<8:0>,DQB<8:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<8:0>と、クロックが入力されるようにアサインされたクロックピンCFM/CFMN,CTM/CTMNと、4個のその他のピンCLIN,CLOUT,SIN,SOUT(図示せず)とからなる
前記クロックピンCFM/CFMN,CTM/CTMNには、対で動作しながらお互い180°の位相差を有するデュアルクロックが入力される。
【0005】
前記<8:0>は0番ピンから8番ピンまでを示すものであって、例えばデータピンDQA<8:0>は0番目のデータピンDQA0から8番目のデータピンDQA8まで計9本のデータピンDQAを示す。従って、通常モードでは18本のデータピンDQA<8:0>,DQB<8:0>と、9本のリクエストピンRQ<8:0>と、4本のクロックピンCFM/CFMN,CTM/CTMNと、4本のその他のピンCLIN,CLOUT,SIN,SOUTの計35本のピンが使われる。
【0006】
直接アクセスモードを調べると、前記通常モードでの前記データピンDQA<8:0>,DQB<8:0>はテストアドレスピンTestA<17:0>にアサインされ、前記リクエストピンRQ<8:0>の中で0番目のリクエストピンRQ<0>はテストローアドレスストローブピンTestRASBにアサインされ、1番目のリクエストピンRQ<1>はテストコラムアドレスストローブピンTestCASBにアサインされ、2番目のリクエストピンRQ<2>はテスト書込ピンにアサインされ、前記クロックピンCFM/CFMN,CTM/CTMNはテスト書込クロックピンTesrClkW及びテスト読出しクロックピンTestClkRにアサインされる。
【0007】
前記テスト書込ピンは、DRAMの書込イネーブル信号WEBが入力されるピンに該当し、前記テスト書込クロックピンTestClkWは、書込信号に同期したクロックが入力されるピンであり、前記テスト読出しクロックピンTestClkRは、読出し信号に同期したクロックが入力されるピンである。
通常モードでは、前記ピンを通じて入力された信号により、前記インターフェース部で前記メモリ部を駆動するための信号であるコアインタフェース信号が生成される。
【0008】
直接アクセスモードでは、前記テストアドレスピンTestA<17:0>には、コアインタフェース信号の中のアドレスRADRと、コラムアドレスCADRと、データバス信号RWDA及びRWDBと、プレチャージバンクアドレスPBSELと、コラムバンクアドレスCBSELとが入力または出力され、テストローアドレスストローブピンTestRASBには、ローアドレスRADRをアクチベーションするためのローアドレスアクティブ信号BSENSEと、前記ローアドレスRADRをプレチャージするためのアドレスプレチャージ信号PRECHとが入力され、テストコラムアドレスストローブピンTestCASBには、コラムアドレスCADRをアクチベーションするコラムアドレスアクティブ信号COLCYCと、前記コラムアドレスCADRをプレチャージするコラムアドレスプレチャージ信号COLLATとが入力される。
【0009】
前記テスト書込ピンには、データの読出し/書込を区分するための書込信号WRITEが入力される。
例えば、前記0番目乃至5番目テストアドレスピンTestA<5:0>には、6ビットのローアドレスRADR<5:0>、6ビットのコラムアドレスCADR<5:0>、及び6ビットのデータバス信号RWDA<5:0>が入力される。
【0010】
図2は、前記図1に示すピンアサインメントに従って直接アクセスモードのテスト動作、特にメモリ部からデータをリ―ドするテスト動作のタイミング図を示す。
前記図2を参照すると、まず、テストアドレスピンTestA<17:0>にローアドレスRADRを印加しながらテストローアドレスストローブピンTestRASBに論理ローの信号を印加すると、メモリ部のワードラインが選択されてビットラインのセンシングがなされる。一定時間(τRCD)後、テストコラムアドレスストローブピンTestCASBに論理ローの信号を印加すると、前記テストアドレスピンTestA<17:0>からコラムアドレスCADRとコラムバンクアドレスCBSELとがラッチされ、前記テストコラムアドレスストローブピンTestCASBの信号が論理ハイになると、メモリ部から読出したデータが、データバス信号RWDA、RWDBとして、テスト読出しクロックTestClkRに同期して前記テストアドレスピンTestA<17:0>に出力される。
【0011】
次いで、前記テストアドレスピンTestA<17:0>にプレチャージバンクアドレスPBSELが入力されて前記テストローアドレスストローブピンTestRASBに論理ハイの信号が印加されると、アクチベーションされたバンクはプレチャージ状態に復旧する。
この時、前記テストアドレスピンTestA<17:0>には、ローアドレスRADR、コラムアドレスCADR、コラムバンクアドレスCBSEL、及びデータが順に入力される。
【0012】
図3は、前記図1に示すピンアサインメントによって直接アクセスモードのテスト動作、特にメモリ部にデータを書込むテスト動作のタイミング図を示す。
前記図3を参照すると、まず、テストアドレスピンTestA<17:0>にローアドレスRADRを印加しながらテストローアドレスストローブピンTestRASBに論理ローの信号を印加すると、メモリ部のワードラインが選択される。
【0013】
一定時間(τCSH)後、テストコラムアドレスストローブピンTestCASBに論理ローの信号を入力して前記テストアドレスピンTestA<17:0>からコラムアドレスCADRとコラムバンクアドレスCBSELとをラッチし、前記テストアドレスピンTestA<17:0>に入力されたデータはテスト書込クロックTestClkWに同期してデータバスにデータバス信号RWDA、RWDBとして現れ、前記テストコラムアドレスストローブピンTestCASBの信号が論理ローから論理ハイになる時、データバス信号RWDA、RWDBは、前記ローアドレスRADR、コラムアドレスCADR、及びコラムバンクアドレスCBSELに該当するメモリ部に書込まれる。
【0014】
次いで、前記テストアドレスピンTestA<17:0>にプレチャージバンクアドレスPBSELが入力されて前記テストローアドレスストローブピンTestRASBに論理ハイの信号が印加されると、アクチベーションされたバンクはプレチャージ状態に復旧する。
前記図1乃至図3に示すように、従来のパケット単位で動作する半導体メモリ装置では、前記テストアドレスピンTestA<17:0>にローアドレスRADR、コラムアドレスCADR、及びコラムバンクアドレスCBSELが入力されると共に、データも入出力される。即ち、データとアドレスとが同じピンを介して入出力される。
【0015】
【発明が解決しようとする課題】
しかしながら、同期式DRAM、または非同期式DRAMのメモリテスタは、1つのボードでいくつもの半導体メモリ装置を同時にテストするため、上記のようにアドレスとデータとが同じピンでマルチプレックシングされて入出力される半導体メモリ装置をテストするのを支援できない。従って、アドレスが入力されるピンとデータが入出力されるピンとを分離してアサインする必要がある。
【0016】
本発明の目的は、パケット単位で動作するメモリ部をテストする直接アクセスモードで、アドレスが入力されるピンとデータが入力されるピンとを分離してアサインするための半導体メモリ装置のピンアサインメント方法を提供することにある。
【0017】
【課題を解決するための手段】
前記の目的を達成するために、本発明の半導体メモリ装置のピンアサインメント方法は、第1ピン部と、第2ピン部と、メモリ部と、前記第1及び第2ピン部を通じてパケット単位の信号を入力して前記メモリ部を動作させるインターフェース部とからなる半導体メモリ装置のピンアサインメント方法において、前記インターフェース部を介して前記メモリ部にデータを読出し/書込みする通常モードでは、前記第1ピン部をデータを入出力するピンにアサインし、前記第2ピン部を前記データ以外のアドレスを入力とするピン、前記メモリ部の動作を制御する制御信号を入力とするピン、及びクロックを入力とするピンにアサインし、前記インターフェース部を介さずに前記メモリ部を直接テストする直接アクセスモードでは、前記第1ピン部をデータを入出力するピンにアサインし、前記第2ピン部を前記メモリ部の動作を制御する制御信号を入力とするピンまたはアドレスを入力とするピンにアサインすることを特徴とする。
【0020】
従って、本発明によると、直接アクセスモードのテスト動作でアドレスが入力されるピンとデータが入力されるピンとに違うアサインをし、通常モードでデータピンにアサインされる入出力ピンを、直接アクセスモードではデータピン、アドレスピン、及び制御ピンに分けてアサインすることによって、従来の同期式DRAM、または非同期式DRAMをテストするために使用するメモリテスタでラムバスDRAMを含むパケット単位の信号を入力とする半導体メモリ装置がテストできる利点がある。
【0021】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施の形態を詳細に説明する。
【0022】
<第1の実施の形態>
図4は、本発明によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの第1の実施の形態を示す。
前記図4を参照すると、本第1の実施の形態による半導体メモリ装置のピンは、通常モードでデータが入力または出力されるようにアサインされたデータピンDQA<8:0>、DQB<8:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<7:0>、クロックが入力されるようにアサインされたクロックピンCFM/CFMN、CTM/CTMN、及び4個のその他のピンCLIN、CLOUT、SIN、SOUTよりなっている。
【0023】
前記クロックピンCFM/CFMN、CTM/CTMNは対で動作し、互いが180°の位相差を有するデュアルクロックが入力される。
前記<8:0>は0番から8番までを示すものであって、例えばデータピンDQA<8:0>は、0番データピンDQA<0>から8番データピンDQA<8>まで計9本のデータピンDQAを示す。
【0024】
直接アクセスモードで動作するためには、前記ピンが前記半導体メモリ装置のメモリ部を直接制御するように、前記通常モードとは違う他の新たなピンアサインメントをすべきであるが、その内容を調べると、前記の通常モードでのデータピンDQA<8:0>、DQB<8:0>は直接アクセスモードでのテストデータピンTestDQA<8:0>、TestDQB<8:0>にアサインされ、メモリ部を動作させるコアインタフェース信号ではデータバス信号RWDA<8:0>、RWDB<8:0>にアサインされる。
【0025】
そして通常モードでメモリ部をコントロールする信号及びアドレスが入力されるリクエストピンRQ<7:0>、クロックピンCTM、及びその他のピンCLOUT、SIN、SOUTは、直接アクセスモードでは、テストアドレスピンTestA<11:0>にアサインされ、前記テストアドレスピンTestA<11:0>には、ローアドレスRADR、コラムアドレスCADR、プレチャージバンクアドレスPBSEL、及びコラムバンクアドレスCBSELが入力される。
【0026】
前記通常モードでの前記クロックピンCTMを除外したクロックピンCTMN、CFM、CFMNは、前記直接アクセスモードでは、各々テスト書込ピン、テストローアドレスストローブピンTestRASB、テストコラムアドレスストローブピンTestCASBにアサインされる。
前記テスト書込ピンにはデータの読出し/書込を区分する書込信号WRITEが入力され、前記テストローアドレスストローブピンTestRASBにはローアドレスRADRをアクチベーション/プレチャージするためのローアドレスアクティブ/プレチャージ信号BSENSE/PRECHが入力され、前記テストコラムアドレスストローブピンTestCASBにはコラムアドレスCADRをアクチベーション/プレチャージするためのコラムアドレスアクティブ/プレチャージ信号COLCYC/COLLATが入力される。
【0027】
即ち、本実施の形態によるピンアサインメントが従来と違う点は、通常モードでデータを入力または出力するために用いられるデータピンDQA<8:0>、DQB<8:0>が直接アクセスモードではアドレス及びデータを入出力する共用ピンにアサインされず、データだけを入出力するテストデータピンTestDQA<8:0>、TestDQB<8:0>にアサインされることである。
【0028】
図5は、前記図4に示すピンアサインメントによって直接アクセスモードのテスト動作、特にメモリ部からデータをリ―ドするテスト動作のタイミング図を示す。
前記図5を参照すると、テストローアドレスストローブピンTestRASBの信号を論理ハイから論理ローに変更しながらテストアドレスピンTestA<11:0>にローアドレスRADRを入力すると、メモリ部が動作してワードラインが選択されてビットラインのセンシングがなされる。次いで、テストコラムアドレスストローブピンTestCASBの信号を論理ハイから論理ローに変更しながらテストアドレスピンTestA<11:0>にコラムアドレスCADRとコラムバンクアドレスCBSELとを入力すると、前記コラムアドレスCADRと前記コラムバンクアドレスCBSELに該当するメモリ部のメモリセルからデータバスにデータバス信号RWDA、RWDBが伝えられ、前記データバステストデータピンTestDQA<8:0>、TestDQB<8:0>を通して外部に出力される。
【0029】
次いで、前記テストアドレスピンTestA<11:8>にプレチャージバンクアドレスPBSELが入力されて前記テストローアドレスストローブピンTestRASBに論理ハイの信号が印加されると、アクチベーションされたバンクはプレチャージ状態に復旧する。
即ち、前記テストアドレスピンTestAにはローアドレスRADR、コラムアドレスCADR、コラムバンクアドレスCBSEL、及びプレチャージバンクアドレスPBSELが入力され、前記テストデータピンTestDQA、TestDQBにはデータが出力される。
【0030】
図6は、前記図4に示すピンアサインメントによって直接アクセスモードのテスト動作、特にメモリ部にデータを書込むテスト動作のタイミング図を示す。
前記図6を参照すると、テストローアドレスストローブピンTestRASBの信号を論理ハイから論理ローに変更しながらテストアドレスピンTestA<11:0>にローアドレスRADRを入力すると、メモリ部が動作して内部的にワードラインが選択されてビットラインのセンシングがなされる。次いで、テストコラムアドレスストローブピンTestCASBの信号を論理ハイから論理ローに変更しながら、テストアドレスピンTestA<11:0>にはコラムアドレスCADRとコラムバンクアドレスCBSELとを入力すると、テストデータピンTestDQA<8:0>、TestDQB<8:0>に入力されたデータdataは前記メモリ部のデータバスにデータバス信号RWDA、RWDBとして載せられる。
【0031】
その結果、前記データは、前記メモリ部中の前記コラムアドレスCADRとコラムバンクアドレスCBSELに該当するメモリセルに書込まれる。
従って、本実施の形態では、直接アクセスモードでアドレスが入力されるピンとデータが入力されるピンとを分離してアサインしたので、従来の半導体メモリ装置をテストするために使用するメモリテスタでラムバスDRAMを含むパケット単位で動作する半導体メモリ装置がテストできる。
【0032】
<第2の実施の形態>
図7は、本発明によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの第2の実施の形態を示す。
前記図7を参照すると、本実施の形態による半導体メモリ装置のピンは、通常モードではデータが入力または出力されるようにアサインされたデータピンDQA<7:0>、DQB<7:0>と、アドレス及び命令語が入力されるようにアサインされたリクエストピンRQ<7:0>、クロックが入力されるようにアサインされたクロックピンCFM/CFMN、CTM/CTMNよりなる。
【0033】
前記クロックピンCFM/CFMN、CTM/CTMNには、対で動作しながら互いに180°の位相差を有するデュアルクロックが入力される。
前記通常モードでのデータピンDQA<6:0:2>は直接アクセスモードでの前記テストデータピンTestDQA<3:0>にアサインされ、前記テストデータピンTestDQA<3:0>には前記メモリ部のデータバス信号RWDA<7:0>が入力または出力される。この時、前記<6:0:2>は0番から6番までのピン中、2の倍数番目である0、2、4、6番目のピンであって、計4本のピンを示す。
【0034】
通常モードで16ビットが入出力される16本のデータピンDQA<7:0>、DQB<7:0>の中で8本に該当するデータピンDQA<6:0:2>、DQB<6:0:2>は、直接アクセスモードでは8本のテストデータピンTestDQA<3:0>、TestDQB<3:0>にアサインされ、前記8本のテストデータピンTestDQA<3:0>、TestDQB<3:0>には16のデータバス信号RWDA<7:0>、RWDB<7:0>が入出力される。
【0035】
前記通常モードでメモリ部をコントロールする信号及びアドレスが入力されるリクエストピンRQ<7:0>とデータピンDQA<7:1:2>は、直接アクセスモードではテストアドレスピンTestA<11:0>にアサインされ、前記テストアドレスピンTestA<11:0>には、ローアドレスRADR、コラムアドレスCADR、プレチャージバンクアドレスPBSEL、及びコラムバンクアドレスCBSELが入力される。
【0036】
前記通常モードでのクロックピンCFM/CFMN、CTM/CTMNは、前記直接アクセスモードではテストローアドレスストローブピンTestRASB、テストコラムアドレスストローブピンTestCASBにアサインされ、前記テストローアドレスストローブピンTestRASBにはローアドレスRADRをアクチベーション/プレチャージするためのローアドレスアクティブ/プレチャージ信号BSENSE/PRECHが入力され、前記テストコラムアドレスストローブピンTestCASBにはコラムアドレスCADRをアクチベーション/プレチャージするためのコラムアドレスアクティブ/プレチャージ信号COLCYC/COLLATが入力される。
【0037】
また、通常モードでデータピンDQB<1>は直接アクセスモードでテスト書込ピンTestWRITEにアサインされ、前記テスト書込ピンTestWRITEにはデータの読出し/書込を区分する書込信号が入力される。
本実施の形態によるピンアサインメントが従来と違う点は、通常モードでデータを入力または出力するために用いられるデータピンDQA<7:0>、DQB<7:0>を、直接アクセスモードではデータを入力または出力するためのテストデータピンTestDQA<3:0>、TestDQB<3:0>とアドレスの入力用のテストアドレスピンTestA<11:8>に分けて使用するという点である。
【0038】
図8は、前記図7のピンアサインメントによるパケット単位の信号を入力とする半導体メモリ装置を示す。
前記図8を参照すると、半導体メモリ装置は、メモリ部81、前記メモリ部81に連結されたデータバス82、前記データバス82の各々に連結されたデータ入出力バッファ83、前記データ入出力バッファ83に連結された入出力ピン84、第1スイッチング部85、比較部86、及び第2スイッチング部87を具備する。
【0039】
前記第1及び第2スイッチング部85,87は前記データバス82に1つ置きに形成され、比較部86は前記第1スイッチング部85が形成されたデータバス82と前記第1スイッチング部85が形成されていないデータバス82との間に形成される。前記比較部86は両方向に動作し、その一端は前記第1スイッチング部85が形成されたデータバス82に連結され、他端は前記第1スイッチング部85が形成されない(前記第2スイッチング部87が形成された)データバス82に連結される。
【0040】
この時、前記第1スイッチング部85は前記データバス82の中で1つ以上に形成でき、前記比較部86の他端は前記スイッチング部が形成されたデータバス82を含んで前記第1スイッチング部85が形成されない(前記第2スイッチング部87が形成された)1つ以上のデータバス82と連結できる。
前記第1及び第2スイッチング部85,87と前記比較部86とを形成した理由は、前記メモリ部81をテストするための直接アクセスモードで、前記入出力ピン84の一部だけをデータが入出力されるピンとして使用し、その残りをデータでないアドレスが入力されるピンとして使用するためである。
【0041】
前記のような構造の半導体メモリ装置の動作状態を説明すると、次の通りである。
まず、通常モードで、特に前記メモリ部81のメモリセル中のアドレスピンを通じて入力されたアドレスにデータを書き込む動作においては、8本の入出力ピン84、DQA<0>乃至DQA<7>に8ビットのデータが入力され、前記データは前記入出力ピン84、DQA<0>乃至DQA<7>の各々に連結されたデータ入出力バッファ83に入力される。次に、前記データ入出力バッファ83から出力されたデータバス信号RWDA<0>乃至RWDA<7>は、メモリ部81と前記データ入出力バッファ83を連結するデータバス82を通じて前記メモリ部81の中で指定されたアドレスのメモリセルに書込まれる。
【0042】
この時、前記第1スイッチング部85は前記データバス82を前記比較部86と連結させないで、前記メモリ部81と前記データ入出力バッファ83とを連結するようにスイッチングし、前記比較部86は動作しない。又、前記第2スイッチング部87は前記データバス82をアドレスラインRADR<11:8>と連結させないで、前記メモリ部81と前記データ入出力バッファ83とを連結するようにスイッチングする。
【0043】
次に、通常モードで、特に前記メモリ部81のメモリセルの中でアドレスピンを通じて入力されたアドレスのデータを読み出す動作においては、前記メモリ部81に貯蔵されたデータは8本のデータバス82にデータバス信号RWDA<0>乃至RWDA<7>として載せられ、前記データバス信号RWDA<0>乃至RWDA<7>はデータ入出力バッファ83を通じて前記入出力ピン84、DQA<0>乃至DQA<7>に出力される。
【0044】
この時、前記比較部86は前記書込動作時と同じように何の動作もしない。
従って、通常モードでは、前記入出力ピンDQA<0>乃至DQA<7>84にはデータだけ入出力されることが分かる。
次いで、直接アクセスモードで前記メモリ部81のメモリセルの中でアドレスピンを通じて入力されたアドレスにデータを書き込んだ後、前記データをまた読出して前記メモリセルのパス/パイルをテストする動作は、次の通りである。
【0045】
まず、前記メモリ部81のメモリセルの中でアドレスピンを通じて入力されたアドレスにデータを書き込むためには、前記8本の入出力ピン84、DQA<0>乃至DQA<7>の中の一部、即ち前記第1スイッチング部85が形成されたデータバス82にデータ入出力バッファ83を介して連結された4本の入出力ピンDQA<0>、DQA<2>、DQA<4>、DQA<6>にだけデータを入力し、前記第1スイッチング部85は前記データ入出力バッファ83から出力された信号が前記比較部86に入力されるようにスイッチングされる。一方、4本の入出力ピンDQA<1>、DQA<3>、DQA<5>、DQA<7>に入力されたデータは、前記第2スイッチング部87によって、前記データ入出力バッファ83から出力された信号が前記アドレスラインRADR<11:8>に入力されるようにスイッチングされる。
【0046】
その結果、前記比較部86は両方向動作の中の一方向動作、即ち前記データ入出力バッファ83から出力された信号を前記2本のデータバス82にデータバス信号RWDAを伝達する動作を行い、前記データバス信号RWDAはメモリ部81の該当メモリセルに貯蔵される。
言い換えれば、0番入出力ピンDQA<0>に入力されたデータは0番及び1番データバス信号RWDA<0>、RWDA<1>に現れ、前記0番及び1番データバス信号RWDA<0>、RWDA<1>は前記メモリ部81の中で2個のメモリセルに貯蔵される。この時、前記2個のメモリセルには同じデータが貯蔵される。即ち、4本の入出力ピンDQA<0>、DQA<2>、DQA<4>、DQA<6>に入力されたデータは前記メモリ部81の中で8個のメモリセルに貯蔵される。
【0047】
次いで、前記メモリ部81に貯蔵されたデータを読み出す動作においては、前記メモリ部81の該当メモリセルに貯蔵されたデータは前記データバス82に載せられてデータバス信号RWDAとして現れ、前記比較部86は前記データバス信号RWDAを入力としてお互い比較した後、その結果をデータ入出力バッファ83を通じて入出力ピン84に出力する。
【0048】
前記比較部86は、2つの前記データバス信号RWDAが同一な場合に論理ハイまたは論理ローを出力する回路であって、排他的な論理和の論理ゲート回路または排他的なNORの論理ゲート回路より構成できる。
前記比較部86は両方向動作の中のもう一方の方向動作、即ち2本のデータバス信号、例えば0番及び1番データバス信号RWDA<0>、RWDA<1>を入力として前記0番及び1番データバス信号RWDA<0>、RWDA<1>を比較し、その結果を前記0番データバス信号RWDA<0>の延長線にあるデータ入出力バッファ83に出力する動作を行う。その結果、0番入出力ピン84、DQA<0>にデータが出力される。即ち、前記メモリ部81の中で8個のメモリセルに貯蔵されたデータは4本の入出力ピンDQA<0>、DQA<2>、DQA<4>、DQA<6>に出力される。
【0049】
従って、直接アクセスモードでは、データを4本の入出力ピンDQA<0>、DQA<2>、DQA<4>、DQA<6>を通して前記メモリ部81の中の8個のメモリセルに書き込んだ後、再び前記メモリ部81の中の8個のメモリセルに書き込まれたデータを4本の入出力ピンDQA<0>、DQA<2>、DQA<4>、DQA<6>に読み出すことによって、前記メモリ部81の中の8個のメモリセルをテストする。
【0050】
本発明はこれに限らず、多くの変形が本発明の技術的な思想内で当分野で通常の知識を有する者によって可能である。
【0051】
【発明の効果】
本発明によると、直接アクセスモードでアドレスが入力されるピンとデータが入力されるピンとを分離してアサインしたので、従来の半導体メモリ装置をテストするために使用するメモリテスタでラムバスDRAMを含むパケット単位で動作する半導体メモリ装置がテストできる。
【0053】
【図面の簡単な説明】
【図1】従来のパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントを示す図である。
【図2】前記図1に示すピンアサインメントによって直接アクセスモードテスト動作、特にメモリ部からデータをリ―ドするテスト動作のタイミング図である。
【図3】前記図1に示すピンアサインメントによって直接アクセスモードテスト動作、特にメモリ部からデータを書込むテスト動作のタイミング図である。
【図4】本実施の形態1によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの例を示す図である。
【図5】前記図4に示すピンアサインメントによって直接アクセスモードテスト動作、特にメモリ部からデータをリ―ドするテスト動作のタイミング図である。
【図6】前記図4に示すピンアサインメントによって直接アクセスモードテスト動作、特にメモリ部にデータを書込むテスト動作のタイミング図である。
【図7】本実施の形態2によるパケットで動作する半導体メモリ装置の直接アクセスモードでのピンアサインメントの例を示す図である。
【図8】前記図7のピンアサインメントによるパケット単位の信号を入力とする半導体メモリ装置の構成例を示す図である。
Claims (5)
- 第1ピン部と、第2ピン部と、メモリ部と、前記第1及び第2ピン部を通じてパケット単位の信号を入力して前記メモリ部を動作させるインターフェース部とからなる半導体メモリ装置のピンアサインメント方法において、
前記インターフェース部を介して前記メモリ部にデータを読出し/書込みする通常モードでは、前記第1ピン部をデータを入出力するピンにアサインし、前記第2ピン部を前記データ以外のアドレスを入力とするピン、前記メモリ部の動作を制御する制御信号を入力とするピン、及びクロックを入力とするピンにアサインし、
前記インターフェース部を介さずに前記メモリ部を直接テストする直接アクセスモードでは、前記第1ピン部をデータを入出力するピンにアサインし、前記第2ピン部を前記メモリ部の動作を制御する制御信号を入力とするピンまたはアドレスを入力とするピンにアサインすることを特徴とする半導体メモリ装置のピンアサインメント方法。 - 前記第2ピン部の中で、前記通常モードで前記アドレスを入力とするピン及び前記メモリ部の動作を制御する制御信号を入力とするピンは、前記直接アクセスモードではアドレスを入力とするピンにアサインすることを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を含むことを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記第2ピン部の中で、前記通常モードでクロックが入力されるピンは、前記直接アクセスモードでは前記メモリ部の動作を制御する制御信号を入力とするピンまたはアドレスを入力とするピンにアサインすることを特徴とする請求項1に記載の半導体メモリ装置のピンアサインメント方法。
- 前記メモリ部の動作を制御する制御信号は、ローアドレスストローブ信号、コラムアドレスストローブ信号、及びデータ書込命令語を含むことを特徴とする請求項4に記載の半導体メモリ装置のピンアサインメント方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970066748A KR100261218B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치 |
KR97-66748 | 1997-12-08 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004380408A Division JP4303195B2 (ja) | 1997-12-08 | 2004-12-28 | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11176196A JPH11176196A (ja) | 1999-07-02 |
JP4335331B2 true JP4335331B2 (ja) | 2009-09-30 |
Family
ID=19526710
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18107498A Expired - Fee Related JP4335331B2 (ja) | 1997-12-08 | 1998-06-26 | 半導体メモリ装置のピンアサインメント方法 |
JP2004380408A Expired - Fee Related JP4303195B2 (ja) | 1997-12-08 | 2004-12-28 | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004380408A Expired - Fee Related JP4303195B2 (ja) | 1997-12-08 | 2004-12-28 | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6078536A (ja) |
JP (2) | JP4335331B2 (ja) |
KR (1) | KR100261218B1 (ja) |
TW (1) | TW388883B (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6272567B1 (en) * | 1998-11-24 | 2001-08-07 | Nexabit Networks, Inc. | System for interposing a multi-port internally cached DRAM in a control path for temporarily storing multicast start of packet data until such can be passed |
DE10005161A1 (de) * | 1999-04-30 | 2000-11-02 | Fujitsu Ltd | Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte |
KR100296964B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 패킷 명령어 구동형 메모리소자 |
KR100297735B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치 |
US6760272B2 (en) * | 2000-12-07 | 2004-07-06 | International Business Machines Corporation | Method and system for supporting multiple cache configurations |
KR100401508B1 (ko) | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
DE10127421C2 (de) * | 2001-06-06 | 2003-06-05 | Infineon Technologies Ag | Verfahren zum Erkennen und zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher |
KR100968261B1 (ko) * | 2003-09-30 | 2010-07-06 | 삼성전자주식회사 | 핀수를 줄일 수 있는 반도체 메모리 장치 |
CN1302394C (zh) * | 2004-08-31 | 2007-02-28 | 威盛电子股份有限公司 | 配置存储器空间的方法与使用该方法的集成电路产品 |
JP2006120250A (ja) | 2004-10-21 | 2006-05-11 | Fujitsu Ltd | 半導体装置およびその試験方法 |
JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
US20070022333A1 (en) * | 2005-06-17 | 2007-01-25 | Terry Steven W | Testing of interconnects associated with memory cards |
KR100732241B1 (ko) * | 2006-01-24 | 2007-06-27 | 삼성전자주식회사 | 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템 |
JP4591836B2 (ja) * | 2006-05-22 | 2010-12-01 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのテスト方法 |
JP5579372B2 (ja) * | 2008-04-25 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体集積回路 |
US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
JP4934656B2 (ja) * | 2008-10-24 | 2012-05-16 | エルピーダメモリ株式会社 | 半導体記憶装置のテスト方法 |
WO2014175057A1 (ja) * | 2013-04-23 | 2014-10-30 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
US11145381B1 (en) * | 2020-09-09 | 2021-10-12 | Powerchip Semiconductor Manufacturing Corporation | Memory with test function and test method thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4205373A (en) * | 1978-05-22 | 1980-05-27 | Ncr Corporation | System and method for accessing memory connected to different bus and requesting subsystem |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US5578940A (en) * | 1995-04-04 | 1996-11-26 | Rambus, Inc. | Modular bus with single or double parallel termination |
US5799209A (en) * | 1995-12-29 | 1998-08-25 | Chatter; Mukesh | Multi-port internally cached DRAM system utilizing independent serial interfaces and buffers arbitratively connected under a dynamic configuration |
-
1997
- 1997-12-08 KR KR1019970066748A patent/KR100261218B1/ko not_active IP Right Cessation
-
1998
- 1998-05-26 TW TW087108153A patent/TW388883B/zh not_active IP Right Cessation
- 1998-06-26 JP JP18107498A patent/JP4335331B2/ja not_active Expired - Fee Related
- 1998-12-08 US US09/207,534 patent/US6078536A/en not_active Expired - Fee Related
-
2004
- 2004-12-28 JP JP2004380408A patent/JP4303195B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005108430A (ja) | 2005-04-21 |
JPH11176196A (ja) | 1999-07-02 |
JP4303195B2 (ja) | 2009-07-29 |
KR19990048133A (ko) | 1999-07-05 |
TW388883B (en) | 2000-05-01 |
US6078536A (en) | 2000-06-20 |
KR100261218B1 (ko) | 2000-07-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041001 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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RD03 | Notification of appointment of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |