KR100391730B1 - 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 - Google Patents

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KR100391730B1 KR10-2000-0025598A KR20000025598A KR100391730B1 KR 100391730 B1 KR100391730 B1 KR 100391730B1 KR 20000025598 A KR20000025598 A KR 20000025598A KR 100391730 B1 KR100391730 B1 KR 100391730B1
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Abstract

반도체 메모리 디바이스는 각각이 메모리 셀 어레이(memory cell array) 및 감지 증폭기부를 포함하는 복수의 뱅크들(bank), 복수의 채널 메모리들, 데이터 제어 회로, 복수의 뱅크들과 복수의 채널 메모리들 간에 제공되는 제 1 버스와, 복수의 채널 메모리들과 데이터 제어 회로 간에 제공되는 제 2 버스, 및 복수의 뱅크들과 데이터 제어 회로 간에 제공되는 제 3 버스를 포함한다. 데이터 제어 회로는 직접 기록 액세스 모드에서 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 기록 데이터를 출력하고, 직접 판독 액세스 모드에서 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기로부터 판독 데이터를 입력한다. 또한, 데이터 제어 회로는 간접 기록 액세스 모드에서 제 3 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 1 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 기록 데이터를 출력하고, 간접 판독 액세스 모드에서 제 1 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부로부터 판독 데이터를 입력한다.

Description

캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템{Semiconductor memory device in which use of cache can be selected, a method of acessing a semiconductor memory deivce, and a data processing system}
1. 발명의 분야
본 발명은 반도체 디바이스를 사용한 데이터 처리 시스템에 관한 것으로, 보다 상세하게는 캐시 메모리(cache memory)의 사용이 선택될 수 있는 반도체 메모리 디바이스 및 그 반도체 메모리 디바이스를 사용하는 데이터 처리 시스템에 관한 것이다.
2. 관련 기술의 설명
메모리 셀들뿐만 아니라 캐시 메모리를 갖춘 반도체 메모리 디바이스는 도 1에 도시된 바와 같이 종래 방식에서 공지되어 있다. 이러한 종래 반도체 메모리 디바이스에서, 예를 들어 데이터는 뱅크(Bank) A에서 메모리 셀 어레이(101)의 메모리 셀들로부터 감지 증폭기부(102)로 판독되어 감지된다. 감지 데이터는 채널 메모리와 같은 캐시 메모리(103) 중 하나로 전송된다. 캐시 메모리(103)는 SRAM(static random access memory)들로 구성된 채널인 레지스터 어레이이다. 저장된 데이터는 캐시 메모리(103)로부터 판독되어, 판독 데이터로서 데이터 제어 회로(104) 및 래치(latch) 회로(105)를 통해 입력/출력 회로(106)에서 출력된다. 한편, 기록 데이터는 입력/출력 회로(106)에 입력되고, 래치 제어 회로(105) 및 데이터 제어 회로(104)를 통해 캐시 메모리(103)들 중 하나에 기록된다. 이어서, 기록 데이터는 캐시 메모리(103)로부터 감지 증폭기부(102)로 전달된다. 마지막으로, 기록 데이터는 메모리 셀 어레이의 메모리 셀들내에 저장된다.
종래의 반도체 메모리 디바이스에서, 데이터가 메모리 셀(101)들로부터 판독되고, 또한 데이터가 메모리 셀(101)들에 기록될 때, 데이터는 일시적으로 캐시 메모리(103)들 중의 하나에 저장된다. 결과적으로, 캐시 메모리(103)를 통해 실행되는 데이터 전달 속도는 캐시 메모리(103)에 의존해 심하게 제한된다.
상기의 설명과 연관되어, 일본 공개 특허 출원(JP-A-Heisei 6-161932)에서는 입력/출력 제어 시스템이 설명된다. 이 참고문헌에서는 디지털 데이터 프로세서가 2개의 기능 유닛 및 제어기로 구성되고, 데이터는 그들 간에서 전달된다. 각 기능 유닛은 랜덤 액세스 메인 메모리와 같이 관련된 메모리 소자를 갖는다. 제 1 기능 유닛은 데이터가 전달되어야 하는 관련 메모리에 하나 이상의 어드레스를 지정하는 MDB(message descriptor block) 전송 신호를 발생하는 전송 소자(전달자(sender))로 구성된다. 제어기는 선택된 MDB 수신 신호와 정합되는 MDB 전송 신호를 구별하고, 정합된 MDB 신호에 기초하여 지정된 제 1 및 제 2 기능 유닛의 대응하는 메모리 위치들 사이에서 데이터 전달을 실행하도록 신호를 발생한다. 따라서, 디지털 데이터 처리 기능 유닛들 간에서의 데이터 전달 효율성을 개선할 것이 요구된다.
또한, 일본 공개 특허 출원(JP-A-Heisei 9-237223)에서는 버스 브릿지(bus bridge)를 사용하는 컴퓨터 시스템이 설명된다. 이 참고내용에서는 판독 요구가 제 2 버스(8)를 통해 버스 마스터(bus master) 유닛에서 메인 메모리(5)로 출력된다. 이때, 캐시 테스트부(10)에 의해 캐시 재기록(write back)이 필요한 것으로 알려질 때, 캐시 재기록 데이터는 메인 메모리 제어 유닛(21)을 통해 재기록 제어부(12)에서 메인 메모리 유닛(5)으로 재기록된다. 동시에, 캐시 재기록 데이터는 또한 데이터 통과(by-pass)부(22)에도 전송된다. 판독 요구에 대한 데이터는 통과부(22)를 통해 제 2 버스 제어부(9)로 직접 주어지고, IO 버스(8)를 통해 버스 마스터 유닛에 전송된다. 따라서, 주 메모리 유닛(5)으로부터 데이터 판독 처리를 행할 필요가 없다
그러므로, 본 발명의 목적은 데이터가 캐시 메모리를 통과하지 않고 메모리셀에서 판독되고 그것에 기록될 수 있는 캐시 메모리를 갖춘 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 캐시 메모리로 인한 데이터 전달 속도의 제한이 해제(release)될 수 있는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 로우(row) 어드레스가 연속적으로 변화될 때 캐시 메모리를 통과하지 않고 메모리 셀 어레이가 액세스될 수 있는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 중 하나의 반도체 메모리 디바이스를 사용하는 데이터 처리 시스템을 제공하는 것이다.
도 1은 종래 반도체 메모리 디바이스의 구조를 도시하는 회로 블록도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 디바이스를 사용하는 데이터 처리 시스템의 구조를 도시하는 회로 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 어드레스 버퍼 15 : 로우 디코더
16 : 클록 발생기 18 : 컬럼 디코더
본 발명의 하나의 특성을 이루기 위해, 반도체 메모리 디바이스는 각각이 메모리 셀 어레이 및 감지 증폭기부를 포함하는 복수의 뱅크들(bank), 복수의 채널 메모리들, 데이터 제어 회로, 복수의 뱅크들과 복수의 채널 메모리들 간에 제공되는 제 1 버스, 복수의 채널 메모리들과 데이터 제어 회로 간에 제공되는 제 2 버스, 및 복수의 뱅크들과 데이터 제어 회로 간에 제공되는 제 3 버스를 포함한다. 데이터 제어 회로는 직접 기록 액세스 모드에서 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 기록 데이터를 출력하고, 직접 판독 액세스 모드에서 제 3 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기로부터 판독 데이터를 입력한다. 또한, 데이터 제어 회로는 간접 기록 액세스 모드에서 제 3 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 1 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 기록 데이터를 출력하고, 간접 판독 액세스 모드에서 제 1 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 2 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부로부터 판독 데이터를 입력한다.
여기서, 제 1 내지 제 3 버스들의 각각은 버스 드라이버(bus driver)를 포함한다. 이때, 제 1 및 제 2 버스들의 버스 드라이버들은 간접 기록 액세스 모드 및 간접 판독 액세스 모드에서 인에이블(enable) 상태로 설정될 수 있고, 직접 기록 액세스 모드 및 직접 판독 액세스 모드에서 디스에이블(disable) 상태로 설정될 수 있다. 또한, 제 3 버스의 버스 드라이버는 직접 기록 액세스 모드 및 직접 판독 액세스 모드에서 인에이블 상태로 설정될 수 있고, 간접 기록 액세스 모드 및 간접 판독 액세스 모드에서 디스에이블 상태로 설정될 수 있다. 이 경우, 데이터 제어 회로는 액세스 모드 지정 내부 명령에 기초하여 간접 액세스 모드 및 직접 액세스 모드 중 하나를 지정하는데 사용되는 플래그(flag)를 포함할 수 있다. 간접 액세스 모드는 간접 기록 액세스 모드 및 간접 판독 액세스 모드를 포함하고, 직접 액세스 모드는 직접 기록 액세스 모드 및 직접 판독 액세스 모드를 포함한다.
또한, 반도체 메모리 디바이스는 제 1 특정 외부 입력 단자들에 공급되는 신호들에 기초하여 액세스 모드 지정 내부 명령을 발생하는 내부 명령 발생부를 더 포함할 수 있다. 이 경우, 내부 명령 발생부는 기록 모드 및 판독 모드 중 하나를 설정하도록 제 2 특정 외부 입력 단자에 공급되는 신호에 기초하여 동작 모드 지정 내부 명령을 발생할 수 있다.
다른 방법으로, 반도체 메모리 디바이스는 특정 외부 입력 단자에 공급되는 신호에 기초하여 액세스 모드 지정 내부 명령을 발생하는 내부 명령 발생부를 더 포함할 수 있다.
본 발명의 또 다른 특성은, 반도체 메모리 디바이스를 액세스하는 방법은 직접 액세스 내부 명령 및 기록 내부 명령에 응답해 직접 기록 액세스 모드를 설정하는 단계와; 직접 액세스 내부 명령 및 판독 내부 명령에 응답해 직접 판독 액세스 모드를 설정하는 단계와; 간접 액세스 내부 명령 및 기록 내부 명령에 응답해 간접 기록 액세스 모드를 설정하는 단계와; 간접 액세스 내부 명령 및 판독 내부 명령에 응답해 간접 판독 액세스 모드를 설정하는 단계와; 외부적으로 공급된 기록 데이터가 직접 기록 액세스 모드에서 데이터 제어 회로, 제 1 버스, 및 특정 메모리 셀 어레이에 대한 감지 증폭기부를 통해 특정 메모리 셀 어레이로 기록되도록 특정 메모리 셀 어레이를 액세스하는 단계와; 판독 데이터가 직접 판독 액세스 모드에서 특정 메모리 셀 어레이에 대한 감지 증폭기부, 제 1 버스, 및 데이터 제어 회로를 통해 특정 메모리 셀 어레이로부터 판독되도록 특정 메모리 셀 어레이를 액세스하는 단계와; 외부적으로 공급된 기록 데이터가 간접 기록 액세스 모드에서 데이터 제어 회로, 제 2 버스, 특정 채널 메모리, 제 3 버스 및 특정 메모리 셀 어레이에 대한 감지 증폭기부를 통해 특정 메모리 셀 어레이로 기록되도록 특정 메모리 셀 어레이를 액세스하는 단계와; 또한, 판독 데이터가 간접 판독 액세스 모드에서 특정 메모리 셀 어레이에 대한 감지 증폭기부, 제 3 버스, 특정 채널 메모리, 제 2 버스, 및 데이터 제어 회로를 통해 특정 메모리 셀 어레이로부터 판독되도록 특정 메모리 셀 어레이를 액세스하는 단계에 의해 달성된다.
이 경우, 제 1 내지 제 3 버스들의 각각은 버스 드라이버를 포함한다. 이때, 직접 기록 액세스 모드를 설정하는 단계와 직접 판독 액세스 모드를 설정하는 단계는 각각, 제 2 및 제 3 버스의 버스 드라이버를 디스에이블 상태로 설정하는 단계와; 제 1 버스의 버스 드라이버를 인에이블 상태로 설정하는 단계를 포함한다. 또한, 간접 기록 액세스 모드를 설정하는 단계와 간접 판독 액세스 모드를 설정하는 단계는 각각, 제 2 및 제 3 버스의 버스 드라이버를 인에이블 상태로 설정하는 단계와; 제 1 버스의 버스 드라이버를 디스에이블 상태로 설정하는 단계를 포함한다.
또한, 상기 방법은: 제 1 특정 외부 입력 단자에 공급되는 신호에 기초하여 직접 액세스 내부 명령 및 간접 액세스 내부 명령 중 하나를 선택적으로 발생하는 단계를 더 포함할 수 있다. 이 경우, 상기 방법은, 제 2 특정 외부 입력 단자에 공급되는 신호에 기초하여 기록 내부 명령 및 판독 내부 명령 중 하나를 선택적으로 발생하는 단계를 더 포함할 수 있다.
다른 방법으로, 상기 방법은, 제 2 특정 외부 입력 단자에 공급되는 신호에 기초하여 직접 액세스 내부 명령, 간접 액세스 내부 명령, 기록 내부 명령, 및 판독 내부 명령 중 하나를 선택적으로 발생하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특성을 이루기 위해, 데이터 처리 시스템은 제어 유닛 및 반도체 메모리 디바이스를 포함한다. 제어 유닛은 데이터 처리가 데이터 블록에 대해 실행되는가 여부를 결정하고, 그 데이터 블록에 대해 데이터 처리가 실행되는 것으로 결정될 때 외부 직접 액세스 명령을 발생하고, 또한 그 데이터 블록에 대해 데이터 처리가 실행되지 않는 것으로 결정될 때 외부 간접 액세스 명령을 발생한다. 반도체 메모리 디바이스는 외부 직접 액세스 명령 또는 외부 간접 액세스 명령 및 데이터 처리가 기록 동작이나 판독 동작에 관련되는가 여부에 기초하여 간접 기록 액세스 모드, 간접 판독 액세스 모드, 직접 기록 액세스 모드, 및 직접 판독 액세스 모드 중 하나를 설정한다. 반도체 메모리 디바이스는, 복수의 뱅크들로서 각각이 메모리 셀 어레이 및 감지 증폭기부를 포함하고 데이터 블록에 대해 복수의 뱅크들 중 특정한 하나가 특정한 메모리 셀 어레이 및 특정한 감지 증폭기부를 포함하는 상기의 복수의 뱅크들과, 복수의 채널 메모리들과, 데이터 제어 회로와, 복수의 뱅크들과 복수의 채널 메모리들 간에 제공되는 제 1 버스와, 복수의 채널 메모리들과 데이터 제어 회로 간에 제공되는 제 2 버스, 및 복수의 뱅크들과 데이터 제어 회로 간에 제공되는 제 3 버스를 포함한다. 데이터 제어 회로는 직접 기록 액세스 모드에서 제 3 버스를 통해 제어 유닛에서 특정 감지 증폭기부로 데이터 블록의 제 1 기록 데이터를 전달하고, 직접 판독 액세스 모드에서 제 3 버스를 통해 특정 감지 증폭기로부터 데이터 블록의 제 1 판독 데이터를 수신하고, 간접 기록 액세스 모드에서 제 2 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 1 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부에 제 2 판독 데이터를 전달하고, 또한 간접 판독 액세스 모드에서 제 1 버스, 복수의 채널 메모리들 중 지정된 하나, 및 제 2 버스를 통해 복수의 뱅크들 중 지정된 하나의 감지 증폭기부로부터 제 2 판독 데이터를 수신한다.
이 경우, 제 1 내지 제 3 버스 각각은 버스 드라이버를 포함한다. 제 1 및 제 2 버스의 버스 드라이버는 간접 기록 액세스 모드 및 간접 판독 액세스 모드에서 인에이블 상태로 설정되고, 직접 기록 액세스 모드 및 직접 판독 액세스 모드에서 디스에이블 상태로 설정된다. 또한, 제 3 버스의 버스 드라이버는 직접 기록 액세스 모드 및 직접 판독 액세스 모드에서 인에이블 상태로 설정되고, 간접 기록액세스 모드 및 간접 판독 액세스 모드에서 디스에이블 상태로 설정된다.
또한, 데이터 제어 회로는 액세스 모드 지정 내부 명령에 기초하여 간접 액세스 모드 및 직접 액세스 모드 중 하나를 지정하는데 사용되는 플래그를 포함한다. 간접 액세스 모드는 간접 기록 액세스 모드 및 간접 판독 액세스 모드를 포함하고, 직접 액세스 모드는 직접 기록 액세스 모드 및 직접 판독 액세스 모드를 포함한다.
또한, 반도체 메모리 디바이스는 제어 유닛으로부터의 외부 간접 액세스 명령 또는 외부 직접 액세스 명령에 기초하여 액세스 모드 지정 내부 명령을 발생하는 내부 명령 발생부를 더 포함할 수 있다.
또한, 내부 명령 발생부는 데이터 처리가 기록 동작 또는 판독 동작을 위한 것인가 여부에 기초하여 동작 모드 지정 내부 명령을 발생한다.
양호한 실시예의 상세한 설명
이후에는 본 발명의 DRAM과 같은 반도체 메모리 디바이스를 사용하는 데이터 처리 시스템이 첨부된 도면들을 참조하여 상세히 아래에 설명된다.
도 2는 본 발명의 실시예 모드에 따른 반도체 메모리 디바이스를 사용하는 데이터 처리 시스템의 구조를 도시한다. 도 2를 참조하면, 데이터 처리 시스템은 CPU를 포함하는 제어 유닛(50) 및 반도체 메모리 디바이스로 구성된다. 제어 유닛(50)은 어드레스, 클록 제어 신호 CKE, 클록 신호들 CLK, 및 /CLK, 그리고 제어 신호들 /CS, /RAS, /CAS, /WE 및 DSP를 출력한다. 또한, 제어 유닛(50)은 데이터 신호들 DQ 및 DQS로 부터 도출된 데이터를 입출력한다.
반도체 메모리 디바이스는 클록 발생기(16), 명령 디코더(8), 제어 논리(9), 모드 레지스터(17), 및 어드레스 버퍼(11)로 구성된다. 반도체 메모리 디바이스는 또한 세그먼트(segment) 디코더(14), 채널 제어기(12), 채널 선택기(13), 컬럼(column) 디코더(18), 채널들(3-i)(i = 1 내지 n), 및 복수의 뱅크들(bank)(B-i)(i = 1 내지 n)로 구성된다. 복수의 뱅크들 각각은 로우(row) 디코더(15), 감지 증폭기부(2-i)(i = 1 내지 n), 및 메모리 셀 어레이(1-i)(i = 1 내지 n)로 구성된다. 반도체 메모리 디바이스는 또한 데이터 제어 회로(4), 래치(latch) 회로(6), 및 입출력 버퍼(5)로 구성된다. 버스들(21 내지 23)은 감지 증폭기부들(2-i)과 채널들(3-i) 간에, 채널들(3-i)과 데이터 제어 회로(4) 간에, 또한 감지 증폭기부들(2-i)과 데이터 제어 회로(4) 간에 제공된다. 버스들(21, 22)의 각각은 간접 액세스 모드에서 인에이블 상태로 설정되고 직접 액세스 모드에서 디스에이블 상태로 설정되는 버스 드라이버(bus driver)(도시되지 않음)를 포함한다. 또한, 버스(23)는 직접 액세스 모드에서 인에이블 상태로 설정되고 간접 액세스 모드에서 디스에이블 상태로 설정되는 버스 드라이버(도시되지 않음)를 포함한다.
클록 발생기(16)는 클록 신호를 발생하기 위해 제어 유닛(50)으로부터 외부 클록 신호들 CLK 및 /CLK과 외부 클록 제어 신호 CKE를 수신한다. 클록 발생기(16)는 클록 제어 신호 CKE에 응답하여 인에이블상태로 설정된다. 클록 발생기(16)은 인에이블상태에서 클록 신호를 CLK 및 /CLK에 근거한 클록 신호들을 발생시킨다. 발생된 클록 신호들은 명령 디코더(8), 제어 논리(9), 래치 회로(6), 및 입출력 버퍼(5)에 공급된다. 어드레스 버퍼(11)는 제어 유닛(50)으로부터의 외부 어드레스와 내부 명령을 수신하여, 어드레스 또는 제어 데이터신호를 채널 제어기(12), 컬럼 디코더(18), 세그먼트 디코더(14), 로우 디코더(15), 모드 레지스터(17), 및 명령 디코더(8)에 출력한다. 모드 레지스터는 어드레스 버퍼(11)로부터의 제어 데이터 신호에 근거하여 정상 모드 또는 테스트 모드를 설정한다.
명령 디코더(8)는 제어 유닛(50)으로부터 칩 선택 신호 /CS, 로우 어드레스 스트로브(strobe) 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE, 및 드라이버 선택 플래그 신호 DSF를 수신한다. 또한, 명령 디코더(8)는 어드레스 버퍼(11)로부터 제어 데이터 신호를 수신한다. 명령 디코더(8)는 이들 신호들에 기초하여 제어 논리(9)에 외부 명령을 출력한다. 제어 논리(9)는 명령 디코더(8)로부터의 외부 명령과 모드 레지스터(17)에 의해 설정된 모드에 기초하여 내부 명령을 발생한다. 발생된 내부 명령은 어드레스 버퍼(11), 감지 증폭기부(2-i), 데이터 제어 회로(4), 및 래치 회로(6)에 출력된다. 이 경우, 고 레벨 신호가 드라이버 선택 플래그 신호로 공급될 때, 데이터 제어 회로(4)내에서 드라이버 선택 플래그(도시되지 않음)가 설정된다. 또한, 저레벨 신호가 드라이버 선택 플래그 신호로 공급될 때는 데이터 제어 회로(4)내에서 드라이버 선택 플래그가 리셋된다.
세그먼트 디코더(14)는 어드레스 버퍼(11)로부터의 어드레스에 기초하여 복수의 뱅크들 중 하나를 선택한다. 로우 디코더(15)는 메모리 셀들에 연결된 워드선(word line)들 중 하나를 지정하도록 어드레스 버퍼(11)로부터의 어드레스를 디코딩한다. 채널 제어기(12)는 어드레스 버퍼(11)로부터의 어드레스에 기초하여 채널 제어 신호를 발생하여 채널 선택기(13) 및 컬럼 디코더(18)에 출력한다. 채널 선택기(13)는 채널 제어 신호에 기초하여 채널 선택 신호를 발생한다. 따라서, 채널 선택 신호에 기초하여 복수의 채널들(3-i) 중 하나가 선택된다. 컬럼 디코더(18)는 채널들(3-i)중의 하나로 어드레스 버퍼(11)로부터의 어드레스 및 채널 선택 신호를 디코딩한다.
입출력 버퍼(5)는 클록 발생기(16)로부터의 클록 신호에 응답하여 제어 유닛(50)에 대한 기록 데이터 및 판독 데이터에 대응하는 데이터 신호들 DQ 및 DQS를 입출력한다. 래치 회로(6)는 클록 발생기(16)로부터의 클록 신호와 동기화되어 제어 논리(9)로부터의 내부 명령 및 데이터 마스크 신호 DQM에 기초하여 입출력 버퍼(5) 또는 데이터 제어 회로로부터 데이터 신호들을 래치시킨다. 데이터 마스크 신호 DQM은 반도체 장치에서 발생되며 래치 회로(6)와 데이터 제어 회로(4)를 디스에이블 상태로 설정하는데 사용된다. 래치 회로(6)와 데이터 제어 회로(4)는 디스에이블 상태에서는 동작하지 않는다. 데이터 제어 회로(4)는 드라이버 선택 플래그(도시되지 않음)를 포함한다. 데이터 제어 회로(4)는 드라이버 선택 플래그에 의해 지정된 간접 액세스 모드에서 버스들(21, 22)을 인에이블 상태로 설정하고 버스(23)를 디스에이블 상태로 설정한다. 또한, 데이터 제어 회로(4)는 드라이버 선택 플래그에 의해 지정된 직접 액세스 모드에서 버스(21, 22)를 디스에이블 상태로 설정하고 버스(23)를 인에이블 상태로 설정한다. 데이터 제어 회로(4)는 상기 직접 모드에서의 내부 명령 및 신호 DQM에 기초하여 래치 회로(6)에서 감지 증폭기부(2-i)로, 또는 감지 증폭기부(2-i)에서 래치 회로(6)로 데이터 신호들을 출력한다.
또한, 데이터 제어 회로(4)는 간접 모드에서 내부 채널 및 신호 DQM에 기초하여 채널 메모리(3-i)를 통해 래치 회로(6)로부터 감지 증폭기부(2-i)로 또는 채널 메모리(3-i)를 통해 감지 증폭기부(2-i)로부터 래치 회로(6)로 데이터 신호들을 출력한다.
다음에는 본 발명의 반도체 메모리 디바이스를 사용하는 데이터 처리 시스템의 동작이 설명된다.
제어 유닛(50)은 처리되는 데이터에 기초하여 외부 직접 액세스 명령 또는 외부 간접 액세스 명령으로서 칩 선택 신호 /CS와 드라이버 선택 플래그 신호 DSF를 출력한다. 또한, 제어 유닛(50)은 그 처리에 기초하여 외부 기록 명령이나 외부 판독 명령으로서 신호들 /RAS 및 /CAS 와 기록 인에이블 신호 /WE를 출력한다.
반도체 메모리 디바이스에서, 내부 명령들은 외부 직접 액세스 명령, 외부 간접 액세스 명령, 외부 기록 명령, 및 외부 판독 명령에 기초하여 발생된다. 판독 모드, 기록 모드, 직접 액세스 모드, 및 간접 액세스 모드는 발생된 내부 명령들에 기초하여 설정된다.
판독 모드 및 간접 액세스 모드에서, 복수의 뱅크들 중 하나는 어드레스 버퍼(11)로 부터의 어드레스에 기초하여 세그먼트 디코더(14)에 의해 지정된다. 지정된 뱅크의 메모리 셀들은 어드레스 버퍼(11)로부터의 어드레스에 기초하여 로우 디코더(15)에 의해 지정된다. 지정된 뱅크(B-i)의 메모리 셀 어레이(1-i)중 지정된 메모리 셀들에 저장된 데이터는 지정된 뱅크(B-i)에 대한 감지 증폭기부(2-i)에 의해 데이터 신호들로 감지된다. 감지 증폭기부(2-i)에 의해 감지된 데이터 신호들은 간접 액세스 모드에서 버스(21)를 통해 가상 채널 메모리인 채널 선택기(13)에 의해 지정된 채널 메모리들(3-i) 중 하나에서 컬럼 디코더(18)에 의해 지정된 위치로 전달된다. 채널 메모리(3-i)에 저장된 데이터 신호들은 제어 논리(9)로부터의 내부 명령 신호와 신호 DQM에 기초하여 버스(22)를 통해 외부 제어 회로(4)로 전달된다. 래치 회로(6)는 제어 논리(9)로부터의 내부 명령 및 신호 DQM에 기초하여 클록 발생기(16)로부터의 클록 신호에 응답하여 데이터 신호들을 래치시켜 입출력 버퍼(5)에 출력한다. 데이터 신호들은 신호들 DQ 및 DQS로서 입출력 버퍼(5)로부터 출력된다. 따라서, 데이터 신호들 DQ 및 DQS에 대응하는 판독 데이터는 제어 유닛(50)으로 출력된다.
또한, 기록 모드 및 간접 액세스 모드에서, 제어 유닛(50)로부터 기록 데이터에 대응하는 데이터 신호들은 클록 발생기(16)로부터의 클록 신호에 기초하여 입출력 버퍼(5)에 입력되고, 신호 DQM과 내부 명령에 기초하여 클록 발생기(16)로부터의 클록 신호에 응답하여 래치 회로(6)에 의해 래치된다. 래치된 데이터 신호들은 데이터 제어 회로(4) 및 버스(22)를 통해 채널 선택기에 의해 지정된 채널 메모리(3-i)에서 컬럼 디코더(18)에 의해 지정된 위치들에서 저장된다. 채널 메모리(3-i)에 저장된 데이터 신호들은 세그먼트 디코더(14)에 의해 지정된 뱅크의 감지 증폭기부(2-i)로 버스(21)를 통해 전달된다. 따라서, 데이터 신호들에 대응하는 기록 데이터는 로우 디코더(15)에 의해 지정된 워드선에 연결된 메모리 셀들에 저장된다.
판독 모드 및 직접 액세스 모드에서, 메모리 셀들은 로우 디코더(15)에 의해 지정된다. 세그먼트 디코더(14)에 의해 지정된 뱅크의 메모리 셀 어레이(1-i)중 지정된 메모리 셀들에 저장된 데이터는 감지 증폭기부(2-i)에 의해 데이터 신호들로서 감지된다. 감지 증폭기부(2-i)에 의해 감지된 데이터 신호들은 신호 DQM과 내부 명명에 기초하여 버스(23)를 통해 데이터 제어 회로(4)에 직접적으로 전달된다. 래치 회로(6)는 신호 DQM과 내부 명령에 기초하여 클록 발생기(16)로부터의 클록 신호에 응답하여 데이터 신호들을 래치시켜 입출력 버퍼(5)에 출력한다. 데이터 신호들은 신호들 DQ 및 DQS로서 입출력 버퍼(5)로부터 출력된다. 따라서, 데이터 신호들에 대응하는 판독 신호는 제어 유닛(50)에 공급된다.
또한, 기록 모드 및 직접 액세스 모드에서, 제어 유닛(50)으로부터의 기록 데이터에 대응하는 데이터 신호들은 신호 DQM과 내부 명령에 기초하여 클록 발생기(16)로부터의 클록 신호에 응답하여 입출력 버퍼(5)에 입력되고, 클록 발생기(16)로부터의 클록 신호에 응답하여 래치 회로(6)에 의해 래치된다. 래치된 데이터 신호들은 버스(23)를 통해 세트먼트 디코더(14)에 의해 지정된 뱅크의 감지 증폭기부(2-i)에 직접적으로 전달된다. 따라서, 데이터 신호들에 대응하는 기록 데이터는 지정된 뱅크내의 로우 디코더(15)에 의해 지정된 워드선에 연결된 메모리 셀들에 저장된다.
본 발명의 반도체 메모리 디바이스에서, 버스(23)가 부가되고, 드라이버 선택 플래그 신호가 외부 입력 단자를 통해 명령 디코더(8)에 외부적으로 입력된다. 따라서, 감지 증폭기부(2-i)는 데이터 제어 회로(4)에 직접적으로 연결될 수 있다. "직접적 연결"이라 표현은 감지 증폭기부(2-i)가 "채널 메모리(3-i) 및 버스들(21, 22)을 통과하지 않고" 버스(23)를 통해 데이터 제어 회로(4)에 연결됨을 의미한다.
버스(23)가 사용되므로, 감지 증폭기부(2-i)에 의해 감지된 데이터 신호들에 대응하는 판독 데이터는 데이터 제어 회로(4), 래치 회로(6), 및 입출력 회로(5)를 통해 외부 회로에 직접적으로 출력될 수 있다. 또한, 외부 회로로부터 공급된 기록 데이터에 대응하는 데이터 신호들은 입출력 회로(5), 래치 회로(6), 및 데이터 제어 회로(4)를 통해 감지 증폭기부(2-i)에 직접적으로 출력될 수 있다.
드라이버 선택 플래그 신호 DSF는 고 레벨 상태 및 저 레벨 상태를 취할 수 있다. 직접 모드 또는 간접 모드는 드라이버 선택 플래그 신호 DSF의 상태에 기초하여 제어 논리(9)로부터 출력되는 내부 명령에 기초하여 설정될 수 있다.
드라이버 선택 플래그 신호 DSF가 고 레벨 상태이고 내부 명령이 판독 명령인 경우, 직접 판독 액세스가 실행되어, 데이터 신호들은 감지 증폭기부(2-i)로부터 버스(23)를 통해 데이터 제어 회로(4)에 출력된다. 드라이버 선택 플래그 신호 DSF가 고 레벨 상태이고 내부 명령이 기록 명령인 경우, 직접 기록 액세스가 실행되어, 데이터 신호들은 데이터 제어 회로(4)로부터 버스(23)를 통해 감지 증폭기부(2-i)에 전달된다. 또한, 드라이버 선택 신호 DSF가 저 레벨 상태이고 내부 명령이 판독 명령인 경우, 간접 판독 액세스가 실행되어, 데이터 신호들은 감지 증폭기부(2-i)로부터 버스(21), 채널 메모리(3-i), 및 버스(22)를 통해 데이터 제어 회로(4)로 출력된다. 드라이버 선택 플래그 신호가 저 레벨 상태이고 내부 명령이 기록 명령인 경우, 간접 기록 액세스가 실행되어, 데이터 신호들은 데이터 제어 회로(4)로부터 버스(22), 채널 메모리(3-i), 및 버스(21)를 통해 감지 증폭기부(2-i)로 전달된다.
직접 액세스는 간접 액세스 보다 고속으로 실행되므로, 본 발명의 반도체 메모리 디바이스는 로우 어드레스들이 연속적으로 변화되는 영상 처리 시스템에 유용하게 사용될 수 있다. 이 경우, 제어 유닛은 외부 직접 액세스 명령을 발생한다. 즉, 명령 디코더(8)에 대한 드라이버 선택 플래그 신호 DSF가 고 레벨 상태로 설정된다.
또한, 모드 레지스터(17)에 의해 설정된 내부 테스트 모드에서 직접 액세스 모드가 설정되므로, 채널 메모리로 인한 지연 시간을 고려할 필요가 없다. 그 결과로, 측정 정확도가 개선될 수 있다. 부가하여, 반도체 메모리 디바이스에서 고장이 발생하는 경우, 메모리 셀 또는 채널 메모리로 인해 고장이 발생되었는지 여부를 쉽게 결정할 수 있다.
상기의 설명에서는, 직접 액세스 모드와 간접 액세스 모드가 드라이버 선택 플래그 신호 DSF에 기초하여 설정되는 드라이버 선택 플래그에 기초하여 교환된다. 그러나, 스위칭 동작은 명령 디코더(8)에 공급된 다른 신호들과 어드레스 버퍼(11)에 공급된 어드레스의 조합에 기초하여 이루어질 수 있다. 이 경우, 직접 액세스 모드와 간접 액세스 모드에서 드라이버 선택 신호는 명령 디코더(8)에 공급된 다른 신호와 어드레스 버퍼(11)에 공급된 어드레스의 조합에 기초하여 데이터 제어 회로(4)의 플래그가 설정된다. 따라서, 드라이버 선택 플래그 신호 DSF의 외부 입력 단자가 생략될 수 있다.
상술된 바와 같이, 본 발명의 반도체 메모리 디바이스에 따라, 반도체 메모리 디바이스에는 고속 액세스 동작을 얻기 위해 두가지 액세스 모드가 제공된다.
본 발명에 의해 데이터가 캐시 메모리를 통과하지 않고 메모리 셀에서 판독되고 그것에 기록될 수 있는 캐시 메모리를 가지며, 캐시 메모리로 인한 데이터 전달 속도의 제한으로부터 해방될 수 있는 반도체 메모리 디바이스를 제공할 수 있고, 로우 어드레스가 연속적으로 변화될 때 캐시 메모리를 통과하지 않고 메모리 셀 어레이가 액세스될 수 있는 반도체 메모리 디바이스를 제공할 수 있습니다.

Claims (16)

  1. 반도체 메모리 디바이스로서,
    각각이 메모리 셀 어레이 및 감지 증폭기부를 포함하는 복수의 뱅크들과,
    복수의 채널 메모리들과,
    데이터 제어 회로와,
    상기 복수의 뱅크들과 상기 복수의 채널 메모리들 간에 제공되는 제 1 버스와,
    상기 복수의 채널 메모리들과 상기 데이터 제어 회로 간에 제공되는 제 2 버스, 및
    상기 복수의 뱅크들과 상기 데이터 제어 회로간의 제 3 버스를 포함하는, 상기 반도체 메모리 디바이스에 있어서,
    상기 데이터 제어 회로는 직접 기록 액세스 모드에서 상기 제 3 버스를 통해 상기 복수의 뱅크들 중 지정된 하나의 상기 감지 증폭기부에 기록 데이터를 출력하고, 직접 판독 액세스 모드에서 상기 제 3 버스를 통해 상기 복수의 뱅크들 중 지정된 하나의 상기 감지 증폭기로부터 판독 데이터를 입력하고, 간접 기록 액세스 모드에서 상기 제 2 버스, 상기 복수의 채널 메모리들 중 지정된 하나, 및 상기 제 1 버스를 통해 상기 복수의 뱅크들 중 지정된 하나의 상기 감지 증폭기부에 기록 데이터를 출력하고, 또한 간접 판독 액세스 모드에서 상기 제 1 버스, 상기 복수의 채널 메모리들 중 지정된 하나, 및 상기 제 2 버스를 통해 상기 복수의 뱅크들 중 지정된 하나의 상기 감지 증폭기부로부터 판독 데이터를 입력하는, 반도체 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 버스들의 각각은 버스 드라이버(bus driver)를 포함하고,
    상기 제 1 및 제 2 버스들의 상기 버스 드라이버들은 상기 간접 기록 액세스 모드 및 상기 간접 판독 액세스 모드에서 인에이블(enable) 상태로 설정되고, 상기 직접 기록 액세스 모드 및 상기 직접 판독 액세스 모드에서 디스에이블(disable) 상태로 설정되고,
    상기 제 3 버스의 상기 버스 드라이버는 상기 직접 기록 액세스 모드 및 상기 직접 판독 액세스 모드에서 인에이블 상태로 설정되고, 상기 간접 기록 액세스 모드 및 상기 간접 판독 액세스 모드에서 디스에이블 상태로 설정되는, 반도체 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 데이터 제어 회로는 액세스 모드 지정 내부 명령에 기초하여 간접 액세스 모드 및 직접 액세스 모드 중 하나를 지정하는데 사용되는 플래그(flag)를 포함하고, 상기 간접 액세스 모드는 상기 간접 기록 액세스 모드 및 상기 간접 판독 액세스 모드를 포함하고, 상기 직접 액세스 모드는 상기 직접 기록 액세스 모드 및 상기 직접 판독 액세스 모드를 포함하는 반도체 메모리 디바이스.
  4. 제 3 항에 있어서,
    제 1 특정 외부 입력 단자에 공급되는 신호에 기초하여 상기 액세스 모드 지정 내부 명령을 발생시키는 내부 명령 발생부를 더 포함하는 반도체 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 내부 명령 발생부는 기록 모드 및 판독 모드 중 하나를 설정하도록 제 2 특정 외부 입력 단자들에 공급되는 신호들에 기초하여 동작 모드 지정 내부 명령을 발생시키는, 반도체 메모리 디바이스.
  6. 제 3 항에 있어서,
    특정 외부 입력 단자들에 공급되는 신호들에 기초하여 상기 액세스 모드 지정 내부 명령을 발생시키는 내부 명령 발생부를 더 포함하는 반도체 메모리 디바이스.
  7. 반도체 메모리 디바이스를 액세스하는 방법에 있어서,
    직접 액세스 내부 명령 및 기록 내부 명령에 응답하여 직접 기록 액세스 모드를 설정하는 단계와,
    상기 직접 액세스 내부 명령 및 판독 내부 명령에 응답하여 직접 판독 액세스 모드를 설정하는 단계와,
    간접 액세스 내부 명령 및 상기 기록 내부 명령에 응답하여 간접 기록 액세스 모드를 설정하는 단계와,
    상기 간접 액세스 내부 명령 및 상기 판독 내부 명령에 응답하여 간접 판독 액세스 모드를 설정하는 단계와,
    외부적으로 공급된 기록 데이터가 상기 직접 기록 액세스 모드에서 데이터 제어 회로, 제 1 버스 및 특정 메모리 셀 어레이에 대한 감지 증폭기부를 통해 상기 특정 메모리 셀 어레이로 기록되도록 상기 특정 메모리 셀 어레이를 액세스하는 단계와,
    판독 데이터가 상기 직접 판독 액세스 모드에서 상기 특정 메모리 셀 어레이에 대한 상기 감지 증폭기부, 상기 제 1 버스 및 상기 데이터 제어 회로를 통해 상기 특정 메모리 셀 어레이로부터 판독되도록 상기 특정 메모리 셀 어레이를 액세스하는 단계와,
    외부적으로 공급된 상기 기록 데이터가 상기 간접 기록 액세스 모드에서 상기 데이터 제어 회로, 제 2 버스, 특정 채널 메모리, 제 3 버스 및 상기 특정 메모리 셀 어레이에 대한 상기 감지 증폭기부를 통해 상기 특정 메모리 셀 어레이로 기록되도록 상기 특정 메모리 셀 어레이를 액세스하는 단계, 및
    판독 데이터가 상기 간접 판독 액세스 모드에서 상기 특정 메모리 셀 어레이에 대한 상기 감지 증폭기부, 상기 제 3 버스, 상기 특정 채널 메모리, 상기 제 2 버스, 및 상기 데이터 제어 회로를 통해 상기 특정 메모리 셀 어레이로부터 판독되도록 상기 특정 메모리 셀 어레이를 액세스하는 단계를 포함하는, 반도체 메모리 디바이스 액세스 방법.
  8. 제 7 항에 있어서,
    상기 제 1 내지 제 3 버스들의 각각은 버스 드라이버를 포함하고,
    직접 기록 액세스 모드를 설정하는 상기 단계와, 직접 판독 액세스 모드를 설정하는 상기 단계 각각은,
    상기 제 2 및 제 3 버스들의 상기 버스 드라이버들을 디스에이블 상태로 설정하는 단계; 및
    상기 제 1 버스의 상기 버스 드라이버들을 인에이블 상태로 설정하는 단계를 포함하고,
    간접 기록 액세스 모드를 설정하는 상기 단계와 상기 간접 판독 액세스 모드를 설정하는 상기 단계는 각각은,
    상기 제 2 및 제 3 버스들의 상기 버스 드라이버들을 인에이블 상태로 설정하는 단계; 및
    상기 제 1 버스의 상기 버스 드라이버들을 디스에이블 상태로 설정하는 단계를 포함하는, 반도체 메모리 디바이스 액세스 방법.
  9. 제 7 항에 있어서,
    제 1 특정 외부 입력 단자에 공급되는 신호에 기초하여 상기 직접 액세스 내부 명령 및 상기 간접 액세스 내부 명령 중 하나를 선택적으로 발생시키는 단계를 더 포함하는 반도체 메모리 디바이스 액세스 방법.
  10. 제 9 항에 있어서,
    제 2 특정 외부 입력 단자들에 공급되는 신호들에 기초하여 상기 기록 내부 명령 및 상기 판독 내부 명령 중 하나를 선택적으로 발생시키는 단계를 더 포함하는 반도체 메모리 디바이스 액세스 방법.
  11. 제 7 항에 있어서,
    제 2 특정 외부 입력 단자들에 공급되는 신호들에 기초하여 상기 직접 액세스 내부 명령, 상기 간접 액세스 내부 명령, 상기 기록 내부 명령 및 상기 판독 내부 명령 중 하나를 선택적으로 발생시키는 단계를 더 포함하는 반도체 메모리 디바이스 액세스 방법.
  12. 데이터 처리 시스템으로서,
    데이터 처리가 데이터 블록에 대해 실행되는지 여부를 결정하고, 상기 데이터 블록에 대해 상기 데이터 처리가 실행되는 것으로 결정될 때 외부 직접 액세스 명령을 발생시키고, 상기 데이터 블록에 대해 상기 데이터 처리가 실행되지 않는 것으로 결정될 때 외부 간접 액세스 명령을 발생시키는 제어 유닛, 및
    상기 외부 직접 액세스 명령 또는 상기 외부 간접 액세스 명령 및 상기 데이터 처리가 기록 동작이나 판독 동작에 관련되는지 여부에 기초하여 간접 기록 액세스 모드, 간접 판독 액세스 모드, 직접 기록 액세스 모드, 및 직접 판독 액세스 모드 중 하나를 설정하는 반도체 메모리 디바이스를 포함하는, 상기 데이터 처리 시스템에 있어서,
    상기 반도체 메모리 디바이스는,
    복수의 뱅크들로서, 각각이 메모리 셀 어레이 및 감지 증폭기부를 포함하고, 상기 데이터 블록에 대해 상기 복수의 뱅크들 중 특정한 하나가 특정한 메모리 셀 어레이 및 특정한 감지 증폭기부를 포함하는, 상기 복수의 뱅크들과,
    복수의 채널 메모리들과,
    데이터 제어 회로와,
    상기 복수의 뱅크들과 상기 복수의 채널 메모리들 간에 제공되는 제 1 버스와,
    상기 복수의 채널 메모리들과 상기 데이터 제어 회로 간에 제공되는 제 2 버스; 및
    상기 복수의 뱅크들과 상기 데이터 제어 회로 간의 제 3 버스를 포함하며,
    상기 데이터 제어 회로는 상기 직접 기록 액세스 모드에서 상기 제 3 버스를 통해 상기 제어 유닛으로부터 상기 특정 감지 증폭기부로 상기 데이터 블록의 제 1 기록 데이터를 전달하고, 상기 직접 판독 액세스 모드에서 상기 제 3 버스를 통해 상기 특정 감지 증폭기로부터 상기 데이터 블록의 제 1 판독 데이터를 수신하고, 상기 간접 기록 액세스 모드에서 상기 제 2 버스, 상기 복수의 채널 메모리들 중 지정된 하나, 및 상기 제 1 버스를 통해 상기 복수의 뱅크들 중 지정된 하나의 상기 감지 증폭기부로 제 2 기록 데이터를 전달하고, 또한 상기 간접 판독 액세스 모드에서 상기 제 1 버스, 상기 복수의 채널 메모리들 중 지정된 하나, 및 상기 제 2 버스를 통해 상기 복수의 뱅크들 중 지정된 하나의 상기 감지 증폭기부로부터 제 2 판독 데이터를 수신하는, 데이터 처리 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 내지 제 3 버스들의 각각은 버스 드라이버를 포함하고,
    상기 제 1 및 제 2 버스들의 상기 버스 드라이버들은 상기 간접 기록 액세스 모드 및 상기 간접 판독 액세스 모드에서 인에이블 상태로 설정되고, 상기 직접 기록 액세스 모드 및 상기 직접 판독 액세스 모드에서 디스에이블 상태로 설정되며,
    상기 제 3 버스의 상기 버스 드라이버는 상기 직접 기록 액세스 모드 및 상기 직접 판독 액세스 모드에서 인에이블 상태로 설정되고, 상기 간접 기록 액세스 모드 및 상기 간접 판독 액세스 모드에서 디스에이블 상태로 설정되는, 데이터 처리 시스템.
  14. 제 13 항에 있어서,
    상기 데이터 제어 회로는 액세스 모드 지정 내부 명령에 기초하여 간접 액세스 모드 및 직접 액세스 모드 중 하나를 지정하는데 사용되는 플래그를 포함하고, 상기 간접 액세스 모드는 상기 간접 기록 액세스 모드 및 상기 간접 판독 액세스 모드를 포함하며, 상기 직접 액세스 모드는 상기 직접 기록 액세스 모드 및 상기 직접 판독 액세스 모드를 포함하는, 데이터 처리 시스템.
  15. 제 14 항에 있어서,
    상기 반도체 메모리 디바이스는,
    상기 제어 유닛으로부터의 상기 외부 간접 액세스 명령 또는 상기 외부 직접 액세스 명령에 기초하여 상기 액세스 모드 지정 내부 명령을 발생시키는 내부 명령 발생부를 더 포함하는 데이터 처리 시스템.
  16. 제 15 항에 있어서,
    상기 내부 명령 발생부는 상기 데이터 처리가 상기 기록 동작 또는 상기 판독 동작을 위한 것인가 여부에 기초하여 동작 모드 지정 내부 명령을 발생시키는, 데이터 처리 시스템.
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