DE10127421C2 - Verfahren zum Erkennen und zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher - Google Patents

Verfahren zum Erkennen und zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Erkennen einer fehlerhaften Speicherzelle in einem Speicher mit einer Mehrzahl von Speicherzellen sowie auf ein Verfahren zum Ersetzen erkannter fehlerhaften Speicherzellen in einem Speicher durch in dem Speicher vorgesehene redundante Spei­ cherzellen.
Heutige Halbleiterspeicherbausteine umfassen viele Hundert Millionen Speicherzellen und können aus diesem Grund nicht mehr fehlerfrei hergestellt werden. Es liegen immer einige defekte Speicherzellen in dem Speicher vor. Aus diesem Grund sind redundante Speicherzellen vorhanden. In aufwendigen Testverfahren werden defekte Speicherzellen gesucht und an­ schließend durch redundante Zellen ersetzt.
Die in diesem Zusammenhang verwendeten Testverfahren bestehen darin, daß verschiedene Datenmuster in den Speicherbausteinen eingelesen und abgespeichert und dann aus denselben wieder ausgelesen werden. Ein Testgerät vergleicht die gelesenen Da­ ten mit den ursprünglich eingeschriebenen Daten. Wird hierbei eine Differenz festgestellt, so wird die betroffene Zelle als defekt erkannt und durch eine redundante Zelle ersetzt. Hin­ sichtlich der Differenz wird der Ersatz der betroffenen Zelle durch eine redundante Zelle abhängig sein von einem Grad der Abweichung.
Das Problem bei diesen im Stand der Technik bekannten Test­ verfahren besteht darin, daß die einzelnen Speicherzellen nur sehr abstrakt gegen von Testgeräten bereitgestellte Daten verglichen werden, indem die Speicher, wie oben beschrieben wurde, über die Testgeräte beschrieben und gelesen werden. Der Nachteil dieser Anordnung besteht darin, daß die Testbe­ dingungen so eingestellt sein müssen, daß bestimmte Quali­ tätskriterien bei einer akzeptablen Ausbeute erreicht werden. Eine optimale Ausbeute ist ebenso wenig erreichbar wie eine optimale Qualität des getesteten Speicherelements.
Die US-A-6,105,152 beschreibt eine Vorrichtung und Verfahren zum Testen von Speicherzellen, bei dem vorbestimmte Eigen­ schaften der Speicherzelle bewertet werden, um Defekte oder schwache Speicherzellen zu erkennen.
Die US-A-6,061,808 beschreibt ein Speicherelement, welches einen Testmodus umfasst, währendem logische Inhalte der Spei­ cherzellen miteinander verglichen werden.
Weder die US-A-6,105,152 noch die US-A-6,061,808 zeigen einen direkten Vergleich von Eigenschaften der Speicherzelle.
Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein verbessertes Verfahren zum Erkennen einer fehlerhaften Speicherzelle in einem Spei­ cher zu schaffen, sowie ein verbessertes Verfahren zum Erset­ zen von fehlerhaften Speicherzellen in einem solchen Speicher zu schaffen, durch das eine optimale Ausbeute und eine opti­ male Qualität des Speicherbausteins erreichbar sind.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 9 gelöst.
Gemäß der vorliegenden Erfindung wird ein Verfahren zum Er­ kennen einer fehlerhaften Speicherzelle in einem Speicher mit einer Mehrzahl von Speicherzellen geschaffen, bei dem vorbe­ stimmte Eigenschaften der Speicherzellen direkt miteinander verglichen werden.
Gemäß der vorliegenden Erfindung wird ein Verfahren zum Er­ setzen von fehlerhaften Speicherzellen in einem Speicher durch in dem Speicher vorgesehene redundante Speicherzellen geschaffen, bei dem fehlerhafte Speicherzellen durch einen Vergleich vorbestimmter physikalischer Eigenschaften der Speicherzellen erkannt werden, und die so erkannten Speicher­ zellen durch die redundanten Speicherzellen ersetzt werden.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß anstelle der im Stand der Technik bekannten Testverfahren, bei denen die einzelnen Speicherzellen nur sehr abstrakt ge­ gen Testgeräte verglichen werden, eine verbesserte Ausbeute und Qualität der korrigierten Speicherelemente erreichbar ist, indem in Abweichung von den bekannten Testansätzen die Speicherzellen direkt miteinander verglichen werden. Die vor­ liegende Erfindung schafft erstmalig die Möglichkeit eines direkten Vergleichs von Speicherzellen miteinander, wobei durch eine geschickte Ausnutzung vorhandener Schaltungsteile praktisch keine zusätzliche Chipfläche auf den bekannten Speicherelementen zur Realisierung des erfindungsgemäßen Ver­ fahrens erforderlich ist.
Dies wird dadurch erreicht, daß die existierende Struktur an Bitleitungen, Wortleitungsdecodern und "Sense"-Verstärkern für den direkten Vergleich von Speicherzellen ausgenutzt wird. Es ist lediglich eine Ergänzung um relativ einfache Lo­ gikschaltelemente notwendig, die im allgemeinen unter bereits existierenden Busstrukturen plaziert werden können. Hierdurch wird die resultierende Chipgröße praktisch nicht beeinflußt.
Der Vorteil der vorliegenden Erfindung besteht darin, daß hier erstmalig der direkte Vergleich von vorbestimmten Eigen­ schaften der Speicherzellen in einem Speicher ermöglicht wird. Ein weiterer Vorteil besteht darin, daß eine praktisch kostenfreie Realisierung ermöglicht wird, da keine zusätzli­ che Chipfläche, aus den oben genannten Gründen, erforderlich ist.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden die Eigenschaften der Speicherzellen direkt miteinander verglichen und als ein Ergebnis dieses Vergleichs wird eine monotone Folge erzeugt, die mit der stärksten Spei­ cherzelle beginnt und zur schwächsten Speicherzelle läuft. Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Er­ findung ist es dann möglich, mit der auf dem Speicherchip vorhandenen Redundanz, fehlerhafte Speicherzellen beginnend bei der schwächsten Speicherzelle so lange zu reparieren, bis die gesamte Redundanz verbraucht ist, wodurch sich die opti­ male Ausbeute an Speicherbausteinen mit der höchsten Qualität erzielen läßt, da sichergestellt ist, daß alle redundanten Speicherzellen herangezogen werden, wohingegen beim Stand der Technik aufgrund der eingestellten minimalen Qualitätskrite­ rien bei akzeptabler Ausbeute die Gefahr besteht, daß redun­ dante Speicherzellen nicht verwendet werden, da bestimmte Speicherzellen die minimalen Qualitätskriterien gerade noch erreichen. Der Vorteil der vorliegenden Erfindung gegenüber dieser Vorgehensweise liegt auf der Hand, da hier auch Spei­ cherzellen, die die minimalen Qualitätskriterien gerade noch erfüllen würden, durch funktionsfähige redundante Speicher­ zellen ersetzt werden, so daß sich die Gesamtqualität des Speicherbausteins verbessert.
Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.
Anhand der beiliegenden Zeichnung wird nachfolgend ein bevor­ zugtes Ausführungsbeispiel der vorliegenden Erfindung näher erläutert. Es zeigt:
Fig. 1 eine schematische Darstellung eines DRAM- Speicherfeldes.
Das in Fig. 1 gezeigte DRAM-Speicherfeld (DRAM = dynamic ran­ dom access memory = dynamischer Speicher mit wahlfreiem Zugriff) umfaßt vier Wortleitungen WL0, WL1, WL2 und WL3 so­ wie drei Bitleitungspaare 100, 102 und 104. Das Bitleitungs­ paar 100 umfaßt eine erste Bitleitung BL0 und eine zweite Bitleitung BL0n. Das zweite Bitleitungspaar 102 umfaßt eine erste Bitleitung BL1 und eine zweite Bitleitung BL1n. Das dritte Bitleitungspaar 104 umfaßt eine erste Bitleitung BL2 und eine zweite Bitleitung BL2n.
Die Wortleitungen WL0 bis WL3 sind mit einem Wortleitungsde­ codierer 106 verbunden, der abhängig von entsprechenden Steu­ ersignalen eine Aktivierung ausgewählter Wortleitungen WL0 bis WL3 bewirkt.
Dem Bitleitungspaar 100 ist ein erster Verstärker 108 zuge­ ordnet, dem Bitleitungspaar 102 ist ein zweiter Verstärker 110 zugeordnet, und dem Bitleitungspaar 104 ist ein dritter Verstärker 112 zugeordnet, bei denen es sich um sogenannte "Sense"-Verstärker handelt, welche auf den Bitleitungen der zugeordneten Bitleitungspaare vorhandene schwache Signale verstärken.
Durch die vier Wortleitungen WL0 bis WL3 und die drei Bitlei­ tungspaare 100 bis 104 ist ein Speicherfeld mit zwölf Spei­ cherzellen gebildet, wobei zur Vereinfachung der Darstellung in Fig. 1 schematisch lediglich vier Speicherzellen A, B, C und D dargestellt sind. Die Speicherzelle A umfaßt ein kapa­ zitives Bauelement 114 A, das zwischen einen Schalttransistor 116 A und einen Anschluß 118 A geschaltet ist. Die Speicherzel­ le A ist zwischen die erste Wortleitung WL0 und die zweite Bitleitung BL0n des ersten Bitleitungspaars 100 geschaltet, wobei ein Steueranschluß des Schalttransistors 116 A mit der Wortleitung WL0 verbunden ist, und der dritte Anschluß des Schalttransistors 116 A ist mit der zweiten Bitleitung BL0n des ersten Bitleitungspaars 100 verbunden.
Die Speicherzelle B umfaßt ebenfalls ein kapazitives Bauele­ ment 114 B, einen Schalttransistor 116 B und einen Anschluß 118 B, wobei das kapazitive Bauelement 114 B zwischen den Schalttransistor 116 B und den Anschluß 118 B geschaltet ist. Die Speicherzelle B ist zwischen die zweite Wortleitung WL1 und die erste Bitleitung BL0 des ersten Bitleitungspaars 100 geschaltet, wobei ein Steueranschluß des Schalttransistors 116 B mit der zweiten Wortleitung WL1 verbunden ist, und ein dritter Anschluß des Schalttransistors 116 B mit der ersten Bitleitung BL0 des ersten Bitleitungspaars 100 verbunden ist.
Die Speicherzelle C umfaßt ein kapazitives Bauelement 114 C, welches zwischen einen Anschluß 118 C und einen Schalttransi­ stor 116 C geschaltet ist. Die Speicherzelle C ist zwischen der dritten Wortleitung WL2 und der zweiten Bitleitung BL0n des ersten Bitleitungspaars angeordnet, wobei ein Steueran­ schluß des Schalttransistors 116 C mit der dritten Wortleitung WL2 verbunden ist, und ein dritter Anschluß des Schalttransi­ stors 116 C mit der zweiten Bitleitung BL0n des ersten Bitlei­ tungspaars 100 verbunden ist.
Die Speicherzelle D umfaßt ein kapazitives Bauelement 114 D, das zwischen einen Anschluß 118 D und einen Schalttransistor 116 D geschaltet ist. Die Speicherzelle D ist zwischen die vierte Wortleitung WL3 und die erste Bitleitung BL0 des er­ sten Bitleitungspaars 100 geschaltet, wobei ein Steueran­ schluß des Schalttransistors 116 D mit der vierten Wortleitung WL3 verbunden ist, und ein dritter Anschluß des Schalttransi­ stors 116 D mit einer ersten Bitleitung BL0 des ersten Bitlei­ tungspaars 100 verbunden ist.
Um die Darstellung in Fig. 1 übersichtlich zu halten, wurde auf die Darstellung der übrigen Speicherzellen verzichtet, jedoch sind diese alle baugleich zu den dargestellten Spei­ cherzellen und auch entsprechend den einzelnen Bitleitungen der Bitleitungspaare 102 und 104 zugeordnet.
Die Speicherzellen A und C werden über die zweite Bitleitung BL0n des ersten Bitleitungspaars 100 ausgelesen/beschrieben, und die Speicherzellen B und D werden über die erste Bitlei­ tung BL0 des ersten Bitleitungspaars 100 ausgele­ sen/beschrieben.
Ein Lesen einer Speicherzelle erfolgt durch Aktivieren einer Wortleitung, die durch den Wortleitungsdecodierer 106 ange­ steuert wird. Es sei angenommen, daß die Wortleitung WL0 ak­ tiviert wurde, wodurch der Schalttransistor oder Auswahltran­ sistor 100 A der Speicherzelle A aktiviert wurde, wodurch die Speicherkapazität 114 A der Speicherzelle A mit der zweiten Bitleitung BL0n des ersten Bitleitungspaars 100 verbunden wird. Vor der Aktivierung des Auswahltransistors 116 A wurde die erste Bitleitung BL0 und die zweite Bitleitung BL0n des ersten Bitleitungspaars 100 auf ein gleiches Spannungsniveau von beispielsweise 1 Volt gebracht. Abhängig davon, welche Information in der Speicherzelle A gespeichert wurde, z. B. 0 Volt oder 2 Volt, ergibt sich auf der zweiten Bitleitung BL0n des ersten Bitleitungspaars eine leichte Spannungsverän­ derung gegenüber der ersten Bitleitung BL0 des ersten Bitlei­ tungspaars. Diese Änderung ist typischerweise sehr gering, da die Leitungskapazität der Bitleitung BL0n deutlich höher ist als die Kapazität des kapazitiven Bauelements 114 A. Daher muß die geringe Spannungsdifferenz zwischen den zwei Bitleitungen BL0 und BL0n nach dem Auslesen der Speicherzelle A über den Verstärker 108 verstärkt werden.
Im Stand der Technik würde die gerade ausgelesene Informati­ on, eine 0 oder eine 1, mittels des Testgeräts erfaßt und mit dem erwarteten Wert verglichen, wobei der erwartete Wert der ursprünglich in die Speicherzelle A durch das Testgerät ein­ geschriebene Informationswert ist. Abhängig von diesem Ver­ gleich würde die Speicherzelle A als fehlerfrei oder fehler­ haft klassifiziert, unter Heranziehung der oben beschriebenen minimalen Qualitätskriterien.
Gegenüber diesem nachteilhaften Ansatz lehrt die vorliegende Erfindung eine vollkommen andere und neuartige Testmethodik, nämlich den direkten Vergleich von Speicherzellen bzw. von Eigenschaften der Speicherzellen.
Zu diesem Zweck wird gemäß der vorliegenden Erfindung zu­ nächst in alle zu vergleichenden Speicherzellen, beispiels­ weise in die Speicherzellen A bis D, die gleiche Information eingeschrieben. Es sei angenommen, daß in den Speicherzellen A und B eine "1" eingeschrieben wurde, z. B. in der Form ei­ nes Spannungspotentials von 2 Volt. Anschließend werden die Wortleitungen WL0 und WL1 gleichzeitig aktiviert, was durch eine Ansteuerung des Wortleitungsdecodierers 106 durch eine erfindungsgemäße Testmoduslogikschaltung 120 realisiert wird. Durch diese Ansteuerung werden die Speicherkapazitäten 114 A und 114 B der Speicherzellen A und B mit der zweiten Bitlei­ tung BL0n bzw. mit der ersten Bitleitung BL0 des ersten Bit­ leitungspaars 100 verbunden. Idealerweise würde sich auf bei­ den Bitleitungen der gleiche Spannungspegel einstellen. Auf­ grund der Tatsache, daß die Speicherzellen A und B aber eine unterschiedliche Qualität aufweisen, beispielsweise aufgrund unterschiedlicher Kapazitätswerte oder unterschiedlicher La­ dungsverluste, wird sich zwischen der ersten Bitleitung BL0 und der zweiten Bitleitung BL0n eine geringe Spannungsdiffe­ renz ausbilden. Diese geringe Spannungsdifferenz kann durch Aktivierung des vorhandenen Verstärkers 108 festgestellt und ausgelesen werden. Die ausgelesene Information beschreibt so­ mit, welche der Speicherzellen A oder B die stärkere ist, al­ so diejenige Speicherzelle ist, deren Ausgangssignal am stärksten ist.
Zur Bestimmung der Speicherzellen entlang eines Bitleitungs­ paars, die die schwächsten Ausgangssignale erzeugen, können verschiedene Algorithmen entwickelt werden, wobei bei dem an­ hand der Fig. 1 beschriebenen Ausführungsbeispiel ein direk­ ter Vergleich von Speicherzellen entlang einer einzelnen Bit­ leitung, also ein direkter Vergleich der Speicherzellen A und C bzw. der Speicherzellen B und D nicht möglich ist. Dies stellt in der Praxis jedoch kein Problem dar, da Speicherzel­ len, die deutliche Schwächungen ihres Ausgangssignals aufwei­ sen, immer im Vergleich zu den vielen, in heutigen Speicher­ architekturen bereits bis zu 256, Speicherzellen der gegenü­ berliegenden oder zugeordneten Bitleitung des Bitleitungs­ paars gefunden werden.
Beispielhaft sei für das in Fig. 1 dargelegte Ausführungsbei­ spiel angenommen, daß die Speicherzellen A bis D Ausgangssi­ gnale mit folgenden Stärken aufweisen:
A < B < D < C,
was bedeutet, daß die Speicherzelle A das stärkste Ausgangs­ signal erzeugt, gefolgt von der Speicherzelle B und der Spei­ cherzelle D, wobei die Speicherzelle C das schwächste Aus­ gangssignal ausgibt.
Ein beispielhafter Vergleichsalgorithmus könnte also lauten:
  • 1. Vergleiche die Speicherzellen paarweise miteinander, und
  • 2. nimm aus jedem Paar die stärkste Zelle und führe diese Schritte so lange durch, bis nur noch eine Zelle übrig bleibt.
Um diesen Algorithmus zu implementieren, bewirkt die Testmo­ duslogikschaltung 120 zunächst eine Aktivierung der ersten Wortleitung WL0 und der zweiten Wortleitung WL1, wobei die Ausgangssignale des Verstärkers 108 anzeigen, daß das Aus­ gangssignal der Speicherzelle A größer ist als das Ausgangs­ signal der Speicherzelle B, was zeigt, daß der zweiten Wort­ leitung WL1 die schwächere Speicherzelle zugeordnet ist. An­ schließend werden die dritte Wortleitung WL2 und die vierte Wortleitung WL3 aktiviert, wobei aus dem Ausgangssignal des Verstärkers abgeleitet werden kann, daß das Ausgangssignal der Speicherzelle D stärker ist als das Ausgangssignal der Speicherzelle C, so daß die schwächere Speicherzelle der dritten Wortleitung WL2 zugeordnet ist.
In einem nachfolgenden Schritt, nachdem die stärkeren Spei­ cherzellen für die weitere Betrachtung ausgeschlossen wurden, werden die zweite Wortleitung WL1 und die vierte Wortleitung WL3 aktiviert, und das Ausgangssignal des Verstärkers 108 zeigt, daß das Ausgangssignal der Speicherzelle B größer ist als das Ausgangssignal der Speicherzelle C, was bedeutet, daß die Speicherzelle C die Speicherzelle mit dem schwächsten Ausgangssignal, also die schwächste Ausgangszelle ist.
Bei n Wortleitungen führt dieser Algorithmus bereits nach log2n + 1 Vergleichen zum Ergebnis.
Durch entsprechende Abspeicherung der Testergebnisse können in der Testmoduslogikschaltung 120 monotone Folgen der Spei­ cherzellen erzeugt werden, beginnend mit der Speicherzelle mit dem stärksten Ausgangssignal und endend mit der Speicher­ zelle mit dem schwächsten oder niedrigsten Ausgangssignal.
Unabhängig von voreingestellten Qualitätskriterien kann nun beispielsweise eine Ersetzung von Speicherzellen erfolgen, indem beginnend mit der Speicherzelle mit dem schwächsten Ausgangssignal diese durch redundante Speicherzellen, die in dem Speicherelement vorgesehen sind, ersetzt werden. Die Er­ setzung kann so lange fortgeführt werden, bis alle redundan­ ten Speicherzellen verbraucht sind oder bis eine Speicherzel­ le angetroffen wird, deren Ausgangssignalstärke über einem vorbestimmten Schwellenwert liegt.
Die vorliegende Erfindung wurde anhand eines detaillierten Ausführungsbeispiels erläutert, bei dem über die auf den Bit­ leitungen anliegenden Spannungssignalen die in den Speicher­ zellen enthaltenen Ladungen verglichen wurden. Die vorliegen­ de Erfindung ist jedoch nicht auf eine solche Ausgestaltung beschränkt, sondern eröffnet gemäß dem neuartigen Ansatz eine Erkennung fehlerhafter Speicherzellen durch einen Vergleich vorbestimmter Eigenschaften der Speicherzellen, vorzugsweise vorbestimmter elektrischer Eigenschaften der Speicherzellen.
Obwohl anhand der Fig. 1 ein Ausführungsbeispiel unter Ver­ wendung eines DRAM beschrieben wurde, findet die vorliegende Erfindung Anwendung auf jeden Halbleiterspeicher, wie bei­ spielsweise auf einen FRAM, einen NRAM oder einen Flash- Speicher.
Bezugszeichenliste
BL0 erste Bitleitung
BL1 erste Bitleitung
BL2 erste Bitleitung
BL0n
zweite Bitleitung
BL1n
zweite Bitleitung
BL2n
zweite Bitleitung
WL0 Wortleitung
WL1 Wortleitung
WL2 Wortleitung
WL3 Wortleitung
100
Bitleitungspaare
102
Bitleitungspaare
104
Bitleitungspaare
106
Wortleitungsdecodierer
108
Verstärker
110
Verstärker
112
Verstärker
114 A
kapazitive Bauelemente
114 B
kapazitive Bauelemente
114 C
kapazitive Bauelemente
114 D
kapazitive Bauelemente
116 A
Schalttransistor
116 B
Schalttransistor
116 C
Schalttransistor
116 D
Schalttransistor
118 A
Anschluß
118 B
Anschluß
118 C
Anschluß
118 D
Anschluß
120
Testmoduslogikschaltung

Claims (11)

1. Verfahren zum Erkennen einer fehlerhaften Speicherzelle in einem Speicher mit einer Mehrzahl von Speicherzellen (A, B, C, D), bei dem vorbestimmte Eigenschaften der. Speicherzellen (A, B, C, D) direkt miteinander verglichen werden, wobei ba­ sierend auf dem direkten Vergleich der Speicherzellen eine fehlerhafte Speicherzelle identifiziert wird.
2. Verfahren gemäß Anspruch 1, bei dem die elektrischen Ei­ genschaften der Speicherzellen (A, B, C, D) des Speichers miteinander verglichen werden.
3. Verfahren gemäß Anspruch 2, bei dem die in den Speicher­ zellen (A, B, C, D) gespeicherten Ladungen miteinander ver­ glichen werden.
4. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem je­ weils zwei Speicherzellen (A/C, B/D) miteinander verglichen werden.
5. Verfahren gemäß einem der Ansprüche 1 bis 4 mit folgenden Schritten:
  • a) Einlesen vorbestimmter, identischer Informationen in jede Speicherzelle (A, B, C, D) der Mehrzahl von Speicherzellen;
  • b) Auslesen der in der Mehrzahl von Speicherzellen gespei­ cherten Informationen;
  • c) für jede der Mehrzahl von Speicherzellen, Bestimmen ei­ ner Stärke des ausgelesenen Signals; und
  • d) abhängig von den im Schritt (iii) bestimmten Stärken, Ordnen der Speicherzellen abhängig von den Stärken der ausge­ lesenen Signale.
6. Verfahren gemäß Anspruch 5, bei dem alle Speicherzellen (A, B, C, D), deren zugeordnete Auslesesignale einen Wert un­ terhalb einer vorbestimmten Schwelle aufweisen, als fehler­ haft klassifiziert werden.
7. Verfahren gemäß Anspruch 5 oder 6, bei dem der Schritt (iv) folgende Schritte aufweist:
Vergleichen der Signalstärken von jeweils einem Paar von Speicherzellen der Mehrzahl von Speicherzellen (A, B, C, D);
Bestimmen der Speicherzelle (A, D) in jedem Paar, die eine höchste Signalstärke aufweist und Entfernen derselben aus der Mehrzahl der Speicherzellen; und
Wiederholen der vorhergehenden Schritte mit den verbliebenen Speicherzellen (B, C).
8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem der Speicher eine Mehrzahl von Wortleitungen (WL0, WL1, WL2, WL3) und eine Mehrzahl von Bitleitungspaaren (100, 102, 104) um­ faßt, wobei jedes Bitleitungspaar (100, 102, 104) eine erste Bitleitung (BL0, BL1, BL2) und eine zweite Bitleitung (BL0n, BL1n, BL2n) aufweist, wobei eine Speicherzelle einer Wortlei­ tung und einer Bitleitung des Bitleitungspaars zugeordnet ist, wobei zum Erkennen von fehlerhaften Speicherzellen Spei­ cherzellen (A, C) der ersten Bitleitung (BL0) mit Speicher­ zellen (B, D) der zweiten Bitleitung (BL0n) verglichen wer­ den.
9. Verfahren zum Ersetzen von fehlerhaften Speicherzellen in einem Speicher durch in dem Speicher vorgesehene redundante Speicherzellen mit folgenden Schritten:
Erkennen und Identifizieren von fehlerhaften Speicherzellen nach einem Verfahren gemäß einem der Ansprüche 1 bis 8; und
Ersetzen der fehlerhaften Speicherzellen durch redundante Speicherzellen.
10. Verfahren gemäß Anspruch 9, bei dem die Speicherzellen beginnend mit der Speicherzelle mit der geringsten Signal­ stärke durch redundante Speicherzellen ersetzt werden.
11. Verfahren gemäß Anspruch 10, bei dem die Speicherzellen ersetzt werden, bis alle redundanten Speicherzellen ver­ braucht sind, oder bei dem Speicherzellen ersetzt werden, de­ ren Signalstärke unter der vorbestimmten Schwelle liegt.
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