KR19990027880A - 램 버스 다이나믹 램을 테스팅하는 방법 - Google Patents

Abstract

램 버스(RAMBUS) 다이나믹 램(DRAM)을 테스팅하는 방법이 개시된다. 코어 다아나믹 램 및 외부로부터 패킷 단위로 입력되는 데이타를 상기 코어 DRAM으로 전달하는 인터페이스 논리부를 갖는 이 방법은, 제1 소정수(i)의 행 어드레스와 제2 소정수(j-a)(여기서, j는 열 뱅크 어드레스의 수)의 행 뱅크 어드레스에 따라 2^m+a개의 뱅크를 선택하는 단계와, 선택된 상기 뱅크의 2^m+a개의 워드 라인들을 선택하는 단계 및 상기 제3 소정수(j)의 상기 열 뱅크 어드레스에 따라 2^m+a뱅크들중 하나의 뱅크를 선택하여 데이타를 입/출력하는 단계를 구비하는 것을 특징으로 하고, 테스트 모드에서의 어드레스 핀 갯수를 감소시키고, 감소된 갯수만큼 다른 클럭 신호 핀을 더 사용할 수 있도록 하므로서, 테스트 모드에서 할당 핀의 갯수들이 줄어드는 효과가 있다.

Description

램 버스 다이나믹 램을 테스팅하는 방법

본 발명은 램 버스(RAMBUS) 다이나믹 램(DRAM:Dynamic Read Access Memory)에 관한 것으로서, 특히, 램 버스 다이나믹 램을 테스팅하는 방법에 관한 것이다.

램 버스 다이나믹 램은 정상 동작 모드와 테스트 모드에서 동작한다. 먼저, 정상동작 모드를 살펴보면, 램 버스 DRAM의 램 버스 인터페이스 논리부는 외부 제어 핀을 통해 입력되는 신호를 디코딩하여 내부의 DRAM 제어 신호로 변환하고, 변환된 내부의 DRAM 제어 신호를 램 버스 다이나믹 램의 코어 DRAM으로 출력한다. 여기서, 램 버스 DRAM이 수백 MHz의 주파수로 동작하기 위해서는 전술한 램 버스 인터페이스 논리부가 반드시 필요하게 된다.

두번째로 테스트 모드를 살펴보면, 일반적인 램 버스 DRAM에서는 패킷(packet) 단위로 입력되는 데이타를 처리하기 어렵기 때문에, 램 버스 인터페이스 논리부를 바이패스 시키고, 외부 핀을 통하여 직접 내부의 DRAM 제어 신호를 제어하여 DRAM의 메모리 셀을 테스트한다. 이러한 테스트 모드를 소위 직접 액세스(DA:Direct Access) 모드라고도 한다.

DA 모드에서는 정상 동작시 외부 핀을 내부의 DRAM 제어 신호에 매칭(matching)하기 위한 램 버스 인터페이스 논리부를 사용하지 않으므로, 외부 핀을 바로 내부의 DRAM 제어 신호를 인가함에 따라 DA모드를 수행하기 위한 핀 할당이 필요하게 된다. 내부의 DRAM 제어 신호들중에서 행 어드레스(RADR)와 열 어드레스(CADR)을 매칭시키기 위한 테스트 핀이 필요한데, DA 모드에서 어드레스 핀으로 사용되어야 하는 핀의 갯수는 RADR 및 CADR들중 많은 수의 갯수와 일치하여야 한다.

현재 램 버스 DRAM에서 필요로 하는 어드레스는 RADR이 14비트이고, CADR이 6비트이며, 어드레스 핀의 한계는 RADR이 되어 테스트 모드에서 사용 가능한 20개의 핀들중에서 13개(현재 RADR의 최하위 비트는 1K 페이지 크기 구조이 때문에 사용되지 않고 있음)를 어드레스 핀으로 사용하게 되어 다른 클럭 신호들을 위한 핀들을 최고 7개 까지만 사용해야 하는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 램 버스 DRAM의 테스트모드에서 데이타 페치(fetch) 방법을 정상적인 방법과 달리 사용하여 테스트 모드에서 사용되어야 하는 RADR의 갯수를 감소시킬 수 있도록 램 버스 다이나믹 램을 테스팅하는 방법을 제공하는 데 있다.

상기 과제를 이루기 위해, 코어 다아나믹 램 및 외부로부터 패킷 단위로 입력되는 데이타를 상기 코어 DRAM으로 전달하는 인터페이스 논리부를 갖는 본 발명에 의한 램 버스 DRAM을 테스팅하는 방법은, 제1 소정수(i)의 행 어드레스와 제2 소정수(j-a)(여기서, j는 열 뱅크 어드레스의 수)의 행 뱅크 어드레스에 따라 2^m+a개의 뱅크를 선택하는 단계와, 선택된 상기 뱅크의 2^m+a개의 워드 라인들을 선택하는 단계 및 상기 제3 소정수(j)의 상기 열 뱅크 어드레스에 따라 2^m+a뱅크들중 하나의 뱅크를 선택하여 데이타를 입/출력하는 단계로 구성되는 것이 바람직하다.

이하, 본 발명에 의한 램 버스 다이나믹 램을 테스팅하는 방법을 다음과 같이 설명한다.

일반적으로 램 버스 DRAM은 16개의 종속적인 뱅크/ 1K 페이지 크기, X16(8 IO 프리 페치)로 구성된 64M 램 버스 DRAM으로 1 뱅크당 512개의 워드 라인(W/L)과 8K개의 비트 라인(B/L) 쌍으로 구성되어 있다. 이러한 구성에서 128개의 데이타를 출력하기 위해서는 하나의 W/L이 선택된 상태에서 128개의 B/L 쌍이 동시에 선택되어야 한다. 이 때, 각 뱅크당 하나의 W/L을 선택하기 위해서는 RADR1:9의 행 어드레스와 뱅크 선택 어드레스인 RADR10:13이 필요하며, 8K개의 B/L 쌍에서 128개의 B/L 쌍을 선택하기 위해서는 CADR0:5가 있어야 한다. 이 때, W/L의 페이지 크기는 8K(512X16)가 된다.

본 발명에 의한 램 버스 DRAM는 i개의 행 어드레스, j개의 행 뱅크 어드레스, k개의 열 어드레스와 j개의 열 뱅크 어드레스를 갖는다. 램 버스 DRAM은 정상적인 기입/독출 동작시, i개의 행 어드레스와 j개의 행 뱅크 어드레스에 의해서 2^j개의 뱅크중 선택된 2^m개의 뱅크에서 각각 2^j개의 워드라인들중 하나가 선택되고, k개의 열 어드레스와 j개의 열 뱅크 어드레스에 의해서 2^j개의 뱅크들중 선택된 뱅크내의 P X 2^k개의 비트 라인 쌍들중 P개의 비트 라인 쌍에 의해서 P개의 데이타를 입/출력할 수 있다.

한편, 본 발명에 의한 램 버스 DRAM을 테스트하는 방법에서는 먼저, i의 행 어드레스와 j-a의 행 뱅크 어드레스에 따라 2^m+a개의 뱅크를 선택한다. 2^m+a개의 뱅크를 선택한 후, 그로 인한 2^m+a개의 워드 라인들을 선택한다. 2^m+a개의 워드 라인들을 선택한 후, j개의 열 뱅크 어드레스에 따라 2^m+a뱅크들중 하나의 뱅크를 선택하여 데이타를 입/출력한다. 여기서, j개의 열 뱅크 어드레스들중 j-a개의 열 뱅크 어드레스는 j-a개의 행 뱅크 어드레스와 동일한 핀으로 입력을 받아들이며, a개의 열 뱅크 어드레스는 i개의 행 어드레스 입력을 통해서 받아들인다.

즉, 본 발명에 의한 테스트 방법에서는 정상적인 방법과 달리 뱅크 선택 어드레스들중 하나인 RADR13을 무정의(don't care) 처리하여 RADR1:12만으로 W/L을 선택하게 된다. 이 때, 뱅크 선택 어드레스 하나가 무정의됨으로써 2개의 뱅크가 선택되게 되어 2개의 W/L이 인에이블되어 CADR0:5에 의해 128개의 B/L쌍이 선택된 상태에서 256개의 데이타가 출력되게 되는데. 이러한 256개의 데이타중에서 128개만을 선택하기 위하여 CADR7로써, RADR13을 대신하여 0∼7 또는 8∼15 뱅크를 구분한다면, 하나의 W/L에 의한 데이타만 출력할 수 있게 되어 정상 동작과 같은 결과를 얻을 수 있다.

이와 같은 정상 동작시에서 뱅크 선택 어드레스로 사용되는 RADR 대신에 테스트 모드에서는 CADR을 뱅크 블럭 정보로 사용함으로서 정상 동작에서와 동일한 데이타 출력을 얻을 수 있게 되어 테스트 모드에서 핀수에 한계를 주는 RADR갯수를 줄일 수 있게 된다.

한편, 다음 표 1은 램 버스 DRAM에 핀 할당을 종래의 방법과 본 발명에 의한 방법을 구분하여 나타내고 있다.

구 분		Test RASB↓	Test RASB ↑	Test CASB ↓
종래의 방법	DQA5:0	RADR5:0		CADR5:0
	DQA7:6	RADR7:6
	DQA8
	DQB1:0	RADR9:8
	DQB4:2	RADR12:10	PBSEL2:0	CBSEL2:0
	DQB5	RADR13	PBSEL3	CBSEL3
	DQB7:6	ExAddr1:0
	DQB8
본 발명의 방법	DQA5:0	RADR5:0		CADR5:0
	DQA7:6	RADR7:6
	DQA8
	DQB0	RADR8
	DQB1	RADR9		CBSEL3
	DQB4:2	RADR12:10	PBSEL2:0	CBSEL2:0
	DQB5
	DQB7:6	ExAddr1:0
	DQB8

표 1에서, RASB ↓는 RADR의 스트로브 신호의 하강 엣지를 의미하고, RASB ↑는 RADR의 스트로브 신호의 상승 엣지를 의미하고, CASB ↓는 CADR의 스트로브 신호의 하강 엣지를 각각 의미한다.

이상에서 설명한 바와 같이, 본 발명에 의한 램 버스 다이나믹 램을 테스팅하는 방법은 테스트 모드에서의 어드레스 핀 갯수를 감소시키고, 감소된 갯수만큼 다른 클럭 신호 핀을 더 사용할 수 있도록 하므로서, 테스트 모드에서 할당 핀의 갯수를 줄이는 효과가 있다.

Claims (2)

1. 코어 다아나믹 램(DRAM) 및 외부로부터 패킷 단위로 입력되는 데이타를 상기 코어 DRAM으로 전달하는 인터페이스 논리부를 갖는 램 버스(RAMBUS) DRAM을 테스팅하는 방법에 있어서,

   제1 소정수(i)의 행 어드레스와 제2 소정수(j-a)(여기서, j는 열 뱅크 어드레스의 수)의 행 뱅크 어드레스에 따라 2^m+a개의 뱅크를 선택하는 단계;

   선택된 상기 뱅크의 2^m+a개의 워드 라인들을 선택하는 단계; 및

   상기 제3 소정수(j)의 상기 열 뱅크 어드레스에 따라 2^m+a뱅크들중 하나의 뱅크를 선택하여 데이타를 입/출력하는 단계를 구비하는 것을 특징으로 하는 램 버스 디램을 테스팅하는 방법.
2. 제1 항에 있어서, 상기 램 버스 디램을 테스팅하는 방법에 있어서,

   상기 제3 소정수의 상기 열 뱅크 어드레스들중 상기 제2 소정수의 열 뱅크 어드레스는 상기 제2 소정수의 행 뱅크 어드레스와 동일한 핀으로 입력을 받아들이며, a개의 상기 열 뱅크 어드레스는 제1 소정수의 열 어드레스 입력을 통해 받아들이는 것을 특징으로 하는 램 버스 디램의 테스팅 방법.