JPH11214505A - 半導体装置のマイクロコンタクト形成方法 - Google Patents
半導体装置のマイクロコンタクト形成方法Info
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- JPH11214505A JPH11214505A JP10313764A JP31376498A JPH11214505A JP H11214505 A JPH11214505 A JP H11214505A JP 10313764 A JP10313764 A JP 10313764A JP 31376498 A JP31376498 A JP 31376498A JP H11214505 A JPH11214505 A JP H11214505A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 230000015572 biosynthetic process Effects 0.000 title claims description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 111
- 239000010410 layer Substances 0.000 claims abstract description 67
- 230000000903 blocking effect Effects 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 abstract 2
- 238000002955 isolation Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
層間絶縁膜のエッチングが防止し埋没コンタクトの間の
短絡を防止するコンタクト形成方法を提供する。 【解決手段】 下部配線が形成された半導体基板100
上に第1の層間絶縁膜106を形成し、その上に導電膜
パターン108を形成し、導電膜パターン108を含ん
で第1の層間絶縁膜106上に第2の層間絶縁膜112
を形成する。導電膜パターン108とオーバーラップさ
れるように第2の層間絶縁膜112上にブロッキングパ
ターン層114aを形成するが、少なくとも導電膜パタ
ーン108の幅以上を有するように形成し、層間絶縁膜
のエッチング選択比より大きいエッチング選択比を有す
る物質で形成する。ブロッキングパターン層114aを
マスクで使用して層間絶縁膜106・112をエッチン
グするが、下部配線が露出されるようにエッチングして
コンタクトホール117を形成する。
Description
クロコンタクト(microcontact)形成方法
に関するものであり、より詳しくは半導体メモリ装置の
埋没コンタクト(buried contact)形成
時、ストレージノード電極(storage node
electrode)の間のブリッジ(bridg
e)現象を防止する半導体装置のマイクロコンタクト形
成方法に関するものである。
細パターンのための露光技術が非常に重要視される。一
般的に露光技術は、g−line(波長436nm)、
i−line(波長365nm)、KrFeximer
laser(波長248nm)等、次第に短い波長が
使用され、今後は、ArF exmier laser
(波長193nm)が有力である。
KrFは0.15μmを限界で見なすが、0.1μmの
小さいパターンを形成することは現実的に不可能であ
る。
Resistor)工程で微細なコンタクトを形成して
いるが、セルのピッチ(cell pitch)を徐々
に減らしながら限界解像力(resolution)以
上でコンタクト大きさを形成すると、隣接なセルのコン
タクトが互いに短絡(short)される現象が発生さ
れる。
クロコンタクト形成方法を順次的に示す断面図である。
性領域と非活性領域を定義して素子隔離領域12が形成
されている。活性領域の半導体基板10上にポリパッド
14が形成されているし、ポリパッド14の上部表面が
露出されるように1層間絶縁膜16が形成されている。
膜16上に、即ち非活性領域上にビットライン電極18
が形成されている。ビットライン電極18は、キャッピ
ング膜20及びスペーサー21を有し、これらは各々シ
リコン窒化膜Si3N4で形成されている。
層間絶縁膜16上に他の層間絶縁膜22を形成し、層間
絶縁膜16、22をエッチングして活性領域のポリパッ
ド14が露出されるようにコンタクトホール25を形成
する。
なりコンタクトホール25形成において、マスク膜であ
るフォトレジスト膜パターン24が全てのビットライン
電極18上の他の層間絶縁膜22上に形成されないとい
う問題点が発生する。
レジスト膜パターン24をマスクとして層間絶縁膜1
6、22をエッチングした時、コンタクトホール25の
間の必要ない他の層間絶縁膜22がエッチングされると
いう問題点が発生する。
ようにストレージポリシリコン膜26を形成した時、ブ
リッジ現象(符号28参照)が発生される。
ルで埋没コンタクトを形成する場合に、埋没コンタクト
の大きさが0.20μmなら、コンタクトとコンタクト
との間のスペース(space)が0.1μmしかなら
ないため近接効果によって埋没コンタクト間の短絡が発
生する。
問題点を解決するため提案されたものとして、埋没コン
タクトの間の短絡が防止でき、マイクロコンタクトを容
易に形成できる半導体装置のマイクロコンタクト形成方
法を提供することがその目的である。
成するための本発明によると、半導体装置のコンタクト
形成方法は、下部配線が形成された半導体基板上に第1
層間絶縁膜を形成する段階と、第1層間絶縁膜上に導電
膜パターンを形成する段階と、導電膜パターンを含んで
第1層間絶縁膜上に第2層間絶縁膜を形成する段階と、
導電膜パターンとオーバーラップされるように第2層間
絶縁間膜上にブロッキングパターン層を形成するが、少
なくとも導電膜パターンの幅以上を有するように形成
し、第1及び第2層間絶縁膜のエッチング選択比より大
きい選択比を有する物質で形成する段階と、ブロッキン
グパターン層をマスクで使用して第1及び第2層間絶縁
膜をエッチングするが、下部配線が露出されるようにエ
ッチングしてコンタクトホールを形成する段階とを含む
半導体装置のコンタクト形成方法。
ロッキングパターン層は、ポリシリコン膜及びシリコン
窒化膜Si3N4のうちのいずれか1つである。
導体装置のコンタクト形成方法は、導電膜パターン形成
後、導電膜パターンを覆うように保護膜を形成するが、
第1及び第2層間絶縁膜のエッチング選択比より大きい
エッチング選択比を有する物質で形成する段階とを付加
的に含む。
護膜は、導電膜パターン上に形成されたキャッピング膜
と、導電膜パターン両側壁に形成されたスペーサーを含
む。
護膜は、シリコン窒化膜Si3N4である。
と、半導体装置のコンタクト形成方法は、活性領域と非
活性領域が定義された半導体基板の活性領域上にキャパ
シタコンタクト用パッド電極を形成する段階と、パッド
電極を含んで半導体基板上に第1層間絶縁膜を形成する
段階と、非活性領域の第1層間絶縁膜上にビットライン
電極を形成する段階と、ビットライン電極を覆うように
保護膜を形成する段階と、保護膜を含んで第1層間絶縁
膜上に第2層間絶縁膜を形成する段階と、ビットライン
電極とオーバーラップされるように第2層間絶縁膜上に
ブロッキングパターン層を形成するが、少なくともビッ
トライン電極の幅以上を有するように形成する段階と、
ブロッキングパターン層をマスクで使用して第1及び第
2層間絶縁膜をエッチングするが、パッド電極上部表面
の一部が露出されるようにエッチングしてコンタクトホ
ールを形成する段階とを含み、保護膜及びブロッキング
パターン層は、第1及び第2層間絶縁膜のエッチング選
択比より大きいエッチング選択比を有する物質で形成さ
れてコンタクトホールを自己整列させる。
ロッキングパターン層物質は、ポリシリコン膜及びシリ
コン窒化膜Si3N4のうちのいずれか1つである。
導体装置のコンタクト形成方法は、コンタクトホールを
導電膜でオーバーフィルさせる段階と、導電膜及びブロ
ッキングパターン層を平坦化エッチングするが、第2層
間絶縁膜の上部表面が露出されるようにエッチングして
キャパシタコンタクト用コンタクトプラグを形成する段
階とを付加的に含む。
と、半導体装置のコンタクト形成方法は、下部配線が形
成された半導体基板上に第1層間絶縁膜を形成する段階
と、第1層間絶縁膜上に導電膜パターンを形成する段階
と、導電膜を含んで第1層間絶縁膜上に第2層間絶縁膜
を形成する段階と、導電膜パターンとオーバーラップさ
れるように第2層間絶縁膜上にブロッキングパターン層
を形成するが、少なくとも導電膜パターンの幅以上を有
するように形成し、第1及び第2層間絶縁膜のエッチン
グ選択比より大きいエッチング選択比を有する物質で形
成する段階と、ブロッキングパターン層の間の第2層間
絶縁膜の上部表面が露出されるようにフォトレジスト膜
パターンを形成するが、オープン領域が少なくとも1つ
以上のブロッキングパターン層を含むように形成する段
階と、フォトレジスト膜パターン及びブロッキングパタ
ーン層をマスクとして使用して第1及び第2層間絶縁膜
をエッチングするが、下部配線が露出されるようにエッ
チングしてコンタクトホールを形成する段階とを含む。
ロッキングパターン層は、ポリシリコン膜及びシリコン
窒化膜Si3N4のうちのいずれか1つである。
導体装置のコンタクト形成方法は、導電膜パターン形成
後、導電膜パターンを覆うように保護膜を形成するが、
第1及び第2層間絶縁膜のエッチング選択比より大きい
エッチング選択比を有する物質で形成する段階を付加的
に含む。
護膜は、導電膜パターン上に形成されたキャッピング膜
と、導電膜パターン両側壁に形成されたスペーサーを含
む。
護膜は、シリコン窒化膜Si3N4である。
と、半導体装置のコンタクト形成方法は、活性領域と非
活性領域が定義された半導体基板の活性領域上にキャパ
シタコンタクト用パッド電極を形成する段階と、パッド
電極を含んで半導体基板上に第1層間絶縁膜を形成する
段階と、非活性領域の第1層間絶縁膜上にビットライン
電極を形成する段階と、ビットライン電極を覆うように
保護膜を形成する段階と、保護膜を含んで第1層間絶縁
膜上に第2層間絶縁膜を形成する段階と、ビットライン
電極とオーバーラップされるように第2層間絶縁膜上に
ブロッキングパターン層を形成するが、少なくともビッ
トライン電極の幅以上を有するように形成する段階と、
ブロッキングパターン層の間の第2層間絶縁膜の上部表
面が露出されるようにフォトレジスト膜パターンを形成
するがオープン領域が少なくとも1つ以上のブロッキン
グパターン層を含むように形成する段階と、フォトレジ
スト膜パターン及びブロッキングパター層をマスクで使
用して第1及び第2層間絶縁膜をエッチングするが、導
電膜パターン上部表面の一部が露出されるようにエッチ
ングしてコンタクトホールを形成する段階とを含み、保
護膜及びブロッキングパターン層は、第1及び第2層間
絶縁膜のエッチング選択比より大きいエッチング選択比
を有する物質で形成されてコンタクトホールを自己整列
させる。
ロッキングパターン層物質は、ポリシリコン膜及びシリ
コン窒化膜Si3N4のうちのいずれか1つである。
導体装置のコンタクト形成方法は、コンタクトホールを
導電膜でオーバーフィルさせる段階と、導電膜及びブロ
ッキングパターン層を平坦化エッチングするが、第2層
間絶縁膜の上部表面が露出されるようにエッチングして
コンタクトプラグを形成する段階を付加的に含む。
コンタクト形成方法は、埋没コンタクトの間の段落を防
止し、マイクロコンタクトが容易に形成されるようにす
る。
形態による新規した半導体装置のマイクロコンタクト形
成方法は、下部配線が形成された半導体基板上に第1層
間絶縁膜を形成し、第1層間絶縁膜上に導電膜パターン
を形成し、導電膜パターンを含んで第1層間絶縁膜上に
第2層間絶縁膜を形成する。そして、導電膜パターンと
オーバーラッジプされるように第2層間絶縁膜上にブロ
ッキングパターン層を形成するが、少なくとも導電膜パ
ターンの幅以上を有するように形成し、層間絶縁膜のエ
ッチング選択比より大きいエッチング選択比を有する物
質で形成する。続いてブロッキングパターン層をマスク
として使用して層間絶縁膜をエッチングするが、下部配
線が露出されるようにエッチングしてコンタクトホール
を形成する。このような半導体装置のコンタクト形成方
法によって、ブロッキングパターン層をマスクとして使
用して層間絶縁膜をエッチングすることによって、マス
クパターン不良によるコンタクトホール両側の層間絶縁
膜のエッチングが防止できることによって、埋没コンタ
クトの間の段落が防止でき、マイクロコンタクト容易に
形成できる。
明の実施の形態を詳細に説明する。
置のマイクロコンタクト形成のためのマスクレイアウト
(mask layout)を示す断面図である。
d”は活性領域と非活性領域を定義してアクチブマスク
(active mask)、符号“52a〜52d”
はゲート電極マスク(gateelectrode m
ask)、符号“54a、54b”は、本発明によるブ
ロッキングパターンマスク(blocking pat
tern mask)を示す。
コンタクト形成のための埋没コンタクトエッチングマス
ク(buried contact etch mas
k)としてフォトレジスト膜パターンのオープン(op
en)領域を示し、反対に符号“57”フォトレジスト
膜パターンによってカバーされた(covered)領
域を示す。
に、隣接なセルを2つずつ縛ってバー形態(bar t
ype)も形成でき、例えばバーを連結してオープン領
域“56a”と“56b”を連結し、オープン領域“5
6c”と“56d”を連結してライン形態(line
type)で長く形成することもできる。
たが、ブロッキングパターン領域下部にあるビットライ
ン電極マスク(bit line electrode
mask)を付加的に含む。
による半導体装置のマイクロコンタクト形成方法を順次
的に示す断面図である。
よるDRAMのマイクロコンタクト形成方法は、アクテ
ィブマスク50a〜50dを使用して半導体基板100
上に活性領域と非活性領域を定義して素子隔離領域10
2を定義して素子隔離領域102を形成する。
TI(Shallow Trench Isolati
on)で形成されている。
タコンタクト用ポリパッド104を形成する。そして、
ポリパッド104を含んで半導体基板100上に平坦な
上部表面を有するように第1の層間絶縁膜106を形成
する。
電極マスク(図面に未図示)を使用してビットライン電
極108を形成した後、ビットライン電極108を覆う
ように保護膜110、111を形成する。
ライン電極108上に形成されたキャッピング膜110
及びビットライン電極108の両側壁に形成されたスペ
ーサー111とを含む。
1は、各々第1の層間絶縁膜106及び以後蒸着される
第2の層間絶縁膜112のエッチング選択比より大きい
エッチング選択比を有する物質、例えばシリコン窒化膜
Si3N4等で形成される。
部表面を有する他の層間絶縁膜112を形成する。
に層間絶縁膜106、112のエッチング選択比より大
きいエッチング選択比を有する物質、例えばポリシリコ
ン膜、又はシリコン窒化膜114を形成する。
キングパターンマスク54a、54bを使用して膜11
4をエッチングして後続埋没コンタクト形成のための層
間絶縁膜106、112のエッチングを容易にするブロ
ッキングパターン層114aを形成する。
は、ビットライン電極108とオーバーラップされるよ
うに形成されるが、ビットライン電極108の幅以上を
有するように形成する。
ングマスク56a〜56dを使用してブロッキングパタ
ーン層114aの間の他の層間絶縁膜112の上部表面
が露出されるようにフォトレジスト膜パターン116を
形成する。
によってオープンされた領域は、埋没コンタクトエッチ
ングマスク56a〜56dに沿って隣接なセルを2つず
つ縛ってバー形態(bar type)で形成されるよ
うにでき、バーを連結してライン形態(line ty
pe)で長く形成することもできる。
図3に図示されたA−A’部分の断面構造、即ちバー形
態のオープン領域を有する埋没コンタクトエッチングマ
スクによって形成されたフォトレジスト膜パターン11
6を示す半導体装置の断面図である。
の形態によってブロッキングパターン層114a、又は
ブロッキングパターン層114a及びフォトレジスト膜
パターン116をマスクとして使用してポリパッド10
4の上部表面の一部が露出されるように層間絶縁膜10
6、112をエッチングしてコンタクトホール117を
形成する。
トエッチングマスクを使用する場合、ブロッキングパタ
ーン層114aだけが埋没コンタクト形成部位のビット
ライン電極108保護のためのエッチング防止膜にな
り、バー形態の埋没コンタクトエッチングマスクを使用
する場合、ブロッキングパターン層114a及びフォト
レジスト膜パター116が埋没コンタクト形成部位のビ
ットライン電極108保護のためのエッチング防止膜に
なる。
誤整列(mis−align)されてもビットライン電
極108を覆っている窒化膜110、111が層間絶縁
膜106、112の大きいエッチング選択比の差によっ
てビットライン電極108が保護され、従ってビットラ
イン電極108とコンタクトホール117を充填して形
成されるストレージポリシリコン膜118の段落を防止
するようになる。
4aを使用することによって、埋没コンタクト形成のた
めのフォトレジスト膜パターン116形成時、微細パタ
ーン形成に対する限界を克服できる。
ル117をストレージポリシリコン膜118で充填(オ
ーバーフィル:overfill)させる。
が露出されるようにストレージポリシリコン膜118及
びブロッキングパターン層114aをエッチングする
と、図9に図示されたように、キャパシタの下部電極と
電気的に接続されるコンタクトプラグ118aが形成さ
れて半導体装置のマイクロコンタクトが完成される。
マスクでコンタクトホールを形成することにおいて、フ
ォトレジスト膜パターン形成限界によって発生されるマ
スクパターン不良と、これによって必要ない部分の層間
絶縁膜のエッチングでコンタクトの間に段落が発生され
る問題点を解決したことで、埋没コンタクトの間の段落
が防止でき、マイクロコンタクトが容易に形成できる。
方法を順次的に示す断面図である。
方法を順次的に示す断面図である。
クロコンタクト形成のためのマスクレイアウトを示す図
面である。
クロコンタクト形成方法を示す断面図である。
クロコンタクト形成方法を示す断面図である。
クロコンタクト形成方法を示す断面図である。
クロコンタクト形成方法を示す断面図である。
クロコンタクト形成方法を示す断面図である。
クロコンタクト形成方法を示す断面図である。
Claims (16)
- 【請求項1】 下部配線が形成された半導体基板上に第
1層間絶縁膜を形成する段階と、 前記第1層間絶縁膜上に導電膜パターンを形成する段階
と、 前記導電膜パターンを含んで前記第1層間絶縁膜上に第
2層間絶縁膜を形成する段階と、 前記導電膜パターンとオーバーラップされるように前記
第2層間絶縁間膜上にブロッキングパターン層を形成す
るが、少なくとも前記導電膜パターンの幅以上を有する
ように形成し、前記第1及び第2層間絶縁膜のエッチン
グ選択比より大きいエッチング選択比を有する物質で形
成する段階と、 前記ブロッキングパターン層をマスクで使用して前記第
1及び第2層間絶縁膜をエッチングするが、前記下部配
線が露出されるようにエッチングしてコンタクトホール
を形成する段階とを含むことを特徴とする半導体装置の
コンタクト形成方法。 - 【請求項2】 前記ブロッキングパターン層は、ポリシ
リコン膜及びシリコン窒化膜Si3N4のうちのいずれか
1つであることを特徴とする請求項1に記載の半導体装
置のコンタクト形成方法。 - 【請求項3】 前記半導体装置のコンタクト形成方法
は、前記導電膜パターン形成後、前記導電膜パターンを
覆うように保護膜を形成するが、前記第1及び第2層間
絶縁膜のエッチング選択比より大きいエッチング選択比
を有する物質で形成する段階とを付加的に含むことを特
徴とする請求項1に記載の半導体装置のコンタクト形成
方法。 - 【請求項4】 前記保護膜は、前記導電膜パターン上に
形成されたキャッピング膜と、 前記導電膜パターン両側壁に形成されたスペーサーを含
むことを特徴とする請求項3に記載の半導体装置のコン
タクト形成方法。 - 【請求項5】 前記保護膜は、シリコン窒化膜Si3N4
であることを特徴とする請求項3に記載の半導体装置の
コンタクト形成方法。 - 【請求項6】 活性領域と非活性領域が定義された半導
体基板の前記活性領域上にキャパシタコンタクト用パッ
ド電極を形成する段階と、 前記パッド電極を含んで前記半導体基板上に第1層間絶
縁膜を形成する段階と、 前記活性領域の前記第1層間絶縁膜上にビットライン電
極を形成する段階と、 前記ビットライン電極を覆うように保護膜を形成する段
階と、 前記保護膜を含んで前記第1層間絶縁膜上に第2層間絶
縁膜を形成する段階と、 前記ビットライン電極とオーバーラップされるように前
記第2層間絶縁膜上にブロッキングパターン層を形成す
るが、少なくとも前記ビットライン電極の幅以上を有す
るように形成する段階と、 前記ブロッキングパターン層をマスクで使用して前記第
1層間絶縁膜及び第2層間絶縁膜をエッチングするが、
前記パッド電極上部表面の一部が露出されるようにエッ
チングしてコンタクトホールを形成する段階とを含み、 前記保護膜及びブロッキングパターン層は、前記第1及
び第2層間絶縁膜のエッチング選択比より大きいエッチ
ング選択比を有する物質で形成されて前記コンタクトホ
ールを自己整列させることを特徴とする半導体装置のコ
ンタクト形成方法。 - 【請求項7】 前記ブロッキングパターン層物質は、ポ
リシリコン膜及びシリコン窒化膜Si3N4のうちのいず
れか1つであることを特徴とする請求項6に記載の半導
体装置のコンタクト形成方法。 - 【請求項8】 前記半導体装置のコンタクト形成方法
は、前記コンタクトホールを導電膜で充填(オーバーフ
ィル)させる段階と、 前記導電膜及びブロッキングパターン層を平坦化エッチ
ングするが、前記第2層間絶縁膜の上部表面が露出され
るようにエッチングしてキャパシタコンタクト用コンタ
クトプラグを形成する段階とを付加的に含むことを特徴
とする請求項6に記載の半導体装置のコンタクト形成方
法。 - 【請求項9】 下部配線が形成された半導体基板上に第
1層間絶縁膜を形成する段階と、 前記第1層間絶縁膜上に導電膜パターンを形成する段階
と、 前記導電膜を含んで前記第1層間絶縁膜上に第2層間絶
縁膜を形成する段階と、 前記導電膜パターンとオーバーラップされるように第2
層間絶縁膜上にブロッキングパターン層を形成するが、
少なくとも前記導電膜パターンの幅以上を有するように
形成し、第1層間絶縁膜及び第2層間絶縁膜のエッチン
グ選択比より大きいエッチング選択比を有する物質で形
成する段階と、 ブロッキングパターン層の間の前記第2層間絶縁膜の上
部表面が露出されるようにフォトレジスト膜パターンを
形成するが、オープン領域が少なくとも1つ以上のブロ
ッキングパターン層を含むように形成する段階と、 前記フォトレジスト膜パターン及びブロッキングパター
ン層をマスクとして使用して前記第1層間絶縁膜及び第
2層間絶縁膜をエッチングするが、前記下部配線が露出
されるようにエッチングしてコンタクトホールを形成す
る段階とを含むことを特徴とする半導体装置のコンタク
ト形成方法。 - 【請求項10】 前記ブロッキングパターン層は、ポリ
シリコン膜及びシリコン窒化膜Si3N4のうち、ある1
つであることを特徴とする請求項9に記載の半導体装置
のコンタクト形成方法。 - 【請求項11】 前記半導体装置のコンタクト形成方法
は、前記導電膜パターン形成後、前記導電膜パターンを
覆うように保護膜を形成するが、前記第1層間絶縁膜及
び第2層間絶縁膜のエッチング選択比より大きいエッチ
ング選択比を有する物質で形成する段階を付加的に含む
ことを特徴とする請求項9に記載の半導体装置のコンタ
クト形成方法。 - 【請求項12】 前記保護膜は、前記導電膜パターン上
に形成されたキャッピング膜と、 前記導電膜パターン両側壁に形成されたスペーサーを含
むことを特徴とする請求項11に記載の半導体装置のコ
ンタクト形成方法。 - 【請求項13】 前記保護膜は、シリコン窒化膜Si3
N4であることを特徴とする請求項11に記載の半導体
装置のコンタクト形成方法。 - 【請求項14】 活性領域と非活性領域が定義された半
導体基板の前記活性領域上にキャパシタコンタクト用パ
ッド電極を形成する段階と、 前記パッド電極を含んで前記半導体基板上に第1層間絶
縁膜を形成する段階と、 前記非活性領域の前記第1層間絶縁膜上にビットライン
電極を形成する段階と、 前記ビットライン電極を覆うように保護膜を形成する段
階と、 前記保護膜を含んで前記第1層間絶縁膜上に第2層間絶
縁膜を形成する段階と、 前記ビットライン電極とオーバーラップされるように前
記第2層間絶縁膜上にブロッキングパターン層を形成す
るが、少なくとも前記ビットライン電極の幅以上を有す
るように形成する段階と、 ブロッキングパターン層の間の前記第2層間絶縁膜の上
部表面が露出されるようにフォトレジスト膜パターンを
形成するがオープン領域が少なくとも1つ以上のブロッ
キングパターン層を含むように形成する段階と、 前記フォトレジスト膜パターン及びブロッキングパター
層をマスクで使用して前記第1及び第2層間絶縁膜をエ
ッチングするが、前記導電膜パターン上部表面の一部が
露出されるようにエッチングしてコンタクトホールを形
成する段階とを含み、 前記保護膜及びブロッキングパターン層は、前記第1及
び第2層間絶縁膜のエッチング選択比より大きいエッチ
ング選択比を有する物質で形成されて前記コンタクトホ
ールを自己整列させることを特徴とする半導体装置のコ
ンタクト形成方法。 - 【請求項15】 前記ブロッキングパターン層物質は、
ポリシリコン膜及びシリコン窒化膜Si3N4のうち、あ
る1であることを特徴とする請求項14に記載の半導体
装置のコンタクト形成方法。 - 【請求項16】 前記半導体装置のコンタクト形成方法
は、前記コンタクトホールを導電膜でオーバーフィルさ
せる段階と、 前記導電膜及び前記ブロッキングパターン層を平坦化エ
ッチングするが、前記第2層間絶縁膜の上部表面が露出
されるようにエッチングしてコンタクトプラグを形成す
る段階を付加的に含むことを特徴とする請求項14に記
載の半導体装置のコンタクト形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970057914A KR100258576B1 (ko) | 1997-11-04 | 1997-11-04 | 반도체 장치의 마이크로 콘택 형성 방법 |
KR199757914 | 1997-11-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11214505A true JPH11214505A (ja) | 1999-08-06 |
JP4024951B2 JP4024951B2 (ja) | 2007-12-19 |
Family
ID=19524106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31376498A Expired - Fee Related JP4024951B2 (ja) | 1997-11-04 | 1998-11-04 | 半導体装置のマイクロコンタクト形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6235623B1 (ja) |
JP (1) | JP4024951B2 (ja) |
KR (1) | KR100258576B1 (ja) |
TW (1) | TW392301B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014138141A (ja) * | 2013-01-18 | 2014-07-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100477839B1 (ko) * | 1997-12-23 | 2005-07-07 | 주식회사 하이닉스반도체 | 자기정렬방식의전하저장전극콘택홀형성방법 |
KR100480583B1 (ko) * | 1998-03-20 | 2005-05-16 | 삼성전자주식회사 | 비콘택패턴과자기정렬적방법을이용한반도체장치의콘택형성방법 |
KR100279298B1 (ko) * | 1998-07-02 | 2001-02-01 | 윤종용 | 반도체 메모리 장치의 제조 방법 및 그 구조 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960003773B1 (ko) * | 1992-08-25 | 1996-03-22 | 금성일렉트론주식회사 | 디램(DRAM) 셀(Cell) 제조방법 |
US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
-
1997
- 1997-11-04 KR KR1019970057914A patent/KR100258576B1/ko not_active IP Right Cessation
-
1998
- 1998-09-04 TW TW087114686A patent/TW392301B/zh not_active IP Right Cessation
- 1998-11-02 US US09/184,227 patent/US6235623B1/en not_active Expired - Lifetime
- 1998-11-04 JP JP31376498A patent/JP4024951B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014138141A (ja) * | 2013-01-18 | 2014-07-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6235623B1 (en) | 2001-05-22 |
JP4024951B2 (ja) | 2007-12-19 |
KR100258576B1 (ko) | 2000-06-15 |
TW392301B (en) | 2000-06-01 |
KR19990038255A (ko) | 1999-06-05 |
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