KR100226254B1 - 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 - Google Patents
반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 Download PDFInfo
- Publication number
- KR100226254B1 KR100226254B1 KR1019960075443A KR19960075443A KR100226254B1 KR 100226254 B1 KR100226254 B1 KR 100226254B1 KR 1019960075443 A KR1019960075443 A KR 1019960075443A KR 19960075443 A KR19960075443 A KR 19960075443A KR 100226254 B1 KR100226254 B1 KR 100226254B1
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- power supply
- supply voltage
- nmos transistor
- holding means
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명은 누설전류가 발생되는 부분의 전압을 유지시켜 워드라인의 전압레벨이 강하되는 것을 방지할 수 있는 반도체 메모리소자의 워드라인 구동회로에 관한 것이다. 본 발명은 제 1NMOS 트랜지스터를 통한 워드라인 선택신호와 반전 게이트를 통한 워드라인 선택신호가 각각 게이트에 인가되고 내부전원전압과 접지사이에 직렬연결되어 워드라인 구동신호를 제 2 및 제 3NMOS 트랜지스터로 이루어진 반도체 메모리소자에 있어서, 상기 제 1NMOS 트랜지스터와 제 2NMOS 트랜지스터사이의 누설전류가 발생되는 부분의 전압을 일정하게 유지시켜 주기 위한 전압유지수단과, 상기 전압유지수단에 인가되는 내부전원전압을 일정하게 유지시켜 주기 위한 내부전원전압 유지수단을 포함한다. 상기 전압 유지수단은 내부전원전압과 누설전류가 발생되는 부분사이에 연결된 제 4NMOS 트랜지스터로 구성되고, 상기 내부 전원전압 유지수단은 내부전원전압과 상기 전원전압 유지수단사이에 연결된 제 5NMOS 트랜지스터로 구성된다.
Description
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 웨이퍼 번인(burn - in)시 워드라인(word line, W/L)의 턴온에 따른 접합누설을 방지할 수 있는 워드라인 구동회로에 관한 것이다.
도 1 은 종래의 반도체 메모리소자의 워드라인 구동회로도를 도시한 것이다. 도 1 을 참조하면, 종래의 반도체 메모리소자의 워드라인 구동회로는 전원전압(Vpp)이 게이트에 인가되는 제 1 NMOS 트랜지스터(MN1)와, 제 1NMOS 트랜지스터(MN1)를 통한 워드라인 선택신호(WS)와 반전 게이트(INI)를 통한 워드라인 선택신호(WS)가 각각 게이트에 인가되고 내부전원전압(Vint)과 접지사이에 직렬연결되어 워드라인 구동신호(WL)를 메모리셀(1)로 출력하는 제 2 및 제 3NMOS 트랜지스터(MN2, MN3)로 이루어졌다.
상기의 워드라인 구동회로는 로우상태의 워드라인 선택신호(WS)가 인가되면 반전 게이트(IN1)를 통해 제 3NMOS 트랜지스터(MN3)의 게이트에 하이상태의 신호가 인가되어 턴온된다. 따라서, 로우상태의 워드라인 구동신호가 출력되어 메모리셀(1)을 구동시키지 못한다.
한편, 하이상태의 워드라인 선택신호(WS)가 인가되면 제 1NMOS 트랜지스터(MN1)를 통해 제 2NMOS 트랜지스터(MN2)의 게이트에 하이상태의 신호가 인가되어 턴온된다. 따라서, 내부전압(Vint)의 하이상태의 워드라인 구동신호가 출력되어 메모리셀(1)을 구동시키게 된다.
상기한 바와같은 종래의 워드라인 구동회로는 번인 모드시 제 1NMOS 트랜지스터(MN1)와 제 2NMOS 트랜지스터(MN2)간에 누설전류가 흘러 워드라인(WL)의 전압레벨이 떨어지는 문제점이 있다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 번인 모드시 접합누설에 의한 전압강하를 방지하여 워드라인의 전압을 항상 하이상태로 유지시켜 줄 수 있는 반도체 메모리소자의 워드라인 구동회로를 제공하는데 그 목적이 있다.
제1도는 종래의 반도체 메모리소자의 워드라인 구동회로의 회로도
제2도는 본 발 명의 실시예에 따른 반도체 메모리소자의 워드라인 구동회로의 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리셀 2 : 제 1 전압유지수단
3 : 제 2 전압유지수단 MNI - MN5 : NMOS 트랜지스터
INI : 반전 게이트
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 제 1NMOS 트랜지스터를 통한 워드라인 선택신호와 반전 게이트를 통한 워드라인 선택신호가 각각 게이트에 인가되고 내부전원전압과 접지사이에 직렬연결되어 워드라인 구동신호를 제 2 및 제 3N MOS 트랜지스터로 이루어진 반도체 메모리소자에 있어서, 상기 제 1NMOS 트랜지스터와 제 2NMOS 트랜지스터사이의 누설전류가 발생되는 부분의 전압을 일정하게 유지시켜 주기 위한 전압유지수단을 포한하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 워드라인 구동회로에 있어서, 상기 전압 유지수단은 내부전원전압과 누설전류가 발생되는 부분사이에 연결된 제 4MN OS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 워드라인 구동회로에 있어서, 상기 전압유지수단에 인가되는 내부전원전압을 일정하게 유지시켜 주기 위한 내부 전원전압 유지수단을 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 워드라인 구동회로에 있어서, 상기 내부전원전압 유지수단은 내부전원전압과 상기 전원전압 유지수단사이에 연결된 제5 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리소자의 워드라인 구동회로도를 도시한 것이다. 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자의 워드라인 구동회로는 전원전압(Vpp)이 게이트에 인가되는 제 1NMOS 트랜지스터(MN1)와, 제 1 NMOS 트랜지스터(MN1)를 통한 워드라인 선택신호(WS)와 반전 게이트(IN1)를 통한 워드라인 선택신호(WS)가 각각 게이트에 인가되고 내부전원전압(Vint)과 접지사이에 직렬연결되어 워드라인 구동신호(WL)를 메모리셀(1)로 출력하는 제 2 및 제 3MNOS 트랜지스터(MN2, MN3)로 이루어졌다.
또한, 본 발명의 워드라인 구동회로는 제 1NMOS 트랜지스터(MN1)와 제 2NM OS트랜지스터(MN2)사이의 누설전류가 발생되는 부분의 노드 A에서의 전압을 일정하게 유지시켜 주기 위한 제1전압유지수단(2)과, 전압유지수단(2)에 인가되는 내부전원전압 (Vint)을 일정하게 유지시켜 주기 위한 제2전원전압유지수단(3)을 구비한다.
상기 제1전압 유지수단(2)은 내부전원전압(Vint)과 노드 A사이에 연결된 제 4N MOS 트랜지스터(MN4)로 구성되고, 제2전압유지수단(3)은 내부전원전압(Vint)과 제1전원전압 유지수단(1)의 제 4NMOS 트랜지스터(MN4)사이에 연결된 제 5NMOS 트랜지스터(MN5)로 구성된다.
상기의 본 발명의 실시예에 따른 워드라인 구동회로는 로우상태의 워드라인선택신호(WS)가 인가되면 반전 게이트(IN1)를 통해 제 3NMOS 트랜지스터(MN3)의 게이트에 하이상태의 신호가 인가되어 턴온된다. 따라서, 로우상태의 워드라인 구동신호가 출력되어 메모리셀(1)을 구동시키지 못한다.
한편, 하이상태의 워드라인 선택신호(WS)가 인가되면 제 1NMOS 트랜지스터(MN1)를 통해 제 2NMOS 트랜지스터(MN2)의 게이트에 하이상태의 신호가 인가되어 턴온된다. 따라서, 내부전압(Vint)의 하이상태의 워드라인 구동신호가 출력되어 메모리셀(1)을 구동시키게 된다.
한편, 번인모드시에 제 1NMOS 트랜지스터(MN1)와 제 2NMOS 트랜지스터(MN2)사이의 노드(A)에 누설전류가 발생하여 제 2NMOS 트랜지스터(MN2)의 게이트 전압이 강하되더라도, 제1전압 유지수단(2)의 제 4NMOS 트랜지스터(MN4)가 턴온되어 노드(A)를 내부전원전압(Vint)의 하이상태로 만들어준다.
따라서, 번인모드시 노드(A)에서 누설전류가 발생하더라도 제1전압 유지수단(2)의 제 4NMOS 트랜지스터(MN4)에 의해 노드(A)를 일정하게 하이상태로 유지시켜줌으로써, 워드라인(WL)을 충분히 구동시켜 줄 수 있게 된다.
또한, 제1전압 유지수단(2)에는 제2전압 유지수단(3)의 제 5NMOS 트랜지스터(MN5)에 의해 항상 내부전원전압(Vint)이 인가되도록 한다.
상술한 바와 같은 본 발명의 워드라인 구동회로는 누설전류가 발생하는 부분에 전원전압을 공급하여 전압을 일정하게 유지시켜 줌으로써 워드라인의 전압이 강하되는 것을 방지할 수 있어 워드라인의 구동효율을 향상시킬 수 있다.
Claims (4)
- 제 1NMOS 트랜지스터를 통한 워드라인 선택신호와 반전 게이트르 통한 워드라인 선택신호가 각각 게이트에 인가되고 내부전원전압과 접지사이에 직렬연결되어 워드라인 구동신호FMF 제 2 및 제 3 NMOS 트랜지스터로 이루어진 반도체 메모리소자에 있어서,상기 제 1NMOS 트랜지스터와 제 2NMOS 트랜지스터 사이의 누설전류가 발생되는 부분의 전압을 일정하게 유지시켜 주기 위한 전압유지수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 워드라인 구동회로.
- 제 1 항에 있어서, 상기 전압 유지수단은 내부전원전압과 누설전류가 발생되는 부분사이에 연결된 제 4NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 워드라인 구동회로.
- 제 1 항에 있어서, 상기 전압유지수단에 인가되는 내부전원전압을 일정하게 유지시켜 주기 위한 내부전원전압 유지수단을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 워드라인 구동회로.
- 제 3 항에 있어서, 상기 내부전원전압 유지수단은 내부전원전압과 상기 전원전압 유지수단 사이에 연결된 제 5NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 워드라인 구동회로.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960075443A KR100226254B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 |
TW086117924A TW350958B (en) | 1996-12-28 | 1997-11-28 | Sense amplifier enable signal generating circuit of semiconductor memory devices |
US08/995,637 US6009030A (en) | 1996-12-28 | 1997-12-22 | Sense amplifier enable signal generating circuit of semiconductor memory devices |
JP36817097A JP3867218B2 (ja) | 1996-12-28 | 1997-12-27 | 半導体メモリ素子の感知増幅器インエーブル信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960075443A KR100226254B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980056179A KR19980056179A (ko) | 1998-09-25 |
KR100226254B1 true KR100226254B1 (ko) | 1999-10-15 |
Family
ID=19491880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960075443A KR100226254B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6009030A (ko) |
JP (1) | JP3867218B2 (ko) |
KR (1) | KR100226254B1 (ko) |
TW (1) | TW350958B (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11328972A (ja) * | 1998-05-18 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置、その設計方法およびその検査方法 |
KR100408420B1 (ko) * | 2002-01-09 | 2003-12-03 | 삼성전자주식회사 | 감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로 |
KR100675009B1 (ko) * | 2006-02-01 | 2007-01-29 | 삼성전자주식회사 | 데이터 지연 조절 회로 및 방법 |
KR100728571B1 (ko) * | 2006-02-09 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 센싱장치 |
KR100825026B1 (ko) * | 2006-06-29 | 2008-04-24 | 주식회사 하이닉스반도체 | 오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치 |
US8174911B2 (en) * | 2009-12-31 | 2012-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-power domain design |
KR20130049657A (ko) * | 2011-11-04 | 2013-05-14 | 에스케이하이닉스 주식회사 | 데이터전달회로 |
TWI563505B (en) * | 2014-02-20 | 2016-12-21 | Piecemakers Technology Inc | Adaptive contorl method based on input clock and related adaptive contorlled apparatus |
CN106558329A (zh) * | 2015-09-30 | 2017-04-05 | 展讯通信(上海)有限公司 | 一种单端存储器的差分读取电路及方法 |
US10777255B2 (en) | 2018-03-19 | 2020-09-15 | Samsung Electronics Co., Ltd. | Control signal generator for sense amplifier and memory device including the control signal generator |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
JPH04119597A (ja) * | 1990-09-07 | 1992-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置のセンスアンプ |
JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
KR960000894B1 (ko) * | 1993-07-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 감지회로 |
KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
US5504443A (en) * | 1994-09-07 | 1996-04-02 | Cypress Semiconductor Corp. | Differential latch sense amlifiers using feedback |
US5561629A (en) * | 1995-03-10 | 1996-10-01 | Xilinx, Inc. | Latching sense amplifier for a programmable logic device |
-
1996
- 1996-12-28 KR KR1019960075443A patent/KR100226254B1/ko not_active IP Right Cessation
-
1997
- 1997-11-28 TW TW086117924A patent/TW350958B/zh not_active IP Right Cessation
- 1997-12-22 US US08/995,637 patent/US6009030A/en not_active Expired - Lifetime
- 1997-12-27 JP JP36817097A patent/JP3867218B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR19980056179A (ko) | 1998-09-25 |
TW350958B (en) | 1999-01-21 |
US6009030A (en) | 1999-12-28 |
JP3867218B2 (ja) | 2007-01-10 |
JPH10334668A (ja) | 1998-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5757702A (en) | Data holding circuit | |
KR930004177B1 (ko) | 반도체 기억장치 | |
KR0155078B1 (ko) | 강전계용의 mos 회로를 갖춘 반도체 회로 | |
KR0166505B1 (ko) | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 | |
JP2007150761A (ja) | 半導体集積回路及びリーク電流低減方法 | |
KR0167295B1 (ko) | 저전력용 센스앰프회로 | |
KR100226254B1 (ko) | 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 | |
US7269049B2 (en) | Ferroelectric random access memory device | |
KR20040034162A (ko) | 비트라인 프리차아지 타임을 개선한 반도체 메모리 장치 | |
EP1170749B1 (en) | Semiconductor device | |
KR19980087084A (ko) | 반도체 메모리 장치 | |
US6867639B2 (en) | Half voltage generator for use in semiconductor memory device | |
JP3554638B2 (ja) | 半導体回路 | |
KR100255519B1 (ko) | 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 | |
JPH0793977A (ja) | 半導体メモリ装置の中間電圧発生回路 | |
KR100560946B1 (ko) | 내부 전원 공급 회로 | |
KR19980056184A (ko) | 반도체 메모리소자의 워드라인 구동회로 | |
KR100316521B1 (ko) | 반도체 메모리의 오버 드라이브 회로 | |
KR100207497B1 (ko) | 반도체장치의 신호 발생회로 | |
KR970060232A (ko) | 제어된 오버드라이브 회로를 갖는 반도체집적회로장치 | |
JPH10233092A (ja) | 半導体メモリ装置の高速感知増幅機 | |
US6212116B1 (en) | Semiconductor memory device | |
JPH11260063A (ja) | 半導体装置 | |
KR0123828B1 (ko) | 반도체 소자의 감지 증폭기 | |
GB2312061A (en) | Semiconductor memory device and method of operation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120625 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |