JP3867218B2 - 半導体メモリ素子の感知増幅器インエーブル信号発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、特に電源電圧の電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生する半導体メモリ素子の感知増幅器インエーブル信号発生回路に関する。
【0002】
【従来の技術】
図1は従来の半導体メモリ素子の感知増幅器インエーブル信号発生回路図を示したものである。図1を参照すれば、従来の半導体メモリ素子の感知増幅器インエーブル信号発生回路は外部から印加される等化信号(EQ,equalization signal)を遅延させて感知増幅器インエーブル信号SEを出力する多段の遅延手段11〜13を備える。各遅延手段11〜13は各々インバータINとキャパシタCとからなり、所望の幅を有する感知増幅器インエーブル信号SEを出力した。
【0003】
【発明が解決しようとする課題】
前記のような従来の感知増幅器インエーブル信号発生回路は、電源電圧の変動により各遅延手段11〜13を通じて遅延する遅延時間が変り、それにより感知増幅器インエーブル信号SEのパルス幅が変化した。従って、ロー電源電圧lowVccでは感知増幅器インエーブル信号のパルス幅がビットラインキャパシタンスによる遅延及びワードラインキャパシタンスによる遅延に対して不充分であるので、データ感知動作時に誤動作をする問題点があった。これを解決するために感知増幅器インエーブル信号のパルス幅をロー電源電圧に合わせて増加させれば、ハイ電源電圧highVccで動作電流Iccが増加して電力消耗が増加する問題点があった。
【0004】
このような点に鑑み本発明は、ロー電源電圧のみに感知増幅器インエーブル信号のパルス幅を遅延させ、電源電圧の電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号が発生できる半導体メモリ素子の感知増幅器インエーブル信号発生回路を提供せんとするものである。
【0005】
また、本発明の他の目的は、動作電流の増加なく電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生する半導体メモリ素子のインエーブル信号発生回路を提供することにある。また、本発明の他の目的は、ロー電源電圧でのセンシングマージンを確保してデータセンシング時の誤動作が防止できる半導体メモリ素子の感知増幅器インエーブル信号発生回路を提供することにある。さらに、本発明の他の目的は、ハイ電源電圧での消費電力の増加が防止できる半導体メモリ素子の感知増幅器インエーブル信号発生回路を提供することにある。
【0006】
【課題を解決するための手段】
前記のような目的を達成するため、本発明の半導体メモリ素子の感知増幅器インエーブル信号発生回路は、外部からの入力信号を入力して感知増幅器インエーブル信号を発生する、インバータとキャパシタとからなる遅延手段を備えた感知増幅器インエーブル信号発生手段と、前記感知増幅器インエーブル信号を受信し、該感知増幅器インエーブル信号を所定の時間遅延させるための遅延手段と、電源電圧が印加され、該電源電圧がロー(low)電源電圧にある時は第1の信号を出力し、前記電源電圧がハイ(high)電源電圧にある時は第2の信号を出力する電源電圧検出手段と、前記電源電圧検出手段から出力される前記第1の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を出力し、前記第2の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を遮断する伝達手段と、前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とを入力して、前記電源電圧がハイ(high)電源電圧にある時は前記感知増幅器インエーブル信号を出力し、前記電源電圧がロー(low)電源電圧にある時は、前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とをロジックNORした結果を出力する出力手段とを具備することを特徴とする。
【0007】
また、前記遅延手段は、前記感知増幅器インエーブル信号を、そのパルス幅を一定の幅だけ遅延させるための遅延チェーンからなることを特徴とする。また、前記遅延チェーンは、前記感知増幅器インエーブル信号を入力する反転ゲートと、前記反転ゲートの出力端に連結されたキャパシタとから構成されることを特徴とする。
【0008】
また、前記電源電圧検出手段は、外部から印加される制御信号により電源電圧を印加するための第1手段と、前記第1手段を通じて印加される電源電圧を分圧するための第2手段と、前記第2手段によって分圧された電圧を入力して電源電圧の変動有無を検出する第3手段とからなることを特徴とする。また、前記電源電圧検出手段の第1手段は、ゲートに印加される制御信号により電源電圧を前記第2手段に印加するためのPMOSトランジスタからなり、第2手段は第1手段を通じて印加される電源電圧を分圧するための抵抗手段である多数のNMOSトランジスタからなることを特徴とする。
【0009】
また、前記電源電圧検出手段の第3手段は、前記第2手段を通じて分圧された電源電圧を入力し電源電圧がロー電源電圧に変動されたかを検出して検出信号を出力する検出手段と、前記検出手段の検出信号を前記伝達手段に印加するためのバッファ手段とを備えることを特徴とする。また、前記第3手段の前記検出手段は電源電圧が一定範囲のロー電源電圧に変動された場合のみにロジックハイ状態の検出信号を出力する反転ゲートからなり、前記バッファ手段は前記検出信号を入力にする直列に連結された多数の反転ゲートから構成されることを特徴とする。
【0010】
また、前記伝達手段は、前記電源電圧検出手段の検出信号により前記遅延手段を通じて遅延した感知増幅器インエーブル信号を前記出力手段に伝達するための第1手段と、前記電源電圧検出手段の検出信号により前記遅延手段の遅延した感知増幅器インエーブル信号の前記出力手段への伝達を遮断する第2手段とを備えることを特徴とする。
【0011】
また、前記伝達手段の第1手段は、前記電源電圧検出手段の検出信号を反転させるための第1反転ゲートと、前記第1反転ゲートから反転された検出信号と前記電源電圧検出手段の検出信号が各々ゲートに印加され、ソースに電源電圧と接地が各々連結される第1PMOSトランジスタ及び第1NMOSトランジスタと、ゲートに前記遅延手段の遅延した感知増幅器インエーブル信号が各々印加され、ドレインが相互連結され、ソースに前記第1PMOSトランジスタ及び第1NMOSトランジスタのドレインが各々連結される第2PMOSトランジスタ及び第2NMOSトランジスタと、前記第2PMOSトランジスタ及び第2NMOSトランジスタのドレインが入力端に接続され、その出力が前記の出力手段として提供される第2反転ゲートとからなることを特徴とする。
【0012】
また、前記伝達手段の第2手段は、前記電源電圧検出手段の検出信号がゲートに印加され、ソースに電源電圧が提供され、ドレインが前記第1手段に連結される第3PMOSトランジスタからなることを特徴とする。
【0013】
また、前記出力手段は、前記感知増幅器インエーブル信号と、伝達手段を通じて遅延した感知増幅器インエーブル信号とをロジックNORして一定のパルス幅を有する出力信号を発生するノアゲートからなることを特徴とする。
【0014】
本発明の感知増幅器インエーブル信号発生回路によると、電源電圧の変動がない場合は正常的に感知増幅器インエーブル信号を発生し、電源電圧がロー電源電圧に変動する場合は感知増幅器インエーブル信号と所望のパルス幅ほど遅延した感知増幅器インエーブル信号とをロジックNORして、電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生する。これによって、ロー電源電圧でのセンシングマージンが確保できるだけでなく、ハイ電源電圧での消費電流の増加が防止できる利点がある。
【0015】
【発明の実施の形態】
以下、添付された図面により本発明の実施の形態を詳細に説明すれば次のとおりである。
【0016】
図2は本発明の実施の形態による半導体メモリ素子の感知増幅器インエーブル信号発生回路のブロック図を示したものであり、図3は図2の感知増幅器インエーブル信号発生回路の詳細図を示したものである。以下、図2及び図3を参照して説明する。本発明の実施の形態による感知増幅器インエーブル信号発生回路は外部から等化信号EQを入力して感知増幅器インエーブル信号SEを発生する感知増幅器インエーブル信号発生部10を備え、その構成及び動作は図1と同じである。
【0017】
感知増幅器インエーブル信号発生回路は前記感知増幅器インエーブル信号発生部10から発生した感知増幅器インエオーブル信号SEを入力し、入力された感知増幅器インエーブル信号SEを所望のパルス幅に遅延させるための遅延部20を含む。遅延部20は感知増幅器インエーブル信号発生部10から印加される感知増幅器インエーブル信号SEを遅延させるための、各々反転ゲートIN2とキャパシタC2で構成されたインバータチェーン21〜23からなる。
【0018】
又、本発明は外部から印加される制御信号のチップインエーブル信号CEにより電源電圧Vccがロー電源電圧lowVccに変動するのを検出して電源電圧変動検出信号VEを発生する電源電圧検出部30と、前記電源電圧検出部30の電源電圧変動検出信号VEにより遅延部20を通じて遅延した感知増幅器インエーブル信号SE′を選択的に伝達するための伝達部40と、前記感知増幅器インエーブル信号発生部10から出力される感知増幅器インエーブル信号SE′とを入力して電圧変動に応じたパルス幅を有する出力信号SEOUTを前記伝達手段40で出力する出力部50とを備える。
【0019】
前記電源電圧検出部30は外部から印加されるチップインエーブル信号CEにより電源電圧Vccを印加するための電源印加手段31と、前記電源印加手段31から印加される電源電圧Vccを入力して分圧する分圧手段32と、前記分圧手段32を通じて分圧された電源電圧を入力して電源電圧がロー電源電圧lowVccに変動されたかを検出する検出手段33とからなる。前記電源電圧検出部30において、電源印加手段31は外部からチップインエーブル信号CEをゲート入力信号にして電源電圧Vccを分圧手段32に印加するPMOSトランジスタMP31から構成される。
【0020】
分圧手段32は電圧印加手段31を通じて印加される電源電圧Vccを分圧するための抵抗手段からなる。前記抵抗手段は前記電源印加手段31と接地との間に直列に連結された多数のNMOSトランジスタMN31〜MN34から構成される。前記検出手段33は分圧手段32を通じて分圧された電源電圧を入力して、電源電圧がロー電源電圧に変動された時のロー状態の検出信号VEを発生する反転ゲートIN31と、前記反転ゲートIN31から検出信号VEを前記伝達部40に提供するための多数の反転ゲートIN32、IN33とから構成される。
【0021】
前記伝達部40は、前記電源電圧検出部30の検出信号VEにより前記遅延部20から遅延した感知増幅器インエーブル信号SE′を前記出力部50に伝達するための伝達手段41と、前記電源電圧検出部30の検出信号VEにより伝達手段41の出力が前記出力部50に伝達されることを遮断するための遮断手段42とからなる。前記伝達部40の伝達手段41は、前記検出信号VEにより前記遅延部20を通じて遅延した感知増幅器インエーブル信号SE′を反転させるための第1インバーティング手段と、前記第1インバーティング手段の出力を反転させ前記出力部50に印加するための第2インバーティング手段とを備える。
【0022】
前記伝達手段41の第1インバーティング手段は、前記検出信号VEを反転させるための反転ゲートIN42と、前記遅延部20の出力が各々ゲートに印加されドレインが共通に連結された第1PMOSトランジスタMP41と第1NMOSトランジスタMN41と、反転ゲートIN42の出力信号がゲートに印加され、ソースに電源電圧Vccが印加され、ドレインが前記第1PMOSトランジスタMP41のソースに連結される第2PMOSトランジスタMP42と、ゲートに検出信号VEが印加され、ドレインが第1NMOSトランジスタMN41のソースに連結され、ソースが接地された第2NMOSトランジスタMN42とからなる。そして、第2インバーティング手段は前記の第1インバーティング手段の出力を反転させ前記出力部50に出力する反転ゲートIN41からなる。前記伝達部40の遮断手段42は、ゲートに前記の電源電圧検出部30の検出信号VEが印加され、ソースに電源電圧が印加され、ドレインが前記反転ゲートIN41に連結された第3PMOSトランジスタMP43から構成される。
【0023】
前記出力部50は前記感知増幅器インエーブル信号発生部10から発生する感知増幅器インエーブル信号SEと前記伝達手段40からの遅延した感知増幅器インエーブル信号SE′とを入力し、電源電圧の変動が検出された場合は前記二つの信号SE、SE′をロジックNORして出力信号SEOUTとして出力し、電源電圧の変動が検出されなかった場合は前記感知増幅器インエーブル信号発生部10から出力された感知増幅器インエーブル信号SEを出力信号SEOUTとして出力するノアゲートNO51から構成される。
【0024】
前記のような構成を有する本発明の感知増幅器インエーブル信号発生回路の動作を説明すれば次のとおりである。外部から等化信号EQが感知増幅器インエーブル信号発生回路に印加されれば、感知増幅器インエーブル信号発生部10は図1に示したような遅延チェーン11〜13を経て感知増幅器インエーブル信号SEを発生し遅延部20及び出力部50に各々印加する。遅延部20は前記感知増幅器インエーブル信号発生部10から出力された感知増幅器インエーブル信号SEを入力し一定の幅ほど遅延させ、遅延した感知増幅器インエーブル信号SE′を伝達部40に印加する。
【0025】
一方、電源電圧検出部30には外部から印加されるチップインエーブル信号CEが印加されてPMOSトランジスタMP31がターンオンされ、これにより電源電圧VccがPMOSトランジスタMP31を通じて分圧手段32に印加され、NMOSトランジスタMN31〜MN34を通じて分圧される。この時、複数のNMOSトランジスタMN31〜MN34のしきい電圧(thresholdvoltage)及び電圧分配法則によりノードAの電圧は降下するが、ノードAの電圧は電源電圧Vccの変動により線型的に変る。
【0026】
分圧手段32を通じて分圧された電源電圧、すなわちノードAの電圧は検出手段33の入力信号として印加され、検出手段33は入力信号により電源電圧の変動有無を検出するようになる。検出手段33の反転ゲートIN31は、それのロジックしきい電圧(logic threshold voltage)によりロジックハイまたはロジックロー信号を出力するが、電源電圧が変動して一定範囲、たとえば2.0V乃至3.1Vのロー電源電圧(lowVcc)になる場合のみに電源電圧変動検出信号VEとしてロジックハイ状態の信号を出力するようになる。従って、電源電圧Vccがロー電源電圧に変動しない場合は、検出手段33の第1反転ゲートIN31の出力信号はロー状態になり、これにより検出手段33は電源電圧が検出されなかったことを示すロー状態の検出信号VEを出力する。
【0027】
ロー状態の検出信号VEは伝達部40に印加されてPMOSトランジスタMP43がターンオンされ、PMOSトランジスタMP42及びNMOSトランジスタMN42はターンオフされて遅延部20の出力は出力部50に伝達されることなく、ロー状態の反転ゲートIN41の出力が出力部50のノアゲートNO51の一入力として印加される。従って、出力部50は電源電圧が変動しない場合はノアゲートNO51を通じて感知増幅器インエーブル信号発生部10から発生した感知増幅器インエーブル信号SEを出力信号SEOUTとして出力する。
【0028】
一方、電源電圧Vccが変動してロー電源電圧になればノードAの電圧を入力にする反転ゲートIN31の出力がハイ状態になって検出手段33の出力VEはハイ状態になる。検出手段33のハイ状態検出信号VEによりPMOSトランジスタMP43はターンオフされ、PMOSトランジスタMP42及びNMOSトランジスタMN42はターンオンされる。これにより、遅延部20の出力信号SE′は前記伝達部40を通じて出力部50のノアゲートNO51に印加される。
【0029】
出力部50のノアゲートNO51は、感知増幅器インエーブル信号発生部10から印加される感知増幅器インエーブル信号SEと、遅延部20を通じて遅延した感知増幅器インエーブル信号SE′とを入力し、二つの信号をロジックNORして出力信号SEOUTを出力する。従って、電源電圧がロー電源電圧に変動しても遅延部20を通じて遅延した信号SE′を、感知増幅器インエーブル発生部10から発生された信号SEとロジックNORして出力することで、電圧変動に応じたパルス幅を有する所望の感知増幅器インエーブル信号を発生することができる。
【0030】
【発明の効果】
前記のような本発明の感知増幅器インエーブル信号発生回路によると、電源電圧の変動のない場合は正常的に感知増幅器インエーブル信号を発生し、電源電圧がロー電源電圧に変動する場合は感知増幅器インエーブル信号と所望のパルス幅だけの遅延した感知増幅器インエーブル信号とをロジックNORし、電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号が発生できる。従って、電源電圧の電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生して電源電圧の変動による誤動作が防止できるし、ロー電源電圧でのセンシングマージンが確保できるだけでなく、ハイ電源電圧での消費電流の増加が防止できるという利点がある。
【図面の簡単な説明】
【図1】 従来の半導体メモリ素子の感知増幅器インエーブル信号発生回路図である。
【図2】 本発明の実施の形態による半導体メモリ素子において、感知増幅器インエーブル信号発生回路のブロック図である。
【図3】 図2の感知増幅器インエーブル信号発生回路の詳細図である。
【符号の説明】
10 感知増幅器インエーブル信号発生部
20 遅延部
30 電源電圧検出部
31 電源印加手段
32 分圧手段
33 検出手段
40 伝達部
41 伝達手段
42 遮断手段
50 出力部
MP31、MP41〜MP43 PMOSトランジスタ
MN31〜MN34、MN41、MN42 NMOSトランジスタ
IN31〜IN33、IN41、IN42 反転ゲート
NO51 ノアゲート
Claims (14)
- 外部からの入力信号を入力して感知増幅器インエーブル信号を発生する、インバータとキャパシタとからなる遅延手段を備えた感知増幅器インエーブル信号発生手段と、
前記感知増幅器インエーブル信号を受信し、該感知増幅器インエーブル信号を所定の時間遅延させるための遅延手段と、
電源電圧が印加され、該電源電圧がロー(low)電源電圧にある時は第1の信号を出力し、前記電源電圧がハイ(high)電源電圧にある時は第2の信号を出力する電源電圧検出手段と、
前記電源電圧検出手段から出力される前記第1の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を出力し、前記第2の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を遮断する伝達手段と、
前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とを入力して、前記電源電圧がハイ(high)電源電圧にある時は前記感知増幅器インエーブル信号を出力し、前記電源電圧がロー(low)電源電圧にある時は、前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とをロジックNORした結果を出力する出力手段とを具備することを特徴とする半導体メモリ素子の感知増幅器インエーブル信号発生回路。 - 前記遅延手段は、前記感知増幅器インエーブル信号を、そのパルス幅を一定の幅だけ遅延させるための遅延チェーンからなることを特徴とする請求項1記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記遅延チェーンは、前記感知増幅器インエーブル信号を入力する反転ゲートと、前記反転ゲートの出力端に連結されたキャパシタとから構成されることを特徴とする請求項2記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記電源電圧検出手段は、外部から印加される制御信号により電源電圧を印加するための第1手段と、前記第1手段を通じて印加される電源電圧を分圧するための第2手段と、前記第2手段によって分圧された電圧を入力して電源電圧の変動有無を検出する第3手段とからなることを特徴とする請求項1記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記電源電圧検出手段の第1手段は、ゲートに印加される制御信号により電源電圧を前記第2手段に印加するためのPMOSトランジスタからなることを特徴とする請求項4記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記電源電圧検出手段の第2手段は、第1手段を通じて印加される電源電圧を分圧するための複数の抵抗手段からなることを特徴とする請求項4記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記多数の抵抗手段は、前記第1手段と接地との間に直列に連結された複数のNMOSトランジスタであることを特徴とする請求項6記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記電源電圧検出手段の第3手段は、前記第2手段を通じて分圧された電源電圧を入力し電源電圧がロー電源電圧に変動されたかを検出して検出信号を出力する検出手段と、前記検出手段の検出信号を前記伝達手段に印加するためのバッファ手段とを備えることを特徴とする請求項4記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記検出手段は、電源電圧が一定範囲のロー電源電圧に変動された場合のみにロジックハイ状態の検出信号を出力する反転ゲートからなることを特徴とする請求項8記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記バッファ手段は、前記検出信号を前記伝達手段に提供するための直列に連結された複数の反転ゲートから構成されることを特徴とする請求項8記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記伝達手段は、前記電源電圧検出手段の検出信号により前記遅延手段を通じて遅延した感知増幅器インエーブル信号を前記出力手段に伝達するための第1手段と、前記電源電圧検出手段の検出信号により前記遅延手段の遅延した感知増幅器インエーブル信号の前記出力手段への伝達を遮断する第2手段とを備えることを特徴とする請求項1記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記伝達手段の第1手段は、前記電源電圧検出手段の検出信号を反転させるための第1反転ゲートと、前記第1反転ゲートから反転された検出信号と前記電源電圧検出手段の検出信号が各々ゲートに印加され、ソースに電源電圧と接地が各々連結される第1PMOSトランジスタ及び第1NMOSトランジスタと、ゲートに前記遅延手段の遅延した感知増幅器インエーブル信号が各々印加され、ドレインが相互連結され、ソースに前記第1PMOSトランジスタ及び第1NMOSトランジスタのドレインが各々連結される第2PMOSトランジスタ及び第2NMOSトランジスタと、前記第2PMOSトランジスタ及び第2NMOSトランジスタのドレインが入力端に接続され、その出力が前記の出力手段として提供される第2反転ゲートとからなることを特徴とする請求項11記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記伝達手段の第2手段は、前記電源電圧検出手段の検出信号がゲートに印加され、ソースに電源電圧が提供され、ドレインが前記第1手段に連結される第3PMOSトランジスタからなることを特徴とする請求項11記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
- 前記出力手段は、前記感知増幅器インエーブル信号と、伝達手段を通じて遅延した感知増幅器インエーブル信号とをロジックNORして一定のパルス幅を有する出力信号を発生するノアゲートからなることを特徴とする請求項1記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
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