KR100225189B1 - 반도체 메모리 - Google Patents

Abstract

버스트 전송 모드를 갖는 반도체 메모리의 기록동작을 고속화한다.

복수의 레지스터 회로 REG0, ERG1를 직렬 접속하여 기준 클럭 신호 ICLK만에 의해 외부 입력 뎅타 신호 DQ를 래치 및 시프트하여 각 레지스터 회로 REG0, REG1로부터 출력되는 시프트 레지스터 회로 SREG와, 상기 시프트 레지스터 회로SREG의 각 출력을 외부 입력 어드레스 신호 YADD(Y0T), YADD (Y0N)에 의거하여 복수의 내부 데이터 버스 IOBUS(E), IOBUS (O)에 대응하여 병렬로 각각 나누는 레지스터 출력 선택 수단OSEL과, 시프트 레지스터 회로에 마지막에 입력된 외부 입력 데이터 신호 DQ를 래치하는 기준 클럭 신호 ICLK의 엣지에 동기하여 레지스터 출력 선택 수단 OSEL의 출력을 복수의 내부 데이터 버스 IOBUS(E), IOBUS(O)에 병렬 및 동시 출력하는 버퍼 출력 제어수단 OCNT를 구비하고 있다.

Description

반도체 메모리

제1도는 종래의 반도체 메모리의 동작예 1을 도시한 타이밍도.

제2도는 종래의 반도체 메모리의 동작예 2를 도시한 타이밍도.

제3도는 종래의 반도체 메모리에 있어서의 데이터 인 버퍼 DIN의 구성예를 도시한 회로도.

제4도는 본 발명의 반도체 메모리의 실시예 1을 도시한 블록도.

제5도는 도4의 데이터 인 버퍼 DIN의 구성예를 도시한 회로도.

제6도는 본 발명의 실시예 1의 동작예를 도시한 타이밍도.

제7도는 본 발명의 반도체 메모리의 실시예 2에 있어서의 데이터 인버퍼 DIN의 구성예를 도시한 회로도.

제8도는 본 발명의 실시예 2의 동작예를 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

Aa0 : 어드레스 값 Aa3 : 어드레스 값

Ab0 : 어드레스 값 Ab3 : 어드레스 값

ADD : 외부 어드레스 신호 BCNT : 버스트 카운터

CDEC : 코맨드 디코더 CELL : 메모리셀

CGEN : 내부 기준 클럭 생성회로 CKE : 기준클럭 인에이블 신호

CLK : 외부 기준 클럭 신호 Da0 : 데이터 값

Da3 : 데이터 값 Db0 : 데이터 값

Db3 : 데이터 값 DIN : 데이터 인 버퍼

DLAT : 데이터 래치부 DOUT : 데이터 아웃 버퍼

DQ : 외부 데이터 신호 ICLK : 내부 기준 클럭 신호

IBOUS(E) : 내부 데이터 버스 IBOUS(O) : 내부 데이터 버스

LOW : 데이터 버퍼 출려 제어 신호 ISEL : 입력 선택부

MARR(E) : 메모리셀 어레이 MARR(O) : 메모리셀 어레이

MD2BP : 프리페치(prefetch) 유효 신호 OCNT : 버퍼 출력 제어부

OSEL : 레지스터 출력 선택부 PEN : 버스트 기간 신호

PYADD : 내부 칼럼 어드레스 프리디코드 신호

PYDEC : 칼럼 어드레스 프리디코더

RAMP : 판독 증폭기 REG0 : 레지스터 회로

REG1 : 레지스터 회로 RW : 판독 / 기록 코맨트 신호

SA : 감지 증폭기 SREG : 시프트 레지스터 회로

TG : 타이밍 발생회로 T0 : 시간 T15: 시간

WAE : 기록 증폭기 활성화 신호 WAMP : 기록 증폭기

기록 : 기록 코맨드를 나타내는 외부 코맨드 신호의 조합

YADD : 내부 칼럼 어드레스 신호 YBUF : 내부 칼럼 어드레스 버퍼

YDEC : 칼럼 디코더

YSW : 메모리셀 어레이 칼럼 선택선

/CAS : 외부 코맨드 신호(칩 셀렉트 바)

/CS : 외부 코맨드 신호(칩 셀렉트 바)

/RAS : 외부 코맨드 신호(라스 바 신호)

/WE : 외부 코맨드 신호(기록 인에이블 바 신호)

[발명이 속하는 기술 분야 및 그 분야의 종래 기술]

본 발명은 반도체 메모리에 관한 것으로, 특히 버스트 전송 모드를 가지는 반도체 메모리에 관한 것이다.

최근, CPU와 주기억에 사용되는 DRAM과의 속도차가 문제로 되어 왔다. 비약적으로 고소화된 CPU의 요구에 대하여, 속도의 개선이 적은 DRAM이 부응될 수 없다. 이 때문에, 고속의 CPU를 이용하는 컴퓨터 시스템에서는 주기억과 비교하여 소량이기는 하지만 고속의 캐시 메모리를 CPU 칩내 또는 외부부착으로 접속하여, 상기 속도차를 흡수한다.

상기 캐시 메모리는 주기억내, 일부 데이터의 카피를 가지고 있다.

상기 데이터의 카피는 연속된 어드레스를 가지는 복수의 데이터를 단위 블록으로 하여, 상기 단위 블록을 가상 기억 시스템에 있어서 페이지라고 부른다.

CPU는 통상, 캐시 메모리에 대하여 엑세스를 행한다. 판독시, 캐시 메모리내에 소망하는 데이터가 없을 때에는 주기억으로부터 새롭게 소망하는 데이터를 캐시 메모리에 카피한다. 이 때, 캐시 메모리내에 빈 영역이 없는 경우에는 필요한 회수가 적은 데이터를 주기억에 카피함으로써 영역을 해방한다. 이때, 카피는 페이지 단위로 행하여진다.

이 때문에, 이러한 시스템의 주기억을 구성하는 메모리소자에는 캐시 메모리에 대하여 연속된 어드레스를 가지는 데이터열을 고속으로 입출력할 수 있는 기능을 가지는 것이 요구된다. 이 때문에, 선두 어드레스를 지정하는 것만으로, 이것을 포함하는 데이터열을 외부로부터 입력되는 기준 클럭 신호에 동기하여 입출력하는 방법이 있다. 이것을 버스트 전송이라고 하여, 1개의 어드레스를 지정함으로써 입출력되는 데이터열의 길이를 버스트 길이라고 부른다. 버스트 전송을 행하는 메모리가 전형적인 예로서 동기 DRAM이 있다.

통상, 범용 DRAM(퍼스트 페이지 모드를 가지는 DRAM)은 하나의 데이터 처리가 고속인 것으로 20ns(50MHz) 정도이다. 동기 DRAM에서는 1개의 데이터 처리에 걸리는 시간은 기본적으로는 범용 DRAM과 동일하지만, 내부 처리를 다중화하여, 복수의 데이터를 동시에 내부처리함으로써, 1 데이터당 외관상의 처리시간을 단축하여, 입출력을 고속화하여 100 MHz 이상의 속도를 얻는다.

이 때의 데이터 입출력의 주파수, 즉 기준 클럭의 주파수를 버스트 전송 주파수라고 한다.

다만, 동기 DRAM도, 1개의 데이터에 주목하면, 내부 처리 시간은 범용 DRAM과 기본적으로 동일하다. 따라서, 판독 지시의 코맨드 입력으로부터 데이터 출력까지는 통상 복수의 기준 클럭 주기를 요한다. 마찬가지로, 기록 코맨드로부터 메모리셀에 데이터가 기록될때까지도 통상 복수의 기준 클럭주기를 요한다.

판독 지시의 코맨드 입력의 클럭으로부터, 출력 데이터가 외부에 나오기까지의 기준클럭의 클럭수를 /CAS(카스 바) 레이텐시라고 부른다. 동기 DRAM에서는 통상 모드 레지스터로 불리는 동작 조건 설정용 기억회로를 구비하고, 외부로부터 입력되는 모드 레지스터 설정 코맨드에 의해, /CAS 레이텐시등을 설정할 수 있다. /CAS 레이텐시를 설정할 수 있도록 되어 있는 것은 그 동기 DRAM의 최고 버스트 전송 주파수의 기준 클럭으로 다른 회로 또는 기판 배선이 동작하지 않기 때문에, 동기 DRAM의 버스트 전송 주파수, 즉 기준 클럭의 주파수를 낮추어 사용하는 경우, 기준 클럭 주기와 /CAS 레이텐시의 관계가 어드레스 액세스 시간을 만족하는 범위에서, /CAS 레이텐시를 낮게 설정함으로써, 1번재의 데이터 출력까지의 시간을 짧게 할 수 있기 때문이다. 즉, 기준 클럭 주파수가 낮은 경우에는 /CAS 레이텐시를 크게 설정할 필요가 있다.

한편, 기록시에는 외부로부터 본 경우 /CAS 레이텐시는 동작에는 관여하지 않고, 왜냐하면 기록 코맨드를 입력한 시점에서, 데이터 기록이 행하여지는 것이 확적되고, 내부에서 처리가 행해지는 것으로서, 언제까지 데이터의 기록처리가 종료해야만 하는가는 다음 판독 처리가 시작되는 시간에만 제한되기 때문이다.

그러나, /CAS 레이텐시가 커지게 되고, 기준 클럭 주파수가 높게 되는 경우에는 기록의 내부 처리에 요하는 기준 클럭사이클수가 증가하게 된다.

내부처리의 다중화의 종래 기술로서, 파이프 라인 방식과 프리페치(prefetch)방식이 있다.

도1은 종래의 반도체 메모리에 있어서의 파이프 라인 방식의 기록 동작예를 도시한 타이밍도이다. 스테이지수는 3이고, 버스트 길이는 4의 기록을 2회 행하는 예이다.

파이프 라인 방식은 내부의 일련의 처리를 몇 개의 스테이지로 분할하여, 1개의 데이터에 관한 정보를 각 스테이지에서 기준클럭에 따라서 순차처리한다. 상기 종래 예에서는 내부 칼럼 어드레스 YADD를 생성하는 제1의 스테이지, YADD를 프리 디코드하여 PTADD 신호를 생성하는 제2 스테이지, PYADD에서 지정되는 칼럼 어드레스의 데이터를 내부 데이터 버스 IOBUS로부터 메모리셀 CELL에 기록되는 제 3의 스테이지로 구성되어 있다.

즉, 기준클럭 ICLK의 T1에 있어서의 엣지에 동기하여, 사이클 T1 내지 T2에 있어서, 내부 칼럼 어드레스 YADD 신호를 생성하기 위한 제 1의 스테이지에서 처리된 제 1의 데이터 칼럼 어드레스 Aa0는 기준클럭 ICLK의 T2에 있어서의 엣지에 동기하여, 사이클 T2 내지 T3에 있어서 제 2의 스테이지에서 처리되어, 내부 프리 디코드 칼럼 어드레스 PYADD 신호를 생성한다. 그와 동시에 제 2의 데이터의 칼럼 어드레스 Aa1는 T2에 있어서의 기준클럭 ICLK의 엣지에 동기하여, 제 1의 스테이지로 처리된다. 각 스테이지는 병렬로 동시에 행하여지기 때문에, 스테이지수 만큼의 데이터가 병렬 처리되어진다. 각 스테이지는 각각 기준클럭 ICLK에 의해 제어되기 때문에, 복수의 데이터에 관한 정보가 1개의 스테이지에 동시에 존재하지 않고, 결과적으로, 각 데이터는 내부에서 충돌하지 않고 ICLK에 동기하여 메모리셀에 데이터가 기록된다.

도 2은 종래의 반도체 메모리에 있어서의 프리페치 방식의 기록동작예를 도시한 파형도이다. 병렬수(프리페치수)는 2, 버스트 길이는 4의 기록을 2회 행하는 예이다.

프리페치 방식은 데이터의 내부처리의 경로를 복수 설치하여, 복수의 데이터에 대하여 동일한 처리를 실질적으로 동시에 행한다. 다만, 외부 입력 데이터는 동시에는 얻을 수 없기 때문에, 순차 입력되는 데이터가 병렬수 만큼 내부에 래치된 시점에서, 시리얼 패러랠 변환을 행하고, 이후의 기록 처리를 병렬로 행한다. 여기에서, 변환전의 데이터를 병렬수 만큼 래치하기 위해선느 변환후의 병렬수와 같은 기준 클럭수를 요한다. 따라서, 시리얼 패러랠 변환후의 처리는 병렬수와 같은 기준 클럭수로 행하면, 끊임없이 입력되는 데이터를 모두 메모리셀에 기록할 수 있다.

도 2에서는 기준클럭 CLK의 T1에 있어서의 엣지로, 외부 어드레스 ADD 및 데이터 DA0의 래치를 행하고, T2에서 데이터 Dal의 래치를 행하고 있다. 그 후, IOBUS 이후의 처리는 Da0, Dal에 대하여, 병렬하여 기록처리를 행하고 있다. 그리고 즉, T1이 T3의 기준클럭 2 사이클로, 메모리셀에의 2 비트 병렬의 기록을 행하고 있다.

도 3은 상기 2 비트의 프리페치를 행하는 시리얼 패러랠변환 기능을 가지는 종래의 반도체 메모리에 있어서의 데이터 인 버퍼의 예를 도시한 회로도이다. 이것은 입력 선택부 ISEL, 데이터 래치부 DLAT 및 데이터 인 버퍼, 출력 제어부 OCNT로 이루어져 있다. 입력 선택부 ISEL은 내부 칼럼 어드레스 신호의 최하위 비트 상보 신호 YADD(Y0T) 및 YADD(Y0N)에 의해서, 데이터 래치부 DLAT를 구성하는 짝수 어드레스용 래치 회로 REG0, 또는 홀수 어드레스용 래치 회로 REG(1)에 외부 입력 데이터 DQ를 분배한다.

2 비트 프리페치 방식에서는 버스트 선두로부터 ICLK2 사이클마다, 짝수 어드레스와 홀수 어드레스의 데이터가 외부로부터 입력되기 때문에, 데이터 래치부의 2개의 데이터 래치 회로는 기준클럭 ICLK2 사이클마다 갱신된다. 새로운 2 비트 데이터가 데이터 래치부에 갖추어진 시점에서, 데이터 인버퍼 출력 제어신호 IOW가 활성화되어, 데이터 인 버퍼 출력 제어부 OCNT에 의해 데이터 인 버퍼 DIN에서의 출력은 기준클럭 IC LK2 사이클마다, 짝수 어드레스용 데이터 버스 IOBUS(E) 및 홀수용 IOBUS(O)에 동시에 2 비트의 데이터 출력을 행하고, 시리얼 패러랠 변환을 한다.

[발명이 해결하고자 하는 과제]

동기 DRAM등, 버스트 동작을 하는 반도체 메모리의 버스트 전송 주파수의 최고 동작 주파수를 올리기 위한 방식으로서, 파이프 라인 방식과, 프리페치 방식이 있다.

파이프 라인 방식으로 최고 버스트 전송 주파수를 향상시키는 경우는 스테이지수를 증가하여, 각 스테이지의 처리를 단축하여 병렬도를 올린다. 다만, DRAM 내부의 처리의 관계에서, 각 스테이지를 구획 지울 수 있는 장소는 한정되어 있다. 또한, 최소 기준 클럭주기는 가장 시간이 걸리는 스테이지에 맞추지 않으면 안된다. 또한, 각 스테이지 간을 접속하는 회로에서의 오버헤드도 증가되기 때문에, 사실상 스테이지수는 3 내지 4 정도로 제한된다. 즉, 데이터의 다중도도 3 내지 4로 제한한다. 또한, 프리페치 방식으로 최고 버스트 전송 주파수를 향상시키기 위해서는 병렬로 처리하는 데이터 수를 증가시킨다. 이 때문에 동일한 회로가 병렬분만큼 필요하며, 회로규모가 커지고, 이것을 실현하기 위해서는 침 면적이 증대된다. 또한, 상기 방식에서는 데이터의 입출력을 병렬분을 단위로하여 행하지 않으면 안되고, 병렬분을 하회하는 단위의 데이터의 입출력은 불가능하다. 이 때문에 병렬도를 올리면 기능상의 자유도가 저하되어, 이것을 사용한 컴퓨터 시스템의 성능저하를 초래한다. 이들의 이유에 의해 병렬도 즉 다중도는 2 정도로 제한된다.

이와 같이 상기 2방식은 모두 데이터의 다중도를 올림으로써, 고속화 할 수 있지만, 각각의 이유에 의해 다중도에는 한계가 있다. 즉, 최고 버스트 전송 주파수에 한계가 있다.

또한, 프리페치 방식에 있어서는 기록 동작시, 데이터가 기록되는 칼럼 어드레스에 따른 내부 데이터 버스에 별렬로 나누기 위해서는 내부에서 칼럼 어드레스가 처리되어 있는 것이 필요하다. 그렇지만, 병렬로 기록되는 복수의 데이터중, 최초에 외부로부터 입력되는 것과, 이들의 데이터가 기록되는 칼럼 어드레스는 동시에 외부로부터 입력된다. 그 때문에, 데이터의 IOBUS에의 나눔을 병렬로 행하기 위해서는 내부 칼럼 어드레스 처리를 기다리게 되어, 이것이 기록 동작의 속도를 저하시킨다.

따라서, 본 발명이 해결하고자 하는 과제는 버스트 전송모드를 갖는 반도체 메모리의 기록 동작을 고속화하는 것에 있다.

그 때문에, 본 발명은 병렬 및 동시에 액세스 가능한 복수의 메모리셀 어레이와, 이들 메모리셀 어레이의 데이터를 각각 병렬로 입출력하는 복수의 내부 데이터 버스와, 기준 클럭 신호에 동기하여 연속하여 시계열적으로 입력되는 외부 입력 데이터 신호를 외부 입력 코맨드 신호 및 외부 입력 어드레스 신호의 제어에 의해 병렬 데이터로 변환하여 상기 복수의 내부 데이터 버스에 각각 출력하는 입력 버퍼 회로를 구비하는 반도체 메모리에 있어서, 상기 입력 버퍼 회로가 복수의 레지스터 회로를 직렬 접속하고 상기 기준 클럭 신호에서만 상기 외부 입력 데이터 신호를 래치 및 시프트하여 상기 레지스터 회로로부터 출력되는 시프트 레지스터 회로와, 상기 시프트 레지스터 회로의 각 출력을 상기 외부 입력 어드레스 신호에 의거하여 상기 복수의 내부 데이터 버스에 대응하여 병렬로 각각 나누는 레지스터 출력 선택 수단을 구비하고 있다.

또한, 상기 입력 버퍼 회로가 상기 시프트 레지스터 회로에 마지막에 입력된 상기 외부 입력 데이터 신호를 래치하는 상기 기준 클럭 신호의 엣지에 동기하여 상기 레지스터 출력 선택 수단의 출력을 상기 복수의 내부 데이터 버스에 병렬 및 동시 출력하는 버퍼 출력 제어 수단을 구비하고 있다.

또한, 상기 입력 버퍼 회로의 기능을 선택하는 기능 선택 수단을 구비하여, 상기 레지스터 출력 선택 수단이 상기 기능 선택 수단의 출력 제어에 의해, 상기 시프트 레지스터 회로의 각 출력을 상기 외부 입력 어드레스 신호에 의거하여 상기 복수의 내부 데이터 버스에 대응하여 병렬로 각각 나누거나 상기 시프트 레지스터 회로에 마지막에 입력 및 래치된 상기 외부 입력 데이터 신호만을 상기 외부 입력 어드레스 신호에 의거하여 상기 복수의 내부 데이터 버스의 1개에 대응하여 선택적으로 나누어져 있다.

또한, 상기 기능 선택 수단의 출력이 판독지시의 상기 외부 입력 코맨드 신호의 입력으로부터 판독 데이터 출력까지 요하는 기준 클럭 사이클수의 설정에 연동하고 설정되어 있다.

[실시예]

도 4는 본 발명의 반도체 메모리의 실시예 1을 예시하는 도면이고, 도 5는 도 4의 데이터 인 버퍼 DIN의 구성예를 도시한 회로도이다. 또한, 도 6은 본 발명의 실시예 1의 동작예를도시한 타이밍도이다.

이하, 도면을 참조하여 본 실시예의 구성을 설명한다. 또한, 본 실시예에서는 칼럼 어드레스 Y0 내지 Y8, 최고 버스트 길이 8, 프리페치수 2로 설명을 하지만, 이들이 변화되어도 방식적으로는 변화없이 대응한다. 또한, 뱅크수, DQ 수(입출력 비트수)에는 언급하지 않았지만, 이들은 본 방식에는 영향 받지 않는다.

도 4에 있어서, CGEN은 내부 클럭 발생회로이다. 이것은 외부로부터 입력되는 기준 클럭 신호 CLK와 클럭 인에이블 신호 CKE에서 내부 기준클럭 신호 ICLK를 생성한다. 혹시, CLK 신호의 상승 엣지 입력시에 CKE신호가 로우인 경우, 다음 사이클의 CLK 신호에 대응하는 ICLK 신호는 생성되지 않는다.

CDEC는 코맨드 디코더이다. 이것은 내부 기준 클럭 신호 ICLK의 엣지에 의거하여, 외부 코맨드 신호 /RAS (라스 바), /CAS(카스 바), /WE(기록 인에이블 바) 및 /CS (칩 셀렉트 바)를 입력하고, 이들의 조합에 의해 외부로부터 주이질 수 있는 코맨드를 디코드하여, 각각의 코맨드에 대응하는 내부 신호를 발생한다. 동기 DRAM에 있어서는 코맨드는 활성화 코맨드등, 여러 종류 존재하지만, 여기서 본 발명에 관계가 있는 판독/ 기록 코맨드에 대응하는 RW 신호만이 도시되어 있다.

BCNT는 버스트 카운터이다. 외보루부터 판독 코맨드, 혹은 기록 코맨드가 주어지고, 코맨드 디코더에 의해 RW 신호가 생성된 경우, 버스트 기간 신호 PEN을 발생한다. 그리고, 카운터를 초기화하여, 이후의 ICLK에 의해 카운터를 동작시키고, 버스트 기간내(버스트 길이 분량의 ICLK 사이클수의 기간)은 PEN 신호를 계속 출력한다.

YQ|BUF는 내부 칼럼 에드레스 발생회로이다. 이것은 판독/ 기록 코맨드 입력시에는 이것과 동시에 입력된느 외부 어드레스 신호 ADD를 취입하고, 이것과 동일한 값을 내부 칼럼 어드레스 신호 YADD로서 발생하며, 이후 버스트 기간내는 CLK 신호의 2사이클마다 대응하여 YADD를 발생한다. 따라서 여기에서는 도 6에 도시된 바와 같이 판독 코맨드를 취입하는 ICLK의 엣지를 1번쩨로 한 경우, 버스트 출력되는 데이터의 칼럼 어드레스 중 Aa0, Aa2, ···즉 홀수번째 ICLK의 엣지에 대응하는 YADD는 발생하지만, Aa1, Aa3, ···즉 짝수번째 ICLK의 엣지에 대응하는 YADD의 값을 유지한다. 따라서 YADD 발생이후의 칼럼 어드레스 시스템 신호의 동작을 ICLK2 사이클을 1단 위로서 행하여진다.

PYDEC는 칼럼 어드레스 프리디코더이다. 여기에서는 YADD로부터, 여러 쌍의 프리 디코드된 칼럼 어드레스 PYADD를 발생한다. 이때, YADD에서 나타나는 버스트 홀수번쩨의 데이터 칼럼 어드레스 Aa0, 등과, 이것의 다음에 출력되는 버스트 짝수번째의 데이터 칼럼 어드레스 Aa1 등을 동시에 발생한다. 쌍방의 값의 조합은 버스트 길이 및 버스트 모드에 의해 변화되지만, 동기 DRAM의 버스트 출력되는 일련의 데이터 칼럼 어드레스 순은 항상 홀수/짝수가 교대로 되기 때문에, 한쪽이 짝수, 다른쪽이 홀수의 관계로 된다.

따라서, 8비트 버스트까지를 실현하는데 필요한 하위 3비트 Y0/1/2를 프리디코드된 결과의 2의 3승, 즉 8개의 PYADD 신호내에서, 짝수 어드레스(Y0=0, PYADD(E))의 4개중 1개, 홀수어드레스(Y0=1, PYADD(O))의 4개 중 1개, 합계 2개가 동시에 선택된다. Y0/1/2를 포함하지 않는 다른 어드레스 비트는 버스트짝수번째와 홀수번째로 동일하기 때문에, PYADD 신호도 공통이라도 상관없다.

MARR는 DRAM 코어부의 메모리셀 어레이이다. 이것은 각각의 뱅크 및 DQ에 대하여 짝수 칼럼 어드레스 서브 어레이 MARR(E)와 홀수 칼럼 어드레스 서브 어레이 MARR(O)로 나누어진다. MARR(E)는 모두 짝수 칼럼 어드레스(Y0=0)를 가지는 메모리셀로 구성되고, MARR(O)는 모두 홀수 칼럼 어드레스 (Y0=1)를 가지는 메모리셀로 구성된다. PYDEC에서 동시에 생성된 짝수/ 홀수의 프리디코드 칼럼 어드레스 PYADD에 의해서, 짝수 홀수 각각의 MARR의 칼럼 선택선 YSW가 동시에 활성화된다.

활성화된 YSW에 접속되는 갑지 증폭기 SA에 대하여, 짝수 칼럼 어드레스용 데이터 버스 IOBUS(E) 및 홀수 칼럼 어드레스용 데이터 버스IOBUS(O)로부터, 각각의 기록 증폭기 WAMP를 거쳐서 동시에 기록된다. 이것에 의해, 이들의 SA에 접속되어 활성화된 메모리셀에 데이터가 기록된다.

따라서, DRAM 코어 전체에서는 1회의 기록 동작으로 1 DQ당 2개의 데이터가 동시에 병행하여 기록된다. 따라서, ICLK2 사이클로 상기 동작을 행하면, 끊임없이 입력되는 외부 입력 데이터를 메모리셀에 기록할 수 있다. TG는 타이밍 신호 발생기이고, 기준클럭 ICLK에 의거하여, PEN, YADD 신호를 참조하여, 데이터 인 버퍼 출력 신호IOW, 및 기록 증폭기 활성화 신호 WAE를 발생한다.

한편, DIN은 데이터 인 버퍼이고, 기록 동작시 외부로부터 입력되는 데이터를 래치한다. 또한, 시리얼 패러랠 변환의 기능을 가지고, 기준클럭의 각 엣지마다 1비트씩 래치하여, 시계열적으로 나란히 선 시리얼 데이터를 복수의 내부 데이터 버스IOBUS에 동시에 출력한다.

도 5는 상기 데이터 인 버퍼 DIN 부분의 구성예를 도시한 회로도이다. DIN은 시프트 레지스터부 SREG와 레지서트 출력 선택부 OSEL, 버퍼 출력 제어부 OCNT로 구성된다. 시프츠 레지스터부 SREG는 2개의 레지스터 REG0, REG1의 직렬 접속으로 구성된다. 시프트 레지스터부 SREG는 외부입력 데이터 DQ를 입력하고, 기준 클럭 ICLK에 의해서 시프트 동작을 행한다. 따라서, 1단째의 레지스터 REG0는 최근에 입력된 데이터를, 2단쩨의 레지스터 REG1은 그것보다 1사이클앞에 입력된 데이터를 유지한다.

레지스터 출력선택부 OSEL은 시프트 레지스터를 구성하는 레지스터 REG0, REG1이 각각 유지되는 2개의 데이터를 내부 칼럼 어드레스 신호 YADD 중, 최하위 비트의 상보 신호YAD D(Y0T), TADD(Y0N)에 의거하여, 한쪽을 짝수 어드레스용 내부 데이터 버스 IOBUS(E)에, 다른쪽을 홀수 어드레스용 내부버스 IOBUS(O)에 선택적으로 나누는 기능을 가진다. YADD가 짝수인 경우, 즉, YADD(Y0N)이 활성, YADD(Y0D)이 비활성인 경우에는 레지스터 REG0에 유지되어 있는 데이터를 IOBUS(E)에, 레지스터 REG1에 유지되어 있는 데이터를 IOBUS(O)으로 나눈다. YADD가 홀수인 경우에는 각각 반대로 나눈다.

출력 제어부 OCNT는 데이터 버퍼 출력 제어신호 IOW에 의해, OSEL에 의해서 나누어진 2비트의 데이터를 IOBUS(E), IOBUE(0)에 출력한다.

RAMP는 판독 증폭기이고, DOUT는 데이터 아웃 버퍼이고, 판독 동작시에 사용된다.

다음에, 도 6을 참조하여 본 실시예의 동작을 설명한다. 외부로부터의 입력신호는 공지된 일반적이 동기 DRAM과 동일하다.

외부 기준클럭 CLK 신호와, CLK 신호를 유효로 하기위한 클럭 인에이블 CKE 신호가 외부로부터 주어질 수 있다. 내부클럭 생성회로 CGEN에 의해서 이들의 신호로부터 내부 클럭 ICLK 신호가 생성된다. 도 6에는 도시되지 않았지만, ICLK 신호가 외부로부터 주어지더라도, CKE 신호가 주어지지 않는한, ICLK신호는 생성되지 않기 때문에, 가령 CLK 신호가 일정주기로 주어지더라도, ICLK 신호가 일정 주기로 된다고는 한정되지 않는다. 다른 회로군은 CLK 신호가 아니고, ICLK 신호에 의해서 동작한다.

우선, 외부 코맨드 신호군(/RAS, /CAS, /WE, /CS)가 외부로부터 주어질 수 있다. 도 6에서는 4개의 신호를 정리하여 기록하고 있다. 도면중, '기록'은 기록 코맨드 입력을 나타내고 실제로는 /RAS가 하이 레벨, /CAS가 로우 레벨, /WE가 로우레벨, 또한, /CS가 로우레벨이다. 각 신호는 ICLK의 클럭 엣지에 의거하여 내부에 취입되고, 각각의 조합에 의한 코맨드가 해독된다. 판독 코맨드 또는 기록 코맨드가 입력된 경우에는 RW 신호가 생성된다.

동시에, 외부 어드레스 ADD 신호가 외부로부터 주어질 수 있다. 기록 코맨드 입력시의 ADD 신호의 값 Aa0e은 버스트선두 데이터의 칼럼 어드레스를 나타내고 있다. 기록 코맨드 입력에 의해 RW 신호가 생성된 경우에는 칼럼 어드레스 버퍼 회로 ,YBUF에 의해 ADD 신호가 래치되어, 내부 칼럼 어드레스 신호 YADD를 생성한다. 이 때의 YADD 신호의 값은 ADD의 값과 동일하며, 버스트 선두 데이터의 칼럼 어드레스를 나타내고 있다. 또한, 버스트 카운터 BCNT가 리세트됨으로써 상기 ICLK 신호의 사이클이 버스트 동작의 손두인 것이 인식되고, 이후의 ICLK 신호의 버스트 길이 분량의 상이클간, 버스트 인에이블 신호 PEN이 생성된다.

이후의 버스트 인에이블 신호 PEN 유효 기간중에는 칼럼 어드레스 버퍼 회로 YBUF는 ICLK 신호에 의거하여, 버스트 홀수번째의 YADD 신호 Aa2, ···를 2 사이클마다 생성한다.

생성된 YADD 신호는 프리디코더 PYDEC에 의해서 프리디코드되고, 여러 쌍의 프리디코드 칼럼 어드레스 신호 PYADD를 생성한다. 도 6에서는 2회의 기록 코맨드 입력을 행하고 있다. 시간 T1에 있어서의 1회째의 기록 코맨드로서는 ADD가 짝수 Aa0인 경우이고, PYADD(E)에 버스트 선두 데이터의 칼럼어드레스 Aa0가 출력되어, PYADD(O)에 버스트 2번째의 데이터의 ??럼 어드레스 Aa1가 출력되고 있는데 반해, 시간 T5에 있어서의 2회째의 기록 코맨드에서는 ADD가 홀수 Ab0인 경우이고, PYADD(E)에 버스트 2번째의 데이터의 칼럼 어드레스 Ab1가 출력되어 있다.

PYADD 신호는 PYADD(E)는 MARR(E)의 칼럼 디코더 YD EC에 입력되고, 또한 PYADD(O)는 MARR(O)의 칼럼 디코더 YDEC에 입력되며, 각각의 칼럼 선택선 YSW를 활성화한다.

이상 설명된 칼럼 어드레스 신호의 처리와 병행하여, 다음에 설명하는 데이터 신호의 처리가 행하여 진다.

외부 어드레스 신호와 함께, 입력되는 버스트 선두 데이터 Da0(짝수 어드레스)는 DIN을 구성하는 시프트 레지스터의 1단째 레지스터 REG0에 래치된다. 다음 사이클에서, Da0는 시프트 레지스터내에서 시프트되고 2단째 레지스터 REG1에 래치된다. 이것과 동시에 버스트 2번째의 데이터 Dal(홀수 어드레스)가 1단째 레지스터 REGO에 래치된다.

이때까지, ICLK를 T1로부터 T2까지의 시간을 사용하여, YADD가 생성되어 있다. 따라서, DIN 내의 출력 선택부 OSEL에 의한 IOBUS 선택이 가능하고, 곧 Da0를 짝수용 내부 데이터 버스 IOBUS(E)에 Dal를 홀수용 내부 데이터 버스 IOBUS(O)로 나누어 출력할 수 있다.

이 결과, 원하는 어드레스를 가지는 메모리셀에 대하여, 기록 증폭기 WAMP 및 감지 증폭기 SA를 통해서, 각각 데이터 버스 IOBUS(E) 및 IOBUS(O)로부터 기록된다.

DIN의 출력으로부터 메모리셀까지의 내부 기록 처리의 데이터 버스의 제어는 버스트 선두와 2번째의 데이터와 마찬가지로 병렬로 기록되는 2비트 중, 나중에 입력되는 데이터를 래치하는 기준클럭 ICLK의 엣지에만 의거하여 행하여진다. 즉, DIN의 출력으로부터 메모리셀까지의 내부 기록 처리의 데이터 버스에는 기준클럭 ICLK에 동기시키는 수단이 전혀 삽입되어 있지 않기 때문에, 입동기의 기록처리가 행하여지고 있다. 따라서, ICLK의 주파수가 높게 되면, 앞의 데이터의 기록처리가 종료되지 않은 중에서, 다음의 데이터의 기록처리가 시작된다. 즉, DIN 이후의 기록 처리 경로에, 복수의 데이터가 존재하게 되어, 파이프 라인동작이 행하여진다. 이때, 내부처리가 있는 부분에서 앞의 데이터의 처리 종료전에 다음 데이터가 오는 경우가 있다. 예를들면, IOBUS에 출력되는 데이터가 확정되지 않은 시간에 PYADD가 다음 데이터의 어드레스로 변화하는 경우등이다. 상기의 경우에는 오류 동작을 일으키게 되지만, 종래에 있어서도 이들의 조건인 경우에는 오류 동작을 일으키기 때문에, 본 실시예의 결점으로는 되지 않는다. 오히려, 종래 예의 스테이지간의 ICLK동기 동작에 대한 오버 헤드가 없는 한은 주파수를 높게 할 수 있다.

이상 서술된 바와 같이, 본 실시예의 버스트 전송모드를 가지는 반도체 메모리는 내부 데이터 버스 IOBUS에 동시에 기록되는 2비트 중, 마지막에 입력되는 데이터를 래치하는 기준클럭 ICSK의 엣지에만 의거하여, 데이터 기록이 행하여지기 때문에, 외부 입력되는 칼럼 어드레스 신호등의 다른 요인에 의해 영향받지 않고 행하여진다. 따라서, 판독 동작시 어드레스 엑세스 시간이 일정하더라도, 고주파수의 기준클럭을 사용하여, /CAS 레이텐시수를 증가 시키어 버스트 전송 주파수를 올릴수 있고, 기록동작을 고속화할 수 있다.

그러나, 저주파수로 동작시키는(다른 소자, 또는 기판의 조건으로부터 시스템을 저주파수로 동작시킬 필요가 있다)경우에는 /CAS 레이텐시가크면, 버스트 선두의 데이터의 출력까지의 시간이 어드레스 엑세스 시간의 실력과 비교하여 길게 되어진다. 따라서, /CAS 레이텐시를 작게 설정하여, 데이터 출력까지의 시간을 어드레스 액세스 타임에 적당하도록하여 사용하는 것을 구할 수 있다. 이 때문에 동기 DRAM에서는 모드 레지스터에 의해 /CAS 레이텐시를 설정할 수 있다.

/CAS 레이텐시를 크게 설정하여 버스트 전송 주파수를 올리는 경우에는 기록시에 있어서도, 데이터의 입력 주파수가 높게 되기 때문에, 데이터의 내부처리의 다중도를 높이는 것이 필요하다. 이를 위해, 본 실시예에 있어서는 파이프 라인 방식과 프리페치방식을 병용함으로써 다중도를 높이고, 결과로서 최고 버스트 전송 주파수를 얻는 방식을 나타내었다.

다음에, 본 발명의 반도체 메모리의 실시예 2를 도면을 참조하여 설명한다.

실시예 1에서는 프리페치 방식을 받아들이였기 때문에, 병렬도 이하의 작은/CAS 레잇텐시 설정시에 있어서도, 데이터의 입출력을 병렬도 단위로 행하지 않으면 안된다고 하는 결점이 있다. 이 결점을 개선하기 위해서, 실시예 2는 높은 버스트 전송주파수를 실현하는 큰 /CAS 레이텐시 설정시는 파이프 라인 방식과 프리페치 방식을 병용하고, 반대로 작은/CAS 레이텐시 설정시에 프리페치동작을 행하지 않고, 파이프 라인 방식만으로 동작하는 방식이다.

본 실시예는 큰 /CAS 레이텐시 설정시에 있어서는 도 4 및 도 5에 예시된 실시예 1과 같은 동작을 행한다. 따라서, 본실시예의 블록·레벨의 구성은 실시예 1과 같은 동작을 행한다. 따라서, 본실시예의 블록·레벨??의 구성은 실시예 1과 동일하고, 도 4과 동일하다. 그러나, 본 실시예에서는 /CAS 레이텐시의 설정에 의해서, 도 4의 블록도에 도시된 각 블록은 각각 동작 기능상의 차이를 가진다. 따라서, 이 들 동작 기능상의 차이에 대하여, 우선, 이하에 설명한다.

내부 칼럼 어드레스 신호 YADD는 큰 /CAS 레이텐시 설정시에는 기준클럭 ICLK의 2클럭마다 출력되고, 한편, 작은 /CAS 레이텐시 설정시에는 클럭마다 출력된다. 또한, 큰/CAS 레이텐시 설정시에는 실시예 1에 도시된 바와 같이 1개의 YADD에서 동시에 짝수 홀수 2개의 TADD를 발생하고, 한편, 작은 /CAS 레이텐시에는 1개의 YADD에서 1개의 PYADD를 발생한다.

이 때, PYADD(E)에 출력하거나, PYADD(O)에 출력하거나는 YADD 신호의 짝수 홀수에 의한 것이다.

또한, 큰 /CAS 레이텐시 설정시에는 실시예 1에 예시된 바와 같이 ICLK의 2사이클마다, 연속하여 외부로부터 입력되는 2개의 데이터가 DIN에서 IOBUS(E)와 IOBUS(O)에 동시에 출력된다. 2개의 데이터 중 어느 쪽이 IOBUS(E)에 출력되고, 어느 쪽이 IOBUS(O)에 출력되는가는 YADD 신호의 짝수 홀수에 의한 것이다. 한편, 작은 /CAS레이텐시 설정시에는 ICLK 마다 사이클에, 외부로부터 입력되는 데이터가 IOBUS(E)나 IOBUS(O)의 어느쪽인지에 출력된다. 어느쪽에 출력될지는 YADD 신호의 짝수 홀수에 의한 것이다.

도 7는 이들의 동작 기능상의 차이를 실현하기 위한, 본 실시예의 데이터 인 버퍼회로 DIN과 같이 시프트 레지스터부 SREG, 출력선택부 OSEL, 출력제어부 OCNT로 구성된다.

SREG에 관해서는 구성, 동작과 함께 실시예 1과 마찬가지이다.

OSEL은 프리페치 유효 신호 MD2BP에 의해 2종류의 동작을 한다. MD2BP가 활성인 경우에는 실시예 1과 같은 동작을 하고, 한편, 비활성인 경우에는 항상 REG0에 유지되어 있는 데이터를 IOBUS(E)측 및 IOBUS(O)측의 쌍방에 출력되는 선택을 한다. OCNT에서는 IOBUS(E) 측의 출력제어는 IOW(E)신호로, IOBUS(O) 측의 출력제어는 IOW(O) 신호로 행하여지고, 프리페치 유효신호 MD2BP가 비활성인 비프리페치 동작시에는 YADD에서 나타나는 짝수 홀수측의 IOBUS 측에만 출력되도록 IOW(E) 또는 IOW(O)의 한쪽이 활성화된다.

이 때, 프리페치 유효신호 MD2BP를 /CAS 레이텐시 설정과 연동시키면, 큰/CAS 레이텐시 설정시에는 실시예 1에 예시된 바와 같이 ICLK2 사이클마다 IOBUS(E)와 IOBUS(O)로부터, 기록 증폭기 WAMP(E), WAMP(O)의 쌍방울 통해서 MARR(E) 및 MARR(O)의 감지 증폭기 SA 및 이것에 접속되어 활성화되어 있는 메모리셀 CELL에 기록이 행하여진다. 한편, 작은 /CAS 레이텐시 설정시에는 ICLK 마다 사이클에 데이터가 출력되어 있는 IOBUS(E) 또는 IOBUS(O)의 한쪽부터, 이것에 접속되는 기록 증폭기 WAMP(E) 또는 WAMP(O)를 통해서 MARR(E) 또는 MARR(O)의 감지 증폭기 SA alc 이것에 접속되어 활성화되어 있는 메모리셀 CELL에 기록이 행하여 진다.

다음에, 본 실시예에 대하여 도면을 참조하여 동작을 설명한다. 본 실시예에 있어서, 큰/CAS 레이텐시 설정시에 있어서의 동작은 실시예 1의 도 6과 동일하다. 도 8는 파이프 라인 방식만으로 동작하는 작은 /CAS 레이텐시 설정시에 있어서의 동작을 도시한 타이밍도이다. 다른 동작조건은 도 6의 설명에 나타낸 조건과 동일하다. 따라서, 본 실시예에 대하여 작은 /CAS 레이텐시 설정시에 있어서의 동작만을 이하에 설명한다.

우선, 도 8에 있어서, 시간 T1의 판독 코맨드 입력으로서는 버스트 선두 데이터의 칼럼 어드레스 Aa0가 짝수이기 때문에, 시간 T1의 ICLK 클럭의 엣지에 의거하여 PYADD(E)에 Aa0가 출력되고, 버스트 2번째의 데이터의 칼럼 어드레스 Aal가 홀수이기 때문에 시간 T2의 ICLK 클럭의 엣지에 의거하여 PYADD (O)에 Aal가 출력된다. 또한, 시간 T5의 판독 코맨드 입력으로서는 버스트 선두 데이터의 칼럼 어드레스 Ab0가 홀수이기 때문에, 시간 T5의 ICLK 클럭 엣지에 의거하여 PYADD(O)에 뮤0가 출력되고, 버스트 2번째의 데이터의 칼럼 어드레스 Abl가 짝수이기 때문에 시간 T6의 ICLK 클럭엣지에 의거하여 PYADD (O)에 Abl가 출력된다.

또한, 이것과 병행하여, ICLK의 각 엣지에 의해 외부 데이터가 DIN의 REG0에 취입되고 YADD를 참조하여 IOBUS(E) 또는 IOBUS(O)에 출력된다.

이상 순서에 의해서 얻은 PYADD와 IOBUS에 의해, 원하는 어드레스를 가지는 메모리셀, WAMP 및 SA를 통해서, 원하는 데이터가 기록된다. 도 8에 있어서는 시간 T1의 기록 코맨드 입력으로서는 버스트 선두데이타의 칼럼 어드레스 Aa0가 짝수이기 때문에, 이것에 의해 DIN에서 IOBUS(E)에 데이터 Da0가 출력된다. 또한, 버스트 2번째의 데이터의 칼럼어드레스 Aal가 홀수이기 때문에, 이것에 의해 DIN에서 IOBUS(O)에 데이터 Dal가 출력된다. 시간 T5의 판독 코맨드 입력으로서는 버스트 선두 데이터의 칼럼 어드레스 Ab0가 홀수이기 때문에, 이것에 의해 DIN에서 IOBUS(O)에 데이터 Db0가 출력된다. 또한, 버스트 2번째의 데이터의 칼럼 어드레스 Abl가 짝수이기 때문에, 이것에 의해 DIN에서 IOBUS(E)에 데이터 Db1가 출력된다.

상기로부터, 큰/CAS 레이텐시 설정에서는 기준클럭의 2클럭마다 2비티의 데이터가 병렬하여 DRAM 코어의 메모리셀 어레이에 짝수 홀수 쌍방의 IOBUS에서 기록되는데 반해, 작은/CAS 레이텐시 설정에서는 기준클럭마다 클럭에 대하여, 1비트씩의 데이터가 ARAM 코어에 짝수 홀수 어느하나의 IOBUS로부터 기록된다.

이것에의해, 큰 /CAS 레이텐시 설정으로 사용하는 경우에는 파이프라인 방식과 프리페치방식을 병용하여 고속인 버스트 전송 주파수를 실현하는 것과동시에, 작은 /CAS 레이텐시 설정으로 사용하는 경우에는 프리페치 동작을 행하지 않고, 파이프 라인 방식만으로 동작시키는 것에 의해, 데이터의 입출력을 병렬도 단위가 아닌 기준클럭마다 행할 수 있고, 기록동작을 고속화 할 수 있다.

[발명의 효과]

상술한 바와 같이 본 발명에 의한 반도체 메모리는 내부 데이터 버스 IOBUS로 동시에 기록되는 2비트 중, 마지막에 입력되는 데이터를 래치하는 기준클럭 ICLK의 엣지에만 의거하여, 데이터 기록이 행하여지기 때문에, 외부 입력되는 칼럼 어드레스 신호등의 다른 요인에 의해 영향받지 않고 행하여 진다. 그 때문에, 판독 동작시의 어드레스 액세스 시간이 일정하더라도, 고주파수의 기준 클럭을 사용하여, 큰/CAS 레이텐시 설정으로사용하는 경우에는 파이프 라인 방식과 프리페치 방식을 병용하여 버스트 전송주파수를 올릴수 있고, 기록동작을 고속화할 수 있다.

또한, 작은/CAS 레이텐시 설정으로 사용하는 경우에는 프리페치 동작을 행하지 않고, 파이프 라인 방식만으로 동작시키는 것에 의해, 데이터의 입출력을 병렬도 단위가 아닌 기준클럭마다 행할 수 있고, 기록동작을 고속화 할 수 있는 등의 효과가 있다.

Claims (4)

1. 병렬 및 동시에 엑세스 가능한 복수의 메모리셀 어레이와 이들 메모리셀 어레이의 데이터를 각각 병렬로 입출력하는 복수의 내부 데이터 버스 및, 기준 클럭신호에 동기하여 연속하여 시계열적으로 입력되는 외부 입력 데이터 신호를 외부 입력커맨드 신호 및 외부 입력 어드레스 신호의 제어에 의해 병렬 데이터로 변환하여 상기 복수의 내부 데이터 버스에 각각 출력하는 입력 버퍼 회로를갖춘 반도체 메모리에 있어서, 상기 입력 버퍼 회로는 복수의 레지스터 회로를 직렬 접속하여 상기 기준 클럭 신호로써 상기 외부 입력 데이터 신호를 래치 및 시프트하여 상기 각 레지스터 회로부터 출력시키는 시프트 레지스터 회로 및, 상기 시프트 레지스터 회로의 각 출력을 상기 외부 입력 어드레스 신호에 의거하여 상기 복수의 내부 데이터 버스에 대응시켜 병렬로 각각 배분하는 레지스터 출력 선택수단을 구비하는 것을 특징으로 하는 반도체 메모리.
2. 제1항에 있어서, 상기 입력 버퍼 회로는 상기 시프트 레지스터 회로에 마지막 입력된 상기 외부 입력 데이터 신호를 래치하여 상기 기준 클럭 신호의 엣지에 동기하고 상기 레지스터 출력 선택 수단의 출력을 상기 복수의 내부 데이터 버스에 병렬 및 동시 출력하는 버퍼 출력 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
3. 제1항에 있어서, 상기 입력 버퍼 회로의 기능을 선택하는 기능 선택 수단을 사용하여 상기 레지스터 출력 선택 수단이 상기 기능 선택 수단의 출력의 제어에 의해, 상기 시프트 레지스터 회로의 각 출력을 상기 외부 입력 어드레스 신호에 의거하여 상기 복수의 내부 데이터 버스에 대응시켜 병렬로 각각 분배하거나, 상기 시프트 레지스터 회로에 마지막 입력 및 래치된 상기 외부 입력 데이터 신호만을 상기 외부 입력 어드레스 신호에 의거하여 상기 복수의 내부 데이터 버스의 1개에 대응시켜 선택적으로 분배하는 것을 특징으로 하는 반도체 메모리.
4. 제3항에 있어서, 상기 기능 선택 수단의 출력은 판독지시의 상기 외부 입력 코맨드 신호의 입력으로부터 판독 데이터 출력까지 걸리는 기준 클럭 사이클수의 설정에 연동하여 설정되는 것을 특징으로 하는 반도체 메모리.