KR100218621B1

KR100218621B1 - 저소비 전력형의 반도체 기억장치 및 저소비 전력화를 실현하기 위해 반도체 기억장치에 이용하는 박막 트랜지스터

Info

Publication number: KR100218621B1
Application number: KR1019960028142A
Authority: KR
Inventors: 모토무 유키타; 히로세 도시히코; 마에가와 시게토
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시기가이샤
Priority date: 1995-10-24
Filing date: 1996-07-12
Publication date: 1999-09-01
Also published as: JP3581459B2; JPH09121030A; US6218724B1; US5726945A; KR970023440A

Abstract

본 발명에 의한 SRAM은 강압 회로와 내부 회로를 포함한다. 강압 회로는 3개의 저항(R1∼R3), 2개의 PMOS 트랜지스터(QP1, QP2) 및 NMOS 트랜지스터(QN)을 포함한다. 1개의 PMOS 트랜지스터(QP2)는 내부 회로에 외부 전원 전압(Vcc)을 직접 공급한다. NMOS 트랜지스터(QN)은 그의 임계치 전압만큼 외부 전원 전압(Vcc)을 강압시킨 전압을 내부 회로에 공급한다. PMOS 트랜지스터(QP2)에 의한 전압의 인가 및 NMOS 트랜지스터(QN)에 의한 전압의 인가와 같은 전환을 위한 조건으로서의 소정 전압(전환점)의 크기는 2개의 저항(R1, R2)의 저항비에 의한 결정된다. 각각의 3개의 저항(R1∼R3)은 1종류의 복수개의 저항 소자 R에 의한 구성된다. 따라서, 공정 파라메타가 변하더라도, 전환점을 결정하는 2개의 저항(R1, R2)의 저항값의 비를 일정하게 유지할 수 있어서, 전환점의 변동을 방지할 수 있다.

Description

저 소비 전력형의 반도체 기억 장치 및 저 소비 전력화를 실현하기 위해 반도체 기억 장치에 이용하는 박막 트랜지스터

제1도는 본 발명의 실시예 1에 의한 SRAM의 일부를 상세하게 나타낸 회로도.

제2도는 제1도의 강압 회로의 동작을 설명하기 위한 도면.

제3도는 제1의 저항 소자 R로서 폴리실리콘 고 저항 소자의 구조를 도시한 도면.

제4도는 일반적인 저항의 저항값을 조정하는 방법을 설명하기 위한 도면.

제5도는 제1도의 강압 회로의 저항 R1 또는 R2의 저항값의 조정 방법을 설명하기 위한 도면.

제6도는 본 발명의 실시예 2에 의한 SRAM의 일부를 상세하게 나타낸 회로도.

제7도는 제6도의 TFT의 구조를 상세하게 도시한 도면.

제8도는 본 발명의 실시예 3에 의한 SRAM의 강압 회로의 저항으로서 이용하는 TFT의 구조를 상세하게 나타낸 도면.

제9∼11도는 본 발명의 실시예 4에 의한 SRAM의 일부를 상세하게 나타낸 회로도.

제12도는 본 발명의 실시예 7에 의한 SRAM의 일부를 개략적으로 나타낸 회로도.

제13도는 제12도의 SRAM의 일부를 상세하게 나타낸 회로도.

제14도는 제12도 및 제13도의 입력 보호 회로를 상세하게 나타낸 회로도.

제15도는 본 발명의 실시예 8에 의한 SRAM의 일부의 레이아웃을 나타낸 개략도.

제16도는 본 발명의 실시예 9에 의한 SRAM의 일부를 상세하게 나타낸 회로도.

제17도는 제16도의 승압 회로의 동작을 설명하기 위한 도면.

제18∼21도는 본 발명의 실시예 10에 의한 SRAM의 일부를 상세하게 도시한 회로도.

제22도는 본 발명의 실시예 14에 의한 SRAM의 일부를 개략적으로 도시한 회로도.

제23도는 종래 내부 전압 발생 회로로서 강압 회로를 가지는 SRAM의 일부를 상세하게 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 내부 회로 2, 35, 57 : 강압 회로

3, 29 : 금속 배선 5, 21, 23, 26 : 콘택트 홀

7a : 폴리실리콘(저항부) 7b : 폴리실리콘(배선부)

9 ∼ 13 : 폴리실리콘 17, 27 : 게이트 절연막

19 : 절연막 31, 51 : 제2의 패드

33, 53 : 제1의 패드 39 : 내부 전원 배선

41 : PMOS 트랜지스터 43 : NMOS 트랜지스터

44, 45 : 저항 소자 48, 49 : 승압 회로

55 : 내부 GND 배선 R1 ∼ R5 : 저항

F : 퓨즈

[발명의 목적]

[발명이 속하는 기술분야 및 그 분야의 종래기술]

본 발명은 내부 전압 발생 회로(internal voltage generation circuit)를 가지는 반도체 기억 장치 및 그것에 이용하는 박막 트랜지스터(thin film transistors)에 관한 것으로, 특히, 저 소비 전력형의 반도체 기억 장치 및 반도체 기억 장치의 저 소비 전력화를 실현하기 위한 박막 트랜지스터에 관한 것이다.

스테틱·랜덤 액세스 메모리(Static Random Access Memory)(이하,「SRAM」이라 칭함)에 이용 가능한 종래의 내부 전압 발생 회로는, 예를 들면, 일본국 특개평 3-207091호공보에 개시되어 있다. 이하, 이 종래의 내부 전압 발생 회로에 대하여 설명한다.

제23도는, 종래의 내부 전압 발생 회로를 가지는 SRAM의 일부를 상세하게 도시하는 회로도이다.

제23도를 참조하면, 종래의 내부 전압 발생 회로를 가지는 SRAM은, 내부 전압 발생 회로로서 강압 회로(voltage-down circuit)(57) 및 내부 회로(1)를 포함한다. 강압 회로(57)는, 저항 R1, R2, R3, PMOS 트랜지스터(QP1), (QP2) 및 NMOS 트랜지스터(QN)을 포함한다.

저항 R1 및 저항 R2는, 외부 전원 전압 Vcc를 가지는 노드와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. PMOS 트랜지스터(QP1) 및 저항 R3은, 외부 전원 전압 Vcc를 가지는 노드와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. PMOS 트랜지스터(QP1)의 게이트와 노드(N1)이 접속된다.

PMOS 트랜지스터(QP2)는, 외부 전원 전압 Vcc를 가지는 노드와, 노드(N3)의 사이에 접속된다. PMOS 트랜지스터(QP2)의 게이트는 노드(N2)에 접속된다. NMOS 트랜지스터(QN)은, 외부 전원 전압 Vcc를 가지는 노드와 노드(N3)의 사이에 접속된다. NMOS 트랜지스터(QN)은, 외부 전원 전압 Vcc를 가지는 노드에 접속된다. 노드(N3)는, 내부 회로(1)에 접속된다.

여기에서, 내부 회로(1)는, 예를 들면, 메모리 회로 등이다. 이하, 강압 회로(57)의 동작에 대하여 설명한다.

외부 전원 전압 Vcc가 저전압, 예를 들면, 3V 때는, 저항 R1의 저항 R2에 대한 비에 의해서 결정되는 노드(N1)의 전압에 의해 PMOS 트랜지스터(QP1)가 오프된다. 그리고, 저항 R3에 의해서 노드(N2)는 0V 가까이까지 내려간다. 이 때문에 PMOS 트랜지스터(QP2)가 온 되고, 노드(N3)에, 3V의 외부 전원 전압 Vcc가 공급된다. 이것에 의해, 내부 회로(1)에는 3V의 외부 전원 전압 Vcc가 공급되게 된다.

한편, 외부 전원 전압 Vcc가, 소정 전압보다도 고전압, 예를 들면, 5V로 되었을 때는, 노드(N1)의 전압에 의해 PMOS 트랜지스터(QP1)가 온 된다. 그리고, 노드(N2)의 전압이 외부 전원 전압 Vcc까지 상승하고, PMOS 트랜지스터(QP2)는 오프 된다. 이 때문에, 내부 회로(1)에 공급되는 전압(전류)은 모두 NMOS 트랜지스터(QN)을 통하게 된다. 이것에 의해 내부 회로(1)에는, 5V의 외부 전원 전압 Vcc로부터 NMOS 트랜지스터(QN)의 임계치 전압 Vtn분만큼 강압된 약 3.5V의 전압이 공급되게 된다.

이와 같이, 외부 전원 전압 Vcc가 소정의 전압보다 크게 되었을 때에는 NMOS 트랜지스터(QN)에 의해 전압을 공급하고 이것에 의해, 내부 회로(1)에 고전압이 걸리지 않도록 하여 신뢰성을 확보하고 있다. 그리고, 외부 전원 전압 Vcc가 소정의 전압보다 작게 되었을 때에는, 주로 PMOS 트랜지스터(QP2)에 의해 전압을 공급하고, 내부 회로(1)로서 메모리 회로(메모리 셀)의 데이터를 잃지 않도록 하고 있다.

이상과 같이, 종래의 강압 회로(57)은, 저전압에서의 데이터의 유지를 가능하게 하고, 한편, 고전압을 강압(reducing)할 수 있다. 여기에서, PMOS 트랜지스터(QP2)가 오프(PMOS 트랜지스터(QP1)가 온)되는 조건으로서의 소정 전압(이하,「전환점(switching point)」이라 칭한다)의 크기는, 저항 R1의 저항 R2에 대한 비에 의해 주로 결정된다.

즉, PMOS 트랜지스터(QP2)에 의해, 직접 외부 전원 전압(Vcc)를 내부 회로(1)에 공급하는 경우와, 다이오드 접속된 NMOS 트랜지스터(QN)에 의해, 외부 전원 전압 Vcc를 임계치 전압 Vtn분만큼 강압하여 내부 회로(1)에 공급할 경우를 전환하기 위한 조건은, 저항 R1의 저항 R2에 대한 비에 의해서 주로 결정된다.

또한, 저항 R1, R2, R3은 폴리실리콘에 의해 형성되는 고저항의 저항 소자이다.

이상과 같이, 종래의 강압 회로(57)는, 저항 R1으로서 1개의 저항 소자를 이용하고 있다. 또한 저항 R2 및 저항 R3에 대해서도 동일하다. 이 때문에 저항 R1, R2를 제조하는 과정에 있어서, 마스크 어긋남 등을 원인으로 하여, 설계상의 저항값과 실제의 저항값이 틀린 경우가 있어, 상술한 전환점이 설계대로 결정되지 않는다는 문제점이 있다.

또한, 종래의 강압 회로(57)에 있어서, 소비전류를 줄이기 위해 저항 R1∼R3의 저항값을 높이면, 강압 회로(57)의 외부 전원 전압 Vcc에 대한 반응속도(외부 전원 전압 Vcc의 변화에 응답하여, 노드(N1)의 전압이 변화하는 속도)가 늦게 된다. 이 때문에, 강압 회로(57)가 오동작한다고 하는 문제점이 있었다.

즉, 외부 전원 전압 Vcc가 상술한 전환점(소정의 전압)을 윗돌아도 PMOS 트랜지스터(QP2)가 오프(PMOS 트랜지스터(QP1)가 온)하지 않거나, 외부 전원 전압 Vcc가 상술한 전환점(소정의 전압)을 밑돌아도 PMOS 트랜지스터(QP2)가 온(PMOS 트랜지스터(QP1)가 오프)하지 않거나 하는 문제점이 있었다.

특히, 강압 회로(57)의 외부 전원 전압(Vcc)에 대한 반응속도가 늦기 때문에, 예컨대 전원 인가 동안 외부 전원 전압(Vcc)가 크게 변동하였을 때, 내부 회로(1)에 비상전압(ordinary voltage)이 걸릴 염려가 있다고 하는 문제점이 있었다. 즉, 강압 회로(57)의 외부 전원 전압 Vcc에 대한 반응속도가 늦기 때문에, 외부 전원 전압 Vcc가 상술한 전환점(소정의 전압)을 윗돌아도 PMOS 트랜지스터(QP2)가 오프(PMOS 트랜지스터(QP1)가 온)되지 않기 때문에, 상술한 전환점을 넘은 고전압인 외부 전원 전압 Vcc가 내부 회로(1)에 바람직하지 못하게 부여된다고 하는 문제점이 있었다.

[발명이 이루고자 하는 기술적 과제]

본 발명의 목적은, 이상과 같은 문제점을 해결하기 위한 것으로 전환점을 결정하는 저항의 저항값이 설계상의 저항값과 어긋난 경우에 있어서도, 전환점의 변동을 방지할 수 있는 내부 전압 발생 회로를 가지는 반도체 기억 장치를 제공하는데 있다.

본 발명의 다른 목적은, 외부 전원 전압에 대한 반응속도를 빠르게 하고, 오동작을 방지할 수 있는 내부 전압 발생 회로를 가지는 반도체 기억 장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 고저항의 박막 트랜지스터, 더 나아가서는 반도체 기억 장치의 저 소비 전력화를 실현할 수 있는 박막 트랜지스터를 제공하는데 있다.

본 발명의 제1국면에 있어서의 반도체 기억 장치는, 정보를 기억하기 위한 복수의 메모리 셀을 포함하는 내부 회로를 구비하는 반도체 기억 장치에 있어서, 제1전원 전압을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항부, 제1노드와 제2전원 전압을 공급하는 제2라인의 사이에 접속되는 제2저항부, 제1라인과 제2노드의 사이에 접속되어 그 제어 전극이 제1노드에 접속되는 제1도전형의 제1트랜지스터 제2노드와 제2라인의 사이에 접속되는 제3저항부, 제1라인과 제3노드의 사이에 접속되어 그 제어 전극이 노드에 접속되는 제1도전형의 제2트랜지스터 제1라인과 제3노드의 사이에 접속되어 그 제어 전극이 제1라인에 접속되는 제2도전형 트랜지스터를 구비한다.

제1저항부는 실질적으로 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제1저항 소자를 포함한다. 제2저항부는 제1저항 소자와 실질적으로 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제2저항부를 포함한다.

제1도전형의 제2트랜지스터는, 제1전원 전압에 기초하여, 내부 회로에 부여하는 제1전압을 제3노드에 발생한다. 제2도전형 트랜지스터는, 제1전원 전압에 기초하여 내부 회로에 부여하는 제2전압을 제3노드에 발생한다.

제1도전형의 트랜지스터는, 제1전원 전압이 소정의 전압으로 되었을 때에 오프되어, 제1전압의 발생을 정지시킨다. 제1도전형의 제2의 트랜지스터가 오프되는 조건으로서의 소정의 전압의 크기는, 제1저항부의 저항값의 제2저항부의 저항값에 대한 비(제1저항부의 저항값 : 제2저항부의 저항값)에 의해서 결정된다.

제1국면에 따른 반도체 기억 장치에 있어서는, 한 종류의, 즉, 동일한 저항값 및 구성을 가지는 제1 및 제2저항 소자를 이용하여, 제1저항부를 제1저항 소자로, 제2저항부를 제2저항 소자로 구성하고 있다. 이 때문에, 제1 및 제2저항부의 제조 프로세스에 있어서, 프로세스 파라메터의 변동을 원인으로, 제1 및 제2저항 소자의 저항값이 설계상의 값으로부터 변동한 경우, 제1 및 제2저항 소자의 저항값은, 같은 비율로 변동한다.

그 결과, 제1국면의 반도체 기억 장치에 있어서는, 프로세스 파라메터가 변동한 경우에도, 제1저항부의 저항값의 제2저항부의 저항값에 대한 비의 변동을 방지할 수 있다. 즉, 제1도전형의 제2트랜지스터가 오프될 때 소정의 전압의 크기가 프로세스 파라메터의 변동하는 것을 방지할 수 있다.

또한, 제1국면의 반도체 기억 장치에 있어서는, 한 종류의 제1 및 제2저항 소자를 이용하고, 제1저항부를 제1저항 소자로 제2저항부를 제2저항 소자로 구성하고 있다.

그 결과, 제1국면의 반도체 기억 장치에 있어서는, CAD로 레이아웃을 용이하게 수행할 수 있다. 더욱이 CAD상에서, 설계 변경 등에 의한 레이아웃의 수정도 간단하게 수행할 수 있다.

또한, 제1국면의 반도체 기억 장치에 있어서는, 제1저항 소자를 접속하는 수에 의해서 제1저항부의 저항값을 조절하고, 제2저항 소자를 접속하는 수에 의해서 제2저항부의 저항값을 조절한다. 즉, 제1 및 제2저항 소자를 접속하는 수에 의해, 제1저항부의 저항값의, 제2저항부의 저항값에 대한 비를 조절한다. 이것은 제1 및 제2저항 소자를 구성하고 있는 모든 요소를 고려해서 제1저항부의 저항값의, 제2저항부의 저항값에 대한 비를 설정하고 있는 것이 된다.

그 결과, 제1의 국면에 관한 반도체 기억 장치에 있어서는, 제1저항부의 저항값의 제2저항부의 저항값에 대한 비의 설정을 정확하고 용이하게 수행할 수 있다.

본 발명의 제2국면의 반도체 기억 장치는, 정보를 기억하기 위한 복수의 메모리 셀을 포함하는 내부 회로를 구비하는 반도체 기억 장치에 있어서, 제1전원 전압을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항부, 제1노드와 제2전원 전압을 공급하는 제2라인의 사이에 접속되는 제2저항부, 제1라인과 제2노드의 사이에 접속되어, 그 제어 전극이 제1노드에 접속되는 제1도전형의 제1의 트랜지스터, 제2노드와 제2라인의 사이에 접속되는 제3저항부, 제1라인과 제3노드의 사이에 접속되어, 그 제어 전극이 제2노드에 접속되는 제1도전형의 제2의 트랜지스터, 제1라인과 제3노드의 사이에 접속되어, 그 제어 전극이 제1라인에 접속되는 제2도전형 트랜지스터, 제1라인과 제1노드의 사이에 접속되는 제1용량부, 제1노드와 제2라인의 사이에 접속되는 제2캐패시턴스 수단을 구비한다.

제1도전형의 제2의 트랜지스터는, 제2전원 전압에 기초하여, 내부 회로에 부여하는 제1전압을 제3노드에 발생한다. 제2도전형 트랜지스터는 제2전원 전압에 기초하여 내부 회로에 부여하는 제2전압을 제3노드에 발생한다.

제1도전형의 제2의 트랜지스터는 제2전원 전압이 소정의 전압으로 되었을 때에 오프되어, 제1전압의 발생을 정지시킨다. 제1도전형의 제2의 트랜지스터가 오프되는 조건으로서의 소정의 전압의 크기는 제1저항부의 저항값의, 제2저항부의 저항값에 대한 제1비(제1저항부의 저항값 : 제2저항 수단의 저항값)에 의해서 결정된다.

제2캐패시턴스 수단의 캐패시턴스값의, 제1캐패시턴스 수단의 캐패시턴스값에 대한 제2비(제2캐패시턴스 수단의 캐패시턴스값 : 제1캐패시턴스 수단의 캐패시턴스값)가 제1비에 같게 되어 있다.

제2국면의 반도체 기억 장치에 있어서는, 제1 및 제2캐패시턴스 수단을 설치하므로써, 제1전원 전압이 급격히 변화한 경우에도, 제1노드의 전압을 그 급격한 변화에 뒤쳐지는 일없이 소망하는 전압으로 할 수 있다.

그 결과, 제2국면의 반도체 기억 장치에 있어서는, 제2전원 전압이 급격히 변화한 경우에도, 의도한대로 제1도전형의 제1 및 제2의 트랜지스터의 온/오프를 제어할 수 있어, 의도한대로 내부 회로에 제1 또는 제2전압을 공급할 수 있다.

본 발명의 제3국면의 반도체 기억 장치는, 내부 전원선에 접속되는 내부 회로를 가지는 반도체 기억 장치로서, 제1패드와, 예정되지 않은 전압의 입력으로부터 내부 회로를 보호하기 위한 입력 보호 회로를 구비하고 있다. 제1패드는 입력 보호 회로를 통해서 내부 전원선에 접속된다.

제3국면의 반도체 기억 장치에 있어서는, 내부 전원선과 제1패드의 사이에 입력 보호 회로를 설치하고 있다.

그 결과, 제3국면의 반도체 기억 장치에 있어서는, 제1패드에 예정하지 않은 큰 전압이 걸렸을 때에도, 내부 회로가 파괴되는 것을 방지할 수 있다.

본 발명의 제4국면의 박막 트랜지스터는, 반도체 기억 장치에 이용되는 박막 트랜지스터로서, 제1도전층과, 제2도전층과, 제1도전층과 제2도전층의 사이에 형성되는 절연 수단을 구비한다.

제1도전층은 제어 전극을 포함한다. 제2도전층은 제1 및 제2전극을 포함한다. 절연층의 두께는 반도체 기억 장치의 메모리 셀에 있어서 부하 소자로써 이용되는 박막 트랜지스터의 제어 전극 절연막보다 두껍다.

제4국면의 박막 트랜지스터에 있어서는, 절연층이 메모리 셀에 있어서 부하 소자로써 이용되는 박막 트랜지스터의 제어 전극 절연막보다 두껍기 때문에 현재의 트랜지스터가 온으로 될 때에, 제1 및 제2전극간을 흐르는 전류가 메모리 셀에 부하 소자로써 이용되는 박막 트랜지스터에서의 전류보다 작게 된다. 즉, 제4국면의 박막 트랜지스터에 있어서는 온 일때의 저항(on-resistance)을, 메모리셀에 있어서 부하 소자로써 이용하는 박막 트랜지스터의 저항보다 크게할 수 있다.

그 결과, 제4국면의 박막 트랜지스터를 이용하므로써, 반도체 기억 장치의 저 소비 전력화를 실현하기 위한 소망하는 저항값을 가지는 저항의 수를, 메모리 셀에 있어서 부하 소자로써 이용하는 박막 트랜지스터를 이용하는 경우에 비해 적은 수로 구성할 수 있다.

제4국면의 박막 트랜지스터에 있어서는, 절연층이 메모리 셀에 있어서 부하 소자로써 이용하는 박막 트랜지스터의 제어 전극 절연막보다 두껍기 때문에, 제1도전층과 제2도전층의 사이의 전계를 완화시킬 수 있다.

그 결과, 제4국면의 박막 트랜지스터를 강압되지 않은 전압이 걸리는 회로에 사용하여도 박막 트랜지스터의 신뢰성이 저감되는 일은 없다.

본 발명의 제5국면의 박막 트랜지스터에 있어서는, 반도체 기억 장치에 이용되는 박막 트랜지스터로써, 제1도전층과, 제2도전층과, 제1도전층과 제2도전층의 사이에 형성되는 절연층을 구비한다.

제1도전층은 제어 전극을 포함한다. 제2전도층은 제1 및 제2전극을 포함한다. 제1도전층은, 신호 배선으로써 이용되는 임의의 금속 배선층과 동시에 형성된 금속 배선층에 의해 구성된다.

제5국면의 박막 트랜지스터에 있어서는, 그 제1도전층이 신호 배선으로써 이용되는 임의의 금속 배선층과 동시에 형성된 금속 배선층에 의해 구성되기 때문에, 반도체 기억 장치의 기존의 제조공정의 일부를 이용하여 제1도전층을 구성할 수 있다.

그 결과, 제5국면의 박막 트랜지스터에 있어서는, 제조공정을 추가하는 일없이 그 제1도전층을 구성할 수 있어, 비용의 상승을 방지할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.

[발명의 구성 및 작용]

이하, 본 발명에 의한 반도체 기억 장치로서의 스테틱. 랜덤 액세스 메모리(이하,「SRAM」이라 칭한다)에 대해 도면을 참조하면서 설명한다. 또, 본 발명의 SRAM의 특징은, 내부 잔압 발생 회로에 있기 때문에 내부 전압 발생 회로를 중심으로 설명한다.

[실시예 1]

본 발명의 실시예 1에 의한 SRAM의 내부 전압 발생 회로가 제23도에 도시한 강압 회로(내부 전압 발생 회로)(57)와 다른 것은 다음과 같은 점이다. 제23도의 종래의 강압 회로(57)의 저항 R1,R2,R3은, 각각 1개의 저항 소자로 구성되는데에 반해, 본 발명의 실시예 1에 의한 SRAM의 내부 전압 발생 회로의 각 저항은 동일한 저항값 및 구성을 가지는 복수의 저항 소자에 의해 구성되는 점에서 다르다.

제1도는, 본 발명의 실시예 1에 의한 SRAM의 일부를 상세하게 도시한 회로도이다.

제1도를 참조하면, 실시예 1에 의한 SRAM의 일부는, 내부 전압 발생 회로로서의 강압 회로(2) 및 내부 회로(1)를 포함한다. 강압 회로(2)는, 저항 R1, R2, R3, PMOS 트랜지스터(QP1), (QP2) 및 NMOS 트랜지스터(QN)를 포함한다. 저항 R1은 m개의 저항 소자 R를 포함한다. 저항 R2은 n개의 저항 소자 R를 포함한다. 저항 R3은 k개의 저항 소자 R를 포함한다.

저항 R1 및 저항 R2은, 외부 전원 전압 Vcc를 가지는 노드와, 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. m개의 저항 소자 R는, 외부 전원 전압 Vcc를 가지는 노드와 노드(N1)의 사이에 직렬로 접속된다. n개의 저항 소자 R는, 노드(N1)와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다.

PMOS 트랜지스터(QP1) 및 저항 R3은, 외부 전원 전압 Vcc를 가지는 노드와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. PMOS 트랜지스터(QP1)의 게이트와 노드(N1)가 접속된다. k개의 저항 소자 R는, 노드(N2)와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다.

PMOS 트랜지스터(QP2)는, 외부 전원 전압 Vcc를 가지는 노드와 노드(N3)의 사이에 접속된다. PMOS 트랜지스터(QP2)의 게이트는 노드 (N2)에 접속된다. NMOS 트랜지스터(QN)는, 외부 전원 전압 Vcc를 가지는 노드와 노드(N3)의 사이에 접속된다. NMOS 트랜지스터(QN)의 게이트는, 외부 전원 전압 Vcc를 가지는 노드에 접속된다. 노드(N3)는 내부 회로(1)에 접속된다.

내부 회로(1)는, 예를 들면, 정보를 기억하기 위한 메모리 셀을 복수개 가지는 메모리 회로이다. 또한, 저항 R1을 구성하는 m개의 저항 소자 R의 저항값, 저항 R2를 구성하는 n개의 저항 소자 R의 저항값 및 저항 R3을 구성하는 k개의 저항 소자 R의 저항값은, 모두 실질적으로 동일하다. 또한, 모든 저항 소자 R의 구성도 실질적으로 동일하다.

우선, 강압 회로(2)의 일반적인 동작에 대하여 설명한다. 외부 전원 전압 Vcc가, 소정의 전압보다도 저전압, 예를 들면 3V 일 때는, 저항 R1의 저항 R2에 대한 저항값의 비에 의해서 결정되는 노드(N1)의 전압에 의해 PMOS 트랜지스터(QP1)가 오프(off)된다. 이 때문에 저항 R3에 의해서 노드(N2)의 전압은 0V 가까이까지 내려간다. 그리고, PMOS 트랜지스터(QP2)가 온(on)된다. 이것에 의해 PMOS 트랜지스터(QP2)를 통해서 외부 전원 전압 Vcc 가 노드(N3)에 공급되게 된다. 즉, 내부 회로(1)는, 주로 PMOS 트랜지스터(QP2)를 통해서 외부 전원 전압 Vcc를 내부 전압으로서 받게 된다.

한편, 외부 전원 전압 Vcc가 소정의 전압보다도 고전압, 예를 들면 (5V)로 되었을 때는, 노드(N1)의 전압에 의해서 PMOS 트랜지스터(QP1)가 온된다. 이 때문에 노드(N2)의 전압이 외부 전원 전압 Vcc 부근까지 상승하여 PMOS 트랜지스터(QP2)는 오프된다. 이것에 의해, 내부 회로(1)에 공급되는 전압(전류)은 모두 NMOS 트랜지스터(QN)를 통하게 된다. 즉, (5V)의 외부 전원 전압 Vcc로부터 NMOS 트랜지스터(QN)의 임계치 전압 Vtn분만큼 강압된 약 3.5V의 전압이 공급되게 된다.

여기에서, PMOS 트랜지스터(QP2)가 오프(PMOS 트랜지스터(QP1)가 온)되는 조건으로서의 소정의 전압(이하,「전환점」이하 칭한다)의 크기는 주로 저항 R1의 저항 R2에 대한 비에 의해서 결정된다. 즉, PMOS 트랜지스터(QP2)에 의해, 직접, 외부 전원 전압 Vcc를 내부 회로(1)에 공급하는 경우와 NMOS 트랜지스터(QN)에 의해 외부 전원 전압 Vcc로부터 NMOS 트랜지스터(QN)의 임계치 전압 Vtn분만큼 강압된 전압을 내부 회로(1)에 공급하는 경우를 전환하기 조건으로서 소정 전압(전환점)의 크기는 주로 저항 R1의 저항 R2에 대한 비로 결정된다.

제2도는, 제1도의 강압 회로(2)의 동작을 설명하기 위한 도면이다.

제2도를 참조하면, 횡축은 외부 전원 전압 Vcc를 도시하고, 종축은, 노드(N3)의 전압(이하,「내부 전압 Vint」이라 칭한다)를 도시한다. 외부 전원 전압 Vcc 가 전환점(소정 전압)S 보다 작을 때는, PMOS 트랜지스터(QP2)가 온되고 있고, 주로 PMOS 트랜지스터(QP2)에 의해 내부 전압 Vint 가 내부 회로(1)에 공급된다. 외부 전원 전압 Vcc 가 전환점(소정 전압)(S)보다 클 때는, PMOS 트랜지스터(QP2)가 오프되고, NMOS 트랜지스터(QN)에 의해 내부 전압 Vint 가 내부 회로(1)에 공급된다.

이와 같이, 강압 회로(2)는, 외부 전원 전압 Vcc 가 전환점(S)보다 작을 때는, PMOS 트랜지스터(QP2)를 통하여, 외부 전원 전압 Vcc를 직접, 내부 전압 Vint로서 내부 회로(1)에 공급한다. 외부 전원 전압 Vcc가 전환점(S)보다 클 때는 NMOS 트랜지스터(QN)에 의해 외부 전원 전압 Vcc를 강압한 내부 전압 Vint를 내부 회로(1)에 공급한다. 또, 파선은, 외부 전원 전압을 강압하지 않고, 내부 전압 Vint 로써 발생한 경우(전환점(S)이 없을 경우)를 도시한다.

다음으로, 본 발명의 실시예 1에 의한 SRAM의 강압 회로(2)의 특징을 설명한다. 실시예 1에 의한 강압 회로(2)의 특징은, 상술한 바와 같이, 한 종류(실질적으로 동일한 저항값 및 동일한 구성)의 저항 소자 R만을 이용하고 있고, 3개의 저항 R1,R2,R3은 각각 저항 소자 R을 1개 또는 복수개 마련하므로써 구성하고 있다. 저항 R1의 저항값을 R1, 저항 R2의 저항값을 R2, 저항 R3의 저항값을 R3 및 저항 소자 R의 저항값을 R로 한다. 제1도에 있어서는, R1=m×R, R2==n×R, R3=k×R로 하고 있다. m,n,k의 각각은, 저항 R1,R2,R3의 각각에 포함되는 저항 소자의 수이고, 자연수(natural numbers)이다.

이와 같이, 한종류의 저항 소자 R를 1개 또는 복수개 마련하므로써 저항 R1∼R3을 구성하고 있기 때문에 CAD(Computer Aided Design)상에서의 레이아웃이 매우 용이하게 된다. 나아가, CAD상에서 설계의 변경 등에 의한 레이아웃의 수정도 간단하게 된다.

또한, 저항 R1∼R3을 형성하는 프로세스에 있어서, 이 회로는 프로세스 파라메타의 변동에도 강하게 된다. 다시 말해, 저항 R1∼R3를 형성하는 프로세스에 있어서, 예를 들면, 마스크 어긋남 등에 의해서, 저항 소자 R의 저항값이 변동된 경우(저항 소자 R의 저항값이 설계상의 저항값과 다를 경우)에도, 모든 저항 소자 R의 저항값이 같은 비율로 변동한다. 예를 들면, 모든 저항 소자 R의 저항값 R이 모두 저항값(R')로 변동한다. 이 때문에, 강압 회로(2)에 있어서, 가장 중요한 전환점을 결정하기 위한 저항 R1의 저항값 R1의 저항 R2의 저항값 R2에 대한 비(R1:R2)는, 다음 수학식에 도시한 바와 같이, 저항 소자 R의 저항값 R이 저항값 (R')으로 변동한 경우에도 일정하게 된다.

또한, PMOS 트랜지스터(QP1)의 임계치 전압 Vtp 는, 일반적으로, 0.8V 부근일 때가 많다. 이 때문에, R1:R2=m:n=1:2∼1:5로 설정하므로써, 외부 전원 전압 Vcc 가 5V일 때에는, PMOS 트랜지스터(QP2)가 오프로 되고, NMOS 트랜지스터(QN)에 의해, 내부 전압 Vint를 발생하여, 내부 회로(1)에 공급할 수 있다. 그리고, R1:R2=m:n=1:2∼1:5로 설정하므로써, 외부 전원 전압Vcc 가 3V일 때에는, PMOS 트랜지스터(QP2)가 온으로 되고, 3V의 외부 전원 전압 Vcc를 내부 전압 Vint로써 직접 내부 회로(1)에 공급할 수 있다.

즉, 기록/판독 등의 SRAM의 통상의 동작시에는, 5V의 외부 전원 전압 Vcc를 강압한 내부 전압 Vint가 내부 회로(1)에 공급된다. SRAM이 데이터를 유지할 때에는, 3V의 외부 전원 전압 Vcc을 직접, 내부 전압으로써 내부 회로(1)에 공급할 수 있다.

또, 한종류(실질적으로 동일한 저항값 및 동일한 구성)의 저항 소자 R를 복수개 마련하여, 저항 R1∼ R3을 형성하기 때문에, 저항 R1의 저항값 R1, 저항 R2의 저항값 R2에 대한 비(R1:R2)의 결정을 용이하게 할 수 있다. 이하, 이것을 상세하게 설명한다.

제1도의 저항 소자 R로서, 폴리실리콘에 의한 형성되는 고저항의 저항 소자(이하,「폴리실리콘 고 저항 소자」라 칭한다)를 채용하는 경우를 생각하지만, 우선, 일반적인 폴리실리콘 고 저항 소자에 대하여 설명한다. 실제로 폴리실리콘을 저항 소자로서 회로내에서 사용하는데는, 폴리실리콘을 콘택트 홀 등을 통해서 금속 배선(금속 신호 배선)에 접속하지 않으면 안된다. 이하, 도면을 참조하면서 설명한다.

제3도는, 제1도의 저항 소자 R로서 폴리실리콘 고 저항 소자의 구조를 도시하는 도면이다. 제3(a)도는, 폴리실리콘 고 저항 소자 평면도이다. 제3(b)도는, 제3(a)도의 AA'선에 따른 단면도이다.

제3도를 참조하면, 저항 소자 R로 사용된 폴리실리콘 고 저항 소자는, 금속 배선(3), 콘택트 홀(5) 및 폴리실리콘(7)으로 이루어진다. 폴리실리콘(7)은, 폴리실리콘(7)은, 폴리실리콘(저항부)(7a)과 폴리실리콘(배선부)(7b)로 이루어진다. 폴리실리콘(배선부)(7b)는, 산화막 등의 절연막(19)에 형성된 콘택트 홀(5)를 통하여 금속 배선(3)에 접속된다. 여기서, 콘택트 홀(5)에는, 금속 등의 도전층이 형성되어 있다.

또한, 폴리실리콘(저항부)(7a)과 폴리실리콘(배선부)(7b)은 일체로서 폴리실리콘(7)을 형성하고 있다. 폴리실리콘(배선부)(7b)은, 그곳에 불순물을 주입하는 것에 의해 저항값을 내리고 있는 점에서, 폴리실리콘(저항부)(7a)과 다르다. 이와 같이, 폴리실리콘(7)을 콘택트 홀(5)를 통해서 금속 배선(3)에 접속하므로써, 저항 소자 R로서의 폴리실리콘 저항 소자를 형성한다.

일반적으로, 폴리실리콘(저항부)(7a)의 저항값은, 그 길이(L)에 비례하고 그의 폭(W)에 반비례한다. 즉, 폴리실리콘(저항부)(7a)의 저항값은, 길이(L)의 폭(W)에 대한(L:W)의 값 L/W로 결정된다.

이 때문에, 저항 소자 R로서의 폴리실리콘 고 저항 소자의 저항값의 조절은, 폴리실리콘(저항부)(7a)의 길이(L)과 폭(W)을 바꾸므로써 수행된다. 이 경우, 폴리실리콘(저항부)(7a)은, 폴리실리콘(배선부)(7b) 및 콘택트 홀(5)을 통해서 금속 배선(3)에 접속되어 있기 때문에, 폴리실리콘(저항부)(7a)의 저항값뿐 아니라, 폴리실리콘(배선부)(7b)이나 콘택트 홀(5) 등의 저항값도 저항 소자 R로서 사용된 폴리실리콘 고 저항 소자의 저항값에 포함되게 된다.

여기에서, 제23도의 종래의 강압 회로(57)의 저항 R1 및 저항 R2로써, 제3도의 폴리실리콘 고 저항 소자를 이용한 경우를 생각한다. 저항 R1의 폴리실리콘(저항부)의 길이를 (L1), 폭을 (W1)으로 한다. 저항 R2의 폴리실리콘(저항부)의 길이를 (L2), 폭을 (W2)로 한다.

외부 전원 전압 Vcc를, 저항 R1의 저항값 R1의, 저항 R2의 저항값 R2에 대한 비(R1:R2, 이하,「R1:R2 저항비」라 칭한다)에 대응하여 분할한 경우, 소망하는 R1:R2 저항비를 얻기 위해, L1:W1의 값 L1:W1 및 L2:W2의 값 L2/W2를 조절하고 있다. 즉, L1/W1 : L2/W2의 값을 소망하는 R1:R2 저항비의 값에 맞추고 있다. 다시 말하면, (저항 R1의 폴리실리콘(저항부)(7a)의 저항값) : (저항 R2의 폴리실리콘(저항부)(7a)의 저항값)의 값을 소망하는 R1:R2 저항비의 값에 맞추고 있다.

그러나, 상술한 바와 같이, 저항 R1,R2의 저항값에서는 콘택트 홀(5)이나 폴리실리콘(배선부)(7b)를 고려하지 않으면 안되고, L1/W1 : L2/W2의 값을 소망하는 R1:R2 저항비의 값에 맞추는 것만으로는 실제의 R1:R2 저항비는 소망하는 R1:R2 저항비와 다르게 된다.

예를 들면, 폭W1 = W2이고 소망하는 R1:R2 저항비가 1 : 5인 경우를 생각해 보자. 이 때, (L1/W1) : (L2/W2) = L1 : L2 = 1 : 5로 하여도, 실제의 R1:R2 저항비는, 소망하는 R1:R2 저항비인 1 : 5와 달라지고 만다

따라서, 제3도에 도시한 바와 같이, 실시예 1에 의한 SRAM의 강압 회로(2)에서는, 저항 R1,R2로서의 저항 소자 R는, 콘택트 홀(5)과 폴리실리콘(배선부)(7b)을 포함하고 있다. 즉, 콘택트 홀(5)과 폴리실리콘(배선부)(7b)이 일체로 저항 소자 R를 형성한다.

또한, 제1도에 도시한 바와 같이, 실시예 1에 의한 SRAM의 강압 회로(2)에서는, 한종류(저항값 및 구성이 실질적으로 동일)의 저항 소자 R를 복수개 이용하여, 저항 R1,R2를 구성하고 있다.

이 때문에, 실시예 1에 의한 SRAM의 강압 회로(2)에서는, 예를 들면, 소망하는 R1:R2 저항비를 1 : 5로 하고 싶을 경우, 저항 R1으로서 저항 소자 R를 1개 마련하고, 저항 R2으로서 저항 소자 R을 5개 마련하므로써 수행한다. 이 경우에는, 콘택트 홀(5) 및 폴리실리콘(배선부)(7b)의 저항값도 고려되어 있으므로, 실제의 R1:R2 저항비는, 소망하는 R1:R2 저항비인 1:5에 거의 같아진다.

다시 말해, 실시예 1에 의한 SRAM의 강압 회로(2)와 같이, 한종류의 저항 소자 R를 마련하는 편이 정확한 R1:R2 저항비를 얻을 수 있다. 또한, 금속 배선(3)의 저항값은 폴리실리콘(7)이나 콘택트 홀(5)에 비교하여 매우 작으므로 고려할 필요가 없다.

제4도는, 일반적인 저항의 저항값을 조절하는 방법을 설명하는 도면이다. 또한, 제3도와 동일한 부분에 있어서는, 동일 참조번호를 붙여, 그 설명을 적절하게 생략한다.

일반적으로, 저항은 폴리실리콘(저항부)(7a)의 폭W를 일정하게 한 경우, 길이(L)를 바꿈으로서 그 저항값을 조정한다. 예를 들어, 제4도를 참조하면, 길이가 L인 폴리실리콘(저항부)(7a)를 갖는 저항의 저항값을 2배로 하려고 한 경우, 폴리실리콘(저항부)(7a)의 길이를 2배인 2L로 한다. 그러나, 실제로는 콘택트 홀(5)이나 폴리실리콘(배선부)(7b)의 저항값은 그대로이므로, 저항값은 원래의 2배보다도 작아진다. 그러므로, 일반적인 저항에서는 폴리실리콘(저항부)(7a)만을, 저항 소자 R로 간주하게 된다. 제23도의 강압 회로(57)의 저항(R1∼R3)의 저항값의 조정은 이와 같이 하여 수행하고 있다.

제5도는 제1도의 강압 회로(2)의 저항 R1 또는 R2의 저항값의 조정방법을 설명하기 위한 도면이다. 또한, 제3도와 동일한 부분에 대해서는 동일한 참조부호를 붙이고, 그 설명을 생략한다.

강압 회로(2)의 저항 R1, R2는 그것을 구성하는 1종류(저항값 및 구성이 실제로 같음)의 저항 소자 R을 마련하는 갯수에 의해 그 저항값을 조정한다. 예를 들면, 폴리실리콘(저항부)(7a)의 길이가 L인 하나의 저항 소자 R로 이루어지는 저항 R1의 저항값을 2배로 할 때에는, 콘택트 홀(5) 및 폴리실리콘(배선부)(7b)을 포함하는 저항 소자 R을 두 개 마련한다. 이 경우에는, 콘택트 홀(5)이나 폴리실리콘(배선부)(7b)도 2배가 되므로, 저항값을 확실히 2배로 할 수 있다.

이상과 같이, 실시예 2에 의한 SRAM의 강압 회로에서는, 1종류(저항값 및 구성이 실질적으로 동일)의 저항 소자 R을 마련하여, 저항 R1∼R3을 구성하고 있다.

이로 인하여, 저항 R1∼R3을 형성하는 공정에서, 공정 파라메타(process parameter)가 변한 경우에도, 강압 회로(2)에서 가장 중요한 요소인 R1:R2 저항비를 일정하게 유지할 수 있다. 즉, 전환점을 결정하는 저항 R1, R2의 저항값이 공정 파라메타의 변동에 의해, 설계상의 저항값과 어긋난 경우에도, 전환점의 변동을 방지할 수 있다.

또한, 1종류(저항값 및 구성이 실제와 동일)의 저항 소자 R만을 사용하기 때문에, CAD상에서의 레이아웃이 아주 용이해지며, 설계의 변동 등에 의한 레이아웃의 수정도 간단해진다.

또한, R1:R2의 저항비 R1:R2를, 1:2∼1:5로 설정함으로써, 저 소비 전력형의 SRAM의 사용조건(데이터를 유지할 때에는, 3V의 외부 전원 전압 Vcc를 강압하지 않고, 내부 회로(1)로서의 메모리 회로에 3V의 전압을 부여하는 것 및 일반적인 동작시에는 5V의 외부 전원 전압 Vcc를 강압한 전압을 내부 회로(1)에 부여하는 것)을 만족시킬 수 있다.

또한, 폴리실리콘(저항부)(7a)뿐만 아니라, 콘택트 홀(5)이나 폴리실리콘(배선부)(7b)을 포함하는 것을 일체로 하여 저항 소자 R로서 간주하고, 그 저항 소자 R을 하나씩 또는 여러개 나열함으로써, 저항 R1∼R3을 구성하고 있다. 즉, 폴리실리콘(저항부)(7a)의 저항값 뿐만 아니라, 콘택트 홀(5)이나 폴리실리콘(배선부)(7b)의 저항값을 고려한, 1종류(저항값 및 구성이 실제같음)의 저항 소자 R을 하나 또는 여러개 나열함으로써, 저항 R1∼R3의 저항값을 조정하고 있다. 이로 인하여, 강압 회로(2)에서 가장 중요한 요소인 R1:R2 저항비의 설정을, 정확하고 용이하게 수행할 수 있다.

또한 저항 R1∼R3을 고저항으로 함으로써, SRAM전체의 저 소비 전력화를 도모할 수 있다.

[실시예 2]

제23도의 강압 회로(57)의 저항 R1∼R3로서는, 폴리실리콘 고 저항 소자가 이용되고 있다. 이로 인하여, 이하와 같은 문제가 발생한다. 최근의 SRAM의 메모리 셀의 부하 소자로서, 폴리실리콘 고 저항 소자를 사용하지 않으므로, SRAM의 제조과정에서, 폴리실리콘 고 저항 소자를 만들기 어렵다. 즉, 최근의 1M또는 4M그룹의 저 소비 전력의 대용량 SRAM에서는, 메모리 셀의 부하 소자로서 폴리실리콘 고 저항 소자를 사용하지 않고, 박막 트랜지스터(이하, "TFT"라 한다)를 사용하고 있다. 때문에, 폴리실리콘 고 저항 소자를 만드는 공정이 없으며, 강압 회로에 폴리실리콘 고 저항 소자를 사용하는 것은 SRAM의 제조과정에서 공정수의 증가를 초래하며, 원가의 상승으로 이어지는 문제점이 있다. 실시예 2에 의한 SRAM의 강압 회로는 이와 같은 문제점을 해결하기 위하여 이루어진 것이다.

실시예 2에 의한 SRAM의 강압 회로는, 제1도의 강압 회로(2)의 저항 R1∼R3을 구성하는 한개 또는 여러개의 저항 소자 R로서, 한개 또는 여러개의 TFT을 사용한 것이다. 즉, 저항 소자 R로서는, 폴리실리콘 고 저항 소자는 사용되어 있지 않다.

제6도는, 본 발명의 실시예 2에 의한 SRAM의 일부를 상세히 도시하는 회로도이다. 또한 제1도와 동일한 부분에 대해서는, 동일 참조부호를 붙이며, 그에 대한 설명은 생략한다.

각각의 저항 R1, R2, R3은 하나 또는 여러개의 1종류(저항값 및 구성이 실제로 동일)의 TFT에 의해 구성된다. 즉, 제1도에서 저항 소자 R로서, TFT를 사용한 것이다.

제7도는, 제6도의 TFT의 구조를 상세히 도시하는 도면이다. 제7(a)도는 TFT의 평면도이다. 제7(b)도는 AA' 선을 따라 절취한 단면도이다.

제7도를 참조하면, TFT는 폴리실리콘(9), (11) 및 게이트 절연막(17)으로 구성된다. 폴리실리콘(9)은 드레인 D, 채널 C 및 소스 S로 이루어진다. 폴리실리콘(11)의 일부는 게이트 G이다. 게이트 절연막(17)은 예를 들면, 게이트 산화막이다. TFT를 저항 R1∼R3을 구성하는 저항 소자로서 이용하는 경우에는, 금속 배선(3), 콘택트 홀(5), (21), (23), 폴리실리콘(9), (11), (13) 및 게이트 절연막(17)을 일체로 하여 TFT라 생각한다.

폴리실리콘(11)상에는 게이트 절연막(17)이 형성되어 있다. 게이트 절연막(17)상에는 폴리실리콘(9)이 형성된다. 폴리실리콘(9)의 드레인 D와 폴리실리콘(11)은 콘택트 홀(21)을 통하여 접속된다. 콘택트 홀(21)에는 폴리실리콘에 의해 도전층이 형성된다.

폴리실리콘(9)의 소스 S는 폴리실리콘(13)과 콘택트 홀(23)을 통하여 접속된다. 콘택트 홀(23)에는 폴리실리콘에 의해 도전층이 형성된다. 폴리실리콘(11)과 금속 배선(3)은 절연막(19)에 형성된 콘택트 홀(5)을 통하여 접속된다. 콘택트 홀(5)에는, 금속에 의해 도전층이 형성된다. 폴리실리콘(13)과 금속 배선(3)은 절연막(19)에 형성된 콘택트 홀(5)을 통하여 접속된다. 콘택트 홀(5)에는 금속에 의해 도전층이 형성된다. 또한 절연막(19)으로서 예를 들면, 산화막이 있으며, 분리 절연막(15)로서는 분리 산화막이 있다.

여기에서, 제23도의 강압 회로(57)의 저항 R1∼R3에, 제7도의 TFT를 이용한 경우를 고려한다. 이 경우, 저항 R1의 저항값 R1의 저항 R2의 저항값 R2에 대한 비(이하, "R1 : R2 저항비"라 한다)를 원하는 비로 설정하기 위하여, 채널 폭W을 일정하게 했을 경우, 채널의 길이 L을 바꿈으로서 저항 R1, R2의 저항값을 조정한다. 또한, 이 경우에는 TFT의 저항값은, 채널의 길이 L에 비례하여, 채널의 폭W에 반비례한다고 간주된다.

그러나, 이와 같이 하여, R1:R2의 저항비를 설정하는 경우에는, 콘택트 홀(5), (21), (23) 및 폴리실리콘(11), (13)의 저항값을 고려하고 있지않다. 때문에, 예를 들면, 저항 R1 또는 저항 R2 의 저항값을 2배로하기 위하여, 채널의 길이 L을 2배인 2L로 했다해도, 실제의 저항값은 원래의 저항값의 2배보다 작게 된다. 즉, 결과적으로, R1:R2 저항비를 원하는 비율로 설정하기 어렵다.

한편, 실시예 2에 의한 SRAM의 강압 회로(2)에서는 저항 R1∼R3을 구성하는 저항 소자로서의 TFT는 콘택트 홀(5), (21), (23), 폴리실리콘(11), (9), (13), 금속 배선(3) 및 게이트 절연막(17)이 일체가 된것이라고 고려된다. 그리고, 저항 R1∼R3의 저항값의 조정은 1종류(저항값 및 구성이 실질적으로 같음)의 TFT의 수를 바꿈으로서 수행된다.

따라서, 각 TFT의 저항값의 일부를 콘택트 홀(5), (21), (23) 및 폴리실리콘(11), (13)의 저항값 등이 형성하고 있으므로, 예를 들면, 저항값을 2배로 하고 싶은 경우에는, TFT의 수를 2배로 함으로써, 확실히 저항값을 2배로 할 수 있다. 이로 인하여, R1:R2 저항비를 원하는 비율로 정확히, 그리고 용이하게 설정할 수 있다.

이상과 같이, 실시예 2에 의한 SRAM의 강압 회로(2)에서는 1종류(저항값 및 구성이 실질적으로 같음)의 TFT를 하나 또는 여러개 이용함으로써, 각각의 저항 R1∼R3를 구성하고 있다. 즉, 실시예 2에 의한 SRAM의 강압 회로는 실시예 1에 의한 SRAM의 강압 회로(제1도)의 저항 소자 R로서 TFT를 이용한 것이다. 이로 인하여, 실시예 2에 의한 SRAM은 실시예 1에 의한 SRAM과 유사한 효과를 가진다.

또한, 실시예 2에 의한 SRAM의 강압 회로에서는 저항 R1∼R3를 구성하는 저항 소자로서의 TFT는 콘택트 홀(5), (21), (23), 폴리실리콘(11), (9), (13), 금속 배선(3) 및 게이트 절연막(17)을 일체의 것으로 형성하고, TFT의 저항값으로서는 폴리실리콘(9)의 저항값뿐만 아니라, 콘택트 홀(5), (21), (23) 및 폴리실리콘(11), (13)의 저항값도 포함하고 있다. 즉, 콘택트 홀(5), (21), (23), 및 폴리실리콘(11), (13)등의 저항값을 고려한, 1종류(저항값 및 구성이 실질적으로 같음)의 TFT를 하나 또는 여러개 나열함으로써, 각각의 저항 R1∼R3를 구성하고 있다. 이로 인하여, 실시예 2에 의한 SRAM의 강압 회로에서는 R1:R2 저항비를 원하는 비율로, 정확히, 그리고, 용이하게 설정할 수 있다.

또한, 실시예 2에 의한 SRAM에서는 R1:R2 저항비를 1:2∼1:5로 설정함으로써, 실시예 1에 의한 SRAM과 마찬가지의 효과를 가진다.

또한, 실시예 2에 의한 SRAM의 강압 회로(2)의 저항 R1∼R3로서, 메모리 셀의 부하 소자로서 이용하는 TFT를 이용하고 있다. 이로 인하여, 실시예 2에 의한 SRAM에서는 저항 R1∼R3를 형성하는 공정을 특별히 제공할 필요는 없으며, SRAM의 제조 공정의 공정수의 증대를 억제할 수 있으므로, 원가의 상승을 방지할 수 있다.

[실시예 3]

본 발명의 실시예 3에 의한 SRAM이 실시예 2에 의한 SRAM과 다른 것은 강압 회로에 이용되는 저항 소자로서의 TFT의 구조이다. 따라서, 실시예 3에 의한 SRAM의 일부는 제6도에 도시한 실시예 2에 의한 SRAM의 일부와 같다.

우선, TFT를 강압 회로의 저항 소자로서 이용한 경우, SRAM 전체의 저 소비 전력화를 도모하기 위한 조건에 대하여, 구체적인 예를 들어 설명한다. 저 소비 전력이 요구되는 SRAM에서는 외부 전원 전압이 3V의 대기 상태(stanby state)시에, 그 소비전류는 1μA이하로 억제되어야 한다. 이와 같은 SRAM에 사용되는 강압 회로에서는 강압 회로 자체가 소비하는 전류도 억제될 필요가 있다.

제1도에 도시하는 실시예 1에 의한 SRAM의 강압 회로(2)를 이용하여 설명한다. 외부 전원 전압을 3V로 하고, 저항 R1의 저항값 R1의 저항 R2의 저항값 R2에 대한 비(이하, "R1:R2 저항비"라 한다)를 1:3으로 하고, 강압 회로(2) 자체가 소비하는 전류를 0.001μA이하로 하는 경우를 고려한다. 이 경우에, 저항 R1을 하나의 저항 소자 R로 구성하고, 저항 R2를 세 개의 저항 소자 R로 구성한다고 하면, 하나의 저항 소자 R의 저항값은 R은 750MΩ정도로 할 필요가 있다.

다음으로, 제7도에 도시한 TFT(메모리 셀의 부하 소자로서 이용되는 TFT와 같음)를 저항 소자 R로서 이용한 경우를 고려한다. 제7도에 도시하는 TFT가 온일 때의 저항값은 기껏해야 10MΩ이하로 작다. 때문에, TFT에 의해, 저항 R1, R2을 구성하여, 상기의 구체적인 예의 조건을 만족하고자 하면, 750MΩ정도의 저항 소자 R을 이용하여 저항 R1, R2를 구성한 경우에 비하여, 저항 R1, R2를 구성하는 저항 소자 R로서의 TFT의 수가 많아진다. 여기에서, 실시예 3에 의한 SRAM의 강압 회로에 이용되는 TFT는, 그 저항값이 커지는 구조를 가지고 있다.

제8도는 실시예 3에 의한 SRAM의 강압 회로의 저항으로서 이용되는 TFT의 구조를 상세히 도시한 도면이다.

제8(a)도는 TFT의 평면도이다. 제8(b)도는 제8(a)의 A-A' 선을 따라 절취한 단면도이다.

제8도를 참조하면, TFT는 금속 배선(29), 게이트 절연막(27) 및 폴리실리콘(11)으로 이루어진다. 또한, 금속 배선(29)의 일부는 게이트 G로서 이용되고 있다. 폴리실리콘(11)은 드레인 D, 채널 C 및 소스 S로 이루어진다.

저항 소자 R로서, TFT를 이용할 때에는, 콘택트 홀(5) 및 금속 배선(3)도 포함하여 TFT라 한다. 즉, 저항 소자 R로서의 TFT의 저항값에는, 콘택트 홀(5) 등의 저항값도 포함되어 있다.

폴리실리콘(11)의 위에는 게이트 절연막(27)이 형성되어 있다. 게이트 절연막(27)은 예를 들면, 게이트 산화막 등이다. 게이트 절연막(27)상에 금속 배선(29), (3)이 형성된다. 금속 배선(29), (3)은, 예를 들면, 알루미늄 배선 등이다. 게이트 절연막(27)에는 콘택트 홀(5)이 형성된다. 금속 배선(29)과 폴리실리콘(11)은 콘택트 홀(5)에 접속된다. 폴리실리콘(11)과 금속 배선(3)은 콘택트 홀(5)에 의해 접속된다. 또한, 콘택트 홀(5)에는 도전층이 형성된다. 이 도전층으로서는, 예를 들면, 알루미늄 등의 금속이다. 또한, 채널 C는 그 폭이 W, 그 길이는 L이다. 즉, 채널 폭이 W이고, 채널이 길이가 L이다.

신호 배선에 이용되는 금속 배선과 같은 층에 형성되는 금속 배선(29)을 게이트 전극G로서 이용함으로써, 게이트 절연막(27)을 두껍게 하고 있다. 이 경우의 게이트 절연막(27)의 두께는, 2000∼5000Å이다. 이에 따라, TFT가 온일 때의 저항값을, 강압 회로의 저항 소자 R로서 이용하는데 알맞는 수백MΩ으로 할 수 있다. 즉, 온일 때에는, 제7도의 TFT에 흐르는 전류보다, 온일 때에 제8도의 TFT에 흐르는 전류가 작아진다. 또한, 메모리 셀의 부하 소자로서 이용되는 TFT(제7도의 TFT)의 게이트 절연막 두께는 150∼500Å이다.

또한, 제7도의 TFT에서는, 게이트 절연막(17)의 두께를, 2000∼5000Å으로 할 수 있다. 이 경우에도, TFT의 온일 때의 저항값을, 강압 회로의 저항 소자 R로서 이용하는데 알맞는 수백MΩ로 할 수 있다.

제7도의 TFT의 게이트 절연막(17)을, 그 저항값을 올리기 위하여, 메모리 셀의 부하 소자로서 이용되는 TFT(보통의 TFT)의 게이트 절연막보다 두껍게 하기 위해서는 SRAM의 제조과정에서, 새로운 공정을 추가할 필요가 있다.

제8도에 도시하는 바와 같이, 실시예 3에서 이용하는 TFT의 게이트로서, 폴리실리콘(11)보다 위의 층에 있는 금속 배선(29)을 이용하고 있다. 즉, 실시예 3에서 이용되는 TFT의 게이트는 신호 배선으로서 이용되는 어떤 배선층과 동시에 형성된 금속 배선층에 의해 구성된다. 이와 같이, 신호 배선 등에 이용되는 금속 배선과 같은 층에 형성되는 금속 배선(29)을 게이트로서 이용함으로써, 게이트 절연막(27)을 두껍게 하고 있다. 이로 인하여, 게이트 절연막 (27)을 두껍게 하기 위한 공정으로서, 신호 배선 등에 이용되는 금속 배선을 형성하는 공정을 이용할 수 있으므로, 새로운 공정의 추가가 필요 없다.

금속 배선(29) 아래의 게이트 절연막(27)으로서, BPSG(Boron Phospho Silicated Glass : 붕소 인 규화 유리)등의 저융점의 유리를 이용하여 형성함으로써, 비교적 간단히, 게이트 절연막(27)을 형성할 수 있다. 또한, 금속 배선(29), (3)에는 제1층의 금속 배선을 사용했으나, 제1층 위에 있는 제2층의 금속 배선이나, 제2층 위에 있는 금속 배선을 사용할 수 있다. 또한, 금속 배선(29), (3)은 예를 들면, 알루미늄 등으로 형성된다.

이상과 같이, 실시예 3에 의한 SRAM의 강압 회로로서는, 제6도에 도시한 실시예 2에 의한 SRAM의 강압 회로(2)를 이용하고 있다. 또한, 저항 R1∼R3을 구성하는 저항 소자로서, TFT를 이용한 경우에는, 콘택트 홀(5) 등도 포함시켜 고려된다. 즉, TFT의 저항값으로서, 콘택트 홀(5)의 저항값도 고려되고 있다. 따라서, 실시예 3에 의한 SRAM의 강압 회로가, 실시예 2에 의한 SRAM의 강압 회로와 다른 것은, TFT의 구조이다. 때문에, 실시예 3에 의한 SRAM은, 실시예 2에 의한 SRAM과 동일한 효과를 올릴 수 있다.

실시예 3에 의한 SRAM의 강압 회로에 이용되는 TFT의 게이트로서, 신호 배선 등에 이용되는 금속 배선과 같은 층에 형성되는 금속 배선을 이용하여, 게이트 절연막을 두껍게 하고 있다. 때문에, TFT의 저항값을 올리기 위하여, 게이트 절연막을 두껍게 하려고 한 경우, 새로운 공정이 추가가 필요 없어서, 원가의 상승을 방지할 수 있다.

또한, 강압 회로(2)에 이용되는 TFT의 게이트에는, 신호 배선 등에 이용되는 금속 배선과 같은 층에 형성되는 금속 배선(29)을 이용함으로써, 제7도에 도시한 TFT보다 온상태의 저항값을 크게 하는 것이 용이해진다. SRAM의 저 소비 전력화를 도모하기 위해, 저항 R1∼R3의 저항값을 크게 할 경우, 제7도의 TFT에서 저항 R1∼R3를 구성하는 경우에 비하여, 용이하게, 작은 수의 TFT로 저항값 R1∼R3을 구성할 수 있다. 또한, 제7도의 TFT의 게이트 절연막(17)을 2000∼5000Å으로 두껍게하는 것도 마찬가지의 효과를 올릴 수 있다.

실시예 3에 의한 SRAM의 강압 회로에 이용되는 TFT의 게이트 절연막 (27)은, BPSG등의 저융점 유리에 의해 형성될 수 있으며, 비교적 간단히 게이트 절연막을 형성할 수 있다. 또한, 제7도의 TFT의 게이트 절연막(17)을 두껍게 할 경우에, 게이트 절연막(17)을 BPSG등의 저융점 유리로 형성할 수 있다. 이 경우에도 마찬가지의 효과를 얻을 수 있다.

실시예 3에 의한 SRAM의 강압 회로에 이용되는 TFT에서는, 그 게이트 절연막(27)을, 메모리 셀의 부하 소자로서 이용되는 TFT의 게이트 절연막 보다 두껍게 함으로써, 폴리실리콘(29)과 폴리실리콘(11)의 사이의 전계를 완화하고 있다. 이로 인하여, 외부 전원 전압 Vcc가 직접 걸리는 강압 회로(2)내의 TFT의 신뢰성을 확보할 수 있다. 즉, 메모리 셀의 부하 소자로서 이용되는 TFT와 같이, 게이트 절연막이 얇은 경우에는, 외부 전원 전압 Vcc가 직접 인가되면, TFT가 파손될 가능성도 있으므로, 제8도의 TFT를 사용함으로써 이와 같은 폐해를 용이하게 방지할 수 있다. 또한, 제7도의 게이트 절연막(17)을 2000∼5000Å으로 두껍게 함으로써, 마찬가지의 효과를 얻을 수 있다.

[실시예 4]

본 발명의 실시예 4에 의한 SRAM의 강압 회로는, 제23도에 도시한 강압 회로(57)에서, 외부 전원 전압 Vcc를 가지는 노드와 노드 N1의 사이 및 접지 전압을 가지는 노드와 노드 N1의 사이에 캐패시터를 설치한 것이다.

제9도는 본 발명의 실시예 4에 의한 SRAM의 일부를 상세히 도시한 회로도이다. 또한, 제1도와 동일한 부분에 대해서는, 동일한 참조부호를 붙이며, 그에 대한 설명은 생략한다.

제9도를 참조하면, 실시예 4에 의한 SRAM의 일부는, 강압 회로(2) 및 내부 회로(1)를 포함한다. 강압 회로(2)는 저항 R1, R2, R3, 캐패시터 C1, C2, PMOS 트랜지스터 QP1, QP2, NMOS 트랜지스터 QN을 포함한다.

저항 R1 및 저항 R2는 외부 전원 전압 Vcc를 가지는 노드와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. 캐패시터 C1은 외부 전원 전압 Vcc를 가지는 노드와 노드 N1과의 사이에 접속된다. 캐패시터 C2는 노드 N1과 접지 전압을 가지는 노드의 사이에 접속된다. PMOS 트랜지스터 QP1 및 저항 R3은 외부 전원 전압 Vcc를 가지는 노드와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. PMOS 트랜지스터 QP1의 게이트는 노드 N1에 접속된다.

PMOS 트랜지스터 QP2는 외부 전원 전압 Vcc를 가지는 노드와 노드 N3의 사이에 접속된다. PMOS 트랜지스터 QP2의 게이트는 노드 N2에 접속된다. NMOS 트랜지스터 QN은 외부 전원 전압 Vcc를 가지는 노드와 노드 N3의 사이에 접속된다. NMOS 트랜지스터 QN의 게이트는 외부 전원 전압 Vcc를 가지는 노드에 접속된다. 노드 N3은 내부 회로(1)에 접속된다.

외부 전원 전압 Vcc가 인가되어 있는 상태에서는, 노드 N1의 전압은 저항 R1 및 R2에 의해, 다음 수학식에 도시하는 바와 같이 설계되어 있다.

여기에서, 저항 R1의 저항값을 R1으로 하고, 저항 R2의 저항값을 R2으로 하고 있다. 노드 N1의 전압이 상기식[2]가 되도록 설계되어 있는 것은, 제23도에 도시한 종래의 강압 회로(57)에서도 마찬가지이다. 그러나, 종래의 강압 회로(57)는 이하와 같은 문제가 있다. 제23도에 있어서, 전원 인가시의 노드 N1의 전압의 움직임을 고려해 본다. 예를 들면, 외부 전원 전압 Vcc가 0V에서 5V까지 급속히 승압된 경우, 노드 N1의 전압은, 외부 전원 전압 Vcc가 5V에 도달하는 시간보다 상당히 늦게 원하는 전압(R2/(R1+R2))Vcc가 된다.

이것은 칩전체의 소비 전류를 줄이기 위하여, 저항 R1 및 R2의 저항값을 올리면 올릴수록 현저해 진다. 외부 전원 전압 Vcc가 소정의 전압이 되어 있음에도 불구하고, 노드 N1의 전압이 의도하지 않은 전압이 되어, PMOS 트랜지스터 QP1의 온/오프가 의도한대로 제어되지 않는다. 때문에 의도된 전압이 내부 회로(1)에 인가되지 못하게 되어 버린다.

또한, 실시예 4에 의한 SRAM에 이용되는 강압 회로(2)에서는, 노드 N1에, 캐패시터 C1 및 캐패시터 C2를 접속하고 있고 R1:R2=C2:C1으로 한다. 여기에서, 캐패시터 C1의 캐패시턴스값을 C1으로 하고, 캐패시터 C2의 캐패시턴스값을 C2로 하고 있다. 즉, 다음 수학식과 같은 관계를 성립시키고 있다.

이와 같이 함으로써, 외부 전원 전압 Vcc가 급속히 상승한 경우에도, 캐패시턴스 분할에 의해, 노드 N1의 전압은, 외부 전원 전압 Vcc의 급속한 상승에 뒤짐이 없이, 식 [2]에 도시한 설계대로의 전압이 된다. 그 결과, 전원 인가시 등에서도, 강압 회로(2)를 의도한대로 동작시킬 수 있어서, 내부 회로(1)에 의도한 전압을 공급할 수 있다.

강압 회로(2)에 기본적인 동작에 대하여 설명하면 다음과 같다. 외부 전원 전압 Vcc가, 소정의 전압보다 낮은 전압, 예를 들면, 3V 인 때에는, 저항 R1의 저항 R2에 대한 저항값의 비율에 의해 결정되는 노드 N1의 전압에 의해, PMOS 트랜지스터 QP1이 오프 된다. 이로 인하여, 저항 N3에 의해 노드 N2의 전압은 0V가까이 까지 내려가서, PMOS 트랜지스터 QP2가 온 된다. 이에 따라, PMOS 트랜지스터 QP2를 통하여 외부 전원 전압 Vcc이 내부 전압으로서 노드 N3으로 공급되게 된다. 즉, 내부 회로(1)는 PMOS 트랜지스터 QP2를 통하여 외부 전원 전압 Vcc을 받게 된다.

한편, 외부 전원 전압 Vcc가 소정의 전압보다 높은 전압, 예를 들면, 5V가 된 때에는, 노드 N1의 전압에 의해 PMOS 트랜지스터 QP1이 온 된다. 이로 인하여, 노드 N2의 전압이 외부 전원 전압 Vcc의 부근까지 상승하여, PMOS 트랜지스터 QP2는 오프 된다. 이에 따라, 내부 회로(1)로 공급되는 전압(전류)은 모두 NMOS 트랜지스터 QN을 통하게 된다. 따라서, 5V의 외부 전원 전압 Vcc가 NMOS의 트랜지스터 QN의 임계값 전압 Vtn만큼 강압된 약 3.5V의 전압이 공급되게 된다.

여기에서, PMOS 트랜지스터 QP2가 오프(PMOS 트랜지스터 QP1이 온)가 되는 조건으로서의 소정의 전압(이하, "전환점"이라 한다)의 크기는 주로 저항 R1의 저항 R2에 대한 저항값의 비율에 의해 결정된다. 즉, 주로 PMOS 트랜지스터 QP2에 의해, 외부 전원 전압 Vcc를 직접, 내부 회로(1)로 공급하는 경우와, NMOS 트랜지스터 QN에 의해, 외부 전원 전압 Vcc에서 NMOS 트랜지스터 QN의 임계값 전압Vtn만큼 강압된 전압을 내부 회로(1)로 공급하는 경우를 전환하기 위한 조건으로서의 소정 전압(전환점)의 크기는 주로 저항 R1의 저항 R2에 대한 저항값의 비율로 결정된다.

제9도의 강압 회로(2)의 기본적인 동작은 제1도의 강압 회로(2)의 기본적인 동작과 같다. 이로 인하여, 제1도의 강압 회로(2)의 기본적인 동작을 설명한 제2도는 제9도의 강압 회로(2)의 기본적인 동작을 설명하기 위해서도 사용 할 수 있다. 제2도를 이용하여, 제9도의 강압 회로(2)의 기본적인 동작에 대하여 설명한다.

외부 전원 전압 Vcc이 전환점(소정 전압)S 보다 작은 경우, PMOS 트랜지스터 QP2가 온이 되며, PMOS 트랜지스터 QP2에 의해 내부 전압 Vint가 내부 회로(1)로 공급된다. 외부 전원 전압 Vcc가 전환점(소정 전압)S 보다 큰 경우, PMOS 트랜지스터 QP2가 오프되며, NMOS 트랜지스터 QN에 의해 내부 전압 Vint가 내부 회로(1)로 공급된다.

이와 같이, 강압 회로(2)는 외부 전원 전압 Vcc가 전환점S보다 작을 경우에는, 주로 PMOS 트랜지스터 QP2를 통하여, 내부 전압으로서 외부 전원 전압 Vcc를 직접, 내부 회로(1)로 공급한다. 외부 전원 전압 Vcc가 전환점S 보다 클 경우에는 NMOS 트랜지스터 QN에 의해 외부 전원 전압 Vcc를 강압한 내부 전압 Vint를 내부 회로(1)로 공급한다.

이상과 같이, 실시예 4에 의한 SRAM의 강압 회로(2)는 캐패시터 C1 및 C2를, 제23도에 도시한 종래의 강압 회로(57)에 더한 것이다. 이로 인하여, 소비 전류를 줄이기 위하여, 저항 R1 및 저항 R2의 저항값을 크게 한 경우에도, 강압 회로(2)의 외부 전원 전압 Vcc에 대한 반응속도를 빠르게 할 수 있어, 강압 회로(2)를 의도한대로 동작시킬 수 있다. 즉, 외부 전원 전압 Vcc가 급속히 상승 또는 하강한 경우에도, 캐패시턴스 분할에 의해, 노드 N1의 전압을, 외부 전원 전압 Vcc의 급속한 상승 또는 하강에 뒤짐이 없이, 설계대로의 전압으로 할 수 있다. 그 결과, 저 소비 전력화를 실현할 수 있고, 전원 인가시에도, 강압 회로(2)를 의도한대로 동작시킬 수 있어서, 내부 회로(1)에 의도한 전압을 공급할 수 있다.

또한, 각각의 저항 R1∼R3로서, 제1도에 도시한 바와 같이, 한개 또는 여러개의 1종류(저항값 및 구성이 실제로 동일)의 저항 소자 R을 이용할 수 있다. 이 경우에는, 실시예 4에 의한 SRAM은 실시예 1에 의한 SRAM과 마찬가지의 효과를 낸다.

또한, 각각의 저항 R1∼R3로서, 제6도에 도시한 바와 같이, 한개 또는 여러개의 1종류(저항값 및 구성이 실제로 동일)의 TFT를 이용할 수 있다. 이 경우에는 제7도 또는 제8도에 도시한 TFT를 이용할 수 있다. 이와 같은 경우에는, 실시예 4에 의한 SRAM은 실시예 2 또는 3에 의한 SRAM과 동일한 효과를 나타낸다.

[실시예 5]

본 발명의 실시예 5에 의한 SRAM의 특징을 간단히 설명한다. 실시예 5에 의한 SRAM의 강압 회로는, 제9도의 강압 회로(2)의 캐패시터 C1 및 C2를, 1종류(캐패시턴스값 및 구성이 실제로 동일)의 캐패시턴스 소자를 여러개 이용하여 구성한 것이다. 이하, 상세히 설명한다.

제10도는, 본 발명의 실시예 5에 의한 SRAM의 일부를 상세히 도시한 회로도이다. 또한, 제9도와 동일한 부분에 대해서는, 동일한 참조부호를 붙이며, 그에 대한 설명은 생략한다.

제9도의 SRAM과 다른 특징 부분을 설명한다. 캐패시터 C1은 1종류(캐패시턴스값 및 구성이 실제로 동일)의 캐패시턴스 소자C를 하나 또는 여러개 이용하여 구성되어 있다. 캐패시터 C2는 1종류(캐패시턴스값 및 구성이 실제로 같음)의 캐패시턴스 소자C를 하나 또는 여러개 이용하여 구성한다. 또한, 캐패시터 C1을 구성하는 캐패시턴스 소자 C와 캐패시터 C2를 구성하는 캐패시턴스 소자 C는 같은 캐패시턴스값 및 구성을 가지고 있다. 캐패시터 C1을 구성하는 캐패시턴스 소자 C와 캐패시터 C2를 구성하는 캐패시턴스 소자 C는 같은 종류이다.

캐패시터 C1을 구성하는 한개 또는 여러개의 캐패시턴스 소자C는 외부 전원 전압 Vcc를 가지는 노드와 노드 N1의 사이에 병렬로 접속된다. 캐패시터 C2를 구성하는 한개 또는 여러개의 캐패시턴스 소자 C는 노드 N1과 접지 전압을 가지는 노드의 사이에 병렬로 접속된다.

제10도의 강압 회로(2)가 제9도의 강압 회로(2)와 다른 것은 제10도의 강압 회로(2)가, 캐패시터 C1, C2를 한개 또는 여러개의 캐패시턴스 소자 C로 구성하고 있는데 반하여, 제9도의 강압 회로(2)의 캐패시터 C1, C2는 각각 한개의 소자로 구성되어 있는 점이다. 이로 인하여, 제10도의 캐패시터 C1, C2의 역할은 제9도의 C1, C2의 역할과 같다. 또한, 제10도의 강압 회로(2)의 기본적인 동작은 제9도의 강압 회로(2)의 기본적인 동작과 같다.

이상과 같이, 실시예 5에 의한 SRAM의 강압 회로(2)에 대해서는, 캐패시터 C1, C2를 각각, 1종류 캐패시턴스 소자 C를 한개 또는 여러개 이용함으로써 구성하고 있다. 이로 인하여, CAD상에서의 레이 아웃이 아주 용이해지며, 설계의 변경등에 의한 레이 아웃의 수정도 간단해진다.

실시예 5에 의한 SRAM의 강압 회로(2)와 실시예 4에 의한 SRAM의 강압 회로(2)의 차이는, 각각의 캐패시터 C1 및 캐패시터 C2을, 한개의 소자로 구성하든가 여러개의 1종류의 소자로 구성하든가이다. 이로 인하여, 실시예 5에 의한 SRAM은 실시예 4에 의한 SRAM과 마찬가지로 효과를 가진다.

또한, 저항 R1∼R3로서, 제9도에 도시한 저항 R1∼R3와 같은 것을 이용할 수 있다.

[실시예 6]

실시예 1에 의한 SRAM의 강압 회로(2)에서, 전환점(외부 전원 전압 Vcc를 강압하여 내부 전압을 발생하기 시작하는 소정의 전압)은, 저항 R1의 저항값 R1의, 저항 R2의 저항값 R2에 대한 비율(이하, "R1:R2 저항비"라 한다), 즉, R1:R2 로 결정되어 있다. 단, SRAM의 제조공정에서의 여러 가지의 변동(variation)을 원인으로 하여, R1:R2 저항비가 설계값과 같아도, 전환점이 소정의 값으로부터 벗어나는 경우가 있다.

SRAM의 제조공정에서의 각종의 변동이란, 예를 들면, PMOS 트랜지스터 QP1, QP2의 임계값 전압 Vtp나 저항 R3의 저항값 R3의 변동 등이다. 실시예 6에 의한 SRAM의 강압 회로는 이와 같은 문제를 해결하기 위하여 이루어진 것이다.

제11도는, 본 발명의 실시예 6에 의한 SRAM의 일부를 상세히 도시한 회로도이다. 또한, 제1도와 동일한 부분에 대해서는 동일한 참조부호를 붙이며, 그에 대한 설명은 생략한다.

제11도를 참조하면, 실시예 6에 의한 SRAM의 일부는 강압 회로(2) 및 내부 회로(1)를 포함한다. 강압 회로(2)는 저항 R1, R2, R3, R4, R5, 세 개의 퓨즈F, PMOS 트랜지스터 QP1, QP2 및 NMOS 트랜지스터 QN을 포함한다. 저항 R4는 저항 소자 R을 포함한다. 저항 R5는 두 개의 저항 소자 R을 포함한다. 각각의 저항 R1∼R3는 한개 또는 여러개의 저항 소자 R를 포함한다.

저항 R1∼R5는 외부 전원 전압 Vcc를 가지는 노드와 접지 전압을 가지는 노드의 사이에 직렬로 접속된다. 저항 R4는 외부 전원 전압 Vcc를 가지는 노드와, 저항 R1의 사이에 접속된다. 저항 R5는 접지 전압 가지는 노드와 저항 R2의 사이에 접속된다. 저항 R5를 구성하는 두 개의 저항 소자 R은 직렬로 접속되어 있다. 저항 R4로서의 저항 소자 R은 퓨즈 F에 의해 단락되어 있다. 저항 R5를 구성하는 각 저항 소자 R은 퓨즈 F에 의해 단락되어 있다.

여기에서, 저항 R1∼R5을 구성하는 저항 소자 R은 같은 종류의 저항 소자, 즉, 저항값 및 구성이 실제로 같은 저항 소자이다. 저항 R4, R5를 구성하는 각 저항 소자 R은 퓨즈 F에 의해 단락되어 있을 때에는, 저항으로서의 기능을 가지지 않는다. 퓨즈 F가 절단될 때까지 저항으로서의 기능을 가지지 않게 된다. 웨이퍼 공정을 완료한 시점에 전환점을 측정한다. 그리고, 측정한 전환점이 설계상의 전환점과 다른 경우에는 퓨즈 F의 일부 또는 전부를 절단하여, 전환점의 크기를 조정한다.

구체적으로 설명하면, 세 개의 퓨즈F를 절단하지 않은 경우에는, 전환점의 크기는 R1:R2 저항비에 의해 결정된다. 저항 소자 R의 저항값을 R로 한다. 저항 R4를 구성하는 저항 소자 R1을 단락하는 퓨즈 F를 절단한 경우를 고려한다. 이 경우의 전환점은, 저항 R4를 구성하는 저항 소자 R의 저항값 R과 저항 R1의 저항값 R1의 합의, 저항 R2의 저항값 R2에 대한 비, 즉, (R1+R):R2에 의해 결정된다.

다음으로, 저항 R5를 구성하는 두 개의 저항 소자 R을 단락하는 두 개의 퓨즈 F만을 절단한 경우를 고려한다. 이 경우, 전환점은 저항 R1의 저항값 R1의, 저항 R2의 저항값 R2와 저항 R5의 저항값 2R와의 합에 대한 비, 즉, R1:(R2+2R)에 의해 결정된다.

이상은 저항 R4를 구성하는 저항 소자 R을 단락하는 퓨즈 F를 절단한 경우와 저항 R을 구성하는 두 개의 저항 소자 R을 단락하는 퓨즈 F를 절단한 경우에 대하여 설명했으나, 절단하는 퓨즈 F의 수를 조정함으로써, 전환점을 조정할 수 있다. 즉, 전환점은 외부 전원 전압 Vcc를 가지는 노드와 노드 N1의 사이의 저항값의, 노드 N1과 접지 전압을 가지는 노드의 사이의 저항값에 대한 비(이하, "저항 분할비"라 한다)에 의해 결정되므로, 퓨즈 F에 의해, 외부 전원 전압 Vcc를 가지는 노드와 노드 N1의 사이의 저항값 또는 노드 N1과 접지 전압을 가지는 노드의 사이의 저항값을 조정함으로써, 전환점의 크기를 조정할 수 있다. 이와 같이 하여, SRAM의 제조공정에서의 각종 변동(SRAM의 제조공정의 변동)에도 불구하고, 항상 전환점을, 소망하는(최적의) 전환점으로 설정할 수 있다.

또한, 퓨즈 F에 의해 단락된 저항 소자 R로 이루어지는 저항 R4는 저항 R1과 노드 N1의 사이에 설치할 수도 있다. 또한, 퓨즈 F에 의해 단락된 저항 소자 R로 이루어지는 저항 R5는, 노드 N1과 저항 R2의 사이에 설치하는 것도 가능하다.

또한, 저항 R4는 한개의 저항 소자 R을 마련하고 있으나, 저항 소자 R은 몇 개이어도 상관이 없으며, 이 경우에는 각 저항 소자 R은 대응하는 퓨즈 F에 의해 단락된다. 또한, 저항 R5는 두 개의 저항 소자 R을 설치하고 있는데, 이것도 몇 개이어도 상관이 없으며, 이 경우에 각 저항 소자 R은 각 저항 소자 R에 대응한 퓨즈 F에 의해 단락되게 된다.

또한, 저항 R1이 여러개의 저항 소자 R로 이루어지는 경우, 그 중의 적어도 한개가 퓨즈 F에 의해 단락될 수 있다. 이 경우에는, 퓨즈 F의 절단에 의해, 저항 R1의 저항값을 조정하게 된다. 또한, 저항 R2가 여러개의 저항 소자 R로 이루어지는 경우, 그 중의 적어도 한개를 퓨즈 F에 의해 단락할 수 있다. 이 경우에는 퓨즈 F의 단절에 의해 저항 R2의 저항값을 조정하게 된다.

제11도의 강압 회로(2)가 제1도의 강압 회로와 다른 것은 제11도의 강압 회로(2)가, 퓨즈 F에 의해 단락된 저항 소자 R을 포함하며, 웨이퍼 공정의 완료시에, 전환점을 퓨즈 F의 절단에 의해 조정할 수 있도록 되어 있음에 반하여, 제1도의 강압 회로(2)는 퓨즈 F에 의해 단락된 저항 소자 R을 포함하고 있지 않은 점이다. 이로 인하여, 제11도의 강압 회로(2)의 기본적인 동작은 제1도의 강압 회로(2)의 기본적인 동작과 같다.

이상과 같이, 실시예 6의 SRAM의 강압 회로(2)에서, 저항 R1과 외부 전원 전압 Vcc를 가지는 노드의 사이에, 퓨즈 F에 의해 단락된 저항 소자 R을 설치하고, 저항 R2와 접지 전압을 가지는 노드의 사이에, 두 개의 퓨즈 F에 의해 단락된 두 개의 저항 소자 R을 설치하고 있다. 이로 인하여, 웨이퍼 공정에서, 전환점이 변동한 경우에도, 제조공정의 완료시에, 퓨즈 F를 절단하는 수를 조정함으로써, 저항 분할비를 변화시키도록, 전환점을 설계대로 얻을 수 있다.

또한, 저항 R4를 저항 R1과 노드 N1의 사이에 설치하는 것도 가능하다. 저항 R5를 노드 N1과 저항 R2의 사이에 설치하는 것도 가능하다. 저항 R1이 여러개의 저항 소자 R로 이루어지는 경우, 그 중의 적어도 하나를 퓨즈 F에 의해 단락할 수 있다. 저항 R2가 여러개의 저항 소자 R로 이루어지는 경우, 그 중에 적어도 하나를 퓨즈 F에 의해 단락할 수 있다. 이들 경우에도, 웨이퍼 공정에서, 전환점이 변동한 경우에도, 제조공정의 완료시에, 퓨즈 F를 절단하는 수를 조정함으로써, 저항 분할비를 변화시키도록, 전환점을 설계대로 설정할 수 있다.

실시예 6에 의한 SRAM의 강압 회로(2)에서는, 퓨즈 F에 의해 직접, 저항 소자 R을 단락하고 있다. 이로 인하여, 퓨즈를 절단하여 간접적으로 저항값을 조절하는 경우에 비하여, 강압 회로를 단순화시킬 수 있음과 동시에, 레이아웃 면적을 절약할 수 있다. 퓨즈를 절단하여, 간접적으로 저항값을 조절하는 경우란, 예를 들면, 다음과 같은 경우이다. 퓨즈와 저항의 사이에 스위치를 설치하고, 이 스위치의 온/오프를 퓨즈로 절단함으로써 제어하고, 이 스위치의 온/오프에 의해, 저항 소자를 저항으로서 기능시킬 것인지의 여부를 결정하는 경우이다.

실시예 6에 의한 SRAM의 강압 회로(2)와 실시예 1에 의한 SRAM의 강압 회로(2)가 다른 것은 실시예 6에 의한 SRAM의 강압 회로(2)가 퓨즈 F에 의해 단락된 저항 소자 R을 설치하고 있음에 비해, 실시예 1에 의한 SRAM의 강압 회로(2)는 이들을 설치하고 있지 않은 점이다. 이로 인하여, 실시예 6에 의한 SRAM의 강압 회로(2)는 실시예 1에 의한 SRAM의 강압 회로(2)의 기능을 잃지 않고 있다. 따라서, 실시예 6에 의한 SRAM은 실시예 1에 의한 SRAM과 같은 효과를 가진다.

또한, 제9도 및 제10도와 같이, 외부 전원 전압 Vcc를 가지는 노드와 노드 N1의 사이에 캐패시터 C1, 접지 전압을 가지는 노드와 노드 N1의 사이에 캐패시터 C2를 설치할 수도 있다. 이 경우에는, 실시예 6에 의한 SRAM은 실시예 4 또는 5에 의한 SRAM과 같은 효과를 가진다.

또한, 실시예 6에 의한 SRAM의 강압 회로의 저항 소자 R로서, 제7도 및 제8도에 도시한 TFT를 이용할 수 있다. 이 경우에는 실시예 6에 의한 SRAM은 실시예 2 또는 3에 의한 SRAM과 같은 효과를 가진다.

[실시예 7]

제12도는 본 발명의 실시예 7에 의한 SRAM의 일부를 도시하는 개략도이다.

제12도를 참조하면, 실시예 7에 의한 SRAM의 일부는 제1의 패드(33), 제2의 패드(31), 강압 회로(35), 입력 보호 회로(37), 내부 회로(1) 및 내부 전원 배선(39)을 포함한다.

강압 회로(35)는 제2의 패드(31)의 근방에 배치된다. 제1의 패드(33)는 제2의 패드(31)의 근방에 배치된다. 제1의 패드(33)는 입력 보호 회로(37)를 통하여 내부 전원 전압(39)에 접속된다.

강압 회로(35)는 제2의 패드(31)를 통하여 외부 전원 전압 Vcc를 받는다. 강압 회로(35)는 외부 전원 전압 Vcc를 강압하여 내부 전압을 발생한다. 강압 회로(35)에 의해 발생한 내부 전압은 내부 전원 배선(39)을 통하여 내부 회로(1)로 공급된다. 또한 내부 회로(1)는 예를 들면 메모리 회로(메모리 셀)등이다.

제1의 패드(33)는 웨이퍼 테스트시, 내부 전원 배선(39)의 전위(내부 전압)을 모니터함으로써, 강압 회로(35)의 동작을 확인 및 평가하기 위한 것이다. 즉, 제1의 패드(33)는 입력 보호 회로(37)를 통하여 내부 전원 배선(39)에 접속되어 있으므로, 제1의 패드(33)의 전위를 모니터함으로써, 강압 회로(35)의 동작을 확인 또는 평가할 수 있다.

제1의 패드(33)의 다른 방법에 대하여 설명한다. 제2의 패드(31)는 그 근방에 배치된 리드 단자(도시하지 않음)로부터 외부 전원 전압 Vcc를 공급받을 수 있다. 이로 인하여, 제1의 패드(33)를 제2의 패드(31)의 근방에 배치함으로써, 제2의 패드(31)로 외부 전원 전압 Vcc를 공급하고 있는 리드 단자와, 제1의 패드(33)를 용이하게 본딩할 수 있다. 따라서, 외부 전원 전압 Vcc를 직접, 내부 전압으로서 내부 회로(1)로 공급할 경우에는, 도시하지 않은 리드 단자와 제1의 패드(33)를 용이하게 본딩할 수 있고, 외부 전원 전압 Vcc를 강압하는 일없이, 제1의 패드(33) 및 입력 보호 회로(37)를 통하여, 내부 회로(1)로 공급할 수 있다. 외부 전원 전압 Vcc를 강압하여 내부 전압을 발생할 때에는, 도시하지 않은 리드 단자와 제2의 패드(31)를 본딩하여, 제2의 패드(31)로 외부 전원 전압 Vcc를 공급한다.

이와 같이, 제1의 패드(31) 및 제2의 패드(33)를 이용함으로써, 동일한 칩으로, 외부 전원 전압 Vcc를 강압하여 내부 전압을 발생하는 경우와, 외부 전원 전압 Vcc를 내부 전압으로서 직접, 내부 회로(1)로 공급하는 경우 사이를 용이하게 전환할 수 있다. 입력 보호 회로(37)는 제1의 패드(33)에 서지 전압(surge voltage)(예정되어 있지 않은 커다란 전압)이 걸린 경우, SRAM의 내부 회로, 특히, 메모리 회로(메모리 셀)로서의 내부 회로(1)등이 파괴되는 것을 방지하고 있다.

제2의 패드(31)의 근방에는 강압 회로(35)가 배치되어 있다. 즉, 제2의 패드(31)와 강압 회로(35)를 접속하는 배선이 짧다. 이로 인하여, 근접하는 배선의 전압의 변동을 원인으로 하여, 제2의 패드(31)와 강압 회로(35)의 사이의 배선에 잡음(noise)이 발생하기가 어렵다. 즉, 제2의 패드(31)의 근방에 강압 회로(35)를 배치함으로써 강압 회로(35)로의 잡음의 영향을 줄일 수 있다.

제13도는 제12의 SRAM의 일부를 상세히 도시한 회로도이다. 또한, 제12도와 같은 부분에 대해서는 동일한 참조부호를 붙이고, 그 설명은 적절히 생략한다.

제13도를 참조하면, SRAM의 일부는 제1패드(33), 제2의 패드(31), 강압 회로(35), 입력 보호 회로(37) 및 내부 전원 배선(39)을 포함한다. 강압 회로(35)는 저항 R1, R2, R3, PMOS 트랜지스터 QP1, QP2 및 NMOS 트랜지스터 QN을 포함한다. 강압 회로(35)는 제9도의 강압 회로(2)에서, 캐패시터 C1, C2를 없앤 것이다. 따라서, 강압 회로(35)의 동작은 제9도의 강압 회로(2)의 동작과 같다. 또한, 강압 회로(35)로서는 실시예 1∼6의 SRAM에서 이용한 강압 회로(2)를 이용할 수 있다.

제14도는 제12도 및 제13도의 입력 보호 회로(37)에 대하여 상세히 도시한 회로도이다. 또한, 제12도 및 제13도와 같은 부분에 대하여는 동일한 참조부호를 붙이며, 그에 대한 설명은 생략한다.

제14도를 참조하면, 입력 보호 회로는 저항 소자(44), (45), PMOS 트랜지스터(41) 및 NMOS 트랜지스터(43)를 포함한다. 저항 소자(44)는 노드 N3(내부 전원 배선 39)와 노드 N4의 사이에 접속된다. 저항 소자 (45)는 노드 N4와 제1의 패드(33)의 사이에 접속된다. PMOS 트랜지스터(41)는 외부 전원 전압 Vcc를 가지는 노드와 노드 N4의 사이에 접속된다. PMOS 트랜지스터(41)의 게이트는 외부 전원 저압 Vcc를 가지는 노드에 접속된다. NMOS 트랜지스터(43)는 접지 전압을 가지는 노드와 노드 N4의 사이에 접속된다. NMOS 트랜지스터(43)의 게이트는 접지 전압을 가지는 노드에 접속된다.

외부 전원 전압 Vcc를 가지는 노드와 접속되는 PMOS 트랜지스터(41)의 한쪽 전극은 다이오드의 캐소드로서 작용한다. 노드 N4와 접속되는 PMOS 트랜지스터(41)의 다른쪽 전극은 다이오드의 애노드(anode)로서 작용한다. 접지 전압을 가지는 노드와 접속되는 NMOS 트랜지스터(43)의 한쪽 전극은 애노드로서 작용한다. 노드와 N4와 접속되는, NMOS 트랜지스터(43)의 다른쪽 전극은 다이오드의 캐소드(cathode)로서 작용한다.

이상과 같이, 실시예 7에 의한 SRAM에서는 강압 회로(35)로 외부 전원 전압 Vcc를 공급하기 위한 제2의 패드(31)가 강압 회로(35)의 근방에 배치되어 있으며, 제2의 패드(31)와 강압 회로(35)를 접속하는 배선이 짧다. 이로 인하여, 근접하는 배선의 전압의 변동 등을 원인으로 하여, 제2의 패드(31)와 강압 회로(35)를 연결하는 배선에 발생하는 잡음을 작게할 수 있어, 강압 회로(35)로의 잡음의 영향을 줄일 수 있다.

실시예 7에 의한 SRAM에서는 제1의 패드(33)를 설치하고 있다. 이로 인하여, 강압 회로(35)가 발생하는 내부 전압을 모니터할 수 있어, 강압 회로(35)의 동작을 확인 또는 평가할 수 있다. 또한, 제1의 패드(33)를 제2의 패드(31)의 근방에 설치하고 있다. 이로 인하여, 외부 전원 전압 Vcc를 공급하는 리드 단자로부터의 본딩을 제1의 패드(33)에 대해서도 쉽게 수행할 수 있다. 그 결과, 내부 회로(1)에, 외부 전원 전압 Vcc를 강압하여 내부 전압을 주는 경우와, 외부 전원 전압 Vcc를 입력 보호 회로(37)를 통하여 직접 주는 경우를 용이하게 선택하여 설정할 수 있다.

실시예 7에 의한 SRAM에서는 내부 전원 배선(39)과 제1의 패드(33)의 사이에 입력 보호 회로(37)를 설치하고 있다. 이로 인하여, 제1의 패드(33)에 예정되어 있지 않는 큰 전압이 걸린 경우에도, 내부 회로(1)가 파괴되는 것을 방지할 수 있다.

[실시예 8]

제15도는 본 발명의 실시예 8에 의한 SRAM의 일부의 레이아웃을 도시하는 개략도이다. 또한, 제1도, 제10도, 제11도 및 제12도와 같은 부분에 대해서는 동일한 참조부호를 붙이며, 그에 대한 설명은 생략한다.

제15도를 참조하면, 실시예8에 의한 SRAM은 제1의 패드(33), 제2의 패드(31), 강압 회로(2), 입력 보호 회로(37), 내부 회로(1) 및 내부 전원 배선(39)을 포함한다.

강압 회로(2)는 저항 R1, R2, R3, R4, R5, PMOS 트랜지스터 QP1, QP2, NMOS 트랜지스터 QN, 캐패시터 C1, C2 및 세 개의 퓨즈 F를 포함한다. 저항 R1은 하나의 저항 소자 R로 이루어진다. 저항 R2는 네 개의 저항 소자 R로 이루어진다. 저항 R4는 하나의 저항 소자 R로 이루어진다. 저항 R5는 두 개의 저항 소자 R로 이루어진다. 저항 소자 R3은 세 개의 저항 소자 R로 이루어진다.

저항 소자 R4를 구성하는 저항 소자 R은 퓨즈 F에 의해 단락되어 있다. 저항 R5를 구성하는 두 개의 저항 소자 R은 두 개의 퓨즈 F에 의해 단락되어 있다. 캐패시터 C1은 네 개의 캐패시턴스 소자 C로 이루어진다. 캐패시터 C2는 하나의 캐패시턴스 소자 C로 이루어진다. 또한, 저항 R1∼R5를 구성하는 저항 소자 R는 모두 같은 종류(저항값 및 구성이 실제로 같음)이다. 캐패시터 C1, C2를 구성하는 캐패시턴스 소자 C는 모두 같은 종류(캐패시턴스값 및 구성이 같음)이다.

NMOS 트랜지스터 QN은 케이트 G 및 전극 E1, E2를 포함한다. PMOS 트랜지스터 QP1는 케이트 G 및 전극 E5, E6을 포함한다. PMOS 트랜지스터 QP2는 게이트 G 및 전극 E3, E4를 포함한다. PMOS 트랜지스터 QP1, QP2 및 NMOS 트랜지스터 QN은 콘택트 홀(46)을 통하여 배선과 접속된다. NMOS 트랜지스터 QN 및 PMOS 트랜지스터 QP1, QP2에서, 채널 폭이 커질수록 전극과 배선이 접속하기 위한 콘택트 홀(46)의 수가 많아지고 있다. 또한, ×를 □로 둘러싼 기호는 모두 콘택트 홀(46)을 나타낸다.

제2의 패드(31)로보터 외부 전원 전압 Vcc가 공급된다. GND 패드에서 접지 전압이 공급된다. 내부 회로(1)는 제1도, 제10도, 제11도 또는 제12도의 내부 회로(1)에 상당한다.

저항 R1, 저항 R2, 저항 R3는 각각 제1도의 저항 R1, 저항 R2 및 저항 R3에 상당한다. 저항 R1∼R3를 구성하는 저항 소자 R은 제1도의 저항 R1∼R3을 구성하는 저항 소자 R에 상당한다. PMOS 트랜지스터 QP1, PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 QN은 각각 제1도의 PMOS 트랜지스터 QP1, PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 QN에 상당한다. 노드 N1, N2, N3는 각각 제1도의 노드 N1, N2, N3에 상당한다.

이와 같이, 실시예 8에 의한 SRAM의 강압 회로(2)는 제1도에 도시하는 실시예 1에 의한 강압 회로(2)를 포함하고 있다. 이로 인하여, 실시예 8에 의한 SRAM은 실시예 1에 의한 SRAM과 같은 효과를 가진다.

저항 R1, 저항 R2 및 저항 R3는 각각 제10도의 저항 R1, 저항 R2 및 저항 R3에 상당한다. 캐패시터 C1 및 캐패시터 C2는 각각 제10도의 캐패시터 C1 및 캐패시터 C2에 상당한다. 캐패시터 C1 및 캐패시터 C2를 구성하는 캐패시턴스 소자 C는 제10도의 캐패시터 C1 및 C2를 구성하는 캐패시턴스 소자 C에 상당한다. PMOS 트랜지스터 QP1, PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 QN은 각각 제10도의 PMOS 트랜지스터 QP1, PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 QN에 상당한다. 노드 N1, N2, N3는 각각 제10도의 노드 N1, N2, N3에 상당한다.

이와 같이, 실시예 8에 의한 SRAM의 강압 회로(2)는 제10도에 도시한 실시예 5에 의한 SRAM의 강압 회로(2)를 포함하고 있다. 이로 인하여, 실시예 8에 의한 SRAM은 실시예 5에 의한 SRAM과 같은 효과를 가진다.

저항 R1, R2, R3, R4 및 R5는 각각 제11도의 저항 R1, R2, R3, R4 및 R5에 상당한다. 세 개의 퓨즈 F는 제11도의 세 개의 퓨즈 F에 상당한다. 저항 R1∼R5를 구성하는 저항 소자 R은 저항 R1∼R5를 구성하는 저항 소자 R 에 상당한다. PMOS 트랜지스터 QP1, PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 QN은 각각 제11도의 PMOS 트랜지스터 QP1, PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 QN에 상당한다. 노드 N1, N2, N3는 각각 제10도의 노드 N1, N2, N3에 상당한다.

이와 같이, 실시예 8에 의한 SRAM의 강압 회로(2)는 제11도에 도시한 실시예 6에 의한 SRAM의 강압 회로(2)를 포함하고 있다. 이로 인하여, 실시예 8에 의한 SRAM은 실시예 6에 의한 SRAM과 같은 효과를 가진다.

제1패드(33), 제2의 패드(31), 내부 전원 배선(39) 및 입력 보호 회로(37)는 각각 제12도의 제1의 패드(33), 제2의 패드(31), 내부 전원 배선(39) 및 입력 보호 회로(37)에 상당한다. 강압 회로(2)는 제12도의 강압 회로(35)에 상당한다.

이와 같이, 실시예 8에 의한 SRAM은 제12도에 도시한 실시예 7에 의한 SRAM을 포함한다. 이로 인하여, 실시예 8에 의한 SRAM은 실시예 7에 의한 SRAM과 같은 효과를 가진다.

또한, 저항 R1∼R5를 구성하는 저항 소자 R로서 제7도 또는 제8도에 도시한 TFT를 이용할 수 있다. 이 경우에는 실시예 8에 의한 SRAM은 실시예 2 또는 3에 의한 SRAM과 같은 효과를 가진다.

이상과 같이, 실시예 8에 의한 SRAM은 실시예 1, 실시예 5, 실시예 6 및 실시예 7을 포함하고 있으므로, 그 동작 및 효과는 실시예 1, 실시예 5, 실시예 6 및 실시예 7에 의한 SRAM과 같다. 여기에서, 실시예 8에 의한 SRAM에 대한 개략적인 설명을 하기로 한다.

저항 R1의 저항값 R1의, 저항 R2의 저항값 R2에 대한 비(이하, "R1:R2 저항비"이라 한다)는 R1:R2=1:4이다. 캐패시터 C1의 캐패시턴스값 C의, 캐패시터 C2의 캐패시턴스값 C2에 대한 비(이하, "C1:C2 캐패시턴스비"이라 한다)는 C1:C2=4:1이다. 외부 전원 전압 Vcc을 가지는 노드와 노드 N1 사이의 저항의, 노드 N1과 접지 전압을 가지는 노드의 사이의 저항값에 대한 비(이하, "저항 분할비"라 한다)를 조정할 수 있도록, 저항 R1에 예비 저항 R4를, 저항 R2에 예비 저항 R5를 접속하고 있다. 또한, 저항 R4를 구성하는 하나의 저항 소자 R 및 저항 R5를 구성하는 두 개의 저항 소자 R은 퓨즈 F에 의한 단락되어 있다. 이로 인하여, 웨이퍼 공정의 완료시에 전환점을 측정하여, 전환점이 설계상의 전환점(원하는 전환점)과 다를 경우에는, 퓨즈 F를 절단하여 저항 분할비를 조정함으로써, 전환점을 설계상의 전환점으로 설정할 수 있다.

실시예 8에 의한 SRAM은 저 소비 전력형의 SRAM이므로, 기록, 재생 등의 일상적인 동작시에는, 5V의 외부 전원 전압 Vcc를 부여한다. 또한, 데이터 유지(holding)시에는 2∼3V의 외부 전원 전압 Vcc를 부여한다. 따라서, 외부 전원 전압 Vcc가 5V인 상태에서 일상적인 동작을 수행하는 SRAM에서는 전환점을 3V와 5V의 사이에 설정할 필요가 있다. 한편, PMOS 트랜지스터 QP1의 임계값 전압 Vtp가 약 -0.8V이므로, R1:R2 저항비를 R1:R2=1:4로 하는 것에 의해, 전환점을 약 4V로 하고 있다. 또한, 세 개의 퓨즈 F는 절단되어 있지 않으므로, 저항 분할비는 R1:R2 저항비와 같아진다.

외부 전원 전압 Vcc가 5V인 일반적인 동작에서는 PMOS 트랜지스터 QP2가 오프되어 있으므로, NMOS 트랜지스터 QN이 5V의 외부 전원 전압 Vcc를 강압하여 내부 전압을 발생한다. 즉, 외부 전원 전압 Vcc가 5V일 때의 일상의 동작시에는 NMOS 트랜지스터 QN에는 큰 전류가 흐르게 된다. 한편, 외부 전원 전압 Vcc가 2∼3V의 데이터 유지시에는 PMOS 트랜지스터 QP2가 온으로 되어 있으므로, 주로, PMOS 트랜지스터 QP2에 의해, 3V의 외부 전원 전압 Vcc가 내부 전압으로서 내부 회로(1)로 공급되게 된다. 따라서, SRAM의 데이터 유지 동작시에는 PMOS 트랜지스터 QP2에 작은 전류만이 흐르게 된다. 따라서, PMOS 트랜지스터 QP2에는 작은 전류밖에 흐르`지 않으므로, PMOS 트랜지스터 QP2의 크기는 NMOS 트랜지스터 QN의 크기에 비하여 작게 할 수 있다. 그 결과, SRAM의 레이아웃 면적을 작게 할 수 있다.

이상과 같이, 실시예 8에 의한 SRAM은, 실시예 1∼7에 의한 SRAM의 특징을 모두 포함하고 있다. 즉, 실시예 8에 의한 SRAM은, 실시예 1∼7에 의한 SRAM을 조합한 것이다. 이 때문에 , 실시예 8에 의한 SRAM은 적어도 실시예 1∼7에 의한 SRAM을 조합한 효과와 같은 효과를 이룬다.

실시예 8에 의한 SRAM에 있어서는, 외부 전원 전압이 작은 데이터 유지 동작시에만, PMOS 트랜지스터 QP2를 온(on)시켜서, 내부 전압을 발생한다. 이 때문에 PMOS 트랜지스터 QP2의 사이즈는 외부 전원 전압 Vcc가 5V일 때 내부 전압을 발생하는 NMOS 트랜지스터 QN의 사이즈 보다도 작게 할 수 있고, 이것에 의해서 SRAM의 레이아웃 면적을 작게 할 수 있다.

[실시예 9]

실시예 1∼8에 의한 SRAM은, 그 강압 회로에 특징이 있다. 원래 강압 회로는 메모리 회로 등의 내부 회로를 구성하는 트랜지스터의 신뢰성을 확보하기 위해서, 내부 회로에 가하는 전압을 내리기 위한 것이다 이 때문에, 접지 전압(GND)을 승압하는 것에 의해서도, 마찬가지로 내부 회로를 구성하는 트랜지스터의 신뢰성을 확보할 수 있다. 이와 같은 관점에서 실시예 9에 의한 SRAM은, 그 승압 회로에 특징을 가진다.

제16도는 본 발명의 실시예 9에 의한 SRAM의 일부를 상세하게 나타낸 회로도이다.

제16도를 참조하면, 실시예 9에 의한 SRAM의 일부는, 내부 전압 발생 회로로서의 승압 회로(48) 및 내부 회로(1)를 포함한다. 승압 회로(48)는, 저항 R1, R2, R3, NMOS 트랜지스터 QN1, QN2 및 PMOS 트랜지스터 QP를 포함한다.

저항 R1 및 저항 R2는, 외부 전원 전압 Vcc를 가지는 노드와, 외부 접지 (GND)전압을 가지는 노드와의 사이에 직렬로 접속된다. NMOS 트랜지스터 QN1 및 저항 R3은 외부 전원 전압 Vcc를 갖는 노드와 외부 접지 전압을 갖는 노드의 사이에 직렬로 접속된다. NMOS 트랜지스터 QN1의 게이트와 노드 N1이 접속된다. NMOS 트랜지스터 QN2는 외부 접지 전압을 가지는 노드와, 노드 N3의 사이에 접속된다. NMOS 트랜지스터 QN2의 게이트 노드 N2에 접속된다. PMOS 트랜지스터 QP는 외부 접지 전압을 갖는 노드와 노드 N3의 사이에 접속된다. PMOS 트랜지스터 QP의 게이트는 외부 접지 전압을 가지는 노드의 접속된다. 노드 N3은 내부 회로(1)에 접속된다.

내부 회로(1)는 예를 들면, 정보를 기억하기 위한 메모리 셀을 복수개 가지는 메모리 회로 등이다.

우선, 승압 회로(48)의 기본적인 동작에 대해서 설명한다. 외부 전압 전원 Vcc가 소정 전압 보다도 저전압, 예를 들면, 3V일 때에는, 저항 R1의, 저항 R2에 대한 비 (R1 : R2)에 의한 결정되는 노드 N1의 전압에 의해 NMOS 트랜지스터 QN1이 오프 된다. 이 때문에, 저항 R3에 의해 노드 N2 의 전압은 외부 전원 전압 Vcc 부근까지 상승하여 NMOS 트랜지스터 QN2가 온 된다. 이것에 의해 NMOS 트랜지스터 QN2를 거쳐서 0V의 외부 접지 전압이 노드 N3에 공급되게 된다. 즉, 내부 회로(1)는 주로 NMOS 트랜지스터 QN2를 거쳐서 내부 접지 전압으로서 0V의 외부 접지 전압을 받게 된다.

한편, 외부 전원 전압 Vcc가 소정의 전압보다도 고전압, 예를 들면 5V가 되었을 때 노드 N1의 전압에 의해서 NMOS 트랜지스터 QN1이 온 된다. 이 때문에 노드 N2의 전압이 내려가고, NMOS 트랜지스터 QN2가 오프된다. 이것에 의해 내부 접지 전압은, PMOS 트랜지스터 QP만에 의해 내부 회로(1)에 공급되게 된다. 즉, 0V의 외부 접지 전압을 PMOS 트랜지스터 QP의 임계치 전압 Vtp만큼 승압한 전압이, 내부 접지 전압으로써 내부 회로(1)에 공급되게 된다.

여기에서, NMOS 트랜지스터 QN2가 오프(NMOS 트랜지스터 QN1이 온)되는 조건으로서의 소정의 전압(이하,「전환점」이라 한다)의 크기는 주로 저항 R1의, 저항 R2에 대한 비(이하, ∼ 「R1:R2 저항비」라 한다)에 의해 결정된다. 즉, NMOS 트랜지스터 QN2에 의해 직접 외부 접지 전압을 내부 회로(1)에 공급할 경우와, PMOS 트랜지스터 QP에 의해 외부 접지 전압을 PMOS 트랜지스터 QP의 임계치 전압 Vtp만큼 승압한 전압을 내부 회로(1)에 공급하는 경우를 전환하기 위한 조건으로서의 소정 전압 (전환점)의 크기는 주로, 저항 R1의 저항 R2에 대한 비 (R1:R2 저항비)로 결정된다.

제17도는, 제16도의 승압 회로(48)의 동작을 설명하기 위한 도면이다. 제17도를 참조하면 횡축은 외부 전원 전압 Vcc를 나타내고, 종축은 노드 N3의 전압 (이하,「내부 접지 전압 Vintg」라 한다)를 도시한다. 외부 전원 전압 Vcc가 전환점(소정 전압)S 보다도 작을 때는 NMOS 트랜지스터 QN2가 온 되고, 주로 NMOS 트랜지스터 QN2에 의해 내부 접지 전압 Vintg가 내부 회로(1)에 공급된다. 외부 전원 전압 Vcc가 전환점(소정 전압)S 보다도 클 때는 NMOS 트랜지스터 QN2가 오프되고, PMOS 트랜지스터 QP에 의해 내부 접지 전압 Vintg가 내부 외로(1)에 공급된다. 또한, 파선은 내부 전압 Vint를 나타내고, 외부 전원 전압 Vcc에 따라서 상승하고 있다. 이 내부 전압 Vint는 내부 회로(1)에 공급되는 내부 접지 전압 Vintg보다 높은 전압이다.

이와 같이, 승압 회로(48)는 외부 전원 전압 Vcc가 전환점 S 보다 작을 때는, NMOS 트랜지스터 QN2를 거쳐서 외부 접지 전압을 직접 내부 접지 전압 Vintg로써 공급한다. 외부 전원 전압 Vcc가 전환점 S보다 클 때에는 PMOS 트랜지스터 QP에 의해 외부 접지 전압을 승압한 내부 접지 전압 Vintg를 내부 회로(1)에 공급한다.

이상과 같이, 실시예 9에 의한 SRAM의 승압 회로에서는 외부 전원 전압 Vcc가 전환점 S 보다 커지면, 내부 접지 전압 Vintg를 외부 접지 전압을 승압해서 발생한다. 이 때문에 내부 회로(1)에는 외부 전원 전압 Vcc의 크기에 따라서 내부 전압 Vint가 공급되어 있어도, 실제로 내부 회로(1)에 인가된 전압은, 내부 전압 Vint 보다 작다. 즉, 전환점 S 보다 외부 전원 전압 Vcc가 커질 때에는 내부 회로(1)에는 내부 전압 Vint로부터 0V가 아닌 내부 접지 전압 Vintg를 뺀 전압이 내부 회로(1)에 가해진다.

그 결과, 실시예 9에 의한 SRAM에 있어서는, 외부 전원 전압 Vcc가 커졌을 경우라도 내부 회로(1)에 포함되는 트랜지스터에는 큰 전압이 가해지는 것을 방지 할수 있어, 내부 회로(1)에 포함되는 트랜지스터의 신뢰성을 향상시킬 수 있다.

[실시예 10]

본 발명의 실시예 10에 의한 SRAM의 내부 전압 발생 회로로서의 승압 회로가, 제16도에 나타낸 승압 회로(48)과 다른 것은 다음의 점이다. 제16도의 승압 회로(48)의 저항 R1, R2, R3는 각각 1개의 저항 소자로 구성되는 것에 비해서, 본 발명의 실시예 10에 의한 SRAM의 승압 회로의 각 저항은 실질적으로 동일한 저항값 및 구성을 가지는 1개 또는 복수의 저항 소자에 의해 구성되는 점에서 다르다.

제18도는, 본 발명의 실시예 10에 의한 SRAM의 일부를 상세하게 나타낸 회로도이다. 또한, 제16도와 같은 부분에 대해서는 동일한 참조 부호를 붙여 그 설명을 적당히 생략한다.

제18도를 참조하면, 실시예 10에 의한 SRAM의 일부는 내부 전압 발생 회로로써의 승압 회로(48) 및 내부 회로(1)를 포함한다. 승압 회로(48)는 저항 R1, R2, R3, NMOS 트랜지스터 QN1, QN2 및 PMOS 트랜지스터 QP를 포함한다. 저항 R1은 m개의 저항 소자 R을 포함한다. 저항 R2는 n개의 저항 소자 R를 포함한다. 저항 R3은 k개의 저항 소자 R을 포함한다.

저항 R1 및 저항 R2는, 외부 전원 전압 Vcc를 가지는 노드와, 외부 접지 전압을 가지는 노드와의 사이에 직렬로 접속된다. m개의 저항 소자 R은 외부 접지 전압을 가지는 노드와, 노드 N1과의 사이에 직렬로 접속된다. n개의 저항 소자 R은, 외부 전원 전압 Vcc를 가지는 노드와, 노드 N1과의 사이에 직렬로 접속된다.

NMOS 트랜지스터 QN1 및 저항 R3은 외부 전원 전압 Vcc를 가지는 노드와 외부 접지 전압을 가지는 노드와의 사이에 직렬로 접속된다. NMOS 트랜지스터 QN1의 게이트와 노드 N1이 접속된다. k개의 저항 소자 R은, 노드 N2와 외부 전원 전압 Vcc를 가지는 노드와의 사이에 직렬로 접속된다.

NMOS 트랜지스터 QN2는, 외부 접지 전압을 가지는 노드와, 노드 N3과의 사이에 접속된다. NMOS 트랜지스터 QN2의 게이트는 노드 N2에 접속된다. PMOS 트랜지스터 QP는 외부 접지 전압을 가지는 노드와 노드 N3와의 사이에 접속된다. PMOS 트랜지스터 QP의 게이트는 외부 접지 전압을 가지는 노드에 접속된다. 노드 N3은 내부 회로(1)에 접속된다.

내부 회로(1)은, 예를 들면 정보를 기억하기 위한 메모리 셀을 복수개 가지는 메모리 회로이다. 또한, 저항 R1을 구성하는 m개의 저항 소자 R의 저항값, 저항 R2를 구성하는 n개의 저항 소자 R의 저항값 및 저항 R3을 구성하는 k개의 저항 소자 R의 저항값은 모두 실질적으로 동일하다. 또한, 모든 저항 소자 R의 구성도 실질적으로 동일하다.

또한, 제18도의 승압 회로(48)와 제16도의 승압 회로(48)가 다른 것은, 제18도의 승압 회로(48)의 저항 R1∼R3가 각각 1개 또는 복수개의 저항 소자 R로 이루어진 것에 비해, 제16도의 승압 회로(48)의 저항 R1∼R3은, 각각 1개의 저항 소자로 이루어져 있는 점이다. 즉, 제18도의 승압 회로(48)와 제16도의 승압 회로(48)가 다른 것은 저항 R1∼R3의 구성뿐이다. 이 때문에 제18도의 승압 회로(48)의 기본적인 동작은 제16도의 승압 회로(48)의 기본적인 동작과 같다.

이하, 본 발명의 실시예 10에 의한 SRAM의 승압 회로(48)의 특징을 설명한다. 실시예 10에 의한 승압 회로(48)의 특징은, 상술한 바와 같이 1종류(실질적으로 동일한 저항값 및 실질적으로 동일한 구성)의 저항 소자 R만을 이용하고 있고, 3개의 저항 R1, R2, R3는 저항 소자 R을 1개 또는 복수개 나열시킴으로써 구성되어 있다는데 있다. 저항 R1의 저항값을 R1, 저항 R2의 저항값을 R2, 저항 R3의 저항값을 R3 및 저항 소자 R의 저항값을 R로 한다. 제18도에 있어서는 R1 = m× R, R2 = n × R, R3 = k × R로 되어 있다. m, n, k의 각각은 저항 R1, R2, R3의 각각에 포함되는 저항 소자 R의 수이고, 자연수이다.

이와 같이, 1 종류의 저항 소자 R을 1개 또는 복수개 나열시킴으로써 저항 R1∼R3를 구성하고 있기 때문에, CAD상에서의 레이아웃이 상당히 용이하게 된다. 더욱이 CAD상에서 설계의 변경 등에 의한 레이아웃의 수정도 간단하게 된다.

또한, 이 회로는, 저항 R1∼R3를 구성하는 프로세스에 있어서, 프로세스 파라미터의 변동에도 강해진다. 요컨대, 저항 R1∼R3를 형성하는 프로세스에 있어서 예를 들면, 마스크의 어긋남 등에 의해 저항 소자 R의 저항값이 변동한 경우(저항 소자 R의 저항값이 설계상의 저항값과 다른 경우)에서도 모든 저항 소자 R의 저항값이 같은 비율로 변동한다. 예를 들면, 모든 저항 소자 R의 저항값 R이 모두 저항값 R'로 변동한다. 이 때문에 승압 회로(48)에 있어서 가장 중요한 전환점을 결정하기 위한 저항 R1, 저항 R2의 저항값 R1의 저항값 R2에 대한 비(R1 : R2)는 다음에 나타낸 바와 같이 저항 소자 R의 저항값 R이 저항값 R'으로 변동한 경우에도 일정하게 된다.

또한, NMOS 트랜지스터 QN1의 임계치 전압 Vtn은, 일반적으로 0.8V 정도인 것이 많다. 이 때문에, R1 : R2 = m : n = 1 : 2 ∼ 1 : 5로 설정됨으로써 외부 전원 전압 Vcc가 5V일 때에는, NMOS 트랜지스터 QN2가 온 되고, PMOS 트랜지스터 QP에 의해 내부 접지 전압 Vintg을 발생하여, 내부 회로(1)에 공급할 수 있다. 그리고, R1 : R2 = m : n = 1 : 2 ∼ 1 : 5로 설정됨으로써 외부 전원 전압 Vcc가 3V일 때에는 NMOS 트랜지스터 QN2가 온이 되고, 0V의 외부 접지 전압을 내부 접지 전압 Vintg로 해서, 직접 내부 회로(1)에 공급할 수 있다.

즉, 기입/판독 등의 SRAM의 통상 동작시에는 0V의 외부 접지 전압을 승압한 내부 접지 전압 Vintg이 내부 회로(1)에 공급된다. SRAM이 데이터를 유지할 때에는 0V의 외부 접지 전압을 직접, 내부 접지 전압 Vintg로써 내부 회로(1)에 공급할 수 있다.

또한, 1 종류(실질적으로 동일한 저항값 및 실질적으로 동일한 구성)의 저항 소자 R을 1개 또는 복수개 나열하여, 저항 R1∼R3을 형성하기 때문에, 저항 R1의 저항값 R1의, 저항 R2의 저항값 R2에 대한 비 (R1:R2)의 설정을, 정확하고 용이하게 행할 수 있다. 이 이유는 실시예 1에 있어서, 제3도 ∼ 제5도를 이용하여 설명한 것과 같다. 여기에서 제18도의 저항 소자 R로써는 제3도에 나타낸 폴리실리콘 고 저항 소자를 이용할 수 있다. 또한, 제18도의 승압 회로(48)의 저항 R1 또는 R2의 저항값의 조정 방법은 제5도에서 설명한 제1도의 강압 회로(2)의 저항 R1 또는 R2의 저항값의 조정 방법과 같다.

이상과 같이, 실시예 10에 의한 SRAM의 승압 회로에서는 1 종류 (저항값 및 구성이 실질적으로 동일)의 저항 소자 R을 마련하여, 저항 R1∼R3을 각각 구성하고 있다.

이 때문에, 저항 R1∼R3을 형성하는 프로세스에 있어서 프로세스 파라미터가 변동한 경우에서도 승압 회로(48)에 있어서 가장 중요한 요소인 R1:R2 저항비 (R1:R2)를 일정하게 유지할 수 있다. 즉, 전환점을 결정하는 저항 R1, R2의 저항값이 프로세스 파라미터의 변동에 의해 설계상의 저항값과 어긋난 경우라도 전환점의 변동을 방지할 수 있다.

또한, 1 종류 (저항값 및 구성이 실질적으로 동일)의 저항 소자 R만을 사용하는 것에 비해, CAD상의 레이아웃이 상당히 용이하게 되고, 설계의 변경 등에 의한 레이아웃의 수정이 간단하게 된다.

또한, R1:R2 저항비 (R1:R2)를 1 : 2 ∼ 1 : 5로 설정함으로써, 저 소비 전력형 SRAM의 사용 조건 (데이타를 유지할 경우에는, 0V의 외부 접지 전압을 승압하지 않고, 내부 회로(1)로서의 메모리 회로에 0V의 전압을 인가하고, 통상의 동작시에는 0V의 외부 접지 전압을 승압한 전압을 내부 회로(1)에 인가하는 것)에 적합시킬 수 있다.

또한, 저항 소자 R로써, 제3도의 폴리실리콘 고 저항 소자를 이용한 경우, 폴리실리콘(저항부)(7a)뿐만이 아니라, 콘택트 홀(5)과 폴리실리콘(배선부)(7b)을 포함한 것을 하나의 몸체로써 저항 소자 R로써 간주하고 있다. 그리고, 그 저항 소자 R을 한개 또는 복수개 마련하므로써 저항 R1∼R3을 각각 구성하고 있다. 따라서 폴리실리콘(저항부)(7a)의 저항값뿐 아니라 콘택트 홀(5)와 폴리실리콘(배선부)(7b)의 저항값을 고려한, 1 종류 (저항값 및 구성이 실질적으로 동일)의 저항 소자 R을 1개 또는 복수개 마련하므로써 각각의 저항 R1∼R3의 저항값을 조정하고 있다. 이 때문에 승압 회로(48)에 있어서 가장 중요한 요소인 R1:R2 저항비 (R1:R2)의 설정을 정확하고 용이하게 행할 수 있다.

또한, 저항 R1∼R3을 고 저항 소자로 형성함으로써 SRAM 전체의 저 소비 전력화를 꾀할 수 있다.

[실시예 11]

제16도의 승압 회로(48)의 저항 R1∼R3로써 폴리실리콘 고 저항을 이용한 경우에는, 실시예 2의 서두에서 설명한 바와 같은 문제를 일으킨다. 실시예 11에 의한 SRAM의 승압 회로는 이 문제를 해결하기 위하여 행해진 것이다.

실시예 11에 의한 SRAM의 승압 회로는 제18도의 승압 회로(48)의 저항 R1∼R3을 각각 구상하는 1개 또는 복수개의 저항 소자 R로써 1개 또는 복수개의 TFT를 이용한 것이다. 따라서, 저항 소자 R로써는 폴리실리콘 고 저항 소자는 이용하지 않는다.

제19도는 본 발명의 실시예 11에 의한 SRAM의 일부를 상세하게 나타낸 회로도이다. 또한, 제18도와 마찬가지의 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명을 적당히 생략한다.

저항 R1, R2, R3는 1개 또는 복수개의 1종류 (저항값 및 구성이 실질적으로 동일)의 TFT에 의해 구성된다. 즉, 제18도에 있어서 저항 소자 R로써 TFT를 이용한 것이다. 또한, 제19도의 승압 회로(48)의 기본적인 동작은 제18도의 승압 회로(48)의 기본적인 동작과 같다.

제19도의 승압 회로(48)의 저항 R1∼R3을 구성하는 TFT는, 제7도에 도시한 TFT와 같다.

이상과 같이, 실시예 11에 의한 SRAM의 승압 회로(48)에서는, 1종류 (저항값 및 구성이 실질적으로 동일)의 TFT를 한개 또는 복수개 이용함으로써 저항 R1∼R3을 구성하고 있다. 즉, 실시예 11에 의한 SRAM의 승압 회로는 실시예 10에 의한 SRAM의 승압 회로(18도)의 저항 소자 R로써 TFT를 이용한 것이다. 이 때문에 실시예 11에 의한 SRAM은, 실시예 10에 의한 SRAM과 같은 효과를 거둔다.

또한, 실시예 11에 의한 SRAM의 승압 회로에서는 저항 R1∼R3을 구성하는 저항 소자로서 제7도에 도시한 TFT를 이용하고 있고, 이 저항 소자로서의 TFT는, 콘택트 홀(5), (21), (23), 폴리실리콘(11), (9), (13), 금속 배선(3) 및 게이트 절연막(17)을 하나로 생각하고, TFT의 저항값으로써는 폴리실리콘(9)의 저항값뿐만 아니라 콘택트 홀(5), (21), (23) 및 폴리실리콘(11), (13)의 저항값도 포함하고 있다. 즉, 콘택트 홀(5), (21), (23) 및 폴리실리콘(11), (13) 등의 저항값을 고려한, 1종류 (저항값 및 구성이 실질적으로 동일)의 TFT를 1개 또는 복수개 마련하므로써 저항 R1∼R3을 각각 구성하고 있다. 이 때문에 실시예 11에 의한 SRAM의 승압 회로에서는 R1:R2 저항비 (R1:R2)를 소망한 바로 정확하고 용이하게 설정할 수 있다.

또한, 실시예 11에 의한 SRAM에서는 R1:R2 저항비를 1 : 2 ∼ 1 : 5로 설정함으로써 실시예 10에 의한 SRAM과 같은 효과를 거둔다.

또한, 실시예 11에 의한 SRAM의 승압 회로(48)의 각각의 저항 R1∼R3으로써 메로리셀의 부하 소자로 이용하는 TFT를 이용하고 있다. 이 때문에 실시예 11에 의한 SRAM에 있어서는 저항 R1∼R3을 형성하는 공정을 추가로 설정할 필요는 없어, SRAM의 제조 프로세스의 공정수의 증대를 제지할 수 있기 때문에 코스트의 앙등을 방지할 수 있다.

또한, 제19도의 TFT로써, 실시예 3에 의한 SRAM의 강압 회로에 이용한 제8도의 TFT를 이용할 수 있다. 이 경우에는 실시예 11에 의한 SRAM은, 실시예 3에 의한 SRAM과 같은 효과를 거둔다.

[실시예 12]

본 발명의 실시예 12에 의한 SRAM의 승압 회로는 제16도에 도시한 승압 회로(48)에 있어서 외부 전원 전압 Vcc를 가지는 노드와 노드 N1과의 사이 및 외부 접지 전압을 가지는 노드와 노드 N1과의 사이에 캐패시턴스를 마련한 것이다.

제20도는 본 발명의 실시예 12에 의한 SRAM의 일부를 상세히 나타낸 회로도이다. 또한, 제16도와 같은 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명을 적당히 생략한다.

제20도를 참조하면, 실시예 12에 의한 SRAM의 일부는 승압 회로(48) 및 내부 회로(1)를 포함한다. 승압 회로(48)는 저항 R1, R2, R3, 캐패시터 C1, C2, NMOS 트랜지스터 QN1, QN2 및 PMOS 트랜지스터 QP를 포함한다.

저항 R1 및 저항 R2 는, 외부 전원 전압 Vcc를 가지는 노드와 외부 접지 전압을 가지는 노드와의 사이에 직렬로 접속된다. 캐패시터 C1은, 외부 접지 전압을 가지는 노드와 노드 N1과의 사이에 접속된다. 캐패시터 C2는 노드 N1과 외부 전원 전압 Vcc의 사이에 접속된다. NMOS 트랜지스터 QN1 및 저항 R3은 외부 전원 전압 Vcc를 가지는 노드와 외부 접지 전압을 가지는 노드와의 사이에 직렬로 접속된다. NMOS 트랜지스터 QN1의 게이트는 노드 N1에 접속된다.

NMOS 트랜지스터 QN2는 외부 접지 전압을 가지는 노드와 노드 N3의 사이에 접속된다. NMOS 트랜지스터 QN2의 게이트는 노드 N2에 접속된다. PMOS 트랜지스터 QP는 외부 접지 전압을 가지는 노드와 노드 N3과의 사이에 접속된다. PMOS 트랜지스터 QP의 게이트는 외부 접지 전압을 가지는 노드에 접속된다. 노드 N3은 내부 회로(1)에 접속된다.

외부 전원 전압 Vcc가 인가되어 있는 상태에서는 노드 N1의 전압은 저항 R1 및 저항 R2에 의해, 다음 식에 나타낸 바와 같은 전압이 되도록 설계되어 있다.

여기에서, 저항 R1의 저항값을 R1으로 하고, 저항 R2의 저항값을 R2로 하고 있다. 노드 N1의 전압이 식[5]가 되도록 설계되어 있는 것은, 제16도에 도시한 승압 회로(48)에 있어서도 마찬가지이다. 그러나, 제16도의 승압 회로(48)는 이하와 같은 문제가 있다. 제16도에 있어서 전원 인가시의 노드 N1의 전압의 움직임을 생각해 본다. 예를 들면, 외부 전원 전압 Vcc가 0V에서 5V까지 급속히 승압된 경우, 노드 N1의 전압은 외부 전원 전압 Vcc가 5V에 도달하는 시간보다 상당히 늦게 소망한 전압 (R1/(R2+R1))Vcc가 된다.

이것은, 칩 전체의 소비 전류 저감을 위해 저항 R1 및 저항 R2의 저항값을 올리면 올릴수록 현저해진다. 외부 전원 전압 Vcc가 소정의 전압에 도달했음에도 불과하고, 노드 N1의 전압이 의도하지 않은 전압으로 되어, NMOS 트랜지스터 QN1의 온/오프가 의도한 바와 같이 제어될 수 없다. 이 때문에 예정되어 있는 전압이 내부 회로(1)에 인가되지 않게 되어 버린다.

그래서, 실시예 12에 의한 SRAM에 이용하는 승압 회로(48)에서는 노드N1에 캐패시터 C2 및 캐패시터 C2를 접속하고 있고 또한 R1 : R2 = C2 : C1으로 한다. 여기에서 캐패시터 C1 의 캐패시턴스값을 C1으로 하고, 캐패시터 C2의 캐패시턴스값을 C2로 하고 있다. 그러므로, 다음 식과 같은 관계를 성립시키고 있다.

이와 같이 함으로써, 외부 전원 전압 Vcc가 급속하게 상승한 경우라도 캐패시턴스 분할에 의해서 노드 N1의 전압은 외부 전원 전압 Vcc의 급속한 상승에 뒤지는 일없이 식[5]에 나타낸 설계상의 전압이 된다. 그 결과, 전원 인가시등에 있어서도, 승압 회로(48)를 의도한 바와 같이 동작시킬 수 있어, 내부 회로(1)로 의도한 전압을 공급할 수 있다.

또한, 제20도의 승압 회로(48)의 기본적인 동작은 제16도의 승압 회로(48)의 기본적인 동작과 같다.

이상과 같이, 실시예 12에 따른 SRAM의 승압 회로(48)는 캐패시터 C1 및 캐패시터 C2를 제16도에 나타낸 승압 회로(48)에 부가할 수 있다. 이 때문에, 소비 전류를 줄이기 위해서, 저항 R1 및 저항 R2의 저항값을 크게 한 경우에 있어서도 승압 회로(48)의 외부 전원 전압 Vcc에 대한 반응 속도를 빨리 할 수 있어, 승압 회로(48)를 의도한 바와 같이 동작시킬 수 있다. 즉, 외부 전원 전압 Vcc이 급속하게 상승 또는 하강한 경우라도 캐패시턴스 분할에 의해 노드 N1의 전압을 외부 전원 전압 Vcc의 급속한 상승 또는 하강에 지연되는 일없이 설계상의 전압으로 할 수 있다. 그 결과, 저 소비 전력화를 실현시키면서 전원 인가시에 있어서도 승압 회로(48)를 의도한 바와 같이 동작시킬 수 있어서 내부 회로(1)에 의도한 내부 접지 전압을 공급할 수 있다.

또한, 각각의 저항 R1∼R3으로써, 제18도에 도시한 바와 같이, 1개 또는 복수개의 1 종류 (저항값 및 구성이 실질적으로 동일)의 저항 소자 R을 이용할 수도 있다. 이 경우에는 실시예 12에 의한 SRAM은, 실시예 10에 의한 SRAM과 마찬가지의 효과를 거둔다.

또한, 저항 R1∼R3으로써, 제19도에 도시한 바와 같이 1개 또는 복수의 1종류 (저항값과 구성이 실질적으로 동일)의 TFT를 이용할 수도 있다. 이 때는 제7도 또는 제8도에 도시한 TFT를 이용할 수 있다. 이와 같은 경우에는, 실시예 12에 의한 SRAM은, 실시예 11에 의한 SRAM과 마찬가지의 효과를 거둔다.

또한, 실시예 12에 의한 SRAM과 실시예 9에 의한 SRAM이 다른 것은, 실시예 12에 의한 SRAM의 승압 회로가 캐패시터 C1, C2를 설치하고 있는 점에 비해서, 실시예 9에 의한 SRAM의 승압 회로가 이러한 용량을 설치하고 있지 않은 점이다. 이 때문에 실시예 12에 의한 SRAM의 승압 회로의 기본적인 동작은 실시예 9에 의한 SRAM의 승압 회로의 기본적인 동작과 같다. 따라서, 실시예 12에 의한 SRAM은, 실시예 9에 의한 SRAM과 마찬가지의 효과를 거둔다.

또한, 제20도의 캐패시터 C1, C2로써는, 실시예 5에서 설명한 제10도의 캐패시터 C1, C2를 이용할 수도 있다. 이 경우에는 실시예 12에 의한 SRAM은, 실시예 5에 의한 SRAM과 마찬가지의 효과를 거둔다.

[실시예 13]

실시예 10에 의한 SRAM의 승압 회로(48)에 있어서, 전환점 (회로가 외부 접지 전압을 승압해서 내부 접지 전압을 발생하기 시작하는 소정의 전압)은, 저항 R1의 저항값 R1의, 저항 R2의 저항값 R2에 대한 비 (R1:R2 저항비), 즉, R1:R2로 결정된다. 단지, SRAM의 제조 프로세서에 있어서 여러 가지의 변동을 원인으로 하여 R1:R2 저항비가 설계값과 같더라도 전환점이 소망의 값에서 벗어날 가능성이 있다.

SRAM의 제조 프로세스에 있어서 여러 가지 변동은 예를 들면, NMOS 트랜지스터 QN1, QN2의 임계치 전압 Vtn과 저항 R3 의 저항값 R3의 변동 등이다. 실시예 13에 의한 SRAM의 승압 회로는 이와 같은 문제를 해결하기 위해서 행해지는 것이다.

제21도는 본 발명의 실시예 13에 의한 SRAM의 일부를 상세하게 나타낸 회로도이다. 또한 제18도와 같은 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명을 적당히 생략한다.

제21도를 참조하면, 실시예13에 의한 SRAM의 일부는 승압 회로(48) 및 내부 회로(1)를 포함한다. 승압 회로(48)는 저항 R1, R2, R3, R4, R5, 3개의 퓨즈 F, NMOS 트랜지스터 QN1, QN2 및 PMOS 트랜지스터 QP를 포함한다. 저항 R4는 두 개의 저항 소자 R을 포함한다. 저항 R5는 저항 소자 R을 포함한다. 각각의 저항 R1∼R3은 1개 또는 복수개의 저항 소자 R을 포함한다.

저항 R1∼R5는, 외부 전원 전압 Vcc를 가지는 노드와 외부 접지 전압을 가지는 노드와의 사이에 직렬로 접속된다. 저항 R4는 외부 접지 전압을 가지는 노드와, 저항 R1과의 사이에 접속된다. 저항 R5는 외부 전원 전압 Vcc을 가지는 노드와 저항 R2의 사이에 접속된다. 저항 R4를 구성하는 두 개의 저항 소자 R은 직렬로 접속되어 있다. 저항 R5로서의 저항 소자 R은 퓨즈 F에 의해 단락되어 있다. 저항 R4를 구성하는 각 저항 소자 R도, 퓨즈 F에 의해서 단락되어 있다.

여기에서, 저항 R1∼R5을 구성하는 저항 소자 R은, 같은 종류의 저항 소자, 즉, 저항값 및 구성이 실질적으로 동일한 저항 소자이다. 저항 R4, R5를 구성하는 각 저항 소자 R은 퓨즈 F에 의해 단락되어 있을 때에는 저항으로서의 기능을 가지지 않는다. 퓨즈 F가 절단될 때까지는 저항으로서의 기능을 가지지 않게 된다. 웨이퍼 프로세스 완료시에 전환점을 측정한다. 그리고, 측정한 전환점이 설계상의 전환점과 다른 경우에는 퓨즈 F의 일부 또는 전부를 절단해서 전환점의 크기를 조정한다.

즉, 전환점은, 외부 접지 전압을 가지는 노드와 노드 N1의 사이의 저항값의, 노드 N1과 외부 전원 전압 Vcc을 가지는 노드와의 사이의 저항값에 대한 비 (이하,「저항 분할비」라 한다)에 의해 결정되기 때문에, 퓨즈 F에 의해 외부 접지 전압을 가지는 노드와 노드 N1 사이의 저항값 또는 노드 N1과 외부 전원 전압 Vcc를 가지는 노드 사이의 저항값을 조정함으로써 전환점의 크기를 조정한다. 이와 같이 하는 것에 의해, SRAM의 제조 프로세서에 있어서의 여러 가지의 변동 (SRAM의 제조 프로세스의 변동)에 상관없이 항상 전환점을 설계상의 (최적의)전환점으로 설정할 수 있다.

또한, 퓨즈 F를 절단해서 전환점을 조정하는 구체적인 방법에 대해서는 실시예 6에서 설명한 것과 같다.

또한, 퓨즈 F에 의해 단락된 저항 소자 R로 이루이진 저항 R4는, 노드 N1과 저항 R1과의 사이에 마련할 수도 있다. 또한, 퓨즈에 의해 단락된 저항 소자 R로 이루어지는 저항 R5는 노드 N1과 저항 R2와의 사이에 설치할 수도 있다.

또한, 저항 R5는, 한개의 저항 소자 R에 의해 형성되어 있지만, 저항 소자 R은 몇 개라도 상관없고, 그 경우에는 각 저항 소자 R은, 대응하는 퓨즈 F에 의해서 단락된다. 유사하게, 저항 R4는 두 개의 저항 소자 R에 의해 형성되어 있지만, 이것도 몇 개라도 상관없고 그 경우에 저항 소자 R은, 각 저항 소자 R에 대응한 퓨즈 F에 단락되게 된다.

또한, 저항 R1이 복수의 저항 소자 R로 이루어지는 경우, 그 중에 적어도 한개를 퓨즈 F에 의해 단락할 수 있다. 이 때는 퓨즈 F의 절단에 의해 저항 R1의 저항값을 조절하게 된다. 또한, 저항 R2가 복수의 저항 소자 R로 이루어지는 경우, 그 중에 적어도 한개를 퓨즈 F에 의해 단락할 수 있다. 이 때는 퓨즈 F의 절단에 의해서도 저항 R2 의 저항값을 조절하게 된다.

제21도의 승압 회로(48)가 제18도의 승압 회로(48)와 다른 점은, 제21도의 승압 회로(48)가 퓨즈 F에 의해 단락된 저항 소자 R을 포함하고, 웨이퍼 프로세스 완료시에 전환점을 퓨즈 F의 절단에 의해 조정할 수 있도록 되어 있음에 비해서, 제18도의 승압 회로(48)는 퓨즈 F에 의해 단락된 저항 소자 R을 포함하고 있지 않다는 것이다. 이 때문에 제21도의 승압 회로(48)의 기본적인 동작은 제18도의 승압 회로(48)의 기본적인 동작과 같다.

이상과 같이, 실시예 13에 의한 SRAM의 승압 회로(48)에 있어서, 저항 R1과 외부 접지 전압을 가지는 노드와의 사이에, 두 개의 퓨즈 F에 의해 단락된 두 개의 저항 소자 R를 마련하고, 저항 R2와 외부 전원 전압 Vcc를 가지는 노드와의 사이에 퓨즈 F에 의해 단락된 저항 소자 R을 마련하고 있다. 이 때문에 웨이퍼 프로세스에 있어서, 전환점이 변동한 경우라도, 제조 프로세스 완료시에 퓨즈 F를 절단하는 수를 조정함으로써 저항 분할비를 변화시켜서, 전환점을 설계대로 설정할 수 있다.

또한, 저항 R4를 저항 R1과 노드 N1과의 사이에 마련할 수도 있다. 저항 R5를, 노드 N1과 저항 R2와의 사이에 설치할 수도 있다. 저항 R1이 복수의 저항 소자 R로 이루어진 경우, 그 중에 적어도 한개를 퓨즈 F에 의해 단락할 수 있다. 저항 R2가 복수의 저항 소자 R로 이루어진 경우, 그 중에 적어도 한개를 퓨즈 F에 의해 단락할 수 있다. 이들의 경우에도, 웨이퍼 프로세스에 있어서 전환점이 변동했을 경우라도, 제조 프로세스 완료시에 퓨즈 F를 절단하는 수를 조절함으로써 저항 분할비를 변화시켜서, 전환점을 설계대로 설정할 수 있다.

실시예 13에 의한 SRAM의 승압 회로(48)에 있어서는 퓨즈 F에 의해 직접 저항 소자 R을 단락하고 있다. 이 때문에, 퓨즈를 절단해서 간접적으로 저항값을 조절하는 경우에 비해서, 승압회로를 단순화할 수 있고, 아울러 레이아웃 면적을 절약할 수 있다.

실시예 13에 의한 SRAM의 승압 회로(48)와 실시예 10에 의한 SRAM의 승압 회로(48)가 다른 점은 단지, 실시예 13에 의한 SRAM의 승압 회로(48)가 퓨즈 F에 의해 단락된 저항 소자 R을 설치하고 있는 점에 비해서, 실시예 10에 의한 SRAM의 승압 회로(48)는 이들을 설치하고 있지 않다는 점이다. 이 때문에 실시예 13에 의한 SRAM의 승압 회로(48)는 실시예 10에 의한 SRAM의 승압 회로(48)의 기능을 잃지 않고 있다. 따라서, 실시예 13에 의한 SRAM은, 실시예 10에 의한 SRAM과 같은 효과를 거둔다.

또한, 제20도의 회로와 마찬가지로, 외부 전원 전압 Vcc를 가지는 노드와 노드 N1 의 사이에 캐패시터 C2 및 외부 접지 전압을 가지는 노드와 노드 N1과의 사이에 캐패시터 C1을 설치할 수 있다. 이 경우에는 실시예 13에 의한 SRAM은, 실시예 12에 의한 SRAM과 마찬가지의 효과를 거둔다.

또한, 실시예 13에 의한 SRAM의 승압 회로(48)의 저항 소자 R로써, 제19도에 나타낸 TFT를 이용할 수 있다. 이 경우에는 실시예 13에 의한 SRAM은 실시예 11에 의한 SRAM과 마찬가지의 효과를 거둔다.

[실시예 14]

제22도는 본 발명의 실시예 14에 의한 SRAM의 일부를 나타낸 개략도이다.

제22도를 참조하면, 실시예 14에 의한 SRAM의 일부는 제1의 패드(53), 제2의 패드(51), 승압 회로(49), 입력 보호 회로(47), 내부 회로(1) 및 내부 GND 배선(55)을 포함한다.

승압 회로(49)는, 제2의 패드(51)의 근방에 배치된다. 제1의 패드(53)는 제2의 패드(51)의 근방에 배치한다. 제1의 패드(53)는, 입력 보호 회로(47)를 거쳐 내부 GND 배선(55)에 접속된다.

승압 회로(49)는, 제2의 패드(51)를 거쳐 외부 접지 전압을 받는다. 승압 회로(49)는 외부 접지 전압을 승압해서 내부 접지 전압을 발생한다. 승압 회로(49)에 의해 발생한 내부 접지 전압은, 내부 GND 배선(55)을 거쳐 내부 회로(1)에 공급된다. 또한, 내부 회로(1)는 예를 들면 메모리 회로(메모리 셀)이다.

제1의 패드(53)는, 웨이퍼 테스트시에 내부 GND 배선(55)의 전위 (내부 접지 전압)를 모니터함으로써 승압 회로(49)의 동작을 확인 및 평가하기 위한 것이다. 즉, 제1의 패드(53)는 입력 보호 회로(47)를 거쳐 내부 GND 배선(55)에 접속되어 있기 때문에 제1의 패드(53)의 전위를 모니터함으로써 승압 회로(49)의 동작을 확인 또는 평가할 수 있다.

제1의 패드(53)의 다른 사용법을 설명한다. 제2의 패드(51)는, 그 부근에 배치된 도시하지 않은 리드 단자로부터 외부 접지 전압을 공급받고 있다. 이 때문에, 제1의 패드(53)를 제2의 패드(51)의 근방에 배치함으로써 제2의 패드(51)에 외부 접지 전압을 공급하고 있는 리드 단자와, 제1의 패드(53)를 용이하게 본딩할 수 있다. 따라서, 외부 접지 전압을 직접적으로 내부 접지 전압으로써 내부 회로(1)에 공급할 때에는, 도시하지 않은 리드 단자와 제1의 패드(53)를 용이하게 본딩할 수 있고, 외부 접지 전압을 승압하는 일없이, 제1의 패드(53) 및 입력 보호 회로(47)를 거쳐서 내부 회로(1)에 공급할 수 있다. 외부 접지 전압을 승압하여 내부 접지 전압을 발생할 때에는, 도시하지 않은 리드 단자와 제2의 패드(51)를 본딩하여 제2의 패드(51)에 외부 접지 전압을 공급한다.

이와 같이, 제1의 패드(512) 및 제2의 패드(53)를 이용함으로써 같은 칩으로, 외부 접지 전압을 승압해서 내부 접지 전압을 발생하는 경우와, 외부 접지 전압을 내부 접지 전압으로써 직접 내부 회로(1)에 공급하는 경우를 용이하게 전환할 수 있다. 입력 보호 회로(47)는, 제1의 패드(53)에 서지 전압(예정하지 않은 큰 전압)이 걸렸을 때, SRAM의 내부 회로, 특히 메모리 회로(메모리 셀)로서의 내부 회로(1)가 파괴되는 것을 방지하고 있다.

제2의 패드(51)의 근방에 승압 회로(49)가 배치되어 있다. 즉, 제2의 패드(51)와 승압 회로(49)를 접속하는 배선이 짧다. 이 때문에, 근접하는 배선의 전압의 변동 등을 원인으로 해서 제2의 패드(51)와 승압 회로(49)와의 사이의 배선에 노이즈가 발생하기 어렵다. 즉, 제2의 패드(51)의 근방에 승압 회로(49)를 배치함으로써 승압 회로(49)로의 노이즈의 영향을 저감할 수 있다. 이상과 같이, 실시예 14에 의한 SRAM에 있어서는, 승압 회로(49)에 외부 접지 전압을 공급하기 위한 제2의 패드(51)가 승압 회로(49)의 근방에 배치되어 있으므로, 제2의 패드(51)와 승압 회로(49)를 접속하는 배선이 짧다. 이 때문에, 근접하는 배선의 전압의 변동 등을 원인으로 해서 제2의 패드(51)와 승압 회로(49) 사이의 배선에 발생하는 노이즈를 적게 할 수 있어, 승압 회로(49)로의 노이즈의 영향을 저감할 수 있다.

실시예 14에 의한 SRAM에 있어서는, 제1의 패드(53)를 마련하고 있다. 이 때문에 승압 회로(49)가 발생하는 내부 접지 전압을 모니터할 수 있어, 승압 회로(49)의 동작을 체크 및 평가할 수 있다. 또한, 제1의 패드(53)를 제2의 패드(51)의 근방에 마련하고 있다. 이 때문에 외부 접지 전압을 공급하는 리드 단자의 제1의 패드(53)에 대한 본딩을 용이하게 행할 수 있다. 그 결과, 내부 회로(1)에, 외부 접지 전압을 승압한 내부 접지 전압을 주는 경우와 외부 접지 전압을 입력 보호 회로(47)를 거쳐 직접 주는 경우를 용이하게 선택해서 설정할 수 있다.

실시예 14에 의한 SRAM에서는, 내부 GND 배선(55)과 제1의 패드(53)와의 사이에 입력 보호 회로(47)를 설치하고 있다. 이 때문에, 제1의 패드(53)에, 예정되어 있지 않은 큰 전압이 걸렸을 때라도 내부 회로(1)가 파괴되는 것을 방지할 수 있다.

또한, 승압 회로(49)로써는 실시예 9∼13의 SRAM으로 이용한 승압 회로(48)를 이용할 수도 있다. 이 경우에는 실시예 9∼13의 SRAM의 어느 하나와 같은 효과를 얻을 수 있다.

[실시예 15]

본 발명의 실시예 15에 의한 SRAM은, 실시예 1∼8에 있어서의 각각의 강압 회로 또는 실시예 9∼14에 있어서의 승압 회로의 저항 R1 및 저항 R2에 대해 개량을 가한 것이다. 따라서, 실시예 15에 의한 SRAM의 강압 회로 또는 승압 회로는 실시예 1∼14에 있어서의 SRAM의 강압 회로 또는 승압 회로중의 어느 하나와 구성이 같다.

우선, 일반적인 저항 소자에 대해서 설명한다. 일반적으로, 고 저항 소자로서 사용되는 저항 소자는 폴리실리콘으로 형성된다. 폴리실리콘의 저항값은, 폴리실리콘의 길이 L에 비례하고, 폭 W에 반비례한다. 이 때문에 폴리실리콘의 저항값은 길이 L의, 폭 W에 대한 비 (L:W)의 값 L/W로 결정된다.

금후, 실용화되는 0.4μm 클래스(class)의 웨이퍼 프로세스에서는 설계한 치수에 대해서 실제의 웨이퍼상의 폴리실리콘에 있어서, 약 0.15μm의 어긋남이 생긴다. 이것은 웨이퍼 프로세스 중의 노광, 에칭등으로 생기는 여러 가지 변동과 어긋남(variation and shift)에 기인하는 것이다 이 변동과 어긋남은 마스크 어긋남 등이다. 이와 같은 웨이퍼상의 폴리실리콘에 있어서 0.15μm의 어긋남을 제어 및 해소하는 것은 상당히 곤란하다.

구체적인 예를 제3도를 이용하여 설명한다. 저항 소자 R을, 길이 L = 1μm, 폭 W = 0.05μm로써 설계했다고 한다. 즉, 저항 소자 R을 L/W = 2 로 설계했다고 한다. 이 경우에, 실제웨이퍼상의 폴리실리콘(저항부)(7a)에 대해서 폭 W가 0.15μm 어긋나서, 0.65μm로 되었다고 한다 이 때에, 폴리실리콘(저항부)(7a)의 저항값을 결정하는 L/W는 1.54가 되고, 설계시에 상정한 저항값의 77%의 저항값이 되어 버린다.

이와 같은 폴리실리콘(저항부)(7a)의 저항값의 변동은 소비 전류의 값에 큰 영향을 준다. 그리고 또한 제1도의 강압 회로(2)와 같이 R1:R2 저항비에 의해 전환점을 결정하는 경우에는 이 전환점의 크기도 설계값으로부터 크게 어긋나게 된다. 실시예 15에 의한 SRAM는 이와 같은 문제를 해결하기 위하여 행해지는 것이다.

이상과 같은 폐해를 방지하기 위해서 제3도의 저항 소자 R에 대해서 L/W의 값을 그대로 유지하면서 길이 L과 폭 W의 폭을 크게 한다. 예를 들면 길이 L을 1μm에서 10μm, 폭 W을 0.5μm에서 5μm으로 증가시킨다. 여기에서 상술한 것과 같은 원인에 의해 폭 W에 0.15μm의 어긋남이 일어났다고 한다. 그러나, 이와 같은 경우에서라도 길이 L 및 폭 W를 크게 하고 있기 때문에, L/W = 1.94 가 되고 설계값 (L/W = 2)에 대해서 97%의 저항값이 된다.

설계값에 대해서 3%의 변동이면, 충분한 허용 범위내이다. 실제상의 L/W와 설계상의 L/W와의 차가 설계상의 L/W의 20% 이내이면, 소비 전력의 값에 미치는 영향은 적고, 전환점도 설계값에서 크게 어긋나는 일이 없다. 이 때문에, 실제상의 L/W와 설계상의 L/W의 차가 설계상의 L/W의 20% 이내가 되도록 폴리실리콘(저항부)(7a)의 길이 L 및 폭 W를 설정한다.

또한, 여기까지의 설명에서는, 제3도의 저항 소자 R로서 사용된 폴리실리콘 고 저항 소자에 대해서 설명했지만 상술한 것은 제7도 및 제8도의 TFT에도 적용할 수 있다. 즉, 제7도 및 제8도를 참조하면, 채널 길이 L 및 채널 폭 W를 크게 하여, 실제상의 채널 길이 L의 채널 폭 W에 대한 비 (L:W)의 값 L/W와, 설계상의 L/W와의 차가 설계상의 L/W의 20% 이내가 되도록 한다. 이와 같이 하는 것에 의해, 저항값의 변동을 원인으로써 소비 전류의 값에 미치는 영향을 적게 할 수 있어, 전환점이 설계값에서 크게 어긋나는 것을 방지할 수 있다.

이상의 것을 정리하면, 실시예 1, 6, 7, 8, 10, 10, 13, 14에 있어서의 저항 R1 또는 R2로서의 저항 소자 R, 실시예 2, 3에 있어서의 저항 R1 또는 R2로서의 TFT 또는 실시예 4, 5, 7에 있어서의 저항 R1 또는 R2에 있어서, L(폴리실리콘(저항부)의 길이 또는 채널 길이) 및 W(폴리실리콘(저항부)의 폭 또는 채널 폭)을 크게 함으로써, L/W의 값을 그대로 유지하면서 실제상의 L/W와 설계상의 L/W와의 차가 설계상의 L/W의 20% 이내가 되도록 한다. 예를 들면, SRAM의 메모리 셀에 부하 소자로써 이용되는 저항 소자의 사이즈보다도 저항 소자 R, TFT 또는 저항 R1, R2의 사이즈를 크게 한다.

이상과 같이, 실시예 15에 의한 SRAM에 있어서는, 실제상의 L/W와 설계상의 L/W와의 차가 설계상의 L/W의 20% 이내가 되도록 L 및 W의 값을 크게 하고 있다. 이 때문에 마스크 어긋남 등의 웨이퍼 프로세스에 있어서의 변동을 원인으로 해서, L(폴리실리콘(저항부)의 길이 또는 채널 길이)와 W(폴리실리콘(저항부)의 폭 또는 채널 폭)이 변동하여 설계값과 다르게 되더라도, 저항값을 결정하는 L/W의 값, 즉, 저항값의 변동을 방지할 수 있다. 그 결과, 웨이퍼 프로세스에 있어서의 변동에 의한 L 또는 W가 변동하더라도 저항값의 변동은 적어, SRAM의 소비 전류의 값에 미치는 영향을 적게 할 수 있으며, SRAM의 강압 회로 또는 승압 회로의 전환점이 설계값으로부터 크게 어긋나는 것을 방지할 수 있다. 또한 실시예 1∼14의 저항 R3에 대해서도 상기한 바와 같게 L 및 W를 설정할 수 있다.

금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허청구의 범위에 의해서 도시되고 특허청구의 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims

정보를 기억하기 위한 복수개의 메모리 셀을 갖는 내부 회로를 구비하는 반도체 기억 장치에 있어서, 제1전원 전압((Vcc))을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항 수단(R1)과 상기 제1노드와, 제2전원 전압(GND)을 공급하는 제2라인과의 사이에 접속되는 제2저항 수단(R2)과, 상기 제1라인과 제2노드와의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QP1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항 수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QP2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QN)를 포함하고, 상기 제1저항 수단(R1)은, 실질적으로 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제1저항 소자(R)를 포함하고, 상기 제2저항 수단(R2)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제2저항 소자(R)를 포함하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QN)는, 상기 제1전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원 전압((Vcc))이 소정의 전압으로 되었을 때에 오프상태로 되어 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QP2)가 오프되는 조건으로서의 상기 소정의 전압의 값은, 상기 제1저항 수단의 저항값의 상기 제2저항 수단의 저항값에 대한 비 (상기 제1저항 수단(R1)의 저항값 : 상기 제2저항 수단(R2)의 저항값)에 의해서 결정되는 반도체 기억 장치.
정보를 기억하기 위한 복수개의 메모리 셀을 갖는 내부 회로를 구비하는 반도체 기억 장치에 있어서, 제1전원 전압(GND)을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항 수단(R1)과, 상기 제1노드와, 제2전원 전압((Vcc))을 공급하는 제2 라인의 사이에 접속되는 제2저항 수단(R2)과, 상기 제1라인과 제2노드의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QN1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항 수단(R3)과, 상기 제1라인과 제3노드와의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QN2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QP)를 포함하고, 상기 제1저항 수단(R1)은, 실질적으로 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제1저항 소자(R)를 포함하고 상기 제2저항 수단(R2)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는, 1개 또는 복수개의 제2저항 소자(R)를 포함하고, 상기 제1도전형의 제2의 트랜지스터는, 상기 제2전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QP)는, 상기 제2전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QN2)는, 상기 제2전원 전압((Vcc))이 소정의 전압으로 되었을 때에 오프상태로 되어, 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QN2)가 오프되는 조건으로서의 상기 소정의 전압의 값은, 상기 제1저항 수단의 저항값의 상기 제2저항 수단의 저항값에 대한 비(상기 제1저항 수단(R1)의 저항값 : 상기 제2저항 수단(R2)의 저항값)에 의해서 결정되는 반도체 기억 장치.
제1항에 있어서, 상기 제3항 저항 수단(R3)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제3저항 소자(R)를 포함하는 반도체 기억 장치.
제3항에 있어서 상기 제1, 제2 및 제3저항 소자(R)는, 박막 트랜지스터인 반도체 기억 장치.
제2항에 있어서, 상기 제3저항 수단(R3)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제3저항 소자(R)를 포함하는 반도체 기억 장치.
제5항에 있어서, 상기 제1, 제2 및 제3저항 소자(R)는, 박막 트랜지스터인 반도체 기억 장치.
제1항에 있어서, 상기 제1라인과 상기 제2 라인 사이에서, 상기 제1 및 제2저항 수단(R1, R2)과 직렬로 접속되는 제4저항 수단(R4, R5)을 더 포함하고, 상기 제4저항 수단(R4, R5)은, 실질적으로 상기 동일한 저항값 및 구성을 가지는 1개 또는 복수개의 제4저항 소자(R)와, 상기 제4저항 소자(R)를 단락하는 제1퓨즈(F)를 포함하고, 상기 제1퓨즈(F)의 절단에 의해, 상기 제1도전형의 제2의 트랜지스터(QP2)가 오프되는 조건으로서의 상기 소정의 전압의 값을 조절하는 반도체 기억 장치.
제1항에 있어서, 상기 제1저항 수단(R1)은, 복수개의 제1저항 소자를 포함하고, 복수개의 상기 제1저항 소자(R) 중에서 적어도 1개는, 제2퓨즈에 의해 단락되고, 상기 제2퓨즈(F)의 절단에 의해, 상기 제1저항 수단(R1)의 저항값을 조절하는 반도체 기억 장치.
제1항에 있어서, 상기 제2저항 수단(R2)은, 복수개의 상기 제2저항 소자(R)를 포함하고, 복수개의 상기 제2저항 소자(R) 중에서 적어도 1개는, 제3퓨즈(F)에 의해 단락되고, 상기 제3퓨즈(F)의 절단에 의해, 상기 제2저항 수단(R2)의 저항값을 조절하는 반도체 기억 장치.
제2항에 있어서, 상기 제1라인과 상기 제2 라인 사이에서, 상기 제1 및 제2저항 수단(R1, R2)과 직렬로 접속되는 제4저항 수단(R4, R5)을 더 포함하고, 상기 제4저항 수단(R4, R5)은, 실질적으로 상기 동일의 저항값 및 구성을 가지는 1개 또는 복수개의 제4저항 소자(R)와, 상기 제4저항 소자(R)를 단락하는 제1퓨즈(F)를 포함하고, 상기 제1퓨즈(F)의 절단에 의해, 상기 제1도전형의 제2의 트랜지스터(QN2)가 오프되는 조건으로서의 상기 소정의 전압의 값을 조절하는 반도체 기억 장치.
제2항에 있어서, 상기 제1저항 수단(R1)은, 복수개의 제1저항 소자(R)를 포함하고, 복수개의 상기 제1저항 소자(R) 중에서 적어도 1개는, 제2퓨즈에 의해 단락되고, 상기 제2퓨즈의 절단에 의해, 제1저항 수단(R1)의 저항값을 조절하는 반도체 기억 장치.
제2항에 있어서, 상기 제2저항 수단(R2)은, 복수개의 상기 제2저항 소자(R)를 포함하고, 복수개의 상기 제2저항 소자(R) 중에서 적어도 1개는, 제3퓨즈에 의해 단락되고, 상기 제3퓨즈의 절단에 의해, 상기 제2저항 수단(R2)의 저항값을 조절하는 반도체 기억 장치.
정보를 기억하기 위한 복수개의 메모리 셀을 갖는 내부 회로를 구비하는 반도체 기억 장치에 있어서, 제1전원 전압((Vcc))을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항 수단(R1)과, 상기 제1노드와, 제2전원 전압(GND)을 공급하는 제2 라인의 사이에 접속되는 제2저항 수단(R2)과, 상기 제1라인과 제2노드의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QP1)와, 상기 제2노드와 상기 제2 라인의 사이에 접속되는 제3저항 수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QP2)와, 상기 제1라인과 상기 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QN)와, 상기 제1라인과 상기 제1노드의 사이에 접속되는 제1캐패시턴스 수단(1)과, 상기 제1노드와 상기 제2 라인의 사이에 접속되는 제2캐패시턴스 수단(2)을 포함하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QN)는, 상기 제1전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QP2)는, 상기 제1전원 전압((Vcc))이 소정의 전압으로 될 때에 오프상태로 되어, 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QP2)가 오프되는 조건으로서의 상기 소정의 전압의 값은, 상기 제1저항 수단의 저항값의 상기 제2저항 수단의 저항값에 대한 제1 비(상기 제1저항 수단(R1)의 저항값 : 상기 제2저항 수단(R2)의 저항값)에 의해서 결정되고, 상기 제2캐패시턴스 수단의 캐패시턴스값의 상기 제1캐패시턴스 수단의 캐패시턴스값에 대한 제2비(상기 제2캐패시턴스 수단의 캐패시턴스값 : 상기 제1캐패시턴스 수단(C1)의 캐패시턴스값)가 상기 제1비와 같게 되어 있는 반도체 기억 장치.
정보를 기억하기 위한 복수개의 메모리 셀을 갖는 내부 회로를 구비하는 반도체 기억 장치에 있어서, 제1전원 전압(GND)을 공급하는 제1라인과 제1노드의 사이에 접속되는 제1저항 수단(R1)과, 상기 제1노드와, 제2전원 전압((Vcc))을 공급하는 제2 라인의 사이에 접속되는 제2저항 수단(R2)과, 상기 제1라인과 제2노드의 사이에 접속되고, 그 제어 전극이 상기 제1노드에 접속되는 제1도전형의 제1의 트랜지스터(QN1)와, 상기 제2노드와 상기 제2라인의 사이에 접속되는 제3저항 수단(R3)과, 상기 제1라인과 제3노드의 사이에 접속되고, 그 제어 전극이 상기 제2노드에 접속되는 제1도전형의 제2의 트랜지스터(QN2)와, 상기 제1라인과 상기 제3노드와의 사이에 접속되고, 그 제어 전극이 상기 제1라인에 접속되는 제2도전형의 트랜지스터(QP)와, 상기 제1라인과 상기 제1노드의 사이에 접속되는 제1캐패시턴스 수단(C1)과, 상기 제1노드와 상기 제2라인의 사이에 접속되는 제2캐패시턴스 수단(C2)를 포함하고, 상기 제1도전형의 제2의 트랜지스터(QN2)는, 상기 제2전원 전압(Vcc)에 기초하여, 상기 내부 회로에 인가되는 제1전압을 상기 제3노드에 발생하고, 상기 제2도전형의 트랜지스터(QP)는, 상기 제2전원 전압((Vcc))에 기초하여, 상기 내부 회로에 인가되는 제2전압을 상기 제3노드에 발생하고, 상기 제1도전형의 제2의 트랜지스터(QN2)는 상기 제2전원 전압((Vcc))이 소정의 전압으로 되었을 때에 오프 상태로 되어 상기 제1전압의 발생을 정지시키고, 상기 제1도전형의 제2의 트랜지스터(QN2)가 오프되는 조건으로서의 상기 소정의 전압의 값은, 상기 제1저항 수단의 저항값의 상기 제2저항 수단의 저항값에 대한 제1비(상기 제1저항 수단(R1)의 저항값 : 상기 제2저항 수단(R2)의 저항값)에 의해서 결정되고, 상기 제2캐패시턴스 수단의 캐패시턴스값의 상기 제1캐패시턴스 수단의 캐패시턴스값에 대한 제2비(상기 제2캐패시턴스수단(2)의 캐패시턴스값 : 상기 제1캐패시턴스 수단(C1)의 캐패시턴스값)가 상기 제1비와 같게 되어 있는 반도체 기억 장치.
제13항에 있어서, 상기 제1캐패시턴스 수단(C1)은, 실질적으로 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 제1캐패시턴스 소자(C)를 포함하고, 상기 제2캐패시턴스 수단(C2)은, 실질적으로 상기 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 제2캐패시턴스 소자(C)를 포함하는 반도체 기억 장치.
제14항에 있어서, 상기 제1캐패시턴스 수단(C1)은, 실질적으로 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 캐패시턴스 소자를 포함하고, 상기 제2캐패시턴스 수단(2)은, 실질적으로 상기 동일한 캐패시턴스값을 가지는 1개 또는 복수개의 제2캐패시턴스 소자를 포함하는 반도체 기억 장치.
반도체 기억 장치에 이용되는 박막 트랜지스터에 있어서, 제1도전 수단(29)과, 제2도전 수단(11)과, 상기 제1도전 수단(29)과 상기 제2도전 수단(11)의 사이에 형성되는 절연 수단(27)을 포함하고, 상기 제1도전 수단(29)은 제어 전극(G)을 포함하고, 상기 제2도전 수단(11)은 제1 및 제2전극(D, S)을 포함하고, 상기 절연 수단(27)의 두께는 상기 반도체 기억 장치의 메모리 셀에 있어서, 부하 소자로써 이용하는 박막 트랜지스터의 제어 전극 절연막보다 두꺼운 박막 트랜지스터.
반도체 기억 장치에 이용되는 박막 트랜지스터에 있어서, 제1도전 수단(29)과, 제2도전 수단(11)과, 상기 제1도전 수단(29)과 상기 제2도전 수단(11)의 사이에 형성되는 절연 수단(27)을 포함하고, 상기 제1도전 수단(29)은 제어 전극(G)을 포함하고, 상기 제2도전 수단은 제1 및 제2전극(D, S)을 포함하고 상기 제1도전 수단(29)은, 신호 배선으로써 이용되는 어느 금속 배선층과 동시에 형성된 금속 배선층에 의해 구성되는 박막 트랜지스터.
제18항에 있어서, 상기 절연 수단(27)의 두께는, 상기 반도체 기억 장치의 메모리 셀에 있어서, 부하 소자로써 이용되는 박막 트랜지스터의 제어 전극 절연막보다 두꺼운 박막 트랜지스터.