JPH03207091A - 内部電源電圧降圧回路 - Google Patents
内部電源電圧降圧回路Info
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- JPH03207091A JPH03207091A JP2001871A JP187190A JPH03207091A JP H03207091 A JPH03207091 A JP H03207091A JP 2001871 A JP2001871 A JP 2001871A JP 187190 A JP187190 A JP 187190A JP H03207091 A JPH03207091 A JP H03207091A
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- JP
- Japan
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- power supply
- voltage
- supply voltage
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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- 241001385733 Aesculus indica Species 0.000 description 1
- 108091034135 Vault RNA Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内部電源電圧降圧回路に関する。
従来のこの種の回路について第3,4図を参照にして説
明する。第3図に示すPチャネルMOSトランジスタQ
)lのスレッショルド電圧ヲl VT,とすると、同ト
ランジスタはゲート及びドレインがVTNTに接続され
ンースが電源電圧■。。に接続してある為、VCCとv
4アとの差電位がlV?Plより大きいときオンし小さ
いときオフする。この為、第4図に示すように、■,つ
ぐ常にV。0に対して]■,1だけ低い電圧が得られる
。
明する。第3図に示すPチャネルMOSトランジスタQ
)lのスレッショルド電圧ヲl VT,とすると、同ト
ランジスタはゲート及びドレインがVTNTに接続され
ンースが電源電圧■。。に接続してある為、VCCとv
4アとの差電位がlV?Plより大きいときオンし小さ
いときオフする。この為、第4図に示すように、■,つ
ぐ常にV。0に対して]■,1だけ低い電圧が得られる
。
上述した従来の内部電源電圧降圧回路は、VCCo値に
かかわらず常に■。。−I Vtp lを出力する。
かかわらず常に■。。−I Vtp lを出力する。
例えばvcc” 3 (:V’)のときl VTp l
= 0. 8 〔V)とするとV INT= 2.
2 1:V:lとナル。
= 0. 8 〔V)とするとV INT= 2.
2 1:V:lとナル。
従来の回路を5〔■〕電源系のメモリ回路に用いた場合
を考える。通常、メモリが正常に動作する電源範囲は■
。。=3.5[:V〕〜7〔■〕程度である。従来回路
を用いた場合、VCC=4.3 CvE〜7.8CV)
のときV TNT = Vcc l VTp lによ
りV INT = 3.5〔■〕〜7〔■〕となり、高
電圧側の電圧レベルはメモリの高電圧側の動作範囲に接
近するが、逆に低電圧側の電圧レベルはさらに下がるた
め、メモリの動作範囲は狭くなる。この為、メモリの電
源電圧の保証範囲4.4 (:V)〜5.5[V:]に
対しての動作マージンが非常に小さくなるという欠点が
ある。
を考える。通常、メモリが正常に動作する電源範囲は■
。。=3.5[:V〕〜7〔■〕程度である。従来回路
を用いた場合、VCC=4.3 CvE〜7.8CV)
のときV TNT = Vcc l VTp lによ
りV INT = 3.5〔■〕〜7〔■〕となり、高
電圧側の電圧レベルはメモリの高電圧側の動作範囲に接
近するが、逆に低電圧側の電圧レベルはさらに下がるた
め、メモリの動作範囲は狭くなる。この為、メモリの電
源電圧の保証範囲4.4 (:V)〜5.5[V:]に
対しての動作マージンが非常に小さくなるという欠点が
ある。
又、スタティックRAMの場合、データ保持モード時は
VCC= 3 [vl)に対してVIN?= 2. 2
[V]となり、メモリ内の微小リーク等の影響により
メモリセルデータの破壊が起きやすく紅り、特性を悪化
させてしまうという欠点がある。
VCC= 3 [vl)に対してVIN?= 2. 2
[V]となり、メモリ内の微小リーク等の影響により
メモリセルデータの破壊が起きやすく紅り、特性を悪化
させてしまうという欠点がある。
本発明の目的は、メモリ等に対する動作電源範囲を拡張
できる内部電源電圧降圧回路を提供することにある。
できる内部電源電圧降圧回路を提供することにある。
本発明の内部電源電圧降圧回路は、第1の電源と第2の
電源間に直列に接続された第1及び第2の抵抗と、前記
第1及び第2の抵抗の接続点がゲートに接続されソース
・ドレイン路が前記第1の電源と節点に接続された第1
の一導電型MOSトランジスタと、前記節点と前記第2
の電源間に接続された第3の抵抗と、ゲートが前記節点
に接続されソース・ドレイン路が前記第1の電源と出力
端子間に接続された第2の一導電型MOSトランジスタ
と、ゲートが前記第1の電源に接続されソース・ドレイ
ン路が前記第1の電源と前記出力端子間に接続された逆
導電型MOSトランジスタとを有することを特徴とする
。
電源間に直列に接続された第1及び第2の抵抗と、前記
第1及び第2の抵抗の接続点がゲートに接続されソース
・ドレイン路が前記第1の電源と節点に接続された第1
の一導電型MOSトランジスタと、前記節点と前記第2
の電源間に接続された第3の抵抗と、ゲートが前記節点
に接続されソース・ドレイン路が前記第1の電源と出力
端子間に接続された第2の一導電型MOSトランジスタ
と、ゲートが前記第1の電源に接続されソース・ドレイ
ン路が前記第1の電源と前記出力端子間に接続された逆
導電型MOSトランジスタとを有することを特徴とする
。
?実施例〕
本発明について第1図及び第2図を参照して説明する。
第1図は本発明の一実施例を説明するための回路図、第
2図は第1図に示す回路の電圧特性である。R 1+
+ R l 2 , R 1sは高抵抗素子、Q.,,
Q,■はPチャネルMOSトランジスタ、Q1,はNチ
ャネルMOSトランジスタである。
2図は第1図に示す回路の電圧特性である。R 1+
+ R l 2 , R 1sは高抵抗素子、Q.,,
Q,■はPチャネルMOSトランジスタ、Q1,はNチ
ャネルMOSトランジスタである。
このような回路構成において、トランジスタQ l 3
のスレッショルド電圧をVAN、抵抗R,,,R,tの
抵抗{tlu+,R2、トランジスタQ1、のスレツシ
ョルド電圧をIVtplとし、所定電圧vIに対し、V
TPI :V+−lVtpl=R+ :Rzとなるよう
に設定する。
のスレッショルド電圧をVAN、抵抗R,,,R,tの
抵抗{tlu+,R2、トランジスタQ1、のスレツシ
ョルド電圧をIVtplとし、所定電圧vIに対し、V
TPI :V+−lVtpl=R+ :Rzとなるよう
に設定する。
?ず、V cc < V 1の時、第1の節点N+、の
電位は、抵抗R + +とR1■の抵抗値によりV。。
電位は、抵抗R + +とR1■の抵抗値によりV。。
×R + +Rx
となり■。0と節点N11との差電位はV。。−■。。
×トランジスタQl+はオフし、第2の節点Nut!込
抗Rl3を介し、GNDと接続されている為に、GND
レベルとなる。第2の節点N12がGNDレベルである
からトランジスタQ+2はオンしてv1NTは電源レベ
ル、すなわち、v ,N, = v ccとなる。
抗Rl3を介し、GNDと接続されている為に、GND
レベルとなる。第2の節点N12がGNDレベルである
からトランジスタQ+2はオンしてv1NTは電源レベ
ル、すなわち、v ,N, = v ccとなる。
次に、■。。≧V1のとき、VCCと第1の節点N11
と?ランジスタQl1がオンする。抵抗Rl1の抵抗値
をトランジスタQl+のオン抵抗よりも十分高くすれば
、第2の節点N1■は電源レベルとなりトランジスタq
+iはオフする。
と?ランジスタQl1がオンする。抵抗Rl1の抵抗値
をトランジスタQl+のオン抵抗よりも十分高くすれば
、第2の節点N1■は電源レベルとなりトランジスタq
+iはオフする。
VINTの電位は、VINYが供給される回路に流れる
電流により、低下するがV。。とVrNアの差電位がV
TNよりも大きくなるとトランジスタQBがオンし、ま
たVTNよりも小さくなるとオフする為にVINTの電
位は常に■。C VTNに保たれる。
電流により、低下するがV。。とVrNアの差電位がV
TNよりも大きくなるとトランジスタQBがオンし、ま
たVTNよりも小さくなるとオフする為にVINTの電
位は常に■。C VTNに保たれる。
以上説明した様に、所定電圧■1に対し抵抗R1、,う
に設定すれば、V c c < V +のときはV I
NT = V cc *Vcc≧■1のときはV IN
T ” V CC V TNで表わされる電圧を得る
ことができる。
に設定すれば、V c c < V +のときはV I
NT = V cc *Vcc≧■1のときはV IN
T ” V CC V TNで表わされる電圧を得る
ことができる。
?発明の効果〕
以上説明した様に、本発明の内部電源電圧降圧回路は、
所定電圧V1に対し、抵抗R,,,R,■の抵定すれば
、Voo<V,のときVINT”VCe+ vcc≧v
1のときVJNア= V ec V IN?で表わさ
れる電圧が得られる。
所定電圧V1に対し、抵抗R,,,R,■の抵定すれば
、Voo<V,のときVINT”VCe+ vcc≧v
1のときVJNア= V ec V IN?で表わさ
れる電圧が得られる。
すなわち、電源電圧■。。が所定電圧■1よりも高い電
圧のときは、vTNだけ降圧し、v1よりも低い電圧の
ときは降圧しない。この為、例えばVTN” 0. 8
V , V + = 4. 3 Vとすると、メモリ
の動作電源範囲V cc ” 3. 5 V 〜7.
O Vを3.5V〜7.8Vと低電側の特性を悪化させ
ることなく拡張することができる。又、スタティックR
AMのデータ保持モード時もV cc = V rNt
= 3. O Vであるので特性を悪化させることは
ない。
圧のときは、vTNだけ降圧し、v1よりも低い電圧の
ときは降圧しない。この為、例えばVTN” 0. 8
V , V + = 4. 3 Vとすると、メモリ
の動作電源範囲V cc ” 3. 5 V 〜7.
O Vを3.5V〜7.8Vと低電側の特性を悪化させ
ることなく拡張することができる。又、スタティックR
AMのデータ保持モード時もV cc = V rNt
= 3. O Vであるので特性を悪化させることは
ない。
第1図は本発明の一実施例を説明するための回路図、第
2図は第1図に示す回路の電源電圧に対?る内部電源電
圧特性を示す図、第3図は従来の内部電源電圧降圧回路
を示す回路図、第4図は第3図に示す回路の電源電圧に
対する内部電源電圧特性を示す図である。 R + + , R l 2 r R + g・・・・
・・高抵抗素子、Qll, Ql2IQ3l・・・・・
・PチャネルMOSトランジスタ、Q t s・・・・
・・NチャネルMOSトランジスタs N++,N,■
・・・・・・接点、VINT・・・・・・内部電源電圧
、VCC・・・・・・電源電圧、GND・・・・・・接
地。
2図は第1図に示す回路の電源電圧に対?る内部電源電
圧特性を示す図、第3図は従来の内部電源電圧降圧回路
を示す回路図、第4図は第3図に示す回路の電源電圧に
対する内部電源電圧特性を示す図である。 R + + , R l 2 r R + g・・・・
・・高抵抗素子、Qll, Ql2IQ3l・・・・・
・PチャネルMOSトランジスタ、Q t s・・・・
・・NチャネルMOSトランジスタs N++,N,■
・・・・・・接点、VINT・・・・・・内部電源電圧
、VCC・・・・・・電源電圧、GND・・・・・・接
地。
Claims (1)
- 【特許請求の範囲】 1、電源電圧を入力とし前記電源電圧レベルに応じた電
圧レベルの出力電圧を発生する内部電源電圧降圧回路に
おいて、前記電源電圧が所定電圧以下の時に動作して出
力電圧を発生する第1の電圧発生手段と、前記第1の電
圧発生が動作していない時に出力電圧を供給する第2の
電圧発生手段とを有することを特徴とする内部電源電圧
降圧回路。 2、第1の電源と第2の電源間に直列に接続された第1
及び第2の抵抗と、前記第1及び第2の抵抗の接続点が
ゲートに接続されソース・ドレイン路が前記第1の電源
と節点に接続された第1の一導電型MOSトランジスタ
と、前記節点と前記第2の電源間に接続された第3の抵
抗と、ゲートが前記節点に接続されソース・ドレイン路
が前記第1の電源と出力端子間に接続された第2の一導
電型MOSトランジスタと、ゲートが前記第1の電源に
接続されソース・ドレイン路が前記第1の電源と前記出
力端子間に接続された逆導電型MOSトランジスタとを
有することを特徴とする内部電源電圧降圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001871A JPH03207091A (ja) | 1990-01-08 | 1990-01-08 | 内部電源電圧降圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001871A JPH03207091A (ja) | 1990-01-08 | 1990-01-08 | 内部電源電圧降圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03207091A true JPH03207091A (ja) | 1991-09-10 |
Family
ID=11513618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001871A Pending JPH03207091A (ja) | 1990-01-08 | 1990-01-08 | 内部電源電圧降圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03207091A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
US5894244A (en) * | 1995-11-16 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor potential supply device and semiconductor memory apparatus using the same |
US5973548A (en) * | 1997-01-07 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Internal supply voltage generating circuit for generating internal supply voltage less susceptible to variation of external supply voltage |
US6246272B1 (en) * | 1993-01-29 | 2001-06-12 | Ricoh Company, Ltd. | Power supply voltage detecting apparatus |
-
1990
- 1990-01-08 JP JP2001871A patent/JPH03207091A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6246272B1 (en) * | 1993-01-29 | 2001-06-12 | Ricoh Company, Ltd. | Power supply voltage detecting apparatus |
US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
US6218724B1 (en) | 1995-10-24 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor used in semiconductor memory for achieving reduction in power consumption |
US5894244A (en) * | 1995-11-16 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor potential supply device and semiconductor memory apparatus using the same |
US5973548A (en) * | 1997-01-07 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Internal supply voltage generating circuit for generating internal supply voltage less susceptible to variation of external supply voltage |
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