JPH03207091A - 内部電源電圧降圧回路 - Google Patents
内部電源電圧降圧回路Info
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- JPH03207091A JPH03207091A JP2001871A JP187190A JPH03207091A JP H03207091 A JPH03207091 A JP H03207091A JP 2001871 A JP2001871 A JP 2001871A JP 187190 A JP187190 A JP 187190A JP H03207091 A JPH03207091 A JP H03207091A
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- JP
- Japan
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- power supply
- voltage
- supply voltage
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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- 241001385733 Aesculus indica Species 0.000 description 1
- 108091034135 Vault RNA Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内部電源電圧降圧回路に関する。
従来のこの種の回路について第３，４図を参照にして説
明する。第３図に示すＰチャネルＭＯＳトランジスタＱ
）ｌのスレッショルド電圧ヲｌ ＶＴ，とすると、同ト
ランジスタはゲート及びドレインがＶＴＮＴに接続され
ンースが電源電圧■。。に接続してある為、ＶＣＣとｖ
４アとの差電位がｌＶ？Ｐｌより大きいときオンし小さ
いときオフする。この為、第４図に示すように、■，つ
ぐ常にＶ。０に対して］■，１だけ低い電圧が得られる
。
明する。第３図に示すＰチャネルＭＯＳトランジスタＱ
）ｌのスレッショルド電圧ヲｌ ＶＴ，とすると、同ト
ランジスタはゲート及びドレインがＶＴＮＴに接続され
ンースが電源電圧■。。に接続してある為、ＶＣＣとｖ
４アとの差電位がｌＶ？Ｐｌより大きいときオンし小さ
いときオフする。この為、第４図に示すように、■，つ
ぐ常にＶ。０に対して］■，１だけ低い電圧が得られる
。
上述した従来の内部電源電圧降圧回路は、ＶＣＣｏ値に
かかわらず常に■。。−Ｉ Ｖｔｐ ｌを出力する。
かかわらず常に■。。−Ｉ Ｖｔｐ ｌを出力する。
例えばｖｃｃ” ３ （：Ｖ’）のときｌ ＶＴｐ ｌ
＝ ０． ８ 〔Ｖ）とするとＶ ＩＮＴ＝ ２．
２ １：Ｖ：ｌとナル。
＝ ０． ８ 〔Ｖ）とするとＶ ＩＮＴ＝ ２．
２ １：Ｖ：ｌとナル。
従来の回路を５〔■〕電源系のメモリ回路に用いた場合
を考える。通常、メモリが正常に動作する電源範囲は■
。。＝３．５［：Ｖ〕〜７〔■〕程度である。従来回路
を用いた場合、ＶＣＣ＝４．３ ＣｖＥ〜７．８ＣＶ）
のときＶ ＴＮＴ ＝ Ｖｃｃ ｌ ＶＴｐ ｌによ
りＶ ＩＮＴ ＝ ３．５〔■〕〜７〔■〕となり、高
電圧側の電圧レベルはメモリの高電圧側の動作範囲に接
近するが、逆に低電圧側の電圧レベルはさらに下がるた
め、メモリの動作範囲は狭くなる。この為、メモリの電
源電圧の保証範囲４．４ （：Ｖ）〜５．５［Ｖ：］に
対しての動作マージンが非常に小さくなるという欠点が
ある。
を考える。通常、メモリが正常に動作する電源範囲は■
。。＝３．５［：Ｖ〕〜７〔■〕程度である。従来回路
を用いた場合、ＶＣＣ＝４．３ ＣｖＥ〜７．８ＣＶ）
のときＶ ＴＮＴ ＝ Ｖｃｃ ｌ ＶＴｐ ｌによ
りＶ ＩＮＴ ＝ ３．５〔■〕〜７〔■〕となり、高
電圧側の電圧レベルはメモリの高電圧側の動作範囲に接
近するが、逆に低電圧側の電圧レベルはさらに下がるた
め、メモリの動作範囲は狭くなる。この為、メモリの電
源電圧の保証範囲４．４ （：Ｖ）〜５．５［Ｖ：］に
対しての動作マージンが非常に小さくなるという欠点が
ある。
又、スタティックＲＡＭの場合、データ保持モード時は
ＶＣＣ＝ ３ ［ｖｌ）に対してＶＩＮ？＝ ２． ２
［Ｖ］となり、メモリ内の微小リーク等の影響により
メモリセルデータの破壊が起きやすく紅り、特性を悪化
させてしまうという欠点がある。
ＶＣＣ＝ ３ ［ｖｌ）に対してＶＩＮ？＝ ２． ２
［Ｖ］となり、メモリ内の微小リーク等の影響により
メモリセルデータの破壊が起きやすく紅り、特性を悪化
させてしまうという欠点がある。
本発明の目的は、メモリ等に対する動作電源範囲を拡張
できる内部電源電圧降圧回路を提供することにある。
できる内部電源電圧降圧回路を提供することにある。
本発明の内部電源電圧降圧回路は、第１の電源と第２の
電源間に直列に接続された第１及び第２の抵抗と、前記
第１及び第２の抵抗の接続点がゲートに接続されソース
・ドレイン路が前記第１の電源と節点に接続された第１
の一導電型ＭＯＳトランジスタと、前記節点と前記第２
の電源間に接続された第３の抵抗と、ゲートが前記節点
に接続されソース・ドレイン路が前記第１の電源と出力
端子間に接続された第２の一導電型ＭＯＳトランジスタ
と、ゲートが前記第１の電源に接続されソース・ドレイ
ン路が前記第１の電源と前記出力端子間に接続された逆
導電型ＭＯＳトランジスタとを有することを特徴とする
。
電源間に直列に接続された第１及び第２の抵抗と、前記
第１及び第２の抵抗の接続点がゲートに接続されソース
・ドレイン路が前記第１の電源と節点に接続された第１
の一導電型ＭＯＳトランジスタと、前記節点と前記第２
の電源間に接続された第３の抵抗と、ゲートが前記節点
に接続されソース・ドレイン路が前記第１の電源と出力
端子間に接続された第２の一導電型ＭＯＳトランジスタ
と、ゲートが前記第１の電源に接続されソース・ドレイ
ン路が前記第１の電源と前記出力端子間に接続された逆
導電型ＭＯＳトランジスタとを有することを特徴とする
。
？実施例〕
本発明について第１図及び第２図を参照して説明する。
第１図は本発明の一実施例を説明するための回路図、第
２図は第１図に示す回路の電圧特性である。Ｒ １＋
＋ Ｒ ｌ ２ ， Ｒ １ｓは高抵抗素子、Ｑ．，，
Ｑ，■はＰチャネルＭＯＳトランジスタ、Ｑ１，はＮチ
ャネルＭＯＳトランジスタである。
２図は第１図に示す回路の電圧特性である。Ｒ １＋
＋ Ｒ ｌ ２ ， Ｒ １ｓは高抵抗素子、Ｑ．，，
Ｑ，■はＰチャネルＭＯＳトランジスタ、Ｑ１，はＮチ
ャネルＭＯＳトランジスタである。
このような回路構成において、トランジスタＱ ｌ ３
のスレッショルド電圧をＶＡＮ、抵抗Ｒ，，，Ｒ，ｔの
抵抗｛ｔｌｕ＋，Ｒ２、トランジスタＱ１、のスレツシ
ョルド電圧をＩＶｔｐｌとし、所定電圧ｖＩに対し、Ｖ
ＴＰＩ ：Ｖ＋−ｌＶｔｐｌ＝Ｒ＋ ：Ｒｚとなるよう
に設定する。
のスレッショルド電圧をＶＡＮ、抵抗Ｒ，，，Ｒ，ｔの
抵抗｛ｔｌｕ＋，Ｒ２、トランジスタＱ１、のスレツシ
ョルド電圧をＩＶｔｐｌとし、所定電圧ｖＩに対し、Ｖ
ＴＰＩ ：Ｖ＋−ｌＶｔｐｌ＝Ｒ＋ ：Ｒｚとなるよう
に設定する。
？ず、Ｖ ｃｃ ＜ Ｖ １の時、第１の節点Ｎ＋、の
電位は、抵抗Ｒ ＋ ＋とＲ１■の抵抗値によりＶ。。
電位は、抵抗Ｒ ＋ ＋とＲ１■の抵抗値によりＶ。。
×Ｒ ＋ ＋Ｒｘ
となり■。０と節点Ｎ１１との差電位はＶ。。−■。。
×トランジスタＱｌ＋はオフし、第２の節点Ｎｕｔ！込
抗Ｒｌ３を介し、ＧＮＤと接続されている為に、ＧＮＤ
レベルとなる。第２の節点Ｎ１２がＧＮＤレベルである
からトランジスタＱ＋２はオンしてｖ１ＮＴは電源レベ
ル、すなわち、ｖ ，Ｎ， ＝ ｖ ｃｃとなる。
抗Ｒｌ３を介し、ＧＮＤと接続されている為に、ＧＮＤ
レベルとなる。第２の節点Ｎ１２がＧＮＤレベルである
からトランジスタＱ＋２はオンしてｖ１ＮＴは電源レベ
ル、すなわち、ｖ ，Ｎ， ＝ ｖ ｃｃとなる。
次に、■。。≧Ｖ１のとき、ＶＣＣと第１の節点Ｎ１１
と？ランジスタＱｌ１がオンする。抵抗Ｒｌ１の抵抗値
をトランジスタＱｌ＋のオン抵抗よりも十分高くすれば
、第２の節点Ｎ１■は電源レベルとなりトランジスタｑ
＋ｉはオフする。
と？ランジスタＱｌ１がオンする。抵抗Ｒｌ１の抵抗値
をトランジスタＱｌ＋のオン抵抗よりも十分高くすれば
、第２の節点Ｎ１■は電源レベルとなりトランジスタｑ
＋ｉはオフする。
ＶＩＮＴの電位は、ＶＩＮＹが供給される回路に流れる
電流により、低下するがＶ。。とＶｒＮアの差電位がＶ
ＴＮよりも大きくなるとトランジスタＱＢがオンし、ま
たＶＴＮよりも小さくなるとオフする為にＶＩＮＴの電
位は常に■。Ｃ ＶＴＮに保たれる。
電流により、低下するがＶ。。とＶｒＮアの差電位がＶ
ＴＮよりも大きくなるとトランジスタＱＢがオンし、ま
たＶＴＮよりも小さくなるとオフする為にＶＩＮＴの電
位は常に■。Ｃ ＶＴＮに保たれる。
以上説明した様に、所定電圧■１に対し抵抗Ｒ１、，う
に設定すれば、Ｖ ｃ ｃ ＜ Ｖ ＋のときはＶ Ｉ
ＮＴ ＝ Ｖ ｃｃ ＊Ｖｃｃ≧■１のときはＶ ＩＮ
Ｔ ” Ｖ ＣＣ Ｖ ＴＮで表わされる電圧を得る
ことができる。
に設定すれば、Ｖ ｃ ｃ ＜ Ｖ ＋のときはＶ Ｉ
ＮＴ ＝ Ｖ ｃｃ ＊Ｖｃｃ≧■１のときはＶ ＩＮ
Ｔ ” Ｖ ＣＣ Ｖ ＴＮで表わされる電圧を得る
ことができる。
？発明の効果〕
以上説明した様に、本発明の内部電源電圧降圧回路は、
所定電圧Ｖ１に対し、抵抗Ｒ，，，Ｒ，■の抵定すれば
、Ｖｏｏ＜Ｖ，のときＶＩＮＴ”ＶＣｅ＋ ｖｃｃ≧ｖ
１のときＶＪＮア＝ Ｖ ｅｃ Ｖ ＩＮ？で表わさ
れる電圧が得られる。
所定電圧Ｖ１に対し、抵抗Ｒ，，，Ｒ，■の抵定すれば
、Ｖｏｏ＜Ｖ，のときＶＩＮＴ”ＶＣｅ＋ ｖｃｃ≧ｖ
１のときＶＪＮア＝ Ｖ ｅｃ Ｖ ＩＮ？で表わさ
れる電圧が得られる。
すなわち、電源電圧■。。が所定電圧■１よりも高い電
圧のときは、ｖＴＮだけ降圧し、ｖ１よりも低い電圧の
ときは降圧しない。この為、例えばＶＴＮ” ０． ８
Ｖ ， Ｖ ＋ ＝ ４． ３ Ｖとすると、メモリ
の動作電源範囲Ｖ ｃｃ ” ３． ５ Ｖ 〜７．
Ｏ Ｖを３．５Ｖ〜７．８Ｖと低電側の特性を悪化させ
ることなく拡張することができる。又、スタティックＲ
ＡＭのデータ保持モード時もＶ ｃｃ ＝ Ｖ ｒＮｔ
＝ ３． Ｏ Ｖであるので特性を悪化させることは
ない。
圧のときは、ｖＴＮだけ降圧し、ｖ１よりも低い電圧の
ときは降圧しない。この為、例えばＶＴＮ” ０． ８
Ｖ ， Ｖ ＋ ＝ ４． ３ Ｖとすると、メモリ
の動作電源範囲Ｖ ｃｃ ” ３． ５ Ｖ 〜７．
Ｏ Ｖを３．５Ｖ〜７．８Ｖと低電側の特性を悪化させ
ることなく拡張することができる。又、スタティックＲ
ＡＭのデータ保持モード時もＶ ｃｃ ＝ Ｖ ｒＮｔ
＝ ３． Ｏ Ｖであるので特性を悪化させることは
ない。
第１図は本発明の一実施例を説明するための回路図、第
２図は第１図に示す回路の電源電圧に対？る内部電源電
圧特性を示す図、第３図は従来の内部電源電圧降圧回路
を示す回路図、第４図は第３図に示す回路の電源電圧に
対する内部電源電圧特性を示す図である。 Ｒ ＋ ＋ ， Ｒ ｌ ２ ｒ Ｒ ＋ ｇ・・・・
・・高抵抗素子、Ｑｌｌ， Ｑｌ２ＩＱ３ｌ・・・・・
・ＰチャネルＭＯＳトランジスタ、Ｑ ｔ ｓ・・・・
・・ＮチャネルＭＯＳトランジスタｓ Ｎ＋＋，Ｎ，■
・・・・・・接点、ＶＩＮＴ・・・・・・内部電源電圧
、ＶＣＣ・・・・・・電源電圧、ＧＮＤ・・・・・・接
地。
２図は第１図に示す回路の電源電圧に対？る内部電源電
圧特性を示す図、第３図は従来の内部電源電圧降圧回路
を示す回路図、第４図は第３図に示す回路の電源電圧に
対する内部電源電圧特性を示す図である。 Ｒ ＋ ＋ ， Ｒ ｌ ２ ｒ Ｒ ＋ ｇ・・・・
・・高抵抗素子、Ｑｌｌ， Ｑｌ２ＩＱ３ｌ・・・・・
・ＰチャネルＭＯＳトランジスタ、Ｑ ｔ ｓ・・・・
・・ＮチャネルＭＯＳトランジスタｓ Ｎ＋＋，Ｎ，■
・・・・・・接点、ＶＩＮＴ・・・・・・内部電源電圧
、ＶＣＣ・・・・・・電源電圧、ＧＮＤ・・・・・・接
地。
Claims (1)
- 【特許請求の範囲】 １、電源電圧を入力とし前記電源電圧レベルに応じた電
圧レベルの出力電圧を発生する内部電源電圧降圧回路に
おいて、前記電源電圧が所定電圧以下の時に動作して出
力電圧を発生する第１の電圧発生手段と、前記第１の電
圧発生が動作していない時に出力電圧を供給する第２の
電圧発生手段とを有することを特徴とする内部電源電圧
降圧回路。 ２、第１の電源と第２の電源間に直列に接続された第１
及び第２の抵抗と、前記第１及び第２の抵抗の接続点が
ゲートに接続されソース・ドレイン路が前記第１の電源
と節点に接続された第１の一導電型ＭＯＳトランジスタ
と、前記節点と前記第２の電源間に接続された第３の抵
抗と、ゲートが前記節点に接続されソース・ドレイン路
が前記第１の電源と出力端子間に接続された第２の一導
電型ＭＯＳトランジスタと、ゲートが前記第１の電源に
接続されソース・ドレイン路が前記第１の電源と前記出
力端子間に接続された逆導電型ＭＯＳトランジスタとを
有することを特徴とする内部電源電圧降圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001871A JPH03207091A (ja) | 1990-01-08 | 1990-01-08 | 内部電源電圧降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001871A JPH03207091A (ja) | 1990-01-08 | 1990-01-08 | 内部電源電圧降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03207091A true JPH03207091A (ja) | 1991-09-10 |
Family
ID=11513618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001871A Pending JPH03207091A (ja) | 1990-01-08 | 1990-01-08 | 内部電源電圧降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03207091A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
| US5894244A (en) * | 1995-11-16 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor potential supply device and semiconductor memory apparatus using the same |
| US5973548A (en) * | 1997-01-07 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Internal supply voltage generating circuit for generating internal supply voltage less susceptible to variation of external supply voltage |
| US6246272B1 (en) * | 1993-01-29 | 2001-06-12 | Ricoh Company, Ltd. | Power supply voltage detecting apparatus |
-
1990
- 1990-01-08 JP JP2001871A patent/JPH03207091A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246272B1 (en) * | 1993-01-29 | 2001-06-12 | Ricoh Company, Ltd. | Power supply voltage detecting apparatus |
| US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
| US6218724B1 (en) | 1995-10-24 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor used in semiconductor memory for achieving reduction in power consumption |
| US5894244A (en) * | 1995-11-16 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor potential supply device and semiconductor memory apparatus using the same |
| US5973548A (en) * | 1997-01-07 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Internal supply voltage generating circuit for generating internal supply voltage less susceptible to variation of external supply voltage |
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