JPH06324753A - 定電圧発生回路及び半導体記憶装置 - Google Patents
定電圧発生回路及び半導体記憶装置Info
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- JPH06324753A JPH06324753A JP5111748A JP11174893A JPH06324753A JP H06324753 A JPH06324753 A JP H06324753A JP 5111748 A JP5111748 A JP 5111748A JP 11174893 A JP11174893 A JP 11174893A JP H06324753 A JPH06324753 A JP H06324753A
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【目的】 本発明は定電圧発生回路及び半導体記憶装置
の改善に関し、トランジスタのバックゲートバイアスの
供給方法を工夫して、その閾値を利用した簡単な回路構
成で、しかも、極微小な電圧調整を行うこと、及び、そ
の信頼性の向上を図ることを目的する。 【構成】 定電圧発生回路は、負荷素子ＲＬと、バイア
ス可変手段１１と、電界効果型のｎ個のトランジスタＴ
１〜Ｔｎとを具備し、ｎ個のトランジスタＴｎがそれぞ
れダイオード接続され、かつ、それらが直列接続され、
トランジスタＴ１の一端と負荷素子ＲＬの一端とが接続
されて出力部ＯUTに接続され、負荷素子ＲＬの他端が電
源線ＶCCに接続され、トランジスタＴｎの他端が電源線
ＶSSに接続され、ｎ個のトランジスタＴ１〜Ｔｎのバッ
クゲートＢG1〜ＢGnがバイアス可変手段１１に接続さ
れ、該手段１１が外部制御信号Ｓに基づいて出力制御さ
れることを含み構成し、半導体記憶装置は、記憶手段１
２に電源を供給する電源供給手段１３に本発明の定電圧
発生回路100 が接続されることを含み構成する。
の改善に関し、トランジスタのバックゲートバイアスの
供給方法を工夫して、その閾値を利用した簡単な回路構
成で、しかも、極微小な電圧調整を行うこと、及び、そ
の信頼性の向上を図ることを目的する。 【構成】 定電圧発生回路は、負荷素子ＲＬと、バイア
ス可変手段１１と、電界効果型のｎ個のトランジスタＴ
１〜Ｔｎとを具備し、ｎ個のトランジスタＴｎがそれぞ
れダイオード接続され、かつ、それらが直列接続され、
トランジスタＴ１の一端と負荷素子ＲＬの一端とが接続
されて出力部ＯUTに接続され、負荷素子ＲＬの他端が電
源線ＶCCに接続され、トランジスタＴｎの他端が電源線
ＶSSに接続され、ｎ個のトランジスタＴ１〜Ｔｎのバッ
クゲートＢG1〜ＢGnがバイアス可変手段１１に接続さ
れ、該手段１１が外部制御信号Ｓに基づいて出力制御さ
れることを含み構成し、半導体記憶装置は、記憶手段１
２に電源を供給する電源供給手段１３に本発明の定電圧
発生回路100 が接続されることを含み構成する。
Description
【０００１】〔目 次〕 産業上の利用分野 従来の技術（図８） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例 （１）定電圧発生回路の説明（図２〜６） （２）その応用回路の説明（図７） 発明の効果
【０００２】
【産業上の利用分野】本発明は、定電圧発生回路及び半
導体記憶装置に関するものであり、更に詳しく言えば、
定電圧を発生供給する回路及び低電圧駆動型の記憶装置
の改善に関するものである。近年，半導体集積回路（以
下ＬＳＩという）装置の小型化・大容量化及びトランジ
スタ動作の高速化の要求から急速に微細化が進んでい
る。このため、ＭＯＳトランジスタの耐圧が低くなり、
例えば、情報を記憶する半導体記憶装置においても、低
電圧駆動化が図られる。
導体記憶装置に関するものであり、更に詳しく言えば、
定電圧を発生供給する回路及び低電圧駆動型の記憶装置
の改善に関するものである。近年，半導体集積回路（以
下ＬＳＩという）装置の小型化・大容量化及びトランジ
スタ動作の高速化の要求から急速に微細化が進んでい
る。このため、ＭＯＳトランジスタの耐圧が低くなり、
例えば、情報を記憶する半導体記憶装置においても、低
電圧駆動化が図られる。
【０００３】ところで、低電圧駆動方式の半導体記憶回
路等に高精度な電源電圧を供給する場合、バンドギャッ
プを利用した定電圧発生回路や、電界効果トランジスタ
の閾値電圧を利用した定電圧発生回路が採用される。し
かし、駆動電圧の調整ピッチは、定電圧発生回路のダイ
オード接続されたトランジスタの閾値に依存した選択範
囲に限定される。このため、電圧調整精度が「粗」とな
ったり、トランジスタの製造バラつきにより閾値が変動
することから、負荷回路毎に駆動電圧の微調整が必要と
なる。
路等に高精度な電源電圧を供給する場合、バンドギャッ
プを利用した定電圧発生回路や、電界効果トランジスタ
の閾値電圧を利用した定電圧発生回路が採用される。し
かし、駆動電圧の調整ピッチは、定電圧発生回路のダイ
オード接続されたトランジスタの閾値に依存した選択範
囲に限定される。このため、電圧調整精度が「粗」とな
ったり、トランジスタの製造バラつきにより閾値が変動
することから、負荷回路毎に駆動電圧の微調整が必要と
なる。
【０００４】そこで、トランジスタのバックゲートバイ
アスの供給方法を工夫して、その閾値を利用した簡単な
回路構成で、しかも、極微小な電圧調整を行うこと、及
び、その信頼性の向上を図ることができる回路及びその
応用回路が望まれている。
アスの供給方法を工夫して、その閾値を利用した簡単な
回路構成で、しかも、極微小な電圧調整を行うこと、及
び、その信頼性の向上を図ることができる回路及びその
応用回路が望まれている。
【０００５】
【従来の技術】図８は従来例に係る定電圧発生回路の説
明図である。図８（Ａ）は、そのトランジスタ選択方式
の定電圧発生回路の構成例であり、図８（Ｂ）は、トラ
ンジスタ選択方式の他の構成例をそれぞれ示している。
例えば、ＳＲＡＭ（随時書込み／読出し可能なスタティ
ック型メモリ）に駆動電圧ＶDDを供給する第１の定電圧
発生回路は、図８（Ａ）において、トランジスタ選択回
路１，負荷抵抗ＲL1，４個のトランジスタＴ11〜Ｔ41か
ら成る。なお、第１の定電圧発生回路は、４個のトラン
ジスタＴ11〜Ｔ41のバックゲートＢG1〜ＢG4に共通した
バイアス電圧を供給する方式である。
明図である。図８（Ａ）は、そのトランジスタ選択方式
の定電圧発生回路の構成例であり、図８（Ｂ）は、トラ
ンジスタ選択方式の他の構成例をそれぞれ示している。
例えば、ＳＲＡＭ（随時書込み／読出し可能なスタティ
ック型メモリ）に駆動電圧ＶDDを供給する第１の定電圧
発生回路は、図８（Ａ）において、トランジスタ選択回
路１，負荷抵抗ＲL1，４個のトランジスタＴ11〜Ｔ41か
ら成る。なお、第１の定電圧発生回路は、４個のトラン
ジスタＴ11〜Ｔ41のバックゲートＢG1〜ＢG4に共通した
バイアス電圧を供給する方式である。
【０００６】すなわち、４個のトランジスタＴ11〜Ｔ41
はｎ型の電界効果トランジスタから成り、それぞれがダ
イオード接続される。また、４個のトランジスタＴ11〜
Ｔ41が直列接続され、トランジスタＴ11のドレインが負
荷抵抗ＲL1の一端に接続されて出力部ＯUTに接続され
る。負荷抵抗ＲL1の他端は電源線ＶCCに接続され、トラ
ンジスタＴ41のソースが接地線ＶSSに接続される。な
お、４個のトランジスタＴ11〜Ｔ41のバックゲートＢG1
〜ＢG4が共に接続されて接地線ＶSSに接続され、トラン
ジスタＴ21〜Ｔ41の各ソース・ドレイン接続点がトラン
ジスタ選択回路１に接続される。
はｎ型の電界効果トランジスタから成り、それぞれがダ
イオード接続される。また、４個のトランジスタＴ11〜
Ｔ41が直列接続され、トランジスタＴ11のドレインが負
荷抵抗ＲL1の一端に接続されて出力部ＯUTに接続され
る。負荷抵抗ＲL1の他端は電源線ＶCCに接続され、トラ
ンジスタＴ41のソースが接地線ＶSSに接続される。な
お、４個のトランジスタＴ11〜Ｔ41のバックゲートＢG1
〜ＢG4が共に接続されて接地線ＶSSに接続され、トラン
ジスタＴ21〜Ｔ41の各ソース・ドレイン接続点がトラン
ジスタ選択回路１に接続される。
【０００７】トランジスタ選択回路１は３つのスイッチ
ング素子ＴS1〜ＴS3から成り、外部制御信号Ｓに基づい
て接続制御される。スイッチング素子ＴS1はトランジス
タＴ11，Ｔ21のソース・ドレイン接続点とトランジスタ
Ｔ21，Ｔ31のソース・ドレイン接続点との間に接続され
る。スイッチング素子ＴS2はトランジスタＴ21，Ｔ31の
ソース・ドレイン接続点とトランジスタＴ31，Ｔ41のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子ＴS3はトランジスタＴ31，Ｔ41のソース・ドレイ
ン接続点と接地線ＶSSとの間に接続される。
ング素子ＴS1〜ＴS3から成り、外部制御信号Ｓに基づい
て接続制御される。スイッチング素子ＴS1はトランジス
タＴ11，Ｔ21のソース・ドレイン接続点とトランジスタ
Ｔ21，Ｔ31のソース・ドレイン接続点との間に接続され
る。スイッチング素子ＴS2はトランジスタＴ21，Ｔ31の
ソース・ドレイン接続点とトランジスタＴ31，Ｔ41のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子ＴS3はトランジスタＴ31，Ｔ41のソース・ドレイ
ン接続点と接地線ＶSSとの間に接続される。
【０００８】当該定電圧発生回路の機能は、外部制御信
号Ｓに基づいてスイッチング素子ＴS1〜ＴS3が選択接続
されると、ダイオード接続されたトランジスタＴ21〜Ｔ
41が選択される。これにより、電源線ＶCCと接地線ＶSS
間の電圧が負荷抵抗ＲL1及び直列接続されたトランジス
タＴ11〜Ｔ41により分割され、出力部ＯUTに駆動電圧Ｖ
DDが発生される。ここで、トランジスタＴ11〜Ｔ41は、
ほぼ一定の閾値ＶTHに依存した等価抵抗値を示す。
号Ｓに基づいてスイッチング素子ＴS1〜ＴS3が選択接続
されると、ダイオード接続されたトランジスタＴ21〜Ｔ
41が選択される。これにより、電源線ＶCCと接地線ＶSS
間の電圧が負荷抵抗ＲL1及び直列接続されたトランジス
タＴ11〜Ｔ41により分割され、出力部ＯUTに駆動電圧Ｖ
DDが発生される。ここで、トランジスタＴ11〜Ｔ41は、
ほぼ一定の閾値ＶTHに依存した等価抵抗値を示す。
【０００９】また、４個のトランジスタＴ12〜Ｔ42のバ
ックゲートＢG1〜ＢG4に異なったバイアス電圧を供給す
る第２の定電圧発生回路は、図８（Ｂ）において、トラ
ンジスタ選択回路２，負荷抵抗ＲL2，４個のトランジス
タＴ12〜Ｔ42から成る。４個のトランジスタＴ12〜Ｔ42
は、第１の定電圧発生回路と同様に、ダイオード接続さ
れ、また、その４個のトランジスタＴ12〜Ｔ42が直列接
続される。トランジスタＴ12のドレインは負荷抵抗ＲL2
の一端に接続されて出力部ＯUTに接続される。負荷抵抗
ＲL2の他端が電源線ＶCCに接続され、トランジスタＴ42
のソースが接地線ＶSSに接続される。
ックゲートＢG1〜ＢG4に異なったバイアス電圧を供給す
る第２の定電圧発生回路は、図８（Ｂ）において、トラ
ンジスタ選択回路２，負荷抵抗ＲL2，４個のトランジス
タＴ12〜Ｔ42から成る。４個のトランジスタＴ12〜Ｔ42
は、第１の定電圧発生回路と同様に、ダイオード接続さ
れ、また、その４個のトランジスタＴ12〜Ｔ42が直列接
続される。トランジスタＴ12のドレインは負荷抵抗ＲL2
の一端に接続されて出力部ＯUTに接続される。負荷抵抗
ＲL2の他端が電源線ＶCCに接続され、トランジスタＴ42
のソースが接地線ＶSSに接続される。
【００１０】なお、トランジスタＴ12のバックゲートＢ
G1がトランジスタＴ12，Ｔ22のソース・ドレイン接続点
に接続され、トランジスタＴ22のバックゲートＢG2がト
ランジスタＴ22，Ｔ32のソース・ドレイン接続点に接続
され、トランジスタＴ32のバックゲートＢG3がトランジ
スタＴ32，Ｔ42のソース・ドレイン接続点に接続され
る。トランジスタＴ42のバックゲートＢG4が接地線ＶSS
に接続される。
G1がトランジスタＴ12，Ｔ22のソース・ドレイン接続点
に接続され、トランジスタＴ22のバックゲートＢG2がト
ランジスタＴ22，Ｔ32のソース・ドレイン接続点に接続
され、トランジスタＴ32のバックゲートＢG3がトランジ
スタＴ32，Ｔ42のソース・ドレイン接続点に接続され
る。トランジスタＴ42のバックゲートＢG4が接地線ＶSS
に接続される。
【００１１】トランジスタ選択回路２は３つのスイッチ
ング素子ＴS1〜ＴS3から成り、外部制御信号Ｓに基づい
て接続制御される。スイッチング素子ＴS1はトランジス
タＴ12，Ｔ22のソース・ドレイン接続点とトランジスタ
Ｔ22，Ｔ32のソース・ドレイン接続点との間に接続され
る。スイッチング素子ＴS2はトランジスタＴ22，Ｔ32の
ソース・ドレイン接続点とトランジスタＴ32，Ｔ42のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子ＴS3はトランジスタＴ32，Ｔ42のソース・ドレイ
ン接続点と接地線ＶSSとの間に接続される。
ング素子ＴS1〜ＴS3から成り、外部制御信号Ｓに基づい
て接続制御される。スイッチング素子ＴS1はトランジス
タＴ12，Ｔ22のソース・ドレイン接続点とトランジスタ
Ｔ22，Ｔ32のソース・ドレイン接続点との間に接続され
る。スイッチング素子ＴS2はトランジスタＴ22，Ｔ32の
ソース・ドレイン接続点とトランジスタＴ32，Ｔ42のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子ＴS3はトランジスタＴ32，Ｔ42のソース・ドレイ
ン接続点と接地線ＶSSとの間に接続される。
【００１２】当該定電圧発生回路の機能は、外部制御信
号Ｓに基づいてスイッチング素子ＴS1〜ＴS3が選択接続
されると、ダイオード接続されたトランジスタＴ22〜Ｔ
42が選択される。これにより、電源線ＶCCと接地線ＶSS
間の電圧が負荷抵抗ＲL2及びトランジスタＴ12〜Ｔ42に
より分割され、出力部ＯUTに駆動電圧ＶDDが発生され
る。ここで、トランジスタＴ12〜Ｔ42は、それぞれ異な
る閾値ＶTHに依存した等価抵抗値を示す。
号Ｓに基づいてスイッチング素子ＴS1〜ＴS3が選択接続
されると、ダイオード接続されたトランジスタＴ22〜Ｔ
42が選択される。これにより、電源線ＶCCと接地線ＶSS
間の電圧が負荷抵抗ＲL2及びトランジスタＴ12〜Ｔ42に
より分割され、出力部ＯUTに駆動電圧ＶDDが発生され
る。ここで、トランジスタＴ12〜Ｔ42は、それぞれ異な
る閾値ＶTHに依存した等価抵抗値を示す。
【００１３】
【発明が解決しようとする課題】ところで、従来例の第
１の定電圧発生回路によれば、トランジスタ選択回路１
が設けられ、外部制御信号Ｓに基づいて４個のトランジ
スタＴ11〜Ｔ41の個数が選択される。このため、トラン
ジスタＴ11〜Ｔ41を選択することにより、ほぼ一定の閾
値ＶTHに依存した等価抵抗値と負荷抵抗ＲL1とにより、
電源線ＶCCと接地線ＶSS間の電圧を分割する駆動電圧Ｖ
DDを得ることができる。
１の定電圧発生回路によれば、トランジスタ選択回路１
が設けられ、外部制御信号Ｓに基づいて４個のトランジ
スタＴ11〜Ｔ41の個数が選択される。このため、トラン
ジスタＴ11〜Ｔ41を選択することにより、ほぼ一定の閾
値ＶTHに依存した等価抵抗値と負荷抵抗ＲL1とにより、
電源線ＶCCと接地線ＶSS間の電圧を分割する駆動電圧Ｖ
DDを得ることができる。
【００１４】また、従来例の第２の定電圧発生回路によ
れば、トランジスタ選択回路２が設けられ、外部制御信
号Ｓに基づいて４個のトランジスタＴ12〜Ｔ42の個数が
選択される。このため、トランジスタＴ12〜Ｔ42を選択
することにより、異なる閾値ＶTHに依存した等価抵抗値
と負荷抵抗ＲL2とにより、電源線ＶCCと接地線ＶSS間の
電圧を分割する駆動電圧ＶDDを得ることができる。
れば、トランジスタ選択回路２が設けられ、外部制御信
号Ｓに基づいて４個のトランジスタＴ12〜Ｔ42の個数が
選択される。このため、トランジスタＴ12〜Ｔ42を選択
することにより、異なる閾値ＶTHに依存した等価抵抗値
と負荷抵抗ＲL2とにより、電源線ＶCCと接地線ＶSS間の
電圧を分割する駆動電圧ＶDDを得ることができる。
【００１５】しかし、駆動電圧ＶDDの調整ピッチは、第
１，第２の定電圧発生回路に共通してダイオード接続さ
れたトランジスタＴ11〜Ｔ41やＴ12〜Ｔ42の閾値ＶTHに
依存した選択範囲に限定され、その電圧調整精度が
「粗」となったり、トランジスタＴ11〜Ｔ41やＴ12〜Ｔ
42の製造バラつきにより閾値ＶTHが変動し、負荷回路毎
に駆動電圧ＶDDの微調整が必要となる。
１，第２の定電圧発生回路に共通してダイオード接続さ
れたトランジスタＴ11〜Ｔ41やＴ12〜Ｔ42の閾値ＶTHに
依存した選択範囲に限定され、その電圧調整精度が
「粗」となったり、トランジスタＴ11〜Ｔ41やＴ12〜Ｔ
42の製造バラつきにより閾値ＶTHが変動し、負荷回路毎
に駆動電圧ＶDDの微調整が必要となる。
【００１６】これにより、微細加工された低電圧駆動型
のＳＲＡＭ等に当該定電圧発生回路を適用する要求があ
った場合に、高精度な駆動電圧ＶDDを供給することがで
きない。このことから、製造バラつきに対し回路動作の
安定性を欠いたり、その応用装置の信頼性の低下を招く
という問題がある。本発明は、かかる従来例の問題点に
鑑み創作されたものであり、トランジスタのバックゲー
トバイアスの供給方法を工夫して、その閾値を利用した
簡単な回路構成で、しかも、極微小な電圧調整を行うこ
と、及び、その応用回路の信頼性の向上を図ることが可
能となる定電圧発生回路及び半導体記憶装置の提供を目
的とする。
のＳＲＡＭ等に当該定電圧発生回路を適用する要求があ
った場合に、高精度な駆動電圧ＶDDを供給することがで
きない。このことから、製造バラつきに対し回路動作の
安定性を欠いたり、その応用装置の信頼性の低下を招く
という問題がある。本発明は、かかる従来例の問題点に
鑑み創作されたものであり、トランジスタのバックゲー
トバイアスの供給方法を工夫して、その閾値を利用した
簡単な回路構成で、しかも、極微小な電圧調整を行うこ
と、及び、その応用回路の信頼性の向上を図ることが可
能となる定電圧発生回路及び半導体記憶装置の提供を目
的とする。
【００１７】
【課題を解決するための手段】図１（Ａ）は、本発明に
係る定電圧発生回路の原理図であり、図１（Ｂ）は、本
発明に係る半導体記憶装置の原理図をそれぞれ示してい
る。本発明の定電圧発生回路は図１（Ａ）に示すよう
に、負荷素子ＲＬと、バイアス可変手段１１と、電界効
果型のｎ個のトランジスタＴｎ，〔ｎ＝１〜ｎ〕とを具
備し、前記ｎ個のトランジスタＴｎがそれぞれダイオー
ド接続され、かつ、該ｎ個のトランジスタＴｎが直列接
続され、前記直列接続されたトランジスタＴ１の一端と
負荷素子ＲＬの一端とが接続されて出力部ＯUTに接続さ
れ、前記負荷素子ＲＬの他端が第１の電源線ＶCCに接続
され、前記直列接続されたトランジスタＴｎの他端が第
２の電源線ＶSSに接続され、前記ｎ個のトランジスタＴ
ｎのバックゲートＢGn，〔ｎ＝１〜ｎ〕がバイアス可変
手段１１に接続され、前記バイアス可変手段１１が外部
制御信号Ｓに基づいて出力制御されることを特徴とす
る。
係る定電圧発生回路の原理図であり、図１（Ｂ）は、本
発明に係る半導体記憶装置の原理図をそれぞれ示してい
る。本発明の定電圧発生回路は図１（Ａ）に示すよう
に、負荷素子ＲＬと、バイアス可変手段１１と、電界効
果型のｎ個のトランジスタＴｎ，〔ｎ＝１〜ｎ〕とを具
備し、前記ｎ個のトランジスタＴｎがそれぞれダイオー
ド接続され、かつ、該ｎ個のトランジスタＴｎが直列接
続され、前記直列接続されたトランジスタＴ１の一端と
負荷素子ＲＬの一端とが接続されて出力部ＯUTに接続さ
れ、前記負荷素子ＲＬの他端が第１の電源線ＶCCに接続
され、前記直列接続されたトランジスタＴｎの他端が第
２の電源線ＶSSに接続され、前記ｎ個のトランジスタＴ
ｎのバックゲートＢGn，〔ｎ＝１〜ｎ〕がバイアス可変
手段１１に接続され、前記バイアス可変手段１１が外部
制御信号Ｓに基づいて出力制御されることを特徴とす
る。
【００１８】なお、本発明の定電圧発生回路において、
前記バイアス可変手段１１が、スイッチング素子11Ａと
ｎ−１個の回路選択部ＳＷｋ，〔ｋ＝１〜ｎ−１〕から
成り、前記回路選択部ＳＷｋの共通接点部Ｃｋ〔ｋ＝１
〜ｎ−１〕にトランジスタＴｋのバックゲートＢGkがそ
れぞれ個別に接続され、前記回路選択部ＳＷｋの被選択
接点部ａ，ｂ，ｃ，ｄ…に、前記直列接続されたトラン
ジスタＴｎ間のソース・ドレイン接続点が接続され、前
記第２の電源線ＶSSに接続されたトランジスタＴｎのバ
ックゲートＢGnが第２の電源線ＶSSに接続され、前記ス
イッチング素子11Ａが、第２の電源線ＶSSに接続された
トランジスタＴｎと並列に接続されることを特徴とす
る。
前記バイアス可変手段１１が、スイッチング素子11Ａと
ｎ−１個の回路選択部ＳＷｋ，〔ｋ＝１〜ｎ−１〕から
成り、前記回路選択部ＳＷｋの共通接点部Ｃｋ〔ｋ＝１
〜ｎ−１〕にトランジスタＴｋのバックゲートＢGkがそ
れぞれ個別に接続され、前記回路選択部ＳＷｋの被選択
接点部ａ，ｂ，ｃ，ｄ…に、前記直列接続されたトラン
ジスタＴｎ間のソース・ドレイン接続点が接続され、前
記第２の電源線ＶSSに接続されたトランジスタＴｎのバ
ックゲートＢGnが第２の電源線ＶSSに接続され、前記ス
イッチング素子11Ａが、第２の電源線ＶSSに接続された
トランジスタＴｎと並列に接続されることを特徴とす
る。
【００１９】また、本発明の定電圧発生回路において、
前記ｎ個のトランジスタＴｎのバックゲートＢGn，〔ｎ
＝１〜ｎ〕に、前記直列接続されたトランジスタＴｎ間
のソース・ドレイン接続点の電圧や第２の電源線ＶSSの
電圧が供給されることを特徴とする。さらに、本発明の
定電圧発生回路において、前記バイアス可変手段１１の
出力制御は、前記外部制御信号Ｓを発生するＲＯＭヒュ
ーズ回路１４を設け、前記ＲＯＭヒューズ回路１４のヒ
ューズ素子ＦＵをプログラムすることにより行うことを
特徴とする。
前記ｎ個のトランジスタＴｎのバックゲートＢGn，〔ｎ
＝１〜ｎ〕に、前記直列接続されたトランジスタＴｎ間
のソース・ドレイン接続点の電圧や第２の電源線ＶSSの
電圧が供給されることを特徴とする。さらに、本発明の
定電圧発生回路において、前記バイアス可変手段１１の
出力制御は、前記外部制御信号Ｓを発生するＲＯＭヒュ
ーズ回路１４を設け、前記ＲＯＭヒューズ回路１４のヒ
ューズ素子ＦＵをプログラムすることにより行うことを
特徴とする。
【００２０】また、本発明の半導体記憶装置は、図１
（Ｂ）に示すように、情報を記憶する記憶手段１２と、
前記記憶手段１２に電源を供給する電源供給手段１３と
具備し、前記電源供給手段１３に本発明の定電圧発生回
路100 が接続されることを特徴とし、上記目的を達成す
る。
（Ｂ）に示すように、情報を記憶する記憶手段１２と、
前記記憶手段１２に電源を供給する電源供給手段１３と
具備し、前記電源供給手段１３に本発明の定電圧発生回
路100 が接続されることを特徴とし、上記目的を達成す
る。
【００２１】
【作 用】本発明の定電圧発生回路によれば、図１
（Ａ）に示すように、負荷素子ＲＬ，バイアス可変手段
１１及び電界効果型のｎ個のトランジスタＴ１〜Ｔｎが
具備され、バイアス可変手段１１が外部制御信号Ｓに基
づいて出力制御される。例えば、ＲＯＭヒューズ回路１
４のヒューズ素子ＦＵをプログラムすることにより、外
部制御信号Ｓを発生し、これに基づいてバイアス可変手
段１１の極め細かな出力制御を行うことが可能となる。
すなわち、回路選択部ＳＷｋの共通接点部Ｃｋと被選択
接点部ａ，ｂ，ｃ，ｄ…とを外部制御信号Ｓに基づいて
選択的に接続することにより、該被選択接点部ａ，ｂ，
ｃ，ｄ…に供給されたバイアス電圧，例えば、トランジ
スタＴｎ間のソース・ドレイン接続点の電圧や第２の電
源線ＶSSの電圧をｎ個のトランジスタＴ１〜Ｔｎのバッ
クゲートＢGnに選択的に供給することが可能となる。
（Ａ）に示すように、負荷素子ＲＬ，バイアス可変手段
１１及び電界効果型のｎ個のトランジスタＴ１〜Ｔｎが
具備され、バイアス可変手段１１が外部制御信号Ｓに基
づいて出力制御される。例えば、ＲＯＭヒューズ回路１
４のヒューズ素子ＦＵをプログラムすることにより、外
部制御信号Ｓを発生し、これに基づいてバイアス可変手
段１１の極め細かな出力制御を行うことが可能となる。
すなわち、回路選択部ＳＷｋの共通接点部Ｃｋと被選択
接点部ａ，ｂ，ｃ，ｄ…とを外部制御信号Ｓに基づいて
選択的に接続することにより、該被選択接点部ａ，ｂ，
ｃ，ｄ…に供給されたバイアス電圧，例えば、トランジ
スタＴｎ間のソース・ドレイン接続点の電圧や第２の電
源線ＶSSの電圧をｎ個のトランジスタＴ１〜Ｔｎのバッ
クゲートＢGnに選択的に供給することが可能となる。
【００２２】このため、ｎ個のトランジスタＴ１〜Ｔｎ
のＴｎの閾値ＶTHに依存した等価抵抗値と、第１の電源
線ＶCCに接続された負荷抵抗ＲＬとにより、該電源線Ｖ
CCと電源線ＶSS間の電圧を分割する出力電圧ＶDDを得る
ことが可能となる。この際に、ｎ個のトランジスタＴ１
〜Ｔｎの閾値ＶTHは、そのバックゲートＢGnに選択的に
供給されるバイアス電圧により従来例に比べて、微小ピ
ッチにより変化する。
のＴｎの閾値ＶTHに依存した等価抵抗値と、第１の電源
線ＶCCに接続された負荷抵抗ＲＬとにより、該電源線Ｖ
CCと電源線ＶSS間の電圧を分割する出力電圧ＶDDを得る
ことが可能となる。この際に、ｎ個のトランジスタＴ１
〜Ｔｎの閾値ＶTHは、そのバックゲートＢGnに選択的に
供給されるバイアス電圧により従来例に比べて、微小ピ
ッチにより変化する。
【００２３】これにより、トランジスタＴ１〜Ｔｎの製
造バラつきにより閾値ＶTHが変動した場合にも、電圧許
容範囲が限定要求される負荷回路毎に、微小ピッチによ
り出力電圧ＶDDを調整することが可能となる。また、出
力電圧ＶDDの調整を精度良く行うことが可能となる。さ
らに、本発明の半導体記憶装置によれば、図１（Ｂ）に
示すように、記憶手段１２及び電源供給手段１３が具備
され、該電源供給手段１３に本発明の定電圧発生回路10
0 が接続される。
造バラつきにより閾値ＶTHが変動した場合にも、電圧許
容範囲が限定要求される負荷回路毎に、微小ピッチによ
り出力電圧ＶDDを調整することが可能となる。また、出
力電圧ＶDDの調整を精度良く行うことが可能となる。さ
らに、本発明の半導体記憶装置によれば、図１（Ｂ）に
示すように、記憶手段１２及び電源供給手段１３が具備
され、該電源供給手段１３に本発明の定電圧発生回路10
0 が接続される。
【００２４】例えば、ＲＯＭヒューズ回路１４のヒュー
ズ素子ＦＵをプログラムすることにより、該外部制御信
号Ｓを発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このため、出
力電圧ＶDDの許容範囲が極狭い微細加工された低電圧駆
動型のＳＲＡＭ等に適合した駆動電圧ＶDDｉを精度良く
供給することが可能となる。
ズ素子ＦＵをプログラムすることにより、該外部制御信
号Ｓを発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このため、出
力電圧ＶDDの許容範囲が極狭い微細加工された低電圧駆
動型のＳＲＡＭ等に適合した駆動電圧ＶDDｉを精度良く
供給することが可能となる。
【００２５】これにより、記憶手段１２の構成トランジ
スタの製造バラつきに対して最適な駆動電圧ＶDDを供給
することができ、低電圧駆動型のＳＲＡＭ等の高信頼度
の半導体記憶装置の製造に寄与するところが大きい。
スタの製造バラつきに対して最適な駆動電圧ＶDDを供給
することができ、低電圧駆動型のＳＲＡＭ等の高信頼度
の半導体記憶装置の製造に寄与するところが大きい。
【００２６】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜７は、本発明の実施例に係る定
電圧発生回路及び半導体記憶装置を説明する図である。 （１）定電圧発生回路の説明 図２は、本発明の実施例に係る定電圧発生回路の構成図
である。図３は、その等価回路図であり、図４〜６は、
そのプログラム時の等価回路図（その１〜３）をそれぞ
れ示している。
いて説明をする。図２〜７は、本発明の実施例に係る定
電圧発生回路及び半導体記憶装置を説明する図である。 （１）定電圧発生回路の説明 図２は、本発明の実施例に係る定電圧発生回路の構成図
である。図３は、その等価回路図であり、図４〜６は、
そのプログラム時の等価回路図（その１〜３）をそれぞ
れ示している。
【００２７】例えば、電圧許容範囲が限定要求される負
荷回路に駆動電圧ＶDDを供給する定電圧発生回路は、図
２において、トランジスタＴ１〜Ｔ４，負荷抵抗ＲＬ，
スイッチング素子ＳＷ０，回路選択部ＳＷ１〜ＳＷ３，
インバータ素子 INV１〜 INV４及びＲＯＭヒューズ回路
１４から成る。すなわち、トランジスタＴ１〜Ｔ４はｎ
個のトランジスタＴ１〜Ｔ４の一例であり、ｎ＝４の場
合を示している。４個のトランジスタＴ１〜Ｔ４はｎ型
の電界効果トランジスタから成り、各トランジスタＴ１
〜Ｔ４のゲートとドレインとが接続（以下単にダイオー
ド接続という）される。また、４個のトランジスタＴ１
〜Ｔ４は直列接続（ソース・ドレイン接続）され、トラ
ンジスタＴ１の一端と負荷抵抗ＲＬの一端とが接続され
て出力部ＯUTに接続される。なお、トランジスタＴ４の
ソースとバックゲートＢG4とが第２の電源線（以下接地
線という）ＶSSに接続される。
荷回路に駆動電圧ＶDDを供給する定電圧発生回路は、図
２において、トランジスタＴ１〜Ｔ４，負荷抵抗ＲＬ，
スイッチング素子ＳＷ０，回路選択部ＳＷ１〜ＳＷ３，
インバータ素子 INV１〜 INV４及びＲＯＭヒューズ回路
１４から成る。すなわち、トランジスタＴ１〜Ｔ４はｎ
個のトランジスタＴ１〜Ｔ４の一例であり、ｎ＝４の場
合を示している。４個のトランジスタＴ１〜Ｔ４はｎ型
の電界効果トランジスタから成り、各トランジスタＴ１
〜Ｔ４のゲートとドレインとが接続（以下単にダイオー
ド接続という）される。また、４個のトランジスタＴ１
〜Ｔ４は直列接続（ソース・ドレイン接続）され、トラ
ンジスタＴ１の一端と負荷抵抗ＲＬの一端とが接続され
て出力部ＯUTに接続される。なお、トランジスタＴ４の
ソースとバックゲートＢG4とが第２の電源線（以下接地
線という）ＶSSに接続される。
【００２８】負荷抵抗ＲＬは負荷素子ＲＬの一例であ
り、その一端が電圧３〔Ｖ〕程度の第１の電源線（以下
単に電源線という）ＶCCに接続される。負荷抵抗ＲＬに
はトランジスタＴ１〜Ｔ４よりも小さい電流駆動能力の
ものを用いる。スイッチング素子ＳＷ０及び回路選択部
ＳＷ１〜ＳＷ３はバイアス可変手段１１の一実施例であ
り、スイッチング素子ＳＷ０はスイッチング素子11Ａの
一例である。回路選択部ＳＷ１〜ＳＷ３はｋ個の回路選
択部ＳＷｋの一例であり、ｋ＝３の場合を示している。
り、その一端が電圧３〔Ｖ〕程度の第１の電源線（以下
単に電源線という）ＶCCに接続される。負荷抵抗ＲＬに
はトランジスタＴ１〜Ｔ４よりも小さい電流駆動能力の
ものを用いる。スイッチング素子ＳＷ０及び回路選択部
ＳＷ１〜ＳＷ３はバイアス可変手段１１の一実施例であ
り、スイッチング素子ＳＷ０はスイッチング素子11Ａの
一例である。回路選択部ＳＷ１〜ＳＷ３はｋ個の回路選
択部ＳＷｋの一例であり、ｋ＝３の場合を示している。
【００２９】スイッチング素子ＳＷ０はｎ型の電界効果
トランジスタＴN4から成り、そのソースが接地線ＶSSに
接続され、そのドレインがトランジスタＴ３，Ｔ４のソ
ース・ドレイン接続点に接続され、そのゲートがインバ
ータ素子 INV4 を介在させてＲＯＭヒューズ回路１４に
接続される。回路選択部ＳＷ１は４個のｐ型の電界効果
トランジスタＴP1〜ＴP4から成り、トランジスタＴP1〜
ＴP4の各ソースが接続されてトランジスタＴ１のバック
ゲートＢG1に接続される。トランジスタＴP1のドレイン
はトランジスタＴ１，Ｔ２のソース・ドレイン接続点に
接続され、そのゲートがＲＯＭヒューズ回路１４に接続
される。トランジスタＴP2のドレインはトランジスタＴ
２，Ｔ３のソース・ドレイン接続点に接続され、そのゲ
ートがＲＯＭヒューズ回路１４に接続される。トランジ
スタＴP3のドレインはトランジスタＴ３，Ｔ４のソース
・ドレイン接続点に接続され、そのゲートがＲＯＭヒュ
ーズ回路１４に接続される。トランジスタＴP4のドレイ
ンは接地線ＶSSに接続され、そのゲートがＲＯＭヒュー
ズ回路１４に接続される。
トランジスタＴN4から成り、そのソースが接地線ＶSSに
接続され、そのドレインがトランジスタＴ３，Ｔ４のソ
ース・ドレイン接続点に接続され、そのゲートがインバ
ータ素子 INV4 を介在させてＲＯＭヒューズ回路１４に
接続される。回路選択部ＳＷ１は４個のｐ型の電界効果
トランジスタＴP1〜ＴP4から成り、トランジスタＴP1〜
ＴP4の各ソースが接続されてトランジスタＴ１のバック
ゲートＢG1に接続される。トランジスタＴP1のドレイン
はトランジスタＴ１，Ｔ２のソース・ドレイン接続点に
接続され、そのゲートがＲＯＭヒューズ回路１４に接続
される。トランジスタＴP2のドレインはトランジスタＴ
２，Ｔ３のソース・ドレイン接続点に接続され、そのゲ
ートがＲＯＭヒューズ回路１４に接続される。トランジ
スタＴP3のドレインはトランジスタＴ３，Ｔ４のソース
・ドレイン接続点に接続され、そのゲートがＲＯＭヒュ
ーズ回路１４に接続される。トランジスタＴP4のドレイ
ンは接地線ＶSSに接続され、そのゲートがＲＯＭヒュー
ズ回路１４に接続される。
【００３０】回路選択部ＳＷ２は３個のｐ型の電界効果
トランジスタＴP5〜ＴP7から成り、トランジスタＴP5〜
ＴP7の各ソースが接続されてトランジスタＴ２のバック
ゲートＢG2に接続される。トランジスタＴP5のドレイン
はトランジスタＴ２，Ｔ３のソース・ドレイン接続点に
接続され、そのゲートがＲＯＭヒューズ回路１４に接続
される。トランジスタＴP6のドレインはトランジスタＴ
３，Ｔ４のソース・ドレイン接続点に接続され、そのゲ
ートがＲＯＭヒューズ回路１４に接続される。トランジ
スタＴP7のドレインは接地線ＶSSに接続され、そのゲー
トがインバータ素子 INV２を介在させてＲＯＭヒューズ
回路１４に接続される。
トランジスタＴP5〜ＴP7から成り、トランジスタＴP5〜
ＴP7の各ソースが接続されてトランジスタＴ２のバック
ゲートＢG2に接続される。トランジスタＴP5のドレイン
はトランジスタＴ２，Ｔ３のソース・ドレイン接続点に
接続され、そのゲートがＲＯＭヒューズ回路１４に接続
される。トランジスタＴP6のドレインはトランジスタＴ
３，Ｔ４のソース・ドレイン接続点に接続され、そのゲ
ートがＲＯＭヒューズ回路１４に接続される。トランジ
スタＴP7のドレインは接地線ＶSSに接続され、そのゲー
トがインバータ素子 INV２を介在させてＲＯＭヒューズ
回路１４に接続される。
【００３１】回路選択部ＳＷ３は２個のｎ型の電界効果
トランジスタＴN1，ＴN2から成り、トランジスタＴN1，
ＴN2の各ドレインが接続されてトランジスタＴ３のバッ
クゲートＢG3に接続される。トランジスタＴN1のソース
はトランジスタＴ３，Ｔ４のソース・ドレイン接続点に
接続され、そのゲートがインバータ素子 INV３を介在さ
せてＲＯＭヒューズ回路１４に接続される。トランジス
タＴN2のソースは接地線ＶSSに接続され、そのゲートが
ＲＯＭヒューズ回路１４に接続される。
トランジスタＴN1，ＴN2から成り、トランジスタＴN1，
ＴN2の各ドレインが接続されてトランジスタＴ３のバッ
クゲートＢG3に接続される。トランジスタＴN1のソース
はトランジスタＴ３，Ｔ４のソース・ドレイン接続点に
接続され、そのゲートがインバータ素子 INV３を介在さ
せてＲＯＭヒューズ回路１４に接続される。トランジス
タＴN2のソースは接地線ＶSSに接続され、そのゲートが
ＲＯＭヒューズ回路１４に接続される。
【００３２】なお、外部制御信号Ｓを出力する１回路分
のＲＯＭヒューズ回路１４は、インバータ素子 INV，抵
抗Ｒ及びヒューズ素子ＦＵから成る。抵抗Ｒ及びヒュー
ズ素子ＦＵは電源線ＶCCと接地線ＶSS間に直列に接続さ
れ、その直列接続点にインバータ素子 INVが接続され
る。インバータ素子 INVの出力は、外部制御信号Ｓｉ
〔ｉ＝１〜10〕となって、スイッチング素子ＳＷ０や回
路選択部ＳＷ１〜ＳＷ３に供給され、該外部制御信号Ｓ
１〜Ｓ10に基づいてバイアス電圧が出力制御される。
のＲＯＭヒューズ回路１４は、インバータ素子 INV，抵
抗Ｒ及びヒューズ素子ＦＵから成る。抵抗Ｒ及びヒュー
ズ素子ＦＵは電源線ＶCCと接地線ＶSS間に直列に接続さ
れ、その直列接続点にインバータ素子 INVが接続され
る。インバータ素子 INVの出力は、外部制御信号Ｓｉ
〔ｉ＝１〜10〕となって、スイッチング素子ＳＷ０や回
路選択部ＳＷ１〜ＳＷ３に供給され、該外部制御信号Ｓ
１〜Ｓ10に基づいてバイアス電圧が出力制御される。
【００３３】図３は、本発明の実施例に係る定電圧発生
回路の等価回路図である。図３において、定電圧発生回
路の回路選択部ＳＷ１は共通接点部Ｃ１と被選択接点部
ａ，ｂ，ｃ，ｄとに置き換えられる。すなわち、共通接
点部Ｃ１はトランジスタＴP1〜ＴP4のソース接続点であ
り、それがトランジスタＴ１のバックゲートＢG1に接続
される。被選択接点部ａはトランジスタＴP4のドレイン
接続点であり、それが接地線ＶSSに接続される。被選択
接点部ｂはトランジスタＴP3のドレイン接続点であり、
それがトランジスタＴ３，Ｔ４のソース・ドレイン接続
点に接続される。被選択接点部ｃはトランジスタＴP2の
ドレイン接続点であり、それがトランジスタＴ２，Ｔ３
のソース・ドレイン接続点に接続される。被選択接点部
ｄはトランジスタＴP1のドレイン接続点であり、トラン
ジスタＴ１，Ｔ２のソース・ドレイン接続点に接続され
る。
回路の等価回路図である。図３において、定電圧発生回
路の回路選択部ＳＷ１は共通接点部Ｃ１と被選択接点部
ａ，ｂ，ｃ，ｄとに置き換えられる。すなわち、共通接
点部Ｃ１はトランジスタＴP1〜ＴP4のソース接続点であ
り、それがトランジスタＴ１のバックゲートＢG1に接続
される。被選択接点部ａはトランジスタＴP4のドレイン
接続点であり、それが接地線ＶSSに接続される。被選択
接点部ｂはトランジスタＴP3のドレイン接続点であり、
それがトランジスタＴ３，Ｔ４のソース・ドレイン接続
点に接続される。被選択接点部ｃはトランジスタＴP2の
ドレイン接続点であり、それがトランジスタＴ２，Ｔ３
のソース・ドレイン接続点に接続される。被選択接点部
ｄはトランジスタＴP1のドレイン接続点であり、トラン
ジスタＴ１，Ｔ２のソース・ドレイン接続点に接続され
る。
【００３４】また、回路選択部ＳＷ２は共通接点部Ｃ２
と被選択接点部ｅ，ｆ，ｇとに置き換えられる。すなわ
ち、共通接点部Ｃ２はトランジスタＴP5〜ＴP7のソース
接続点であり、それがトランジスタＴ２のバックゲート
ＢG2に接続される。被選択接点部ｅはトランジスタＴP7
のドレイン接続点であり、それが接地線ＶSSに接続され
る。被選択接点部ｆはトランジスタＴP6のドレイン接続
点であり、それがトランジスタＴ３，Ｔ４のソース・ド
レイン接続点に接続される。被選択接点部ｇはトランジ
スタＴP5のドレイン接続点であり、それがトランジスタ
Ｔ２，Ｔ３のソース・ドレイン接続点に接続される。
と被選択接点部ｅ，ｆ，ｇとに置き換えられる。すなわ
ち、共通接点部Ｃ２はトランジスタＴP5〜ＴP7のソース
接続点であり、それがトランジスタＴ２のバックゲート
ＢG2に接続される。被選択接点部ｅはトランジスタＴP7
のドレイン接続点であり、それが接地線ＶSSに接続され
る。被選択接点部ｆはトランジスタＴP6のドレイン接続
点であり、それがトランジスタＴ３，Ｔ４のソース・ド
レイン接続点に接続される。被選択接点部ｇはトランジ
スタＴP5のドレイン接続点であり、それがトランジスタ
Ｔ２，Ｔ３のソース・ドレイン接続点に接続される。
【００３５】さらに、回路選択部ＳＷ３は共通接点部Ｃ
３と被選択接点部ｈ，ｉとに置き換えられる。すなわ
ち、共通接点部Ｃ３はトランジスタＴN1，ＴN2のドレイ
ン接続点であり、それがトランジスタＴ３のバックゲー
トＢG3に接続される。被選択接点部ｈはトランジスタＴ
N2のソース接続点であり、それが接地線ＶSSに接続され
る。被選択接点部ｉはトランジスタＴN1のソース接続点
であり、それがトランジスタＴ３，Ｔ４のソース・ドレ
イン接続点に接続される。
３と被選択接点部ｈ，ｉとに置き換えられる。すなわ
ち、共通接点部Ｃ３はトランジスタＴN1，ＴN2のドレイ
ン接続点であり、それがトランジスタＴ３のバックゲー
トＢG3に接続される。被選択接点部ｈはトランジスタＴ
N2のソース接続点であり、それが接地線ＶSSに接続され
る。被選択接点部ｉはトランジスタＴN1のソース接続点
であり、それがトランジスタＴ３，Ｔ４のソース・ドレ
イン接続点に接続される。
【００３６】なお、スイッチング素子ＳＷ０はトランジ
スタＴN4の等価回路であり、トランジスタＴ４と並列接
続される。これにより、定電圧発生回路のスイッチング
素子ＳＷ０，回路選択部ＳＷ１〜ＳＷ３の等価回路を構
成する。次に、本発明の実施例に係る定電圧発生回路の
プログラム時の動作について、その等価回路図を補足し
ながら説明をする。
スタＴN4の等価回路であり、トランジスタＴ４と並列接
続される。これにより、定電圧発生回路のスイッチング
素子ＳＷ０，回路選択部ＳＷ１〜ＳＷ３の等価回路を構
成する。次に、本発明の実施例に係る定電圧発生回路の
プログラム時の動作について、その等価回路図を補足し
ながら説明をする。
【００３７】図４〜６は、本発明の実施例に係る定電圧
発生回路のプログラム時の等価回路図（その１〜３）を
それぞれ示している。例えば、電源線ＶCC＝３〔Ｖ〕
で、４個のトランジスタＴ１〜Ｔ４の各閾値ＶTHがバッ
クゲートバイアス電圧＝０〔Ｖ〕の時に、ＶTH＝０．４
〔Ｖ〕であって、バックゲートバイアス電圧が約−０．
４〔Ｖ〕下がると、閾値ＶTHが約０．１〔Ｖ〕高くなる
ような動作条件において、外部制御信号Ｓ１〜Ｓ10を発
生するＲＯＭヒューズ回路１４のヒューズ素子ＦＵをプ
ログラムした場合について説明する。
発生回路のプログラム時の等価回路図（その１〜３）を
それぞれ示している。例えば、電源線ＶCC＝３〔Ｖ〕
で、４個のトランジスタＴ１〜Ｔ４の各閾値ＶTHがバッ
クゲートバイアス電圧＝０〔Ｖ〕の時に、ＶTH＝０．４
〔Ｖ〕であって、バックゲートバイアス電圧が約−０．
４〔Ｖ〕下がると、閾値ＶTHが約０．１〔Ｖ〕高くなる
ような動作条件において、外部制御信号Ｓ１〜Ｓ10を発
生するＲＯＭヒューズ回路１４のヒューズ素子ＦＵをプ
ログラムした場合について説明する。
【００３８】図４（Ａ）において、例えば、出力電圧Ｖ
DD１＝２．２〔Ｖ〕を得ようとする場合、スイッチング
素子ＳＷ０をＯFF動作（以下単に「ＯFF」と示す）と
し、回路選択部ＳＷ１の共通接点部Ｃ１を被選択接点部
ａに接続（以下単にＣ１→ａと示す）する。さらに、回
路選択部ＳＷ２の共通接点部Ｃ２を被選択接点部ｅに接
続し、回路選択部ＳＷ３の共通接点部Ｃ３を被選択接点
部ｈに接続する。具体的には、ＲＯＭヒューズ回路１４
のヒューズ素子ＦＵを溶断して外部制御信号Ｓ４，Ｓ
７，Ｓ９を発生し、それを回路選択部ＳＷ１のトランジ
スタＴP4，回路選択部ＳＷ２のトランジスタＴP7，回路
選択部ＳＷ３のトランジスタＴN2の各ゲートに供給す
る。
DD１＝２．２〔Ｖ〕を得ようとする場合、スイッチング
素子ＳＷ０をＯFF動作（以下単に「ＯFF」と示す）と
し、回路選択部ＳＷ１の共通接点部Ｃ１を被選択接点部
ａに接続（以下単にＣ１→ａと示す）する。さらに、回
路選択部ＳＷ２の共通接点部Ｃ２を被選択接点部ｅに接
続し、回路選択部ＳＷ３の共通接点部Ｃ３を被選択接点
部ｈに接続する。具体的には、ＲＯＭヒューズ回路１４
のヒューズ素子ＦＵを溶断して外部制御信号Ｓ４，Ｓ
７，Ｓ９を発生し、それを回路選択部ＳＷ１のトランジ
スタＴP4，回路選択部ＳＷ２のトランジスタＴP7，回路
選択部ＳＷ３のトランジスタＴN2の各ゲートに供給す
る。
【００３９】これにより、トランジスタＴ１の閾値ＶTH
＝０．７〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD１＝２．２〔Ｖ〕を出力部
ＯUTに発生することができる。また、図４（Ｂ）におい
て、出力電圧ＶDD２＝２．１〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｂ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ３，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP3，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
＝０．７〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD１＝２．２〔Ｖ〕を出力部
ＯUTに発生することができる。また、図４（Ｂ）におい
て、出力電圧ＶDD２＝２．１〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｂ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ３，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP3，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
【００４０】これにより、トランジスタＴ１の閾値ＶTH
＝０．６〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD２＝２．１〔Ｖ〕を出力部
ＯUTに発生することができる。さらに、図４（Ｃ）にお
いて、出力電圧ＶDD３＝２．０〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｃ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ２，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP2，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
＝０．６〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD２＝２．１〔Ｖ〕を出力部
ＯUTに発生することができる。さらに、図４（Ｃ）にお
いて、出力電圧ＶDD３＝２．０〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｃ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ２，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP2，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
【００４１】これにより、トランジスタＴ１の閾値ＶTH
＝０．５〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD３＝２．０〔Ｖ〕を出力部
ＯUTに発生することができる。また、図４（Ｄ）におい
て、出力電圧ＶDD４＝１．９〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
＝０．５〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD３＝２．０〔Ｖ〕を出力部
ＯUTに発生することができる。また、図４（Ｄ）におい
て、出力電圧ＶDD４＝１．９〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
【００４２】これにより、トランジスタＴ１の閾値ＶTH
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD４＝１．９〔Ｖ〕を出力部
ＯUTに発生することができる。同様に、図５（Ａ）にお
いて、出力電圧ＶDD５＝１．８〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｆ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ６，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP6，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．６
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD４＝１．９〔Ｖ〕を出力部
ＯUTに発生することができる。同様に、図５（Ａ）にお
いて、出力電圧ＶDD５＝１．８〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｆ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ６，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP6，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
【００４３】これにより、トランジスタＴ１の閾値ＶTH
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD５＝１．８〔Ｖ〕を出力部
ＯUTに発生することができる。さらに、図５（Ｂ）にお
いて、出力電圧ＶDD６＝１．７〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｇ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ５，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP5，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD５＝１．８〔Ｖ〕を出力部
ＯUTに発生することができる。さらに、図５（Ｂ）にお
いて、出力電圧ＶDD６＝１．７〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｇ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ５，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP5，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
【００４４】これにより、トランジスタＴ１の閾値ＶTH
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．４
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD６＝１．７〔Ｖ〕を出力部
ＯUTに発生することができる。また、図５（Ｃ）におい
て、出力電圧ＶDD７＝１．６〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｇ，ＳＷ３をＣ３→ｉに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ５，Ｓ８
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP5，ＳＷ３のトランジスタＴN1の各ゲー
トに供給する。
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．４
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．５〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD６＝１．７〔Ｖ〕を出力部
ＯUTに発生することができる。また、図５（Ｃ）におい
て、出力電圧ＶDD７＝１．６〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯFF」，ＳＷ１をＣ１→ｄ，ＳＷ２をＣ
２→ｇ，ＳＷ３をＣ３→ｉに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ５，Ｓ８
を発生し、それをＳＷ１のトランジスタＴP1，ＳＷ２の
トランジスタＴP5，ＳＷ３のトランジスタＴN1の各ゲー
トに供給する。
【００４５】これにより、トランジスタＴ１の閾値ＶTH
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．４
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD７＝１．６〔Ｖ〕を出力部
ＯUTに発生することができる。なお、図５（Ｄ）におい
て、出力電圧ＶDD８＝１．５〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ａ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ４，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP4，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．４
〔Ｖ〕，トランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕及
びトランジスタＴ４の閾値ＶTH＝０．４〔Ｖ〕の加算
値，すなわち、出力電圧ＶDD７＝１．６〔Ｖ〕を出力部
ＯUTに発生することができる。なお、図５（Ｄ）におい
て、出力電圧ＶDD８＝１．５〔Ｖ〕を得ようとする場
合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ａ，ＳＷ２をＣ
２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的には、Ｒ
ＯＭヒューズ回路１４で外部制御信号Ｓ４，Ｓ７，Ｓ９
を発生し、それをＳＷ１のトランジスタＴP4，ＳＷ２の
トランジスタＴP7，ＳＷ３のトランジスタＴN2の各ゲー
トに供給する。
【００４６】これにより、トランジスタＴ１の閾値ＶTH
＝０．６〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD８＝１．５〔Ｖ〕を
出力部ＯUTに発生することができる。同様に、図６
（Ａ）において、出力電圧ＶDD９＝１．４〔Ｖ〕を得よ
うとする場合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ｃ，
ＳＷ２をＣ２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体
的には、ＲＯＭヒューズ回路１４で外部制御信号Ｓ10，
Ｓ２，Ｓ７，Ｓ９を発生し、それをＳＷ０のトランジス
タＴN4，ＳＷ１のトランジスタＴP2，ＳＷ２のトランジ
スタＴP7，ＳＷ３のトランジスタＴN2の各ゲートに供給
する。
＝０．６〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD８＝１．５〔Ｖ〕を
出力部ＯUTに発生することができる。同様に、図６
（Ａ）において、出力電圧ＶDD９＝１．４〔Ｖ〕を得よ
うとする場合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ｃ，
ＳＷ２をＣ２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体
的には、ＲＯＭヒューズ回路１４で外部制御信号Ｓ10，
Ｓ２，Ｓ７，Ｓ９を発生し、それをＳＷ０のトランジス
タＴN4，ＳＷ１のトランジスタＴP2，ＳＷ２のトランジ
スタＴP7，ＳＷ３のトランジスタＴN2の各ゲートに供給
する。
【００４７】これにより、トランジスタＴ１の閾値ＶTH
＝０．５〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD９＝１．４〔Ｖ〕を
出力部ＯUTに発生することができる。また、図６（Ｂ）
において、出力電圧ＶDD10＝１．３〔Ｖ〕を得ようとす
る場合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ｄ，ＳＷ２
をＣ２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的に
は、ＲＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ
７，Ｓ９を発生し、それをＳＷ１のトランジスタＴP4，
ＳＷ２のトランジスタＴP7，ＳＷ３のトランジスタＴN2
の各ゲートに供給する。
＝０．５〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD９＝１．４〔Ｖ〕を
出力部ＯUTに発生することができる。また、図６（Ｂ）
において、出力電圧ＶDD10＝１．３〔Ｖ〕を得ようとす
る場合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ｄ，ＳＷ２
をＣ２→ｅ，ＳＷ３をＣ３→ｈに接続する。具体的に
は、ＲＯＭヒューズ回路１４で外部制御信号Ｓ１，Ｓ
７，Ｓ９を発生し、それをＳＷ１のトランジスタＴP4，
ＳＷ２のトランジスタＴP7，ＳＷ３のトランジスタＴN2
の各ゲートに供給する。
【００４８】これにより、トランジスタＴ１の閾値ＶTH
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD10＝１．３〔Ｖ〕を
出力部ＯUTに発生することができる。さらに、図６
（Ｃ）において、出力電圧ＶDD11＝１．２〔Ｖ〕を得よ
うとする場合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ｄ，
ＳＷ２をＣ２→ｇ，ＳＷ３をＣ３→ｈに接続する。具体
的には、ＲＯＭヒューズ回路１４で外部制御信号Ｓ１，
Ｓ５，Ｓ９を発生し、それをＳＷ１のトランジスタＴP
4，ＳＷ２のトランジスタＴP7，ＳＷ３のトランジスタ
ＴN2の各ゲートに供給する。
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．５
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD10＝１．３〔Ｖ〕を
出力部ＯUTに発生することができる。さらに、図６
（Ｃ）において、出力電圧ＶDD11＝１．２〔Ｖ〕を得よ
うとする場合、ＳＷ０＝「ＯＮ」，ＳＷ１をＣ１→ｄ，
ＳＷ２をＣ２→ｇ，ＳＷ３をＣ３→ｈに接続する。具体
的には、ＲＯＭヒューズ回路１４で外部制御信号Ｓ１，
Ｓ５，Ｓ９を発生し、それをＳＷ１のトランジスタＴP
4，ＳＷ２のトランジスタＴP7，ＳＷ３のトランジスタ
ＴN2の各ゲートに供給する。
【００４９】これにより、トランジスタＴ１の閾値ＶTH
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．４
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD11＝１．２〔Ｖ〕を
出力部ＯUTに発生することができる。なお、表１にスイ
ッチの状態，各トランジスタの閾値ＶTH及び出力電圧Ｖ
DDiの関係を整理している。
＝０．４〔Ｖ〕，トランジスタＴ２の閾値ＶTH＝０．４
〔Ｖ〕及びトランジスタＴ３の閾値ＶTH＝０．４〔Ｖ〕
の加算値，すなわち、出力電圧ＶDD11＝１．２〔Ｖ〕を
出力部ＯUTに発生することができる。なお、表１にスイ
ッチの状態，各トランジスタの閾値ＶTH及び出力電圧Ｖ
DDiの関係を整理している。
【００５０】
【表１】
【００５１】表１において、出力電圧ＶDDi について
は、重複する部分もあるが、先に説明したように、０．
１〔Ｖ〕ステップで出力電圧ＶDDi を調整することがで
きる。表１内の破線で囲んだ部分を参照のこと。このよ
うにして、本発明の実施例に係る定電圧発生回路によれ
ば、図２に示すように、負荷抵抗ＲＬ，スイッチング素
子ＳＷ０，回路選択部ＳＷ１〜ＳＷ３，４個のトランジ
スタＴ１〜Ｔ４及びＲＯＭヒューズ回路１４が具備さ
れ、該スイッチング素子ＳＷ０及び回路選択部ＳＷ１〜
ＳＷ３が外部制御信号Ｓ１〜Ｓ10に基づいて出力制御さ
れる。
は、重複する部分もあるが、先に説明したように、０．
１〔Ｖ〕ステップで出力電圧ＶDDi を調整することがで
きる。表１内の破線で囲んだ部分を参照のこと。このよ
うにして、本発明の実施例に係る定電圧発生回路によれ
ば、図２に示すように、負荷抵抗ＲＬ，スイッチング素
子ＳＷ０，回路選択部ＳＷ１〜ＳＷ３，４個のトランジ
スタＴ１〜Ｔ４及びＲＯＭヒューズ回路１４が具備さ
れ、該スイッチング素子ＳＷ０及び回路選択部ＳＷ１〜
ＳＷ３が外部制御信号Ｓ１〜Ｓ10に基づいて出力制御さ
れる。
【００５２】このため、ＲＯＭヒューズ回路１４をプロ
グラムすることにより、表１に示したように、回路選択
部ＳＷ１〜ＳＷ３の極め細かな出力制御を行うことが可
能となる。すなわち、回路選択部ＳＷ１の共通接点部Ｃ
１と被選択接点部ａ，ｂ，ｃ，ｄとを外部制御信号Ｓ１
〜Ｓ４に基づいて選択的に接続したり、回路選択部ＳＷ
２の共通接点部Ｃ２と被選択接点部ｅ，ｆ，ｇとを外部
制御信号Ｓ５〜Ｓ７に基づいて選択的に接続したり、回
路選択部ＳＷ３の共通接点部Ｃ３と被選択接点部ｈ，ｉ
とを外部制御信号Ｓ８，Ｓ９に基づいて選択的に接続す
ることにより、該被選択接点部ａ〜ｉに供給されたバイ
アス電圧，例えば、トランジスタＴ１，Ｔ２間，Ｔ２，
Ｔ３間，Ｔ３，Ｔ４間のそれぞれのソース・ドレイン接
続点の電圧や電源線ＶSSの電圧をトランジスタＴ１〜Ｔ
４のバックゲートＢGnに選択的に供給することが可能と
なる。
グラムすることにより、表１に示したように、回路選択
部ＳＷ１〜ＳＷ３の極め細かな出力制御を行うことが可
能となる。すなわち、回路選択部ＳＷ１の共通接点部Ｃ
１と被選択接点部ａ，ｂ，ｃ，ｄとを外部制御信号Ｓ１
〜Ｓ４に基づいて選択的に接続したり、回路選択部ＳＷ
２の共通接点部Ｃ２と被選択接点部ｅ，ｆ，ｇとを外部
制御信号Ｓ５〜Ｓ７に基づいて選択的に接続したり、回
路選択部ＳＷ３の共通接点部Ｃ３と被選択接点部ｈ，ｉ
とを外部制御信号Ｓ８，Ｓ９に基づいて選択的に接続す
ることにより、該被選択接点部ａ〜ｉに供給されたバイ
アス電圧，例えば、トランジスタＴ１，Ｔ２間，Ｔ２，
Ｔ３間，Ｔ３，Ｔ４間のそれぞれのソース・ドレイン接
続点の電圧や電源線ＶSSの電圧をトランジスタＴ１〜Ｔ
４のバックゲートＢGnに選択的に供給することが可能と
なる。
【００５３】このことから、トランジスタＴ１〜Ｔ４の
Ｔ４の閾値ＶTHに依存した等価抵抗値と、電源線ＶCCに
接続された負荷抵抗ＲＬとにより、該電源線ＶCCと接地
線ＶSS間の電圧を分割する出力電圧ＶDD１＝２．２
〔Ｖ〕〜ＶDD11＝１．２〔Ｖ〕を得ることが可能とな
る。この際に、トランジスタＴ１〜Ｔ４の閾値ＶTHは、
そのバックゲートＢGnに選択的に供給されるバイアス電
圧により従来例に比べて、０．１〔Ｖ〕の微小ピッチに
より変化する。
Ｔ４の閾値ＶTHに依存した等価抵抗値と、電源線ＶCCに
接続された負荷抵抗ＲＬとにより、該電源線ＶCCと接地
線ＶSS間の電圧を分割する出力電圧ＶDD１＝２．２
〔Ｖ〕〜ＶDD11＝１．２〔Ｖ〕を得ることが可能とな
る。この際に、トランジスタＴ１〜Ｔ４の閾値ＶTHは、
そのバックゲートＢGnに選択的に供給されるバイアス電
圧により従来例に比べて、０．１〔Ｖ〕の微小ピッチに
より変化する。
【００５４】これにより、トランジスタＴ１〜Ｔ４の製
造バラつきにより閾値ＶTHが変動した場合にも、表１に
示した出力電圧ＶDDｉのように、負荷回路に適合した最
適な調整を行うことが可能となる。また、出力電圧ＶDD
ｉの調整を精度良く行うことが可能となる。 （２）定電圧発生回路の応用回路の説明 図７は、本発明の実施例に係る定電圧発生回路を応用し
たＳＲＡＭの構成図を示している。
造バラつきにより閾値ＶTHが変動した場合にも、表１に
示した出力電圧ＶDDｉのように、負荷回路に適合した最
適な調整を行うことが可能となる。また、出力電圧ＶDD
ｉの調整を精度良く行うことが可能となる。 （２）定電圧発生回路の応用回路の説明 図７は、本発明の実施例に係る定電圧発生回路を応用し
たＳＲＡＭの構成図を示している。
【００５５】例えば、半導体記憶装置の一例となる４ビ
ットのデータを記憶するＳＲＡＭは、図７において、定
電圧発生回路100 ，内部電源発生器１５と、アドレスバ
ッファ１６，ロウデコーダ１７，コラムデコーダ１８，
Ｄｉｎバッファ１９，ＷＥバッファ２０，ライトアンプ
２１，ビットラインロード２２，コラムトランスファ２
３，セルアレイ２４，センスアンプ２５及びＤout バッ
ファ２６（以下ＳＲＡＭ主要部１６〜２６という）から
成る。
ットのデータを記憶するＳＲＡＭは、図７において、定
電圧発生回路100 ，内部電源発生器１５と、アドレスバ
ッファ１６，ロウデコーダ１７，コラムデコーダ１８，
Ｄｉｎバッファ１９，ＷＥバッファ２０，ライトアンプ
２１，ビットラインロード２２，コラムトランスファ２
３，セルアレイ２４，センスアンプ２５及びＤout バッ
ファ２６（以下ＳＲＡＭ主要部１６〜２６という）から
成る。
【００５６】すなわち、定電圧発生回路100 及び内部電
源発生器１５は電源供給手段１３の一例を構成するもの
であり、ＳＲＡＭ主要部１６〜２６は記憶手段１２を構
成するものである。また、定電圧発生回路100 は、ＳＲ
ＡＭ主要部１６〜２６に電源電圧ＶDDを供給する。ここ
で、定電圧発生回路100 が本発明の実施例に係る定電圧
発生回路から成ることを特徴とする。
源発生器１５は電源供給手段１３の一例を構成するもの
であり、ＳＲＡＭ主要部１６〜２６は記憶手段１２を構
成するものである。また、定電圧発生回路100 は、ＳＲ
ＡＭ主要部１６〜２６に電源電圧ＶDDを供給する。ここ
で、定電圧発生回路100 が本発明の実施例に係る定電圧
発生回路から成ることを特徴とする。
【００５７】なお、アドレスバッファ１６はアドレスＡ
０を反転してロウデコーダ１７に供給し、アドレスＡ１
を反転してコラムデコーダ１８に供給する。ロウデコー
ダ１７はセルアレイ２３のワード線ＷL1又はＷL2を選択
する。コラムデコーダ１８はセルアレイ２３のビット線
ＢL1，ＢL2，ＢL1，ＢL2（上線を省略する）を選択する
信号を発生する。
０を反転してロウデコーダ１７に供給し、アドレスＡ１
を反転してコラムデコーダ１８に供給する。ロウデコー
ダ１７はセルアレイ２３のワード線ＷL1又はＷL2を選択
する。コラムデコーダ１８はセルアレイ２３のビット線
ＢL1，ＢL2，ＢL1，ＢL2（上線を省略する）を選択する
信号を発生する。
【００５８】Ｄｉｎバッファ１９は書込みデータＤINを
反転し、それをライトアンプ２１に供給する。ＷＥバッ
ファ２０は書込み／読出し許可信号ＷＥ（上線を省略す
る）を反転し、それをライトアンプ２１に供給する。ラ
イトアンプ２１は該許可信号ＷＥに基づいて書込みデー
タＤINを増幅し、それをセルアレイ２３に書込みをす
る。なお、ビットラインロード２２はビット線ＢL1×
２，ＢL2×２に駆動電圧ＶDDを供給する。
反転し、それをライトアンプ２１に供給する。ＷＥバッ
ファ２０は書込み／読出し許可信号ＷＥ（上線を省略す
る）を反転し、それをライトアンプ２１に供給する。ラ
イトアンプ２１は該許可信号ＷＥに基づいて書込みデー
タＤINを増幅し、それをセルアレイ２３に書込みをす
る。なお、ビットラインロード２２はビット線ＢL1×
２，ＢL2×２に駆動電圧ＶDDを供給する。
【００５９】コラムトランスファ２３はビット線ＢL1，
ＢL2，ＢL1，ＢL2（上線を省略する）を選択する。セル
アレイ２４は書込みデータＤINを記憶する。センスアン
プ２５読出しデータＤＢ，ＤＢ（上線を省略する）を増
幅出力する。Ｄout バッファ２６はデータＤＢを反転
し、出力データＤOUT として外部に出力する。当該ＳＲ
ＡＭの動作について説明をする。例えば、書込み動作の
場合、書込みデータＤINに付き、アドレスＡ０，Ａ１が
指定されると、アドレスバッファ１６によりアドレスＡ
０が反転されてロウデコーダ１７に供給され、同様に、
アドレスＡ１が反転されてコラムデコーダ１８に供給さ
れる。また、ロウデコーダ１７ではセルアレイ２３のワ
ード線ＷL1又はＷL2が選択され、コラムデコーダ１８及
びコラムトランスファ２４により、セルアレイ２３のビ
ット線ＢL1，ＢL2，ＢL1，ＢL2（上線を省略する）が選
択される。これにより、Ｄｉｎバッファ１９では書込み
データＤINが反転され、それがライトアンプ２１に供給
され、書込み／読出し許可信号ＷＥに基づいて増幅出力
され、アドレスＡ０，Ａ１によって指定されるセルアレ
イ２３にデータＤINが書込まれる。
ＢL2，ＢL1，ＢL2（上線を省略する）を選択する。セル
アレイ２４は書込みデータＤINを記憶する。センスアン
プ２５読出しデータＤＢ，ＤＢ（上線を省略する）を増
幅出力する。Ｄout バッファ２６はデータＤＢを反転
し、出力データＤOUT として外部に出力する。当該ＳＲ
ＡＭの動作について説明をする。例えば、書込み動作の
場合、書込みデータＤINに付き、アドレスＡ０，Ａ１が
指定されると、アドレスバッファ１６によりアドレスＡ
０が反転されてロウデコーダ１７に供給され、同様に、
アドレスＡ１が反転されてコラムデコーダ１８に供給さ
れる。また、ロウデコーダ１７ではセルアレイ２３のワ
ード線ＷL1又はＷL2が選択され、コラムデコーダ１８及
びコラムトランスファ２４により、セルアレイ２３のビ
ット線ＢL1，ＢL2，ＢL1，ＢL2（上線を省略する）が選
択される。これにより、Ｄｉｎバッファ１９では書込み
データＤINが反転され、それがライトアンプ２１に供給
され、書込み／読出し許可信号ＷＥに基づいて増幅出力
され、アドレスＡ０，Ａ１によって指定されるセルアレ
イ２３にデータＤINが書込まれる。
【００６０】また、読出し動作の場合には、読出しデー
タＤＢに付き、アドレスＡ０，Ａ１が指定されると、ア
ドレスバッファ１６によりアドレスＡ０が反転されてロ
ウデコーダ１７に供給され、同様に、アドレスＡ１が反
転されてコラムデコーダ１８に供給される。また、ロウ
デコーダ１７ではセルアレイ２３のワード線ＷL1又はＷ
L2が選択され、コラムデコーダ１８により、セルアレイ
２３のビット線ＢL1，ＢL2，ＢL1，ＢL2（上線を省略す
る）が選択される。これにより、書込み／読出し許可信
号ＷＥに基づいてセンスアンプ２５により読出しデータ
ＤＢ，ＤＢ（上線を省略する）が増幅出力され、Ｄout
バッファ２６から外部に出力データＤOUT が出力され
る。
タＤＢに付き、アドレスＡ０，Ａ１が指定されると、ア
ドレスバッファ１６によりアドレスＡ０が反転されてロ
ウデコーダ１７に供給され、同様に、アドレスＡ１が反
転されてコラムデコーダ１８に供給される。また、ロウ
デコーダ１７ではセルアレイ２３のワード線ＷL1又はＷ
L2が選択され、コラムデコーダ１８により、セルアレイ
２３のビット線ＢL1，ＢL2，ＢL1，ＢL2（上線を省略す
る）が選択される。これにより、書込み／読出し許可信
号ＷＥに基づいてセンスアンプ２５により読出しデータ
ＤＢ，ＤＢ（上線を省略する）が増幅出力され、Ｄout
バッファ２６から外部に出力データＤOUT が出力され
る。
【００６１】このようにして、本発明の実施例に係る定
電圧発生回路を応用したＳＲＡＭによれば、図７に示す
ように、定電圧発生回路100 ，内部電源発生器１５，Ｓ
ＲＡＭ主要部１６〜２６が具備され、該定電圧発生回路
100 に本発明の実施例に係る定電圧発生回路が適用され
る。このため、ＲＯＭヒューズ回路１４のヒューズ素子
ＦＵをプログラムすることにより、外部制御信号Ｓ１〜
Ｓ10を発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このことで、
駆動電圧ＶDDの許容範囲が極狭く、しかも、微細加工さ
れた低電圧駆動型のＳＲＡＭの各トランジスタ回路，す
なわち、アドレスバッファ１６，ロウデコーダ１７，コ
ラムデコーダ１８，Ｄｉｎバッファ１９，ＷＥバッファ
２０，ライトアンプ２１，ビットラインロード２２，コ
ラムトランスファ２３，セルアレイ２４，センスアンプ
２５及びＤout バッファ２６に最適な駆動電圧ＶDDｉを
精度良く供給することが可能となる。
電圧発生回路を応用したＳＲＡＭによれば、図７に示す
ように、定電圧発生回路100 ，内部電源発生器１５，Ｓ
ＲＡＭ主要部１６〜２６が具備され、該定電圧発生回路
100 に本発明の実施例に係る定電圧発生回路が適用され
る。このため、ＲＯＭヒューズ回路１４のヒューズ素子
ＦＵをプログラムすることにより、外部制御信号Ｓ１〜
Ｓ10を発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このことで、
駆動電圧ＶDDの許容範囲が極狭く、しかも、微細加工さ
れた低電圧駆動型のＳＲＡＭの各トランジスタ回路，す
なわち、アドレスバッファ１６，ロウデコーダ１７，コ
ラムデコーダ１８，Ｄｉｎバッファ１９，ＷＥバッファ
２０，ライトアンプ２１，ビットラインロード２２，コ
ラムトランスファ２３，セルアレイ２４，センスアンプ
２５及びＤout バッファ２６に最適な駆動電圧ＶDDｉを
精度良く供給することが可能となる。
【００６２】これにより、ＳＲＡＭ主要部１６〜２６の
構成トランジスタの製造バラつきに対して最適な駆動電
圧ＶDDを供給することができ、高信頼度の低電圧駆動型
のＳＲＡＭの提供に寄与するところが大きい。
構成トランジスタの製造バラつきに対して最適な駆動電
圧ＶDDを供給することができ、高信頼度の低電圧駆動型
のＳＲＡＭの提供に寄与するところが大きい。
【００６３】
【発明の効果】以上説明したように、本発明の定電圧発
生回路によれば、負荷素子，バイアス可変手段及び電界
効果型のｎ個のトランジスタが具備され、ＲＯＭヒュー
ズ回路のヒューズ素子をプログラムすることにより、外
部制御信号を発生し、それに基づいてバイアス可変手段
が出力制御される。
生回路によれば、負荷素子，バイアス可変手段及び電界
効果型のｎ個のトランジスタが具備され、ＲＯＭヒュー
ズ回路のヒューズ素子をプログラムすることにより、外
部制御信号を発生し、それに基づいてバイアス可変手段
が出力制御される。
【００６４】このため、バイアス可変手段の回路選択部
の共通接点部と被選択接点部とを外部制御信号に基づい
て選択的に接続することにより、該被選択接点部に供給
されたバイアス電圧をｎ個のトランジスタのバックゲー
トに選択的に供給することが可能となる。このことか
ら、ｎ個のトランジスタの閾値に依存した等価抵抗値
と、第１の電源線に接続された負荷抵抗とにより、第
１，第２の電源線間の電圧を分割する出力電圧を得るこ
とが可能となる。
の共通接点部と被選択接点部とを外部制御信号に基づい
て選択的に接続することにより、該被選択接点部に供給
されたバイアス電圧をｎ個のトランジスタのバックゲー
トに選択的に供給することが可能となる。このことか
ら、ｎ個のトランジスタの閾値に依存した等価抵抗値
と、第１の電源線に接続された負荷抵抗とにより、第
１，第２の電源線間の電圧を分割する出力電圧を得るこ
とが可能となる。
【００６５】また、本発明の半導体記憶装置によれば、
記憶手段及び電源供給手段が具備され、該電源供給手段
に本発明の定電圧発生回路が接続される。このため、Ｒ
ＯＭヒューズ回路のヒューズ素子をプログラムすること
により、該外部制御信号を発生し、それに基づいて定電
圧発生回路のバイアス電圧の調整を緻密に行うことがで
きる。このため、低電圧駆動型のＳＲＡＭ等に最適な駆
動電圧を精度良く供給することが可能となる。
記憶手段及び電源供給手段が具備され、該電源供給手段
に本発明の定電圧発生回路が接続される。このため、Ｒ
ＯＭヒューズ回路のヒューズ素子をプログラムすること
により、該外部制御信号を発生し、それに基づいて定電
圧発生回路のバイアス電圧の調整を緻密に行うことがで
きる。このため、低電圧駆動型のＳＲＡＭ等に最適な駆
動電圧を精度良く供給することが可能となる。
【００６６】これにより、微小ピッチにより電圧調整可
能な定電圧発生装置と、それを応用した低電圧駆動型の
ＳＲＡＭ等の高信頼度の半導体記憶装置との提供に寄与
するところが大きい。
能な定電圧発生装置と、それを応用した低電圧駆動型の
ＳＲＡＭ等の高信頼度の半導体記憶装置との提供に寄与
するところが大きい。
【図１】本発明に係る定電圧発生回路及び半導体記憶装
置の原理図である。
置の原理図である。
【図２】本発明の実施例に係る定電圧発生回路の構成図
である。
である。
【図３】本発明の実施例に係る定電圧発生回路の等価回
路図である。
路図である。
【図４】本発明の実施例に係る定電圧発生回路のプログ
ラム時の等価回路図（その１）である。
ラム時の等価回路図（その１）である。
【図５】本発明の実施例に係る定電圧発生回路のプログ
ラム時の等価回路図（その２）である。
ラム時の等価回路図（その２）である。
【図６】本発明の実施例に係る定電圧発生回路のプログ
ラム時の等価回路図（その３）である。
ラム時の等価回路図（その３）である。
【図７】本発明の実施例に係る定電圧発生回路を応用し
たＳＲＡＭの構成図である。
たＳＲＡＭの構成図である。
【図８】従来例に係る定電圧発生回路の構成図である。
１１…バイアス可変手段、 11Ａ…スイッチング素子、 １２…記憶手段、 １３…電源供給手段、 １４…ＲＯＭヒューズ回路、 100 …定電圧発生回路、 Ｔｎ〔ｎ＝１〜ｎ〕…電界効果型のトランジスタ ＳＷｋ〔ｋ＝１〜ｎ−１〕…回路選択部、 Ｓ…外部制御信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 Ｇ 8832−4Ｍ 8122−4Ｍ Ｈ０１Ｌ 21/82 Ｌ
Claims (5)
- 【請求項１】 負荷素子（ＲＬ）と、バイアス可変手段
（１１）と、電界効果型のｎ個のトランジスタ（Ｔｎ，
〔ｎ＝１〜ｎ〕）とを具備し、 前記ｎ個のトランジスタ（Ｔｎ）がそれぞれダイオード
接続され、かつ、該ｎ個のトランジスタ（Ｔｎ）が直列
接続され、 前記直列接続されたトランジスタ（Ｔ１）の一端と負荷
素子（ＲＬ）の一端とが接続されて出力部（ＯUT）に接
続され、 前記負荷素子（ＲＬ）の他端が第１の電源線（ＶCC）に
接続され、前記直列接続されたトランジスタ（Ｔｎ）の
他端が第２の電源線（ＶSS）に接続され、 前記ｎ個のトランジスタ（Ｔｎ）のバックゲート（ＢG
n，〔ｎ＝１〜ｎ〕）がバイアス可変手段（１１）に接
続され、 前記バイアス可変手段（１１）が外部制御信号（Ｓ）に
基づいて出力制御されることを特徴とする定電圧発生回
路。 - 【請求項２】 請求項１記載の定電圧発生回路におい
て、前記バイアス可変手段（１１）が、スイッチング素
子（11Ａ）とｎ−１個の回路選択部（ＳＷｋ，〔ｋ＝１
〜ｎ−１〕）から成り、前記回路選択部（ＳＷｋ）の共
通接点部（Ｃｋ〔ｋ＝１〜ｎ−１〕）にトランジスタ
（Ｔｋ）のバックゲート（ＢGk）がそれぞれ個別に接続
され、 前記回路選択部（ＳＷｋ）の被選択接点部（ａ，ｂ，
ｃ，ｄ…）に、前記直列接続されたトランジスタ（Ｔ
ｎ）間のソース・ドレイン接続点が接続され、 前記第２の電源線（ＶSS）に接続されたトランジスタ
（Ｔｎ）のバックゲート（ＢGn）が第２の電源線（ＶS
S）に接続され、前記スイッチング素子（11Ａ）が、第
２の電源線（ＶSS）に接続されたトランジスタ（Ｔｎ）
と並列に接続されることを特徴とする定電圧発生回路。 - 【請求項３】 請求項１記載の定電圧発生回路におい
て、前記ｎ個のトランジスタ（Ｔｎ）のバックゲート
（ＢGn，〔ｎ＝１〜ｎ〕）に、前記直列接続されたトラ
ンジスタ（Ｔｎ）間のソース・ドレイン接続点の電圧や
第２の電源線（ＶSS）の電圧が供給されることを特徴と
する定電圧発生回路。 - 【請求項４】 請求項１記載の定電圧発生回路におい
て、前記バイアス可変手段（１１）の出力制御は、前記
外部制御信号（Ｓ）を発生するＲＯＭヒューズ回路（１
４）を設け、前記ＲＯＭヒューズ回路（１４）のヒュー
ズ素子（ＦＵ）をプログラムすることにより行うことを
特徴とする定電圧発生回路。 - 【請求項５】 情報を記憶する記憶手段（１２）と、前
記記憶手段（１２）に電源を供給する電源供給手段（１
３）と具備し、前記電源供給手段（１３）に請求項１記
載の定電圧発生回路（100 ）が接続されることを特徴と
する半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111748A JPH06324753A (ja) | 1993-05-13 | 1993-05-13 | 定電圧発生回路及び半導体記憶装置 |
| US08/222,943 US5473277A (en) | 1993-05-13 | 1994-04-05 | Output circuit for providing a finally adjustable voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111748A JPH06324753A (ja) | 1993-05-13 | 1993-05-13 | 定電圧発生回路及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324753A true JPH06324753A (ja) | 1994-11-25 |
Family
ID=14569192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5111748A Withdrawn JPH06324753A (ja) | 1993-05-13 | 1993-05-13 | 定電圧発生回路及び半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473277A (ja) |
| JP (1) | JPH06324753A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869334A (ja) * | 1994-01-21 | 1996-03-12 | Sgs Thomson Microelettronica Spa | 電流源回路 |
| US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
| JP2006319557A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 半導体回路 |
| JP2009010396A (ja) * | 2008-07-22 | 2009-01-15 | Ricoh Co Ltd | 電圧設定回路 |
| JP2017084868A (ja) * | 2015-10-23 | 2017-05-18 | Ｎｌｔテクノロジー株式会社 | 保護回路および電子機器 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0158478B1 (ko) * | 1994-12-21 | 1999-02-01 | 김광호 | 반도체 메모리장치의 기판전압 조절회로 |
| JP3175521B2 (ja) * | 1995-01-27 | 2001-06-11 | 日本電気株式会社 | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 |
| US5818099A (en) * | 1996-10-03 | 1998-10-06 | International Business Machines Corporation | MOS high frequency switch circuit using a variable well bias |
| JP2002501654A (ja) | 1997-05-30 | 2002-01-15 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| US6351180B1 (en) * | 1999-08-31 | 2002-02-26 | Micron Technology, Inc. | Clamp circuit with fuse options |
| US6316987B1 (en) * | 1999-10-22 | 2001-11-13 | Velio Communications, Inc. | Low-power low-jitter variable delay timing circuit |
| JP4743938B2 (ja) * | 2000-06-12 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| FR2819954B1 (fr) * | 2001-01-24 | 2003-04-11 | St Microelectronics Sa | Dispositif de commande d'un circuit de generation de tensions de reference |
| KR100769781B1 (ko) * | 2005-08-25 | 2007-10-24 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치의 스텝-업 전압 발생 회로 |
| EP1835507B1 (en) * | 2006-03-17 | 2010-08-18 | STMicroelectronics Srl | Level shifter for semiconductor memory device implemented with low-voltage transistors |
| EP1892600B1 (en) * | 2006-08-24 | 2016-07-27 | Micron Technology, Inc. | Voltage regulator for non-volatile memories implemented with low-voltage transistors |
| US7499345B2 (en) * | 2005-11-25 | 2009-03-03 | Giovanni Campardo | Non-volatile memory implemented with low-voltages transistors and related system and method |
| FR3009149A1 (fr) | 2013-07-24 | 2015-01-30 | St Microelectronics Sa | Element a retard variable |
| US9935633B2 (en) * | 2015-06-30 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit, semiconductor device, electronic component, and electronic device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617189B2 (ja) * | 1987-08-03 | 1997-06-04 | 沖電気工業株式会社 | 電流検出回路 |
| JPH0756931B2 (ja) * | 1988-04-18 | 1995-06-14 | 三菱電機株式会社 | 閾値制御型電子装置およびそれを用いた比較器 |
| JP2513795B2 (ja) * | 1988-07-22 | 1996-07-03 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置 |
-
1993
- 1993-05-13 JP JP5111748A patent/JPH06324753A/ja not_active Withdrawn
-
1994
- 1994-04-05 US US08/222,943 patent/US5473277A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0869334A (ja) * | 1994-01-21 | 1996-03-12 | Sgs Thomson Microelettronica Spa | 電流源回路 |
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| US6218724B1 (en) | 1995-10-24 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor used in semiconductor memory for achieving reduction in power consumption |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5473277A (en) | 1995-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |