JPH06324753A - 定電圧発生回路及び半導体記憶装置 - Google Patents
定電圧発生回路及び半導体記憶装置Info
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- JPH06324753A JPH06324753A JP5111748A JP11174893A JPH06324753A JP H06324753 A JPH06324753 A JP H06324753A JP 5111748 A JP5111748 A JP 5111748A JP 11174893 A JP11174893 A JP 11174893A JP H06324753 A JPH06324753 A JP H06324753A
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【目的】 本発明は定電圧発生回路及び半導体記憶装置
の改善に関し、トランジスタのバックゲートバイアスの
供給方法を工夫して、その閾値を利用した簡単な回路構
成で、しかも、極微小な電圧調整を行うこと、及び、そ
の信頼性の向上を図ることを目的する。 【構成】 定電圧発生回路は、負荷素子RLと、バイア
ス可変手段11と、電界効果型のn個のトランジスタT
1〜Tnとを具備し、n個のトランジスタTnがそれぞ
れダイオード接続され、かつ、それらが直列接続され、
トランジスタT1の一端と負荷素子RLの一端とが接続
されて出力部OUTに接続され、負荷素子RLの他端が電
源線VCCに接続され、トランジスタTnの他端が電源線
VSSに接続され、n個のトランジスタT1〜Tnのバッ
クゲートBG1〜BGnがバイアス可変手段11に接続さ
れ、該手段11が外部制御信号Sに基づいて出力制御さ
れることを含み構成し、半導体記憶装置は、記憶手段1
2に電源を供給する電源供給手段13に本発明の定電圧
発生回路100 が接続されることを含み構成する。
の改善に関し、トランジスタのバックゲートバイアスの
供給方法を工夫して、その閾値を利用した簡単な回路構
成で、しかも、極微小な電圧調整を行うこと、及び、そ
の信頼性の向上を図ることを目的する。 【構成】 定電圧発生回路は、負荷素子RLと、バイア
ス可変手段11と、電界効果型のn個のトランジスタT
1〜Tnとを具備し、n個のトランジスタTnがそれぞ
れダイオード接続され、かつ、それらが直列接続され、
トランジスタT1の一端と負荷素子RLの一端とが接続
されて出力部OUTに接続され、負荷素子RLの他端が電
源線VCCに接続され、トランジスタTnの他端が電源線
VSSに接続され、n個のトランジスタT1〜Tnのバッ
クゲートBG1〜BGnがバイアス可変手段11に接続さ
れ、該手段11が外部制御信号Sに基づいて出力制御さ
れることを含み構成し、半導体記憶装置は、記憶手段1
2に電源を供給する電源供給手段13に本発明の定電圧
発生回路100 が接続されることを含み構成する。
Description
【0001】〔目 次〕 産業上の利用分野 従来の技術(図8) 発明が解決しようとする課題 課題を解決するための手段(図1) 作用 実施例 (1)定電圧発生回路の説明(図2〜6) (2)その応用回路の説明(図7) 発明の効果
【0002】
【産業上の利用分野】本発明は、定電圧発生回路及び半
導体記憶装置に関するものであり、更に詳しく言えば、
定電圧を発生供給する回路及び低電圧駆動型の記憶装置
の改善に関するものである。近年,半導体集積回路(以
下LSIという)装置の小型化・大容量化及びトランジ
スタ動作の高速化の要求から急速に微細化が進んでい
る。このため、MOSトランジスタの耐圧が低くなり、
例えば、情報を記憶する半導体記憶装置においても、低
電圧駆動化が図られる。
導体記憶装置に関するものであり、更に詳しく言えば、
定電圧を発生供給する回路及び低電圧駆動型の記憶装置
の改善に関するものである。近年,半導体集積回路(以
下LSIという)装置の小型化・大容量化及びトランジ
スタ動作の高速化の要求から急速に微細化が進んでい
る。このため、MOSトランジスタの耐圧が低くなり、
例えば、情報を記憶する半導体記憶装置においても、低
電圧駆動化が図られる。
【0003】ところで、低電圧駆動方式の半導体記憶回
路等に高精度な電源電圧を供給する場合、バンドギャッ
プを利用した定電圧発生回路や、電界効果トランジスタ
の閾値電圧を利用した定電圧発生回路が採用される。し
かし、駆動電圧の調整ピッチは、定電圧発生回路のダイ
オード接続されたトランジスタの閾値に依存した選択範
囲に限定される。このため、電圧調整精度が「粗」とな
ったり、トランジスタの製造バラつきにより閾値が変動
することから、負荷回路毎に駆動電圧の微調整が必要と
なる。
路等に高精度な電源電圧を供給する場合、バンドギャッ
プを利用した定電圧発生回路や、電界効果トランジスタ
の閾値電圧を利用した定電圧発生回路が採用される。し
かし、駆動電圧の調整ピッチは、定電圧発生回路のダイ
オード接続されたトランジスタの閾値に依存した選択範
囲に限定される。このため、電圧調整精度が「粗」とな
ったり、トランジスタの製造バラつきにより閾値が変動
することから、負荷回路毎に駆動電圧の微調整が必要と
なる。
【0004】そこで、トランジスタのバックゲートバイ
アスの供給方法を工夫して、その閾値を利用した簡単な
回路構成で、しかも、極微小な電圧調整を行うこと、及
び、その信頼性の向上を図ることができる回路及びその
応用回路が望まれている。
アスの供給方法を工夫して、その閾値を利用した簡単な
回路構成で、しかも、極微小な電圧調整を行うこと、及
び、その信頼性の向上を図ることができる回路及びその
応用回路が望まれている。
【0005】
【従来の技術】図8は従来例に係る定電圧発生回路の説
明図である。図8(A)は、そのトランジスタ選択方式
の定電圧発生回路の構成例であり、図8(B)は、トラ
ンジスタ選択方式の他の構成例をそれぞれ示している。
例えば、SRAM(随時書込み/読出し可能なスタティ
ック型メモリ)に駆動電圧VDDを供給する第1の定電圧
発生回路は、図8(A)において、トランジスタ選択回
路1,負荷抵抗RL1,4個のトランジスタT11〜T41か
ら成る。なお、第1の定電圧発生回路は、4個のトラン
ジスタT11〜T41のバックゲートBG1〜BG4に共通した
バイアス電圧を供給する方式である。
明図である。図8(A)は、そのトランジスタ選択方式
の定電圧発生回路の構成例であり、図8(B)は、トラ
ンジスタ選択方式の他の構成例をそれぞれ示している。
例えば、SRAM(随時書込み/読出し可能なスタティ
ック型メモリ)に駆動電圧VDDを供給する第1の定電圧
発生回路は、図8(A)において、トランジスタ選択回
路1,負荷抵抗RL1,4個のトランジスタT11〜T41か
ら成る。なお、第1の定電圧発生回路は、4個のトラン
ジスタT11〜T41のバックゲートBG1〜BG4に共通した
バイアス電圧を供給する方式である。
【0006】すなわち、4個のトランジスタT11〜T41
はn型の電界効果トランジスタから成り、それぞれがダ
イオード接続される。また、4個のトランジスタT11〜
T41が直列接続され、トランジスタT11のドレインが負
荷抵抗RL1の一端に接続されて出力部OUTに接続され
る。負荷抵抗RL1の他端は電源線VCCに接続され、トラ
ンジスタT41のソースが接地線VSSに接続される。な
お、4個のトランジスタT11〜T41のバックゲートBG1
〜BG4が共に接続されて接地線VSSに接続され、トラン
ジスタT21〜T41の各ソース・ドレイン接続点がトラン
ジスタ選択回路1に接続される。
はn型の電界効果トランジスタから成り、それぞれがダ
イオード接続される。また、4個のトランジスタT11〜
T41が直列接続され、トランジスタT11のドレインが負
荷抵抗RL1の一端に接続されて出力部OUTに接続され
る。負荷抵抗RL1の他端は電源線VCCに接続され、トラ
ンジスタT41のソースが接地線VSSに接続される。な
お、4個のトランジスタT11〜T41のバックゲートBG1
〜BG4が共に接続されて接地線VSSに接続され、トラン
ジスタT21〜T41の各ソース・ドレイン接続点がトラン
ジスタ選択回路1に接続される。
【0007】トランジスタ選択回路1は3つのスイッチ
ング素子TS1〜TS3から成り、外部制御信号Sに基づい
て接続制御される。スイッチング素子TS1はトランジス
タT11,T21のソース・ドレイン接続点とトランジスタ
T21,T31のソース・ドレイン接続点との間に接続され
る。スイッチング素子TS2はトランジスタT21,T31の
ソース・ドレイン接続点とトランジスタT31,T41のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子TS3はトランジスタT31,T41のソース・ドレイ
ン接続点と接地線VSSとの間に接続される。
ング素子TS1〜TS3から成り、外部制御信号Sに基づい
て接続制御される。スイッチング素子TS1はトランジス
タT11,T21のソース・ドレイン接続点とトランジスタ
T21,T31のソース・ドレイン接続点との間に接続され
る。スイッチング素子TS2はトランジスタT21,T31の
ソース・ドレイン接続点とトランジスタT31,T41のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子TS3はトランジスタT31,T41のソース・ドレイ
ン接続点と接地線VSSとの間に接続される。
【0008】当該定電圧発生回路の機能は、外部制御信
号Sに基づいてスイッチング素子TS1〜TS3が選択接続
されると、ダイオード接続されたトランジスタT21〜T
41が選択される。これにより、電源線VCCと接地線VSS
間の電圧が負荷抵抗RL1及び直列接続されたトランジス
タT11〜T41により分割され、出力部OUTに駆動電圧V
DDが発生される。ここで、トランジスタT11〜T41は、
ほぼ一定の閾値VTHに依存した等価抵抗値を示す。
号Sに基づいてスイッチング素子TS1〜TS3が選択接続
されると、ダイオード接続されたトランジスタT21〜T
41が選択される。これにより、電源線VCCと接地線VSS
間の電圧が負荷抵抗RL1及び直列接続されたトランジス
タT11〜T41により分割され、出力部OUTに駆動電圧V
DDが発生される。ここで、トランジスタT11〜T41は、
ほぼ一定の閾値VTHに依存した等価抵抗値を示す。
【0009】また、4個のトランジスタT12〜T42のバ
ックゲートBG1〜BG4に異なったバイアス電圧を供給す
る第2の定電圧発生回路は、図8(B)において、トラ
ンジスタ選択回路2,負荷抵抗RL2,4個のトランジス
タT12〜T42から成る。4個のトランジスタT12〜T42
は、第1の定電圧発生回路と同様に、ダイオード接続さ
れ、また、その4個のトランジスタT12〜T42が直列接
続される。トランジスタT12のドレインは負荷抵抗RL2
の一端に接続されて出力部OUTに接続される。負荷抵抗
RL2の他端が電源線VCCに接続され、トランジスタT42
のソースが接地線VSSに接続される。
ックゲートBG1〜BG4に異なったバイアス電圧を供給す
る第2の定電圧発生回路は、図8(B)において、トラ
ンジスタ選択回路2,負荷抵抗RL2,4個のトランジス
タT12〜T42から成る。4個のトランジスタT12〜T42
は、第1の定電圧発生回路と同様に、ダイオード接続さ
れ、また、その4個のトランジスタT12〜T42が直列接
続される。トランジスタT12のドレインは負荷抵抗RL2
の一端に接続されて出力部OUTに接続される。負荷抵抗
RL2の他端が電源線VCCに接続され、トランジスタT42
のソースが接地線VSSに接続される。
【0010】なお、トランジスタT12のバックゲートB
G1がトランジスタT12,T22のソース・ドレイン接続点
に接続され、トランジスタT22のバックゲートBG2がト
ランジスタT22,T32のソース・ドレイン接続点に接続
され、トランジスタT32のバックゲートBG3がトランジ
スタT32,T42のソース・ドレイン接続点に接続され
る。トランジスタT42のバックゲートBG4が接地線VSS
に接続される。
G1がトランジスタT12,T22のソース・ドレイン接続点
に接続され、トランジスタT22のバックゲートBG2がト
ランジスタT22,T32のソース・ドレイン接続点に接続
され、トランジスタT32のバックゲートBG3がトランジ
スタT32,T42のソース・ドレイン接続点に接続され
る。トランジスタT42のバックゲートBG4が接地線VSS
に接続される。
【0011】トランジスタ選択回路2は3つのスイッチ
ング素子TS1〜TS3から成り、外部制御信号Sに基づい
て接続制御される。スイッチング素子TS1はトランジス
タT12,T22のソース・ドレイン接続点とトランジスタ
T22,T32のソース・ドレイン接続点との間に接続され
る。スイッチング素子TS2はトランジスタT22,T32の
ソース・ドレイン接続点とトランジスタT32,T42のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子TS3はトランジスタT32,T42のソース・ドレイ
ン接続点と接地線VSSとの間に接続される。
ング素子TS1〜TS3から成り、外部制御信号Sに基づい
て接続制御される。スイッチング素子TS1はトランジス
タT12,T22のソース・ドレイン接続点とトランジスタ
T22,T32のソース・ドレイン接続点との間に接続され
る。スイッチング素子TS2はトランジスタT22,T32の
ソース・ドレイン接続点とトランジスタT32,T42のソ
ース・ドレイン接続点との間に接続される。スイッチン
グ素子TS3はトランジスタT32,T42のソース・ドレイ
ン接続点と接地線VSSとの間に接続される。
【0012】当該定電圧発生回路の機能は、外部制御信
号Sに基づいてスイッチング素子TS1〜TS3が選択接続
されると、ダイオード接続されたトランジスタT22〜T
42が選択される。これにより、電源線VCCと接地線VSS
間の電圧が負荷抵抗RL2及びトランジスタT12〜T42に
より分割され、出力部OUTに駆動電圧VDDが発生され
る。ここで、トランジスタT12〜T42は、それぞれ異な
る閾値VTHに依存した等価抵抗値を示す。
号Sに基づいてスイッチング素子TS1〜TS3が選択接続
されると、ダイオード接続されたトランジスタT22〜T
42が選択される。これにより、電源線VCCと接地線VSS
間の電圧が負荷抵抗RL2及びトランジスタT12〜T42に
より分割され、出力部OUTに駆動電圧VDDが発生され
る。ここで、トランジスタT12〜T42は、それぞれ異な
る閾値VTHに依存した等価抵抗値を示す。
【0013】
【発明が解決しようとする課題】ところで、従来例の第
1の定電圧発生回路によれば、トランジスタ選択回路1
が設けられ、外部制御信号Sに基づいて4個のトランジ
スタT11〜T41の個数が選択される。このため、トラン
ジスタT11〜T41を選択することにより、ほぼ一定の閾
値VTHに依存した等価抵抗値と負荷抵抗RL1とにより、
電源線VCCと接地線VSS間の電圧を分割する駆動電圧V
DDを得ることができる。
1の定電圧発生回路によれば、トランジスタ選択回路1
が設けられ、外部制御信号Sに基づいて4個のトランジ
スタT11〜T41の個数が選択される。このため、トラン
ジスタT11〜T41を選択することにより、ほぼ一定の閾
値VTHに依存した等価抵抗値と負荷抵抗RL1とにより、
電源線VCCと接地線VSS間の電圧を分割する駆動電圧V
DDを得ることができる。
【0014】また、従来例の第2の定電圧発生回路によ
れば、トランジスタ選択回路2が設けられ、外部制御信
号Sに基づいて4個のトランジスタT12〜T42の個数が
選択される。このため、トランジスタT12〜T42を選択
することにより、異なる閾値VTHに依存した等価抵抗値
と負荷抵抗RL2とにより、電源線VCCと接地線VSS間の
電圧を分割する駆動電圧VDDを得ることができる。
れば、トランジスタ選択回路2が設けられ、外部制御信
号Sに基づいて4個のトランジスタT12〜T42の個数が
選択される。このため、トランジスタT12〜T42を選択
することにより、異なる閾値VTHに依存した等価抵抗値
と負荷抵抗RL2とにより、電源線VCCと接地線VSS間の
電圧を分割する駆動電圧VDDを得ることができる。
【0015】しかし、駆動電圧VDDの調整ピッチは、第
1,第2の定電圧発生回路に共通してダイオード接続さ
れたトランジスタT11〜T41やT12〜T42の閾値VTHに
依存した選択範囲に限定され、その電圧調整精度が
「粗」となったり、トランジスタT11〜T41やT12〜T
42の製造バラつきにより閾値VTHが変動し、負荷回路毎
に駆動電圧VDDの微調整が必要となる。
1,第2の定電圧発生回路に共通してダイオード接続さ
れたトランジスタT11〜T41やT12〜T42の閾値VTHに
依存した選択範囲に限定され、その電圧調整精度が
「粗」となったり、トランジスタT11〜T41やT12〜T
42の製造バラつきにより閾値VTHが変動し、負荷回路毎
に駆動電圧VDDの微調整が必要となる。
【0016】これにより、微細加工された低電圧駆動型
のSRAM等に当該定電圧発生回路を適用する要求があ
った場合に、高精度な駆動電圧VDDを供給することがで
きない。このことから、製造バラつきに対し回路動作の
安定性を欠いたり、その応用装置の信頼性の低下を招く
という問題がある。本発明は、かかる従来例の問題点に
鑑み創作されたものであり、トランジスタのバックゲー
トバイアスの供給方法を工夫して、その閾値を利用した
簡単な回路構成で、しかも、極微小な電圧調整を行うこ
と、及び、その応用回路の信頼性の向上を図ることが可
能となる定電圧発生回路及び半導体記憶装置の提供を目
的とする。
のSRAM等に当該定電圧発生回路を適用する要求があ
った場合に、高精度な駆動電圧VDDを供給することがで
きない。このことから、製造バラつきに対し回路動作の
安定性を欠いたり、その応用装置の信頼性の低下を招く
という問題がある。本発明は、かかる従来例の問題点に
鑑み創作されたものであり、トランジスタのバックゲー
トバイアスの供給方法を工夫して、その閾値を利用した
簡単な回路構成で、しかも、極微小な電圧調整を行うこ
と、及び、その応用回路の信頼性の向上を図ることが可
能となる定電圧発生回路及び半導体記憶装置の提供を目
的とする。
【0017】
【課題を解決するための手段】図1(A)は、本発明に
係る定電圧発生回路の原理図であり、図1(B)は、本
発明に係る半導体記憶装置の原理図をそれぞれ示してい
る。本発明の定電圧発生回路は図1(A)に示すよう
に、負荷素子RLと、バイアス可変手段11と、電界効
果型のn個のトランジスタTn,〔n=1〜n〕とを具
備し、前記n個のトランジスタTnがそれぞれダイオー
ド接続され、かつ、該n個のトランジスタTnが直列接
続され、前記直列接続されたトランジスタT1の一端と
負荷素子RLの一端とが接続されて出力部OUTに接続さ
れ、前記負荷素子RLの他端が第1の電源線VCCに接続
され、前記直列接続されたトランジスタTnの他端が第
2の電源線VSSに接続され、前記n個のトランジスタT
nのバックゲートBGn,〔n=1〜n〕がバイアス可変
手段11に接続され、前記バイアス可変手段11が外部
制御信号Sに基づいて出力制御されることを特徴とす
る。
係る定電圧発生回路の原理図であり、図1(B)は、本
発明に係る半導体記憶装置の原理図をそれぞれ示してい
る。本発明の定電圧発生回路は図1(A)に示すよう
に、負荷素子RLと、バイアス可変手段11と、電界効
果型のn個のトランジスタTn,〔n=1〜n〕とを具
備し、前記n個のトランジスタTnがそれぞれダイオー
ド接続され、かつ、該n個のトランジスタTnが直列接
続され、前記直列接続されたトランジスタT1の一端と
負荷素子RLの一端とが接続されて出力部OUTに接続さ
れ、前記負荷素子RLの他端が第1の電源線VCCに接続
され、前記直列接続されたトランジスタTnの他端が第
2の電源線VSSに接続され、前記n個のトランジスタT
nのバックゲートBGn,〔n=1〜n〕がバイアス可変
手段11に接続され、前記バイアス可変手段11が外部
制御信号Sに基づいて出力制御されることを特徴とす
る。
【0018】なお、本発明の定電圧発生回路において、
前記バイアス可変手段11が、スイッチング素子11Aと
n−1個の回路選択部SWk,〔k=1〜n−1〕から
成り、前記回路選択部SWkの共通接点部Ck〔k=1
〜n−1〕にトランジスタTkのバックゲートBGkがそ
れぞれ個別に接続され、前記回路選択部SWkの被選択
接点部a,b,c,d…に、前記直列接続されたトラン
ジスタTn間のソース・ドレイン接続点が接続され、前
記第2の電源線VSSに接続されたトランジスタTnのバ
ックゲートBGnが第2の電源線VSSに接続され、前記ス
イッチング素子11Aが、第2の電源線VSSに接続された
トランジスタTnと並列に接続されることを特徴とす
る。
前記バイアス可変手段11が、スイッチング素子11Aと
n−1個の回路選択部SWk,〔k=1〜n−1〕から
成り、前記回路選択部SWkの共通接点部Ck〔k=1
〜n−1〕にトランジスタTkのバックゲートBGkがそ
れぞれ個別に接続され、前記回路選択部SWkの被選択
接点部a,b,c,d…に、前記直列接続されたトラン
ジスタTn間のソース・ドレイン接続点が接続され、前
記第2の電源線VSSに接続されたトランジスタTnのバ
ックゲートBGnが第2の電源線VSSに接続され、前記ス
イッチング素子11Aが、第2の電源線VSSに接続された
トランジスタTnと並列に接続されることを特徴とす
る。
【0019】また、本発明の定電圧発生回路において、
前記n個のトランジスタTnのバックゲートBGn,〔n
=1〜n〕に、前記直列接続されたトランジスタTn間
のソース・ドレイン接続点の電圧や第2の電源線VSSの
電圧が供給されることを特徴とする。さらに、本発明の
定電圧発生回路において、前記バイアス可変手段11の
出力制御は、前記外部制御信号Sを発生するROMヒュ
ーズ回路14を設け、前記ROMヒューズ回路14のヒ
ューズ素子FUをプログラムすることにより行うことを
特徴とする。
前記n個のトランジスタTnのバックゲートBGn,〔n
=1〜n〕に、前記直列接続されたトランジスタTn間
のソース・ドレイン接続点の電圧や第2の電源線VSSの
電圧が供給されることを特徴とする。さらに、本発明の
定電圧発生回路において、前記バイアス可変手段11の
出力制御は、前記外部制御信号Sを発生するROMヒュ
ーズ回路14を設け、前記ROMヒューズ回路14のヒ
ューズ素子FUをプログラムすることにより行うことを
特徴とする。
【0020】また、本発明の半導体記憶装置は、図1
(B)に示すように、情報を記憶する記憶手段12と、
前記記憶手段12に電源を供給する電源供給手段13と
具備し、前記電源供給手段13に本発明の定電圧発生回
路100 が接続されることを特徴とし、上記目的を達成す
る。
(B)に示すように、情報を記憶する記憶手段12と、
前記記憶手段12に電源を供給する電源供給手段13と
具備し、前記電源供給手段13に本発明の定電圧発生回
路100 が接続されることを特徴とし、上記目的を達成す
る。
【0021】
【作 用】本発明の定電圧発生回路によれば、図1
(A)に示すように、負荷素子RL,バイアス可変手段
11及び電界効果型のn個のトランジスタT1〜Tnが
具備され、バイアス可変手段11が外部制御信号Sに基
づいて出力制御される。例えば、ROMヒューズ回路1
4のヒューズ素子FUをプログラムすることにより、外
部制御信号Sを発生し、これに基づいてバイアス可変手
段11の極め細かな出力制御を行うことが可能となる。
すなわち、回路選択部SWkの共通接点部Ckと被選択
接点部a,b,c,d…とを外部制御信号Sに基づいて
選択的に接続することにより、該被選択接点部a,b,
c,d…に供給されたバイアス電圧,例えば、トランジ
スタTn間のソース・ドレイン接続点の電圧や第2の電
源線VSSの電圧をn個のトランジスタT1〜Tnのバッ
クゲートBGnに選択的に供給することが可能となる。
(A)に示すように、負荷素子RL,バイアス可変手段
11及び電界効果型のn個のトランジスタT1〜Tnが
具備され、バイアス可変手段11が外部制御信号Sに基
づいて出力制御される。例えば、ROMヒューズ回路1
4のヒューズ素子FUをプログラムすることにより、外
部制御信号Sを発生し、これに基づいてバイアス可変手
段11の極め細かな出力制御を行うことが可能となる。
すなわち、回路選択部SWkの共通接点部Ckと被選択
接点部a,b,c,d…とを外部制御信号Sに基づいて
選択的に接続することにより、該被選択接点部a,b,
c,d…に供給されたバイアス電圧,例えば、トランジ
スタTn間のソース・ドレイン接続点の電圧や第2の電
源線VSSの電圧をn個のトランジスタT1〜Tnのバッ
クゲートBGnに選択的に供給することが可能となる。
【0022】このため、n個のトランジスタT1〜Tn
のTnの閾値VTHに依存した等価抵抗値と、第1の電源
線VCCに接続された負荷抵抗RLとにより、該電源線V
CCと電源線VSS間の電圧を分割する出力電圧VDDを得る
ことが可能となる。この際に、n個のトランジスタT1
〜Tnの閾値VTHは、そのバックゲートBGnに選択的に
供給されるバイアス電圧により従来例に比べて、微小ピ
ッチにより変化する。
のTnの閾値VTHに依存した等価抵抗値と、第1の電源
線VCCに接続された負荷抵抗RLとにより、該電源線V
CCと電源線VSS間の電圧を分割する出力電圧VDDを得る
ことが可能となる。この際に、n個のトランジスタT1
〜Tnの閾値VTHは、そのバックゲートBGnに選択的に
供給されるバイアス電圧により従来例に比べて、微小ピ
ッチにより変化する。
【0023】これにより、トランジスタT1〜Tnの製
造バラつきにより閾値VTHが変動した場合にも、電圧許
容範囲が限定要求される負荷回路毎に、微小ピッチによ
り出力電圧VDDを調整することが可能となる。また、出
力電圧VDDの調整を精度良く行うことが可能となる。さ
らに、本発明の半導体記憶装置によれば、図1(B)に
示すように、記憶手段12及び電源供給手段13が具備
され、該電源供給手段13に本発明の定電圧発生回路10
0 が接続される。
造バラつきにより閾値VTHが変動した場合にも、電圧許
容範囲が限定要求される負荷回路毎に、微小ピッチによ
り出力電圧VDDを調整することが可能となる。また、出
力電圧VDDの調整を精度良く行うことが可能となる。さ
らに、本発明の半導体記憶装置によれば、図1(B)に
示すように、記憶手段12及び電源供給手段13が具備
され、該電源供給手段13に本発明の定電圧発生回路10
0 が接続される。
【0024】例えば、ROMヒューズ回路14のヒュー
ズ素子FUをプログラムすることにより、該外部制御信
号Sを発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このため、出
力電圧VDDの許容範囲が極狭い微細加工された低電圧駆
動型のSRAM等に適合した駆動電圧VDDiを精度良く
供給することが可能となる。
ズ素子FUをプログラムすることにより、該外部制御信
号Sを発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このため、出
力電圧VDDの許容範囲が極狭い微細加工された低電圧駆
動型のSRAM等に適合した駆動電圧VDDiを精度良く
供給することが可能となる。
【0025】これにより、記憶手段12の構成トランジ
スタの製造バラつきに対して最適な駆動電圧VDDを供給
することができ、低電圧駆動型のSRAM等の高信頼度
の半導体記憶装置の製造に寄与するところが大きい。
スタの製造バラつきに対して最適な駆動電圧VDDを供給
することができ、低電圧駆動型のSRAM等の高信頼度
の半導体記憶装置の製造に寄与するところが大きい。
【0026】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図2〜7は、本発明の実施例に係る定
電圧発生回路及び半導体記憶装置を説明する図である。 (1)定電圧発生回路の説明 図2は、本発明の実施例に係る定電圧発生回路の構成図
である。図3は、その等価回路図であり、図4〜6は、
そのプログラム時の等価回路図(その1〜3)をそれぞ
れ示している。
いて説明をする。図2〜7は、本発明の実施例に係る定
電圧発生回路及び半導体記憶装置を説明する図である。 (1)定電圧発生回路の説明 図2は、本発明の実施例に係る定電圧発生回路の構成図
である。図3は、その等価回路図であり、図4〜6は、
そのプログラム時の等価回路図(その1〜3)をそれぞ
れ示している。
【0027】例えば、電圧許容範囲が限定要求される負
荷回路に駆動電圧VDDを供給する定電圧発生回路は、図
2において、トランジスタT1〜T4,負荷抵抗RL,
スイッチング素子SW0,回路選択部SW1〜SW3,
インバータ素子 INV1〜 INV4及びROMヒューズ回路
14から成る。すなわち、トランジスタT1〜T4はn
個のトランジスタT1〜T4の一例であり、n=4の場
合を示している。4個のトランジスタT1〜T4はn型
の電界効果トランジスタから成り、各トランジスタT1
〜T4のゲートとドレインとが接続(以下単にダイオー
ド接続という)される。また、4個のトランジスタT1
〜T4は直列接続(ソース・ドレイン接続)され、トラ
ンジスタT1の一端と負荷抵抗RLの一端とが接続され
て出力部OUTに接続される。なお、トランジスタT4の
ソースとバックゲートBG4とが第2の電源線(以下接地
線という)VSSに接続される。
荷回路に駆動電圧VDDを供給する定電圧発生回路は、図
2において、トランジスタT1〜T4,負荷抵抗RL,
スイッチング素子SW0,回路選択部SW1〜SW3,
インバータ素子 INV1〜 INV4及びROMヒューズ回路
14から成る。すなわち、トランジスタT1〜T4はn
個のトランジスタT1〜T4の一例であり、n=4の場
合を示している。4個のトランジスタT1〜T4はn型
の電界効果トランジスタから成り、各トランジスタT1
〜T4のゲートとドレインとが接続(以下単にダイオー
ド接続という)される。また、4個のトランジスタT1
〜T4は直列接続(ソース・ドレイン接続)され、トラ
ンジスタT1の一端と負荷抵抗RLの一端とが接続され
て出力部OUTに接続される。なお、トランジスタT4の
ソースとバックゲートBG4とが第2の電源線(以下接地
線という)VSSに接続される。
【0028】負荷抵抗RLは負荷素子RLの一例であ
り、その一端が電圧3〔V〕程度の第1の電源線(以下
単に電源線という)VCCに接続される。負荷抵抗RLに
はトランジスタT1〜T4よりも小さい電流駆動能力の
ものを用いる。スイッチング素子SW0及び回路選択部
SW1〜SW3はバイアス可変手段11の一実施例であ
り、スイッチング素子SW0はスイッチング素子11Aの
一例である。回路選択部SW1〜SW3はk個の回路選
択部SWkの一例であり、k=3の場合を示している。
り、その一端が電圧3〔V〕程度の第1の電源線(以下
単に電源線という)VCCに接続される。負荷抵抗RLに
はトランジスタT1〜T4よりも小さい電流駆動能力の
ものを用いる。スイッチング素子SW0及び回路選択部
SW1〜SW3はバイアス可変手段11の一実施例であ
り、スイッチング素子SW0はスイッチング素子11Aの
一例である。回路選択部SW1〜SW3はk個の回路選
択部SWkの一例であり、k=3の場合を示している。
【0029】スイッチング素子SW0はn型の電界効果
トランジスタTN4から成り、そのソースが接地線VSSに
接続され、そのドレインがトランジスタT3,T4のソ
ース・ドレイン接続点に接続され、そのゲートがインバ
ータ素子 INV4 を介在させてROMヒューズ回路14に
接続される。回路選択部SW1は4個のp型の電界効果
トランジスタTP1〜TP4から成り、トランジスタTP1〜
TP4の各ソースが接続されてトランジスタT1のバック
ゲートBG1に接続される。トランジスタTP1のドレイン
はトランジスタT1,T2のソース・ドレイン接続点に
接続され、そのゲートがROMヒューズ回路14に接続
される。トランジスタTP2のドレインはトランジスタT
2,T3のソース・ドレイン接続点に接続され、そのゲ
ートがROMヒューズ回路14に接続される。トランジ
スタTP3のドレインはトランジスタT3,T4のソース
・ドレイン接続点に接続され、そのゲートがROMヒュ
ーズ回路14に接続される。トランジスタTP4のドレイ
ンは接地線VSSに接続され、そのゲートがROMヒュー
ズ回路14に接続される。
トランジスタTN4から成り、そのソースが接地線VSSに
接続され、そのドレインがトランジスタT3,T4のソ
ース・ドレイン接続点に接続され、そのゲートがインバ
ータ素子 INV4 を介在させてROMヒューズ回路14に
接続される。回路選択部SW1は4個のp型の電界効果
トランジスタTP1〜TP4から成り、トランジスタTP1〜
TP4の各ソースが接続されてトランジスタT1のバック
ゲートBG1に接続される。トランジスタTP1のドレイン
はトランジスタT1,T2のソース・ドレイン接続点に
接続され、そのゲートがROMヒューズ回路14に接続
される。トランジスタTP2のドレインはトランジスタT
2,T3のソース・ドレイン接続点に接続され、そのゲ
ートがROMヒューズ回路14に接続される。トランジ
スタTP3のドレインはトランジスタT3,T4のソース
・ドレイン接続点に接続され、そのゲートがROMヒュ
ーズ回路14に接続される。トランジスタTP4のドレイ
ンは接地線VSSに接続され、そのゲートがROMヒュー
ズ回路14に接続される。
【0030】回路選択部SW2は3個のp型の電界効果
トランジスタTP5〜TP7から成り、トランジスタTP5〜
TP7の各ソースが接続されてトランジスタT2のバック
ゲートBG2に接続される。トランジスタTP5のドレイン
はトランジスタT2,T3のソース・ドレイン接続点に
接続され、そのゲートがROMヒューズ回路14に接続
される。トランジスタTP6のドレインはトランジスタT
3,T4のソース・ドレイン接続点に接続され、そのゲ
ートがROMヒューズ回路14に接続される。トランジ
スタTP7のドレインは接地線VSSに接続され、そのゲー
トがインバータ素子 INV2を介在させてROMヒューズ
回路14に接続される。
トランジスタTP5〜TP7から成り、トランジスタTP5〜
TP7の各ソースが接続されてトランジスタT2のバック
ゲートBG2に接続される。トランジスタTP5のドレイン
はトランジスタT2,T3のソース・ドレイン接続点に
接続され、そのゲートがROMヒューズ回路14に接続
される。トランジスタTP6のドレインはトランジスタT
3,T4のソース・ドレイン接続点に接続され、そのゲ
ートがROMヒューズ回路14に接続される。トランジ
スタTP7のドレインは接地線VSSに接続され、そのゲー
トがインバータ素子 INV2を介在させてROMヒューズ
回路14に接続される。
【0031】回路選択部SW3は2個のn型の電界効果
トランジスタTN1,TN2から成り、トランジスタTN1,
TN2の各ドレインが接続されてトランジスタT3のバッ
クゲートBG3に接続される。トランジスタTN1のソース
はトランジスタT3,T4のソース・ドレイン接続点に
接続され、そのゲートがインバータ素子 INV3を介在さ
せてROMヒューズ回路14に接続される。トランジス
タTN2のソースは接地線VSSに接続され、そのゲートが
ROMヒューズ回路14に接続される。
トランジスタTN1,TN2から成り、トランジスタTN1,
TN2の各ドレインが接続されてトランジスタT3のバッ
クゲートBG3に接続される。トランジスタTN1のソース
はトランジスタT3,T4のソース・ドレイン接続点に
接続され、そのゲートがインバータ素子 INV3を介在さ
せてROMヒューズ回路14に接続される。トランジス
タTN2のソースは接地線VSSに接続され、そのゲートが
ROMヒューズ回路14に接続される。
【0032】なお、外部制御信号Sを出力する1回路分
のROMヒューズ回路14は、インバータ素子 INV,抵
抗R及びヒューズ素子FUから成る。抵抗R及びヒュー
ズ素子FUは電源線VCCと接地線VSS間に直列に接続さ
れ、その直列接続点にインバータ素子 INVが接続され
る。インバータ素子 INVの出力は、外部制御信号Si
〔i=1〜10〕となって、スイッチング素子SW0や回
路選択部SW1〜SW3に供給され、該外部制御信号S
1〜S10に基づいてバイアス電圧が出力制御される。
のROMヒューズ回路14は、インバータ素子 INV,抵
抗R及びヒューズ素子FUから成る。抵抗R及びヒュー
ズ素子FUは電源線VCCと接地線VSS間に直列に接続さ
れ、その直列接続点にインバータ素子 INVが接続され
る。インバータ素子 INVの出力は、外部制御信号Si
〔i=1〜10〕となって、スイッチング素子SW0や回
路選択部SW1〜SW3に供給され、該外部制御信号S
1〜S10に基づいてバイアス電圧が出力制御される。
【0033】図3は、本発明の実施例に係る定電圧発生
回路の等価回路図である。図3において、定電圧発生回
路の回路選択部SW1は共通接点部C1と被選択接点部
a,b,c,dとに置き換えられる。すなわち、共通接
点部C1はトランジスタTP1〜TP4のソース接続点であ
り、それがトランジスタT1のバックゲートBG1に接続
される。被選択接点部aはトランジスタTP4のドレイン
接続点であり、それが接地線VSSに接続される。被選択
接点部bはトランジスタTP3のドレイン接続点であり、
それがトランジスタT3,T4のソース・ドレイン接続
点に接続される。被選択接点部cはトランジスタTP2の
ドレイン接続点であり、それがトランジスタT2,T3
のソース・ドレイン接続点に接続される。被選択接点部
dはトランジスタTP1のドレイン接続点であり、トラン
ジスタT1,T2のソース・ドレイン接続点に接続され
る。
回路の等価回路図である。図3において、定電圧発生回
路の回路選択部SW1は共通接点部C1と被選択接点部
a,b,c,dとに置き換えられる。すなわち、共通接
点部C1はトランジスタTP1〜TP4のソース接続点であ
り、それがトランジスタT1のバックゲートBG1に接続
される。被選択接点部aはトランジスタTP4のドレイン
接続点であり、それが接地線VSSに接続される。被選択
接点部bはトランジスタTP3のドレイン接続点であり、
それがトランジスタT3,T4のソース・ドレイン接続
点に接続される。被選択接点部cはトランジスタTP2の
ドレイン接続点であり、それがトランジスタT2,T3
のソース・ドレイン接続点に接続される。被選択接点部
dはトランジスタTP1のドレイン接続点であり、トラン
ジスタT1,T2のソース・ドレイン接続点に接続され
る。
【0034】また、回路選択部SW2は共通接点部C2
と被選択接点部e,f,gとに置き換えられる。すなわ
ち、共通接点部C2はトランジスタTP5〜TP7のソース
接続点であり、それがトランジスタT2のバックゲート
BG2に接続される。被選択接点部eはトランジスタTP7
のドレイン接続点であり、それが接地線VSSに接続され
る。被選択接点部fはトランジスタTP6のドレイン接続
点であり、それがトランジスタT3,T4のソース・ド
レイン接続点に接続される。被選択接点部gはトランジ
スタTP5のドレイン接続点であり、それがトランジスタ
T2,T3のソース・ドレイン接続点に接続される。
と被選択接点部e,f,gとに置き換えられる。すなわ
ち、共通接点部C2はトランジスタTP5〜TP7のソース
接続点であり、それがトランジスタT2のバックゲート
BG2に接続される。被選択接点部eはトランジスタTP7
のドレイン接続点であり、それが接地線VSSに接続され
る。被選択接点部fはトランジスタTP6のドレイン接続
点であり、それがトランジスタT3,T4のソース・ド
レイン接続点に接続される。被選択接点部gはトランジ
スタTP5のドレイン接続点であり、それがトランジスタ
T2,T3のソース・ドレイン接続点に接続される。
【0035】さらに、回路選択部SW3は共通接点部C
3と被選択接点部h,iとに置き換えられる。すなわ
ち、共通接点部C3はトランジスタTN1,TN2のドレイ
ン接続点であり、それがトランジスタT3のバックゲー
トBG3に接続される。被選択接点部hはトランジスタT
N2のソース接続点であり、それが接地線VSSに接続され
る。被選択接点部iはトランジスタTN1のソース接続点
であり、それがトランジスタT3,T4のソース・ドレ
イン接続点に接続される。
3と被選択接点部h,iとに置き換えられる。すなわ
ち、共通接点部C3はトランジスタTN1,TN2のドレイ
ン接続点であり、それがトランジスタT3のバックゲー
トBG3に接続される。被選択接点部hはトランジスタT
N2のソース接続点であり、それが接地線VSSに接続され
る。被選択接点部iはトランジスタTN1のソース接続点
であり、それがトランジスタT3,T4のソース・ドレ
イン接続点に接続される。
【0036】なお、スイッチング素子SW0はトランジ
スタTN4の等価回路であり、トランジスタT4と並列接
続される。これにより、定電圧発生回路のスイッチング
素子SW0,回路選択部SW1〜SW3の等価回路を構
成する。次に、本発明の実施例に係る定電圧発生回路の
プログラム時の動作について、その等価回路図を補足し
ながら説明をする。
スタTN4の等価回路であり、トランジスタT4と並列接
続される。これにより、定電圧発生回路のスイッチング
素子SW0,回路選択部SW1〜SW3の等価回路を構
成する。次に、本発明の実施例に係る定電圧発生回路の
プログラム時の動作について、その等価回路図を補足し
ながら説明をする。
【0037】図4〜6は、本発明の実施例に係る定電圧
発生回路のプログラム時の等価回路図(その1〜3)を
それぞれ示している。例えば、電源線VCC=3〔V〕
で、4個のトランジスタT1〜T4の各閾値VTHがバッ
クゲートバイアス電圧=0〔V〕の時に、VTH=0.4
〔V〕であって、バックゲートバイアス電圧が約−0.
4〔V〕下がると、閾値VTHが約0.1〔V〕高くなる
ような動作条件において、外部制御信号S1〜S10を発
生するROMヒューズ回路14のヒューズ素子FUをプ
ログラムした場合について説明する。
発生回路のプログラム時の等価回路図(その1〜3)を
それぞれ示している。例えば、電源線VCC=3〔V〕
で、4個のトランジスタT1〜T4の各閾値VTHがバッ
クゲートバイアス電圧=0〔V〕の時に、VTH=0.4
〔V〕であって、バックゲートバイアス電圧が約−0.
4〔V〕下がると、閾値VTHが約0.1〔V〕高くなる
ような動作条件において、外部制御信号S1〜S10を発
生するROMヒューズ回路14のヒューズ素子FUをプ
ログラムした場合について説明する。
【0038】図4(A)において、例えば、出力電圧V
DD1=2.2〔V〕を得ようとする場合、スイッチング
素子SW0をOFF動作(以下単に「OFF」と示す)と
し、回路選択部SW1の共通接点部C1を被選択接点部
aに接続(以下単にC1→aと示す)する。さらに、回
路選択部SW2の共通接点部C2を被選択接点部eに接
続し、回路選択部SW3の共通接点部C3を被選択接点
部hに接続する。具体的には、ROMヒューズ回路14
のヒューズ素子FUを溶断して外部制御信号S4,S
7,S9を発生し、それを回路選択部SW1のトランジ
スタTP4,回路選択部SW2のトランジスタTP7,回路
選択部SW3のトランジスタTN2の各ゲートに供給す
る。
DD1=2.2〔V〕を得ようとする場合、スイッチング
素子SW0をOFF動作(以下単に「OFF」と示す)と
し、回路選択部SW1の共通接点部C1を被選択接点部
aに接続(以下単にC1→aと示す)する。さらに、回
路選択部SW2の共通接点部C2を被選択接点部eに接
続し、回路選択部SW3の共通接点部C3を被選択接点
部hに接続する。具体的には、ROMヒューズ回路14
のヒューズ素子FUを溶断して外部制御信号S4,S
7,S9を発生し、それを回路選択部SW1のトランジ
スタTP4,回路選択部SW2のトランジスタTP7,回路
選択部SW3のトランジスタTN2の各ゲートに供給す
る。
【0039】これにより、トランジスタT1の閾値VTH
=0.7〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD1=2.2〔V〕を出力部
OUTに発生することができる。また、図4(B)におい
て、出力電圧VDD2=2.1〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→b,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S3,S7,S9
を発生し、それをSW1のトランジスタTP3,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
=0.7〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD1=2.2〔V〕を出力部
OUTに発生することができる。また、図4(B)におい
て、出力電圧VDD2=2.1〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→b,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S3,S7,S9
を発生し、それをSW1のトランジスタTP3,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
【0040】これにより、トランジスタT1の閾値VTH
=0.6〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD2=2.1〔V〕を出力部
OUTに発生することができる。さらに、図4(C)にお
いて、出力電圧VDD3=2.0〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→c,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S2,S7,S9
を発生し、それをSW1のトランジスタTP2,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
=0.6〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD2=2.1〔V〕を出力部
OUTに発生することができる。さらに、図4(C)にお
いて、出力電圧VDD3=2.0〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→c,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S2,S7,S9
を発生し、それをSW1のトランジスタTP2,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
【0041】これにより、トランジスタT1の閾値VTH
=0.5〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD3=2.0〔V〕を出力部
OUTに発生することができる。また、図4(D)におい
て、出力電圧VDD4=1.9〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S7,S9
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
=0.5〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD3=2.0〔V〕を出力部
OUTに発生することができる。また、図4(D)におい
て、出力電圧VDD4=1.9〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S7,S9
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
【0042】これにより、トランジスタT1の閾値VTH
=0.4〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD4=1.9〔V〕を出力部
OUTに発生することができる。同様に、図5(A)にお
いて、出力電圧VDD5=1.8〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→f,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S6,S9
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP6,SW3のトランジスタTN2の各ゲー
トに供給する。
=0.4〔V〕,トランジスタT2の閾値VTH=0.6
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD4=1.9〔V〕を出力部
OUTに発生することができる。同様に、図5(A)にお
いて、出力電圧VDD5=1.8〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→f,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S6,S9
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP6,SW3のトランジスタTN2の各ゲー
トに供給する。
【0043】これにより、トランジスタT1の閾値VTH
=0.4〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD5=1.8〔V〕を出力部
OUTに発生することができる。さらに、図5(B)にお
いて、出力電圧VDD6=1.7〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→g,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S5,S9
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP5,SW3のトランジスタTN2の各ゲー
トに供給する。
=0.4〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD5=1.8〔V〕を出力部
OUTに発生することができる。さらに、図5(B)にお
いて、出力電圧VDD6=1.7〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→g,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S5,S9
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP5,SW3のトランジスタTN2の各ゲー
トに供給する。
【0044】これにより、トランジスタT1の閾値VTH
=0.4〔V〕,トランジスタT2の閾値VTH=0.4
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD6=1.7〔V〕を出力部
OUTに発生することができる。また、図5(C)におい
て、出力電圧VDD7=1.6〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→g,SW3をC3→iに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S5,S8
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP5,SW3のトランジスタTN1の各ゲー
トに供給する。
=0.4〔V〕,トランジスタT2の閾値VTH=0.4
〔V〕,トランジスタT3の閾値VTH=0.5〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD6=1.7〔V〕を出力部
OUTに発生することができる。また、図5(C)におい
て、出力電圧VDD7=1.6〔V〕を得ようとする場
合、SW0=「OFF」,SW1をC1→d,SW2をC
2→g,SW3をC3→iに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S1,S5,S8
を発生し、それをSW1のトランジスタTP1,SW2の
トランジスタTP5,SW3のトランジスタTN1の各ゲー
トに供給する。
【0045】これにより、トランジスタT1の閾値VTH
=0.4〔V〕,トランジスタT2の閾値VTH=0.4
〔V〕,トランジスタT3の閾値VTH=0.4〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD7=1.6〔V〕を出力部
OUTに発生することができる。なお、図5(D)におい
て、出力電圧VDD8=1.5〔V〕を得ようとする場
合、SW0=「ON」,SW1をC1→a,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S4,S7,S9
を発生し、それをSW1のトランジスタTP4,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
=0.4〔V〕,トランジスタT2の閾値VTH=0.4
〔V〕,トランジスタT3の閾値VTH=0.4〔V〕及
びトランジスタT4の閾値VTH=0.4〔V〕の加算
値,すなわち、出力電圧VDD7=1.6〔V〕を出力部
OUTに発生することができる。なお、図5(D)におい
て、出力電圧VDD8=1.5〔V〕を得ようとする場
合、SW0=「ON」,SW1をC1→a,SW2をC
2→e,SW3をC3→hに接続する。具体的には、R
OMヒューズ回路14で外部制御信号S4,S7,S9
を発生し、それをSW1のトランジスタTP4,SW2の
トランジスタTP7,SW3のトランジスタTN2の各ゲー
トに供給する。
【0046】これにより、トランジスタT1の閾値VTH
=0.6〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD8=1.5〔V〕を
出力部OUTに発生することができる。同様に、図6
(A)において、出力電圧VDD9=1.4〔V〕を得よ
うとする場合、SW0=「ON」,SW1をC1→c,
SW2をC2→e,SW3をC3→hに接続する。具体
的には、ROMヒューズ回路14で外部制御信号S10,
S2,S7,S9を発生し、それをSW0のトランジス
タTN4,SW1のトランジスタTP2,SW2のトランジ
スタTP7,SW3のトランジスタTN2の各ゲートに供給
する。
=0.6〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD8=1.5〔V〕を
出力部OUTに発生することができる。同様に、図6
(A)において、出力電圧VDD9=1.4〔V〕を得よ
うとする場合、SW0=「ON」,SW1をC1→c,
SW2をC2→e,SW3をC3→hに接続する。具体
的には、ROMヒューズ回路14で外部制御信号S10,
S2,S7,S9を発生し、それをSW0のトランジス
タTN4,SW1のトランジスタTP2,SW2のトランジ
スタTP7,SW3のトランジスタTN2の各ゲートに供給
する。
【0047】これにより、トランジスタT1の閾値VTH
=0.5〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD9=1.4〔V〕を
出力部OUTに発生することができる。また、図6(B)
において、出力電圧VDD10=1.3〔V〕を得ようとす
る場合、SW0=「ON」,SW1をC1→d,SW2
をC2→e,SW3をC3→hに接続する。具体的に
は、ROMヒューズ回路14で外部制御信号S1,S
7,S9を発生し、それをSW1のトランジスタTP4,
SW2のトランジスタTP7,SW3のトランジスタTN2
の各ゲートに供給する。
=0.5〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD9=1.4〔V〕を
出力部OUTに発生することができる。また、図6(B)
において、出力電圧VDD10=1.3〔V〕を得ようとす
る場合、SW0=「ON」,SW1をC1→d,SW2
をC2→e,SW3をC3→hに接続する。具体的に
は、ROMヒューズ回路14で外部制御信号S1,S
7,S9を発生し、それをSW1のトランジスタTP4,
SW2のトランジスタTP7,SW3のトランジスタTN2
の各ゲートに供給する。
【0048】これにより、トランジスタT1の閾値VTH
=0.4〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD10=1.3〔V〕を
出力部OUTに発生することができる。さらに、図6
(C)において、出力電圧VDD11=1.2〔V〕を得よ
うとする場合、SW0=「ON」,SW1をC1→d,
SW2をC2→g,SW3をC3→hに接続する。具体
的には、ROMヒューズ回路14で外部制御信号S1,
S5,S9を発生し、それをSW1のトランジスタTP
4,SW2のトランジスタTP7,SW3のトランジスタ
TN2の各ゲートに供給する。
=0.4〔V〕,トランジスタT2の閾値VTH=0.5
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD10=1.3〔V〕を
出力部OUTに発生することができる。さらに、図6
(C)において、出力電圧VDD11=1.2〔V〕を得よ
うとする場合、SW0=「ON」,SW1をC1→d,
SW2をC2→g,SW3をC3→hに接続する。具体
的には、ROMヒューズ回路14で外部制御信号S1,
S5,S9を発生し、それをSW1のトランジスタTP
4,SW2のトランジスタTP7,SW3のトランジスタ
TN2の各ゲートに供給する。
【0049】これにより、トランジスタT1の閾値VTH
=0.4〔V〕,トランジスタT2の閾値VTH=0.4
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD11=1.2〔V〕を
出力部OUTに発生することができる。なお、表1にスイ
ッチの状態,各トランジスタの閾値VTH及び出力電圧V
DDiの関係を整理している。
=0.4〔V〕,トランジスタT2の閾値VTH=0.4
〔V〕及びトランジスタT3の閾値VTH=0.4〔V〕
の加算値,すなわち、出力電圧VDD11=1.2〔V〕を
出力部OUTに発生することができる。なお、表1にスイ
ッチの状態,各トランジスタの閾値VTH及び出力電圧V
DDiの関係を整理している。
【0050】
【表1】
【0051】表1において、出力電圧VDDi について
は、重複する部分もあるが、先に説明したように、0.
1〔V〕ステップで出力電圧VDDi を調整することがで
きる。表1内の破線で囲んだ部分を参照のこと。このよ
うにして、本発明の実施例に係る定電圧発生回路によれ
ば、図2に示すように、負荷抵抗RL,スイッチング素
子SW0,回路選択部SW1〜SW3,4個のトランジ
スタT1〜T4及びROMヒューズ回路14が具備さ
れ、該スイッチング素子SW0及び回路選択部SW1〜
SW3が外部制御信号S1〜S10に基づいて出力制御さ
れる。
は、重複する部分もあるが、先に説明したように、0.
1〔V〕ステップで出力電圧VDDi を調整することがで
きる。表1内の破線で囲んだ部分を参照のこと。このよ
うにして、本発明の実施例に係る定電圧発生回路によれ
ば、図2に示すように、負荷抵抗RL,スイッチング素
子SW0,回路選択部SW1〜SW3,4個のトランジ
スタT1〜T4及びROMヒューズ回路14が具備さ
れ、該スイッチング素子SW0及び回路選択部SW1〜
SW3が外部制御信号S1〜S10に基づいて出力制御さ
れる。
【0052】このため、ROMヒューズ回路14をプロ
グラムすることにより、表1に示したように、回路選択
部SW1〜SW3の極め細かな出力制御を行うことが可
能となる。すなわち、回路選択部SW1の共通接点部C
1と被選択接点部a,b,c,dとを外部制御信号S1
〜S4に基づいて選択的に接続したり、回路選択部SW
2の共通接点部C2と被選択接点部e,f,gとを外部
制御信号S5〜S7に基づいて選択的に接続したり、回
路選択部SW3の共通接点部C3と被選択接点部h,i
とを外部制御信号S8,S9に基づいて選択的に接続す
ることにより、該被選択接点部a〜iに供給されたバイ
アス電圧,例えば、トランジスタT1,T2間,T2,
T3間,T3,T4間のそれぞれのソース・ドレイン接
続点の電圧や電源線VSSの電圧をトランジスタT1〜T
4のバックゲートBGnに選択的に供給することが可能と
なる。
グラムすることにより、表1に示したように、回路選択
部SW1〜SW3の極め細かな出力制御を行うことが可
能となる。すなわち、回路選択部SW1の共通接点部C
1と被選択接点部a,b,c,dとを外部制御信号S1
〜S4に基づいて選択的に接続したり、回路選択部SW
2の共通接点部C2と被選択接点部e,f,gとを外部
制御信号S5〜S7に基づいて選択的に接続したり、回
路選択部SW3の共通接点部C3と被選択接点部h,i
とを外部制御信号S8,S9に基づいて選択的に接続す
ることにより、該被選択接点部a〜iに供給されたバイ
アス電圧,例えば、トランジスタT1,T2間,T2,
T3間,T3,T4間のそれぞれのソース・ドレイン接
続点の電圧や電源線VSSの電圧をトランジスタT1〜T
4のバックゲートBGnに選択的に供給することが可能と
なる。
【0053】このことから、トランジスタT1〜T4の
T4の閾値VTHに依存した等価抵抗値と、電源線VCCに
接続された負荷抵抗RLとにより、該電源線VCCと接地
線VSS間の電圧を分割する出力電圧VDD1=2.2
〔V〕〜VDD11=1.2〔V〕を得ることが可能とな
る。この際に、トランジスタT1〜T4の閾値VTHは、
そのバックゲートBGnに選択的に供給されるバイアス電
圧により従来例に比べて、0.1〔V〕の微小ピッチに
より変化する。
T4の閾値VTHに依存した等価抵抗値と、電源線VCCに
接続された負荷抵抗RLとにより、該電源線VCCと接地
線VSS間の電圧を分割する出力電圧VDD1=2.2
〔V〕〜VDD11=1.2〔V〕を得ることが可能とな
る。この際に、トランジスタT1〜T4の閾値VTHは、
そのバックゲートBGnに選択的に供給されるバイアス電
圧により従来例に比べて、0.1〔V〕の微小ピッチに
より変化する。
【0054】これにより、トランジスタT1〜T4の製
造バラつきにより閾値VTHが変動した場合にも、表1に
示した出力電圧VDDiのように、負荷回路に適合した最
適な調整を行うことが可能となる。また、出力電圧VDD
iの調整を精度良く行うことが可能となる。 (2)定電圧発生回路の応用回路の説明 図7は、本発明の実施例に係る定電圧発生回路を応用し
たSRAMの構成図を示している。
造バラつきにより閾値VTHが変動した場合にも、表1に
示した出力電圧VDDiのように、負荷回路に適合した最
適な調整を行うことが可能となる。また、出力電圧VDD
iの調整を精度良く行うことが可能となる。 (2)定電圧発生回路の応用回路の説明 図7は、本発明の実施例に係る定電圧発生回路を応用し
たSRAMの構成図を示している。
【0055】例えば、半導体記憶装置の一例となる4ビ
ットのデータを記憶するSRAMは、図7において、定
電圧発生回路100 ,内部電源発生器15と、アドレスバ
ッファ16,ロウデコーダ17,コラムデコーダ18,
Dinバッファ19,WEバッファ20,ライトアンプ
21,ビットラインロード22,コラムトランスファ2
3,セルアレイ24,センスアンプ25及びDout バッ
ファ26(以下SRAM主要部16〜26という)から
成る。
ットのデータを記憶するSRAMは、図7において、定
電圧発生回路100 ,内部電源発生器15と、アドレスバ
ッファ16,ロウデコーダ17,コラムデコーダ18,
Dinバッファ19,WEバッファ20,ライトアンプ
21,ビットラインロード22,コラムトランスファ2
3,セルアレイ24,センスアンプ25及びDout バッ
ファ26(以下SRAM主要部16〜26という)から
成る。
【0056】すなわち、定電圧発生回路100 及び内部電
源発生器15は電源供給手段13の一例を構成するもの
であり、SRAM主要部16〜26は記憶手段12を構
成するものである。また、定電圧発生回路100 は、SR
AM主要部16〜26に電源電圧VDDを供給する。ここ
で、定電圧発生回路100 が本発明の実施例に係る定電圧
発生回路から成ることを特徴とする。
源発生器15は電源供給手段13の一例を構成するもの
であり、SRAM主要部16〜26は記憶手段12を構
成するものである。また、定電圧発生回路100 は、SR
AM主要部16〜26に電源電圧VDDを供給する。ここ
で、定電圧発生回路100 が本発明の実施例に係る定電圧
発生回路から成ることを特徴とする。
【0057】なお、アドレスバッファ16はアドレスA
0を反転してロウデコーダ17に供給し、アドレスA1
を反転してコラムデコーダ18に供給する。ロウデコー
ダ17はセルアレイ23のワード線WL1又はWL2を選択
する。コラムデコーダ18はセルアレイ23のビット線
BL1,BL2,BL1,BL2(上線を省略する)を選択する
信号を発生する。
0を反転してロウデコーダ17に供給し、アドレスA1
を反転してコラムデコーダ18に供給する。ロウデコー
ダ17はセルアレイ23のワード線WL1又はWL2を選択
する。コラムデコーダ18はセルアレイ23のビット線
BL1,BL2,BL1,BL2(上線を省略する)を選択する
信号を発生する。
【0058】Dinバッファ19は書込みデータDINを
反転し、それをライトアンプ21に供給する。WEバッ
ファ20は書込み/読出し許可信号WE(上線を省略す
る)を反転し、それをライトアンプ21に供給する。ラ
イトアンプ21は該許可信号WEに基づいて書込みデー
タDINを増幅し、それをセルアレイ23に書込みをす
る。なお、ビットラインロード22はビット線BL1×
2,BL2×2に駆動電圧VDDを供給する。
反転し、それをライトアンプ21に供給する。WEバッ
ファ20は書込み/読出し許可信号WE(上線を省略す
る)を反転し、それをライトアンプ21に供給する。ラ
イトアンプ21は該許可信号WEに基づいて書込みデー
タDINを増幅し、それをセルアレイ23に書込みをす
る。なお、ビットラインロード22はビット線BL1×
2,BL2×2に駆動電圧VDDを供給する。
【0059】コラムトランスファ23はビット線BL1,
BL2,BL1,BL2(上線を省略する)を選択する。セル
アレイ24は書込みデータDINを記憶する。センスアン
プ25読出しデータDB,DB(上線を省略する)を増
幅出力する。Dout バッファ26はデータDBを反転
し、出力データDOUT として外部に出力する。当該SR
AMの動作について説明をする。例えば、書込み動作の
場合、書込みデータDINに付き、アドレスA0,A1が
指定されると、アドレスバッファ16によりアドレスA
0が反転されてロウデコーダ17に供給され、同様に、
アドレスA1が反転されてコラムデコーダ18に供給さ
れる。また、ロウデコーダ17ではセルアレイ23のワ
ード線WL1又はWL2が選択され、コラムデコーダ18及
びコラムトランスファ24により、セルアレイ23のビ
ット線BL1,BL2,BL1,BL2(上線を省略する)が選
択される。これにより、Dinバッファ19では書込み
データDINが反転され、それがライトアンプ21に供給
され、書込み/読出し許可信号WEに基づいて増幅出力
され、アドレスA0,A1によって指定されるセルアレ
イ23にデータDINが書込まれる。
BL2,BL1,BL2(上線を省略する)を選択する。セル
アレイ24は書込みデータDINを記憶する。センスアン
プ25読出しデータDB,DB(上線を省略する)を増
幅出力する。Dout バッファ26はデータDBを反転
し、出力データDOUT として外部に出力する。当該SR
AMの動作について説明をする。例えば、書込み動作の
場合、書込みデータDINに付き、アドレスA0,A1が
指定されると、アドレスバッファ16によりアドレスA
0が反転されてロウデコーダ17に供給され、同様に、
アドレスA1が反転されてコラムデコーダ18に供給さ
れる。また、ロウデコーダ17ではセルアレイ23のワ
ード線WL1又はWL2が選択され、コラムデコーダ18及
びコラムトランスファ24により、セルアレイ23のビ
ット線BL1,BL2,BL1,BL2(上線を省略する)が選
択される。これにより、Dinバッファ19では書込み
データDINが反転され、それがライトアンプ21に供給
され、書込み/読出し許可信号WEに基づいて増幅出力
され、アドレスA0,A1によって指定されるセルアレ
イ23にデータDINが書込まれる。
【0060】また、読出し動作の場合には、読出しデー
タDBに付き、アドレスA0,A1が指定されると、ア
ドレスバッファ16によりアドレスA0が反転されてロ
ウデコーダ17に供給され、同様に、アドレスA1が反
転されてコラムデコーダ18に供給される。また、ロウ
デコーダ17ではセルアレイ23のワード線WL1又はW
L2が選択され、コラムデコーダ18により、セルアレイ
23のビット線BL1,BL2,BL1,BL2(上線を省略す
る)が選択される。これにより、書込み/読出し許可信
号WEに基づいてセンスアンプ25により読出しデータ
DB,DB(上線を省略する)が増幅出力され、Dout
バッファ26から外部に出力データDOUT が出力され
る。
タDBに付き、アドレスA0,A1が指定されると、ア
ドレスバッファ16によりアドレスA0が反転されてロ
ウデコーダ17に供給され、同様に、アドレスA1が反
転されてコラムデコーダ18に供給される。また、ロウ
デコーダ17ではセルアレイ23のワード線WL1又はW
L2が選択され、コラムデコーダ18により、セルアレイ
23のビット線BL1,BL2,BL1,BL2(上線を省略す
る)が選択される。これにより、書込み/読出し許可信
号WEに基づいてセンスアンプ25により読出しデータ
DB,DB(上線を省略する)が増幅出力され、Dout
バッファ26から外部に出力データDOUT が出力され
る。
【0061】このようにして、本発明の実施例に係る定
電圧発生回路を応用したSRAMによれば、図7に示す
ように、定電圧発生回路100 ,内部電源発生器15,S
RAM主要部16〜26が具備され、該定電圧発生回路
100 に本発明の実施例に係る定電圧発生回路が適用され
る。このため、ROMヒューズ回路14のヒューズ素子
FUをプログラムすることにより、外部制御信号S1〜
S10を発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このことで、
駆動電圧VDDの許容範囲が極狭く、しかも、微細加工さ
れた低電圧駆動型のSRAMの各トランジスタ回路,す
なわち、アドレスバッファ16,ロウデコーダ17,コ
ラムデコーダ18,Dinバッファ19,WEバッファ
20,ライトアンプ21,ビットラインロード22,コ
ラムトランスファ23,セルアレイ24,センスアンプ
25及びDout バッファ26に最適な駆動電圧VDDiを
精度良く供給することが可能となる。
電圧発生回路を応用したSRAMによれば、図7に示す
ように、定電圧発生回路100 ,内部電源発生器15,S
RAM主要部16〜26が具備され、該定電圧発生回路
100 に本発明の実施例に係る定電圧発生回路が適用され
る。このため、ROMヒューズ回路14のヒューズ素子
FUをプログラムすることにより、外部制御信号S1〜
S10を発生し、それに基づいて定電圧発生回路のバイア
ス電圧の調整を緻密に行うことができる。このことで、
駆動電圧VDDの許容範囲が極狭く、しかも、微細加工さ
れた低電圧駆動型のSRAMの各トランジスタ回路,す
なわち、アドレスバッファ16,ロウデコーダ17,コ
ラムデコーダ18,Dinバッファ19,WEバッファ
20,ライトアンプ21,ビットラインロード22,コ
ラムトランスファ23,セルアレイ24,センスアンプ
25及びDout バッファ26に最適な駆動電圧VDDiを
精度良く供給することが可能となる。
【0062】これにより、SRAM主要部16〜26の
構成トランジスタの製造バラつきに対して最適な駆動電
圧VDDを供給することができ、高信頼度の低電圧駆動型
のSRAMの提供に寄与するところが大きい。
構成トランジスタの製造バラつきに対して最適な駆動電
圧VDDを供給することができ、高信頼度の低電圧駆動型
のSRAMの提供に寄与するところが大きい。
【0063】
【発明の効果】以上説明したように、本発明の定電圧発
生回路によれば、負荷素子,バイアス可変手段及び電界
効果型のn個のトランジスタが具備され、ROMヒュー
ズ回路のヒューズ素子をプログラムすることにより、外
部制御信号を発生し、それに基づいてバイアス可変手段
が出力制御される。
生回路によれば、負荷素子,バイアス可変手段及び電界
効果型のn個のトランジスタが具備され、ROMヒュー
ズ回路のヒューズ素子をプログラムすることにより、外
部制御信号を発生し、それに基づいてバイアス可変手段
が出力制御される。
【0064】このため、バイアス可変手段の回路選択部
の共通接点部と被選択接点部とを外部制御信号に基づい
て選択的に接続することにより、該被選択接点部に供給
されたバイアス電圧をn個のトランジスタのバックゲー
トに選択的に供給することが可能となる。このことか
ら、n個のトランジスタの閾値に依存した等価抵抗値
と、第1の電源線に接続された負荷抵抗とにより、第
1,第2の電源線間の電圧を分割する出力電圧を得るこ
とが可能となる。
の共通接点部と被選択接点部とを外部制御信号に基づい
て選択的に接続することにより、該被選択接点部に供給
されたバイアス電圧をn個のトランジスタのバックゲー
トに選択的に供給することが可能となる。このことか
ら、n個のトランジスタの閾値に依存した等価抵抗値
と、第1の電源線に接続された負荷抵抗とにより、第
1,第2の電源線間の電圧を分割する出力電圧を得るこ
とが可能となる。
【0065】また、本発明の半導体記憶装置によれば、
記憶手段及び電源供給手段が具備され、該電源供給手段
に本発明の定電圧発生回路が接続される。このため、R
OMヒューズ回路のヒューズ素子をプログラムすること
により、該外部制御信号を発生し、それに基づいて定電
圧発生回路のバイアス電圧の調整を緻密に行うことがで
きる。このため、低電圧駆動型のSRAM等に最適な駆
動電圧を精度良く供給することが可能となる。
記憶手段及び電源供給手段が具備され、該電源供給手段
に本発明の定電圧発生回路が接続される。このため、R
OMヒューズ回路のヒューズ素子をプログラムすること
により、該外部制御信号を発生し、それに基づいて定電
圧発生回路のバイアス電圧の調整を緻密に行うことがで
きる。このため、低電圧駆動型のSRAM等に最適な駆
動電圧を精度良く供給することが可能となる。
【0066】これにより、微小ピッチにより電圧調整可
能な定電圧発生装置と、それを応用した低電圧駆動型の
SRAM等の高信頼度の半導体記憶装置との提供に寄与
するところが大きい。
能な定電圧発生装置と、それを応用した低電圧駆動型の
SRAM等の高信頼度の半導体記憶装置との提供に寄与
するところが大きい。
【図1】本発明に係る定電圧発生回路及び半導体記憶装
置の原理図である。
置の原理図である。
【図2】本発明の実施例に係る定電圧発生回路の構成図
である。
である。
【図3】本発明の実施例に係る定電圧発生回路の等価回
路図である。
路図である。
【図4】本発明の実施例に係る定電圧発生回路のプログ
ラム時の等価回路図(その1)である。
ラム時の等価回路図(その1)である。
【図5】本発明の実施例に係る定電圧発生回路のプログ
ラム時の等価回路図(その2)である。
ラム時の等価回路図(その2)である。
【図6】本発明の実施例に係る定電圧発生回路のプログ
ラム時の等価回路図(その3)である。
ラム時の等価回路図(その3)である。
【図7】本発明の実施例に係る定電圧発生回路を応用し
たSRAMの構成図である。
たSRAMの構成図である。
【図8】従来例に係る定電圧発生回路の構成図である。
11…バイアス可変手段、 11A…スイッチング素子、 12…記憶手段、 13…電源供給手段、 14…ROMヒューズ回路、 100 …定電圧発生回路、 Tn〔n=1〜n〕…電界効果型のトランジスタ SWk〔k=1〜n−1〕…回路選択部、 S…外部制御信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/82 27/04 G 8832−4M 8122−4M H01L 21/82 L
Claims (5)
- 【請求項1】 負荷素子(RL)と、バイアス可変手段
(11)と、電界効果型のn個のトランジスタ(Tn,
〔n=1〜n〕)とを具備し、 前記n個のトランジスタ(Tn)がそれぞれダイオード
接続され、かつ、該n個のトランジスタ(Tn)が直列
接続され、 前記直列接続されたトランジスタ(T1)の一端と負荷
素子(RL)の一端とが接続されて出力部(OUT)に接
続され、 前記負荷素子(RL)の他端が第1の電源線(VCC)に
接続され、前記直列接続されたトランジスタ(Tn)の
他端が第2の電源線(VSS)に接続され、 前記n個のトランジスタ(Tn)のバックゲート(BG
n,〔n=1〜n〕)がバイアス可変手段(11)に接
続され、 前記バイアス可変手段(11)が外部制御信号(S)に
基づいて出力制御されることを特徴とする定電圧発生回
路。 - 【請求項2】 請求項1記載の定電圧発生回路におい
て、前記バイアス可変手段(11)が、スイッチング素
子(11A)とn−1個の回路選択部(SWk,〔k=1
〜n−1〕)から成り、前記回路選択部(SWk)の共
通接点部(Ck〔k=1〜n−1〕)にトランジスタ
(Tk)のバックゲート(BGk)がそれぞれ個別に接続
され、 前記回路選択部(SWk)の被選択接点部(a,b,
c,d…)に、前記直列接続されたトランジスタ(T
n)間のソース・ドレイン接続点が接続され、 前記第2の電源線(VSS)に接続されたトランジスタ
(Tn)のバックゲート(BGn)が第2の電源線(VS
S)に接続され、前記スイッチング素子(11A)が、第
2の電源線(VSS)に接続されたトランジスタ(Tn)
と並列に接続されることを特徴とする定電圧発生回路。 - 【請求項3】 請求項1記載の定電圧発生回路におい
て、前記n個のトランジスタ(Tn)のバックゲート
(BGn,〔n=1〜n〕)に、前記直列接続されたトラ
ンジスタ(Tn)間のソース・ドレイン接続点の電圧や
第2の電源線(VSS)の電圧が供給されることを特徴と
する定電圧発生回路。 - 【請求項4】 請求項1記載の定電圧発生回路におい
て、前記バイアス可変手段(11)の出力制御は、前記
外部制御信号(S)を発生するROMヒューズ回路(1
4)を設け、前記ROMヒューズ回路(14)のヒュー
ズ素子(FU)をプログラムすることにより行うことを
特徴とする定電圧発生回路。 - 【請求項5】 情報を記憶する記憶手段(12)と、前
記記憶手段(12)に電源を供給する電源供給手段(1
3)と具備し、前記電源供給手段(13)に請求項1記
載の定電圧発生回路(100 )が接続されることを特徴と
する半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5111748A JPH06324753A (ja) | 1993-05-13 | 1993-05-13 | 定電圧発生回路及び半導体記憶装置 |
US08/222,943 US5473277A (en) | 1993-05-13 | 1994-04-05 | Output circuit for providing a finally adjustable voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5111748A JPH06324753A (ja) | 1993-05-13 | 1993-05-13 | 定電圧発生回路及び半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06324753A true JPH06324753A (ja) | 1994-11-25 |
Family
ID=14569192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5111748A Withdrawn JPH06324753A (ja) | 1993-05-13 | 1993-05-13 | 定電圧発生回路及び半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5473277A (ja) |
JP (1) | JPH06324753A (ja) |
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US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
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JP2006319557A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 半導体回路 |
JP2009010396A (ja) * | 2008-07-22 | 2009-01-15 | Ricoh Co Ltd | 電圧設定回路 |
JP2017084868A (ja) * | 2015-10-23 | 2017-05-18 | Nltテクノロジー株式会社 | 保護回路および電子機器 |
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FR3009149A1 (fr) | 2013-07-24 | 2015-01-30 | St Microelectronics Sa | Element a retard variable |
US9935633B2 (en) * | 2015-06-30 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit, semiconductor device, electronic component, and electronic device |
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JPH0756931B2 (ja) * | 1988-04-18 | 1995-06-14 | 三菱電機株式会社 | 閾値制御型電子装置およびそれを用いた比較器 |
JP2513795B2 (ja) * | 1988-07-22 | 1996-07-03 | 沖電気工業株式会社 | Mos型半導体記憶装置 |
-
1993
- 1993-05-13 JP JP5111748A patent/JPH06324753A/ja not_active Withdrawn
-
1994
- 1994-04-05 US US08/222,943 patent/US5473277A/en not_active Expired - Fee Related
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---|---|
US5473277A (en) | 1995-12-05 |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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