JPH10332786A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10332786A JPH10332786A JP9136827A JP13682797A JPH10332786A JP H10332786 A JPH10332786 A JP H10332786A JP 9136827 A JP9136827 A JP 9136827A JP 13682797 A JP13682797 A JP 13682797A JP H10332786 A JPH10332786 A JP H10332786A
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- fuse
- transistor
- external
- drain
- line
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
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- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- H01C10/00—Adjustable resistors
- H01C10/50—Adjustable resistors structurally combined with switching arrangements
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体素子のウェハー状態での不良解析ができ
るようにし、外部端子から信号を供給しなくとも、電源
電圧の印加だけで不良状態を再現させ、早期不良原因の
解明ができるようにする。 【解決手段】外部入力端子1と内部回路2との間の配線
にドレインが接続され、電源線にソースが接続され、こ
の電源線と接地線との間に第1のヒューズ4および第1
の抵抗R1を接続した接続点にゲートを接続した第1の
トランジスタQ1と、前記ドレインとドレインが共通接
続され、接地線にソースが接続され、電源線と接地線と
の間に第2の抵抗R2および第2のヒューズ5を接続し
た接続点にゲートを接続した第2のトランジスタQ2と
により、第1または第2のヒューズ4,5を溶断して、
外部入力端子からの入力なしに入力レベルをハイまたは
ロウに設定させる。
るようにし、外部端子から信号を供給しなくとも、電源
電圧の印加だけで不良状態を再現させ、早期不良原因の
解明ができるようにする。 【解決手段】外部入力端子1と内部回路2との間の配線
にドレインが接続され、電源線にソースが接続され、こ
の電源線と接地線との間に第1のヒューズ4および第1
の抵抗R1を接続した接続点にゲートを接続した第1の
トランジスタQ1と、前記ドレインとドレインが共通接
続され、接地線にソースが接続され、電源線と接地線と
の間に第2の抵抗R2および第2のヒューズ5を接続し
た接続点にゲートを接続した第2のトランジスタQ2と
により、第1または第2のヒューズ4,5を溶断して、
外部入力端子からの入力なしに入力レベルをハイまたは
ロウに設定させる。
Description
【0001】
【発明の属する技術分野】本発明は、品質管理上のチェ
ックとしてウェハー状態で不良半導体素子の解析を行う
ことのできるテスト回路を含む半導体装置に関する。
ックとしてウェハー状態で不良半導体素子の解析を行う
ことのできるテスト回路を含む半導体装置に関する。
【0002】
【従来の技術】従来の半導体装置の構成は、外部端子が
それぞれ電気的に完全に独立しており、各々のパッドに
与えた電圧のみが内部回路に印加される。図3は従来例
の回路であり、外部端子1から与えられた電位はそれに
つながる内部回路2のみへ印加され、他の外部端子とは
電気的に独立したものとなっている。
それぞれ電気的に完全に独立しており、各々のパッドに
与えた電圧のみが内部回路に印加される。図3は従来例
の回路であり、外部端子1から与えられた電位はそれに
つながる内部回路2のみへ印加され、他の外部端子とは
電気的に独立したものとなっている。
【0003】図4は、特開平6−51032号公報(公
知例)に示されたテスト回路を含む半導体装置の回路図
である。この回路は、テスト回路8が不要になった場
合、ヒューズ4をカットすることにより、入力電位をデ
ィプレッション型トランジスタ5により決定される電位
にすることで、NG端子3に電位を与えなくても、前述
のテスト回路を動作不能にするというものである。
知例)に示されたテスト回路を含む半導体装置の回路図
である。この回路は、テスト回路8が不要になった場
合、ヒューズ4をカットすることにより、入力電位をデ
ィプレッション型トランジスタ5により決定される電位
にすることで、NG端子3に電位を与えなくても、前述
のテスト回路を動作不能にするというものである。
【0004】
【発明が解決しようとする課題】上述した従来の回路で
は、ウェハー状態での不良解析の際には、全ての外部端
子に電位を与えることが物理的制約上不可能な場合があ
り、その場合電圧を与えられていない外部端子は電気的
にフローティング状態となってしまい、ウェハー状態で
の不良解析の際、実際の動作とは異なった動作をしてし
まうという問題がある。
は、ウェハー状態での不良解析の際には、全ての外部端
子に電位を与えることが物理的制約上不可能な場合があ
り、その場合電圧を与えられていない外部端子は電気的
にフローティング状態となってしまい、ウェハー状態で
の不良解析の際、実際の動作とは異なった動作をしてし
まうという問題がある。
【0005】また、前述の公知例では、通常は使用され
ない特定の回路のみを動作不能とする目的であるため、
ある固定の外部端子を固定の電位にしかできず、目的に
応じて任意の外部端子を任意の電位に設定することがで
きないという問題がある。
ない特定の回路のみを動作不能とする目的であるため、
ある固定の外部端子を固定の電位にしかできず、目的に
応じて任意の外部端子を任意の電位に設定することがで
きないという問題がある。
【0006】本発明の目的は、半導体素子のウェハー状
態での不良解析ができるようにし、外部端子から信号を
供給しなくとも、電源電圧の印加だけで不良状態を再現
させ、早期不良原因の解明ができるようにし、歩留り向
上、品質の向上を図った半導体装置を提供することにあ
る。
態での不良解析ができるようにし、外部端子から信号を
供給しなくとも、電源電圧の印加だけで不良状態を再現
させ、早期不良原因の解明ができるようにし、歩留り向
上、品質の向上を図った半導体装置を提供することにあ
る。
【0007】
【課題を解決するための手段】本発明の半導体装置の構
成は、外部入力端子と内部回路との間の配線にドレイン
が接続され、電源線にソースが接続され、この電源線と
接地線との間に第1のヒューズおよび第1の抵抗を接続
した接続点にゲートを接続した第1のトランジスタと、
前記ドレインとドレインが共通接続され、接地線にソー
スが接続され、前記電源線と接地線との間に第2の抵抗
および第2のヒューズを接続した接続点にゲートを接続
した第2のトランジスタとを有し、前記第1または第2
のヒューズを溶断することにより、前記外部入力端子か
らの入力なしに入力レベルをハイまたはロウに設定でき
るようにしたこと特徴とする。
成は、外部入力端子と内部回路との間の配線にドレイン
が接続され、電源線にソースが接続され、この電源線と
接地線との間に第1のヒューズおよび第1の抵抗を接続
した接続点にゲートを接続した第1のトランジスタと、
前記ドレインとドレインが共通接続され、接地線にソー
スが接続され、前記電源線と接地線との間に第2の抵抗
および第2のヒューズを接続した接続点にゲートを接続
した第2のトランジスタとを有し、前記第1または第2
のヒューズを溶断することにより、前記外部入力端子か
らの入力なしに入力レベルをハイまたはロウに設定でき
るようにしたこと特徴とする。
【0008】本発明において、外部入力端子と内部回路
とを複数有することもでき、また内部回路が複数のメモ
リ素子からなり、第1、第2のトランジスタがそれぞれ
接続された複数の外部入力端子からの配線が、デコータ
回路を介して前記複数のメモリ素子にそれぞれ接続され
ることもできる。
とを複数有することもでき、また内部回路が複数のメモ
リ素子からなり、第1、第2のトランジスタがそれぞれ
接続された複数の外部入力端子からの配線が、デコータ
回路を介して前記複数のメモリ素子にそれぞれ接続され
ることもできる。
【0009】本発明の半導体装置によれば、半導体記憶
装置等を専用テスタで電気的特性を測定した結果、不良
が見つかったような場合、その半導体記憶素子を特定す
るヒューズを溶断し、外部入力端子に電圧を供給しなく
とも電源電圧を供給するだけで、その不良半導体記憶素
子の動作を再現させることができる。
装置等を専用テスタで電気的特性を測定した結果、不良
が見つかったような場合、その半導体記憶素子を特定す
るヒューズを溶断し、外部入力端子に電圧を供給しなく
とも電源電圧を供給するだけで、その不良半導体記憶素
子の動作を再現させることができる。
【0010】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図1は本発明の一実施
形態を示す回路図である。外部端子1は任意の外部端子
を示しており、全ての外部端子が同様の構成である。外
部端子1と内部回路2とをつなぐ配線は電源電圧配線1
1とP型トランジスタQ1で、また接地電圧配線12と
N型トランジスタQ2でつながっている。トランジスタ
Q1のゲートにはヒューズ4を介して電源電圧配線11
と、また高抵抗素子R1を介して接地電圧配線12と接
続されている。またN型トランジスタQ2のゲートには
ヒューズ5を介して接地電圧配線12と、また高抵抗素
子R2を介して電源電圧配線11と接続されている。そ
れぞれのトランジスタQ1,Q2のゲートレベルは、ヒ
ューズ4,5と高抵抗素子R1,R2との抵抗分割で決
まり、予めトランジスタのしきい値電圧に達しないよう
に各抵抗値を調整することで、通常は両トランジスタと
もオフとなるようにしている。
図面を参照して詳細に説明する。図1は本発明の一実施
形態を示す回路図である。外部端子1は任意の外部端子
を示しており、全ての外部端子が同様の構成である。外
部端子1と内部回路2とをつなぐ配線は電源電圧配線1
1とP型トランジスタQ1で、また接地電圧配線12と
N型トランジスタQ2でつながっている。トランジスタ
Q1のゲートにはヒューズ4を介して電源電圧配線11
と、また高抵抗素子R1を介して接地電圧配線12と接
続されている。またN型トランジスタQ2のゲートには
ヒューズ5を介して接地電圧配線12と、また高抵抗素
子R2を介して電源電圧配線11と接続されている。そ
れぞれのトランジスタQ1,Q2のゲートレベルは、ヒ
ューズ4,5と高抵抗素子R1,R2との抵抗分割で決
まり、予めトランジスタのしきい値電圧に達しないよう
に各抵抗値を調整することで、通常は両トランジスタと
もオフとなるようにしている。
【0011】仮に、専用テスタでこの外部端子1が
“H”レベルの場合に不良を引き起こすことがわかった
場合、ヒューズ4を溶断することにより、トランジスタ
Q1のゲートレベルが接地電位に引かれるため、トラン
ジスタQ1はオンし、外部端子1に電圧を与えなくと
も、その入力レベルを“H”にすることができる。
“H”レベルの場合に不良を引き起こすことがわかった
場合、ヒューズ4を溶断することにより、トランジスタ
Q1のゲートレベルが接地電位に引かれるため、トラン
ジスタQ1はオンし、外部端子1に電圧を与えなくと
も、その入力レベルを“H”にすることができる。
【0012】図2は本発明の別の実施形態でダイナミッ
ク半導体記憶装置に用いた場合の回路図である。外部接
続端子13,外部接続端子14はそれぞれ電源供給用、
接地電圧供給用の外部端子であり、外部端子9,外部端
子1bはそれぞれアドレスを選択するための外部入力端
子である。これら入力端子1a,1bからの入力とイン
バータ21a,21bを介した入力がデコーダ接続され
たNAND回路22a〜22dに入力され、これらNA
ND回路22a〜22dの出力がインバータ23a〜2
3dを介して各記憶素子24〜24dに接続されてい
る。これら記憶素子24a〜24dは各アドレスに対応
して動作する。
ク半導体記憶装置に用いた場合の回路図である。外部接
続端子13,外部接続端子14はそれぞれ電源供給用、
接地電圧供給用の外部端子であり、外部端子9,外部端
子1bはそれぞれアドレスを選択するための外部入力端
子である。これら入力端子1a,1bからの入力とイン
バータ21a,21bを介した入力がデコーダ接続され
たNAND回路22a〜22dに入力され、これらNA
ND回路22a〜22dの出力がインバータ23a〜2
3dを介して各記憶素子24〜24dに接続されてい
る。これら記憶素子24a〜24dは各アドレスに対応
して動作する。
【0013】初期状態では各トランジスタ1a,1b,
2a,2bは全てオフしている。いま仮に記憶素子24
bに異常があったことが判明した場合、ヒューズ4a、
ヒューズ5bをレーザーカッター等の装置で溶断するこ
とにより、トランジスタQ1aのゲートレベルは接地電
位に引かれ、トランジスタQ1aはオン状態となる。一
方トランジスタQ2bのゲートレベルは電源電圧に引き
上げられ、トランジスタQ2bはオン状態となる。その
結果、外部入力端子1aのレベルは“H”、外部端子1
bのレベルは“L”となり、つまり記憶素子24a〜2
4dのうち記憶素子24bが選択されることとなり、ア
ドレス指定用外部端子1a,1bに電圧を与えなくと
も、テストすべき不良素子となる記憶素子24bを選択
することができるようになる。
2a,2bは全てオフしている。いま仮に記憶素子24
bに異常があったことが判明した場合、ヒューズ4a、
ヒューズ5bをレーザーカッター等の装置で溶断するこ
とにより、トランジスタQ1aのゲートレベルは接地電
位に引かれ、トランジスタQ1aはオン状態となる。一
方トランジスタQ2bのゲートレベルは電源電圧に引き
上げられ、トランジスタQ2bはオン状態となる。その
結果、外部入力端子1aのレベルは“H”、外部端子1
bのレベルは“L”となり、つまり記憶素子24a〜2
4dのうち記憶素子24bが選択されることとなり、ア
ドレス指定用外部端子1a,1bに電圧を与えなくと
も、テストすべき不良素子となる記憶素子24bを選択
することができるようになる。
【0014】従って、本実施形態の半導体装置を用いた
場合、半導体装置専用テスタで、外部端子に特定の組み
合わせで電圧を入力した際に不良が発生することが分っ
た場合、それぞれの外部端子に付随する回路のヒューズ
を溶断することにより、少数の外部入力で不良を再現さ
せることができる。
場合、半導体装置専用テスタで、外部端子に特定の組み
合わせで電圧を入力した際に不良が発生することが分っ
た場合、それぞれの外部端子に付随する回路のヒューズ
を溶断することにより、少数の外部入力で不良を再現さ
せることができる。
【0015】
【発明の効果】以上説明したように本発明の半導体装置
によれば、現状のウェハー状態での解析の際でも、物理
的制約にとらわれず、実際の動作状況と同じ状態で解析
が行えるので、早期不良原因の解明につながり、製品品
質の向上、歩留り向上、生産性向上が図られる。また、
各外部端子に内部から任意の電圧を掛けられるようにし
て、ウェハー状態での不良解析の際、少数の外部電圧入
力で不良を再現させられるので、的確な不良解析をし、
早期不良原因の解明ができる。
によれば、現状のウェハー状態での解析の際でも、物理
的制約にとらわれず、実際の動作状況と同じ状態で解析
が行えるので、早期不良原因の解明につながり、製品品
質の向上、歩留り向上、生産性向上が図られる。また、
各外部端子に内部から任意の電圧を掛けられるようにし
て、ウェハー状態での不良解析の際、少数の外部電圧入
力で不良を再現させられるので、的確な不良解析をし、
早期不良原因の解明ができる。
【図1】本発明の一実施形態の基本回路構成を示す回路
図。
図。
【図2】本発明の他の実施形態の一例を示す回路図。
【図3】従来例の入力回路を示す回路図。
【図4】従来例のテスト回路を含む入力回路を示す回路
図。
図。
1,1a,1b 外部入力端子 2 内部回路 3 NC端子 4,4a,4b,5,5a,5b ヒューズ 6,Q1,Q1a,Q1b P型トランジスタ 7 デプレッショントランジスタ 8 入力バッファ回路 9 テスト回路 11 電源線 12 接地線 13,14 電源端子 21a,21b,23a〜23d インバータ 22a〜22d NAND回路 24a〜24d 記憶素子 25 ビット線 Q2,Q2a,Q2b N型トランジスタ R1,R1a,b,R2,R2a,b 抵抗
Claims (3)
- 【請求項1】 外部入力端子と内部回路との間の配線に
ドレインが接続され、電源線にソースが接続され、この
電源線と接地線との間に第1のヒューズおよび第1の抵
抗を接続した接続点にゲートを接続した第1のトランジ
スタと、前記ドレインとドレインが共通接続され、接地
線にソースが接続され、前記電源線と接地線との間に第
2の抵抗および第2のヒューズを接続した接続点にゲー
トを接続した第2のトランジスタとを有し、前記第1ま
たは第2のヒューズを溶断することにより、前記外部入
力端子からの入力なしに入力レベルをハイまたはロウに
設定できるようにしたこと特徴とする半導体装置。 - 【請求項2】 外部入力端子と内部回路とを複数有する
請求項1記載の半導体装置。 - 【請求項3】 内部回路が複数のメモリ素子からなり、
第1、第2のトランジスタがそれぞれ接続された複数の
外部入力端子からの配線が、デコータ回路を介して前記
複数のメモリ素子にそれぞれ接続された請求項2記載の
半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9136827A JPH10332786A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置 |
US09/044,100 US6060899A (en) | 1997-05-27 | 1998-03-19 | Semiconductor device with test circuit |
KR1019980015181A KR100293006B1 (ko) | 1997-05-27 | 1998-04-28 | 테스트회로를구비하는반도체장치 |
EP98109580A EP0881573A1 (en) | 1997-05-27 | 1998-05-26 | Semiconductor device with test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9136827A JPH10332786A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10332786A true JPH10332786A (ja) | 1998-12-18 |
Family
ID=15184438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9136827A Pending JPH10332786A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6060899A (ja) |
EP (1) | EP0881573A1 (ja) |
JP (1) | JPH10332786A (ja) |
KR (1) | KR100293006B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6175261B1 (en) * | 1999-01-07 | 2001-01-16 | Texas Instruments Incorporated | Fuse cell for on-chip trimming |
US6388853B1 (en) | 1999-09-28 | 2002-05-14 | Power Integrations, Inc. | Method and apparatus providing final test and trimming for a power supply controller |
US6998865B2 (en) | 2001-12-10 | 2006-02-14 | International Business Machines Corporation | Semiconductor device test arrangement with reassignable probe pads |
US7782083B2 (en) * | 2006-12-14 | 2010-08-24 | Cambridge Semiconductor Limited | Trimming circuits and methods |
JP2009016568A (ja) * | 2007-07-04 | 2009-01-22 | Toshiba Corp | 半導体集積回路装置 |
CN101943743B (zh) * | 2009-11-30 | 2013-05-29 | 杭州华塑加达网络科技有限公司 | 电池组连接条电阻和电池内阻的智能监测方法及装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1553250A (en) * | 1976-08-03 | 1979-09-26 | Nat Res Dev | Unidirectional signal paths |
JPS60127477A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | 論理回路 |
US4837520A (en) * | 1985-03-29 | 1989-06-06 | Honeywell Inc. | Fuse status detection circuit |
JPS63217821A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体集積回路 |
JPS63276268A (ja) * | 1987-05-08 | 1988-11-14 | Mitsubishi Electric Corp | 半導体装置 |
JP2894900B2 (ja) * | 1992-07-28 | 1999-05-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
EP0670548A1 (en) * | 1994-02-28 | 1995-09-06 | STMicroelectronics, Inc. | Method and structure for recovering smaller density memories from larger density memories |
JP3244928B2 (ja) * | 1994-03-24 | 2002-01-07 | 株式会社東芝 | 半導体回路装置 |
US5557573A (en) * | 1995-08-21 | 1996-09-17 | Sgs-Thomson Microelectronics, Inc. | Entire wafer stress test method for integrated memory devices and circuit therefor |
JP3581459B2 (ja) * | 1995-10-24 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1997
- 1997-05-27 JP JP9136827A patent/JPH10332786A/ja active Pending
-
1998
- 1998-03-19 US US09/044,100 patent/US6060899A/en not_active Expired - Fee Related
- 1998-04-28 KR KR1019980015181A patent/KR100293006B1/ko not_active IP Right Cessation
- 1998-05-26 EP EP98109580A patent/EP0881573A1/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
KR100293006B1 (ko) | 2001-06-15 |
KR19980086656A (ko) | 1998-12-05 |
US6060899A (en) | 2000-05-09 |
EP0881573A1 (en) | 1998-12-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990629 |