JPH04322458A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04322458A JPH04322458A JP11653191A JP11653191A JPH04322458A JP H04322458 A JPH04322458 A JP H04322458A JP 11653191 A JP11653191 A JP 11653191A JP 11653191 A JP11653191 A JP 11653191A JP H04322458 A JPH04322458 A JP H04322458A
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- Japan
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- resistance
- semiconductor integrated
- integrated circuit
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- Withdrawn
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000003491 array Methods 0.000 abstract 3
- 238000009792 diffusion process Methods 0.000 description 8
- 239000010408 film Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にアナログ回路用マスタースライス方式の半
導体集積回路装置に関する。
に関し、特にアナログ回路用マスタースライス方式の半
導体集積回路装置に関する。
【０００２】
【従来の技術】従来のアナログ回路用ブロックを有する
マスタースライス方式では、標準化されたトランジスタ
素子，コンデンサ素子，抵抗素子から構成されたアナロ
グ回路用ブロックを、チップ上に規則的に配列したマス
ターチップと、種々の回路設計に応じて設計された配線
形成用マスクとを用いたマスタースライス半導体集積回
路装置が広く用いられている。
マスタースライス方式では、標準化されたトランジスタ
素子，コンデンサ素子，抵抗素子から構成されたアナロ
グ回路用ブロックを、チップ上に規則的に配列したマス
ターチップと、種々の回路設計に応じて設計された配線
形成用マスクとを用いたマスタースライス半導体集積回
路装置が広く用いられている。
【０００３】図３は、従来のマスタースライス方式の半
導体集積回路装置におけるアナログ回路用ブロックを規
則的に配列した部分の一例を示した概略平面図である。 図において、１はアナログ回路用ブロックを表すブロッ
ク外枠で、該ブロック外枠１の内部には通常、トランジ
スタ素子２，コンデンサ素子３，並びに抵抗素子４−１
，４−２，・・・ をそれぞれ複数個設けてある。なお
、５は抵抗素子４−１，４−２，・・・ の両端に形成
されているコンタクトホールである。この単位ブロック
を１個あるいは複数個使用して内部配線を設計しておく
ことにより、種々の回路ブロックが形成できるようにな
っており、これらは更にマクロブロックとして定義され
、より高度な回路ブロックを実現する時のブロック群と
して使用される。
導体集積回路装置におけるアナログ回路用ブロックを規
則的に配列した部分の一例を示した概略平面図である。 図において、１はアナログ回路用ブロックを表すブロッ
ク外枠で、該ブロック外枠１の内部には通常、トランジ
スタ素子２，コンデンサ素子３，並びに抵抗素子４−１
，４−２，・・・ をそれぞれ複数個設けてある。なお
、５は抵抗素子４−１，４−２，・・・ の両端に形成
されているコンタクトホールである。この単位ブロック
を１個あるいは複数個使用して内部配線を設計しておく
ことにより、種々の回路ブロックが形成できるようにな
っており、これらは更にマクロブロックとして定義され
、より高度な回路ブロックを実現する時のブロック群と
して使用される。
【０００４】
【発明が解決しようとする課題】ところで上記従来のマ
スタースライス方式の半導体集積回路装置において、図
３に示すように配列されたアナログ回路用ブロック内の
抵抗素子は、他のトランジスタ素子などと同じように配
列されている。図３において、抵抗素子列４をＣ−Ｃ′
線に沿った断面で示してみると、図４に示すようになる
。なおＢ−Ｂ′線は抵抗素子列４の中心の位置を示すも
のである。図４において、１１はＰ型基板、１２は基板
１１に設けられたＮ型埋込層、１３は埋込層１２上に形
成されたＮ型エピタキシャル層、１４はＮウエル、１５
はＮウエル１４に形成されたＰ型拡散層で、抵抗素子４
−１，４−２，・・・ を構成している。１６， １７
はロコス酸化膜である。
スタースライス方式の半導体集積回路装置において、図
３に示すように配列されたアナログ回路用ブロック内の
抵抗素子は、他のトランジスタ素子などと同じように配
列されている。図３において、抵抗素子列４をＣ−Ｃ′
線に沿った断面で示してみると、図４に示すようになる
。なおＢ−Ｂ′線は抵抗素子列４の中心の位置を示すも
のである。図４において、１１はＰ型基板、１２は基板
１１に設けられたＮ型埋込層、１３は埋込層１２上に形
成されたＮ型エピタキシャル層、１４はＮウエル、１５
はＮウエル１４に形成されたＰ型拡散層で、抵抗素子４
−１，４−２，・・・ を構成している。１６， １７
はロコス酸化膜である。
【０００５】このように構成される抵抗素子列４の各抵
抗素子４−１，４−２，・・・ は、当然、設計時の抵
抗値，抵抗素子幅，抵抗素子配置のピッチなど全て同じ
条件で設定される。しかし実際には、抵抗素子列４の両
端の抵抗素子４−１，４−４は、Ｎ型埋込層１２のエッ
ジ近傍の段差により、ロコス酸化膜１６も段差を生じ、
抵抗素子幅に誤差を生じ易い。また抵抗素子列４の中心
のＢ−Ｂ′線の近傍は、両隣の抵抗素子の影響で、ロコ
ス酸化膜１７は設計値よりオーバーエッチングぎみにな
ってしまい、両端の抵抗素子４−１，４−４は他の抵抗
素子とはエッチング程度が異なってくる。このように両
端の抵抗素子は、中間の抵抗素子と比べてエッチングの
進み方や拡散の広がり方，深さなどが異なってきて、設
計値と異なった抵抗値となる。したがって、特に抵抗素
子の比精度が必要とされるアナログ回路を設計する場合
、使用する抵抗素子の位置が制限されたり、無駄な抵抗
素子も発生しがちになるという欠点があった。
抗素子４−１，４−２，・・・ は、当然、設計時の抵
抗値，抵抗素子幅，抵抗素子配置のピッチなど全て同じ
条件で設定される。しかし実際には、抵抗素子列４の両
端の抵抗素子４−１，４−４は、Ｎ型埋込層１２のエッ
ジ近傍の段差により、ロコス酸化膜１６も段差を生じ、
抵抗素子幅に誤差を生じ易い。また抵抗素子列４の中心
のＢ−Ｂ′線の近傍は、両隣の抵抗素子の影響で、ロコ
ス酸化膜１７は設計値よりオーバーエッチングぎみにな
ってしまい、両端の抵抗素子４−１，４−４は他の抵抗
素子とはエッチング程度が異なってくる。このように両
端の抵抗素子は、中間の抵抗素子と比べてエッチングの
進み方や拡散の広がり方，深さなどが異なってきて、設
計値と異なった抵抗値となる。したがって、特に抵抗素
子の比精度が必要とされるアナログ回路を設計する場合
、使用する抵抗素子の位置が制限されたり、無駄な抵抗
素子も発生しがちになるという欠点があった。
【０００６】本発明は、従来のマスタースライス方式の
半導体集積回路装置の上記問題点を解消するためになさ
れたもので、特性のばらつきを抑え且つ利用率を向上さ
せた抵抗素子列を備えたマスタースライス方式の半導体
集積回路装置を提供することを目的とする。
半導体集積回路装置の上記問題点を解消するためになさ
れたもので、特性のばらつきを抑え且つ利用率を向上さ
せた抵抗素子列を備えたマスタースライス方式の半導体
集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、半導体基板上に少なくともトラ
ンジスタ素子を１個以上含む複数個のアナログ回路用ブ
ロックを規則的に配列したマスタースライス方式の半導
体集積回路装置において、前記アナログ回路用ブロック
の配列の上部及び又は下部に、複数の同一サイズの抵抗
素子を一定間隔で配置した抵抗素子列を設けるものであ
る。
決するため、本発明は、半導体基板上に少なくともトラ
ンジスタ素子を１個以上含む複数個のアナログ回路用ブ
ロックを規則的に配列したマスタースライス方式の半導
体集積回路装置において、前記アナログ回路用ブロック
の配列の上部及び又は下部に、複数の同一サイズの抵抗
素子を一定間隔で配置した抵抗素子列を設けるものであ
る。
【０００８】このように、アナログ回路用ブロックとは
別に、該アナログ回路用ブロックの配列の上部及び又は
下部に、同一サイズの抵抗素子を複数個一定間隔で配置
した抵抗素子列を設けることにより、抵抗素子の電気的
特性を均一にして比精度のばらつきを抑えることができ
、抵抗素子の利用率の向上を計ることが可能となる。
別に、該アナログ回路用ブロックの配列の上部及び又は
下部に、同一サイズの抵抗素子を複数個一定間隔で配置
した抵抗素子列を設けることにより、抵抗素子の電気的
特性を均一にして比精度のばらつきを抑えることができ
、抵抗素子の利用率の向上を計ることが可能となる。
【０００９】
【実施例】次に実施例について説明する。図１は、本発
明に係る半導体集積回路装置の一実施例の構成を示す概
略平面図であり、図３に示した従来のものと同一又は対
応する部材には同一符号を付して示している。図におい
て、６は抵抗素子配列の島部で、アナログ回路用ブロッ
クの枠１の配列の上部及び下部に配置されており、該島
部６には同一サイズの抵抗素子４−１，４−２，・・・
を一定の間隔で配列した抵抗素子列４と、該抵抗素子列
４の両端に設けたダミー抵抗素子７とが配置されている
。またアナログ回路用ブロックの枠１内には、トランジ
スタ素子２とコンデンサ素子３のみが配置されている。
明に係る半導体集積回路装置の一実施例の構成を示す概
略平面図であり、図３に示した従来のものと同一又は対
応する部材には同一符号を付して示している。図におい
て、６は抵抗素子配列の島部で、アナログ回路用ブロッ
クの枠１の配列の上部及び下部に配置されており、該島
部６には同一サイズの抵抗素子４−１，４−２，・・・
を一定の間隔で配列した抵抗素子列４と、該抵抗素子列
４の両端に設けたダミー抵抗素子７とが配置されている
。またアナログ回路用ブロックの枠１内には、トランジ
スタ素子２とコンデンサ素子３のみが配置されている。
【００１０】このように構成した半導体集積回路装置の
抵抗素子配列の島部６の点線８で示した部分におけるＡ
−Ａ′線に沿った断面図を図２に示す。図２において、
図４に示した部材と同一又は同等の部材には同一符号を
付し、その説明を省略する。なお図２において、１５ａ
はダミー抵抗素子７を構成するＰ型拡散層であり、１８
は表面に形成した酸化膜である。
抵抗素子配列の島部６の点線８で示した部分におけるＡ
−Ａ′線に沿った断面図を図２に示す。図２において、
図４に示した部材と同一又は同等の部材には同一符号を
付し、その説明を省略する。なお図２において、１５ａ
はダミー抵抗素子７を構成するＰ型拡散層であり、１８
は表面に形成した酸化膜である。
【００１１】このように同一サイズの複数の抵抗素子を
一定の間隔で配列して構成した抵抗素子列４の各抵抗素
子は、製造工程中のエッチングの進み方、及び拡散の深
さや広がり方が等しくなり、電気的特性が均一となって
抵抗比の精度が向上する。すなわち、アナログ回路用ブ
ロックを無視して一つのＮ型埋込層上に抵抗素子列を形
成しているので、Ｎ型埋込層のエッジの近傍に配置され
る抵抗素子数は減少し、多くの精度のよい抵抗素子が得
られる。また抵抗素子列４の両端にダミー抵抗素子７を
配置することにより、抵抗素子列４の全ての抵抗素子の
電気的特性が均一となり、抵抗比の精度が更に向上する
ことは言うまでもない。
一定の間隔で配列して構成した抵抗素子列４の各抵抗素
子は、製造工程中のエッチングの進み方、及び拡散の深
さや広がり方が等しくなり、電気的特性が均一となって
抵抗比の精度が向上する。すなわち、アナログ回路用ブ
ロックを無視して一つのＮ型埋込層上に抵抗素子列を形
成しているので、Ｎ型埋込層のエッジの近傍に配置され
る抵抗素子数は減少し、多くの精度のよい抵抗素子が得
られる。また抵抗素子列４の両端にダミー抵抗素子７を
配置することにより、抵抗素子列４の全ての抵抗素子の
電気的特性が均一となり、抵抗比の精度が更に向上する
ことは言うまでもない。
【００１２】また図２における抵抗素子のピッチ、ｎ・
（ａ＋ｂ）［ｎ：整数，ａ：抵抗素子を構成するＰ型拡
散層１５の幅，ｂ：抵抗素子間のロコス酸化膜１７の幅
］を、トランジスタ素子を含むアナログ回路用ブロック
の枠１のピッチｄに合わせることにより、アナログ回路
をマクロセルとしてマクロブロックに使用することが可
能である。
（ａ＋ｂ）［ｎ：整数，ａ：抵抗素子を構成するＰ型拡
散層１５の幅，ｂ：抵抗素子間のロコス酸化膜１７の幅
］を、トランジスタ素子を含むアナログ回路用ブロック
の枠１のピッチｄに合わせることにより、アナログ回路
をマクロセルとしてマクロブロックに使用することが可
能である。
【００１３】また上記実施例では、抵抗素子をＰ型拡散
層で形成したものを示したが、抵抗素子は薄膜抵抗で構
成することもでき、同様な作用効果が得られる。
層で形成したものを示したが、抵抗素子は薄膜抵抗で構
成することもでき、同様な作用効果が得られる。
【００１４】
【発明の効果】以上実施例に基づいて説明したように、
本発明は、アナログ回路用ブロックとは別に、同一サイ
ズの複数個の抵抗素子を一定間隔で配置した抵抗素子列
を設けたので、抵抗素子の電気的特性を均一にして比精
度のばらつきを抑えることができ、抵抗素子の利用率の
向上を計ることができる。
本発明は、アナログ回路用ブロックとは別に、同一サイ
ズの複数個の抵抗素子を一定間隔で配置した抵抗素子列
を設けたので、抵抗素子の電気的特性を均一にして比精
度のばらつきを抑えることができ、抵抗素子の利用率の
向上を計ることができる。
【図１】本発明に係る半導体集積回路装置の一実施例を
示す概略平面図である。
示す概略平面図である。
【図２】図１のＡ−Ａ′線に沿った断面を示す図である
。
。
【図３】従来の半導体集積回路装置の構成例を示す概略
平面図である。
平面図である。
【図４】図３のＣ−Ｃ′線に沿った断面を示す図である
。
。
【符号の説明】
１ アナログ回路用ブロックの枠
２ トランジスタ素子
３ コンデンサ素子
４ 抵抗素子列
５ コンタクトホール
６ 抵抗素子配列の島部
７ ダミー抵抗素子
１５ Ｐ型拡散層
１６，１７ ロコス酸化膜
Claims (3)
- 【請求項１】 半導体基板上に少なくともトランジス
タ素子を１個以上含む複数個のアナログ回路用ブロック
を規則的に配列したマスタースライス方式の半導体集積
回路装置において、前記アナログ回路用ブロックの配列
の上部及び又は下部に、複数の同一サイズの抵抗素子を
一定間隔で配置した抵抗素子列を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記抵抗素子は、拡散抵抗で構成され
ていることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 前記抵抗素子は、薄膜抵抗で構成され
ていることを特徴とする請求項１記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11653191A JPH04322458A (ja) | 1991-04-22 | 1991-04-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11653191A JPH04322458A (ja) | 1991-04-22 | 1991-04-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322458A true JPH04322458A (ja) | 1992-11-12 |
Family
ID=14689434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11653191A Withdrawn JPH04322458A (ja) | 1991-04-22 | 1991-04-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
-
1991
- 1991-04-22 JP JP11653191A patent/JPH04322458A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726945A (en) * | 1995-10-24 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced power consumption and thin film transistor used in semiconductor memory device for achieving reduction in power consumption |
| US6218724B1 (en) | 1995-10-24 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor used in semiconductor memory for achieving reduction in power consumption |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |