WO2023127218A1 - 電源装置 - Google Patents

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WO2023127218A1
WO2023127218A1 PCT/JP2022/037108 JP2022037108W WO2023127218A1 WO 2023127218 A1 WO2023127218 A1 WO 2023127218A1 JP 2022037108 W JP2022037108 W JP 2022037108W WO 2023127218 A1 WO2023127218 A1 WO 2023127218A1
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transistor
voltage
current
resistor
electrode
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PCT/JP2022/037108
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English (en)
French (fr)
Inventor
信 安坂
Original Assignee
ローム株式会社
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Definitions

  • the present disclosure relates to power supply devices.
  • a power supply for example, a voltage tracker
  • a power supply device that controls the state of the output transistor according to the input voltage and the output voltage, thereby adjusting the output voltage.
  • an amplifier circuit is used to compare the input voltage and the output voltage.
  • An object of the present disclosure is to provide a power supply device that contributes to miniaturization.
  • a power supply device includes an input terminal configured to receive an input voltage, an output terminal configured to receive an output voltage, a power supply terminal configured to receive a power supply voltage, the power supply terminal and the output a level shifter configured to generate two comparison voltages by level-shifting the input voltage and the output voltage to the low potential side; and the two comparison voltages. and an amplifier circuit configured to control the state of the output transistor based on the high-low relationship of .
  • FIG. 1 is a block diagram of a device according to a first reference configuration.
  • FIG. 2 is a block diagram of a device according to a second reference configuration.
  • FIG. 3 is a configuration diagram of a voltage tracker according to the second reference configuration.
  • FIG. 4 is a circuit diagram of an error amplifier included in the voltage tracker according to the second reference configuration.
  • FIG. 5 is a cross-sectional structural diagram of a normal MOSFET.
  • FIG. 6 is a cross-sectional structural diagram of a DMOSFET.
  • FIG. 7 is a configuration diagram of a voltage tracker according to an embodiment (proposed configuration) of the present disclosure.
  • FIG. 8 is a schematic external view of a voltage tracker according to an embodiment of the present disclosure.
  • FIG. 9 is a diagram illustrating how a voltage tracker according to an embodiment of the present disclosure is mounted on a substrate.
  • FIG. 10 is a circuit diagram of an error amplifier included in a voltage tracker according to an embodiment of the present disclosure;
  • FIG. 11 is a circuit diagram of a voltage tracker according to a first example belonging to an embodiment of the present disclosure.
  • FIG. 12 is a circuit diagram of a voltage tracker according to a second example belonging to an embodiment of the present disclosure.
  • FIG. 13 is a circuit diagram of a voltage tracker according to a third example belonging to an embodiment of the present disclosure.
  • FIG. 14 is a circuit diagram of a voltage tracker according to a fourth example belonging to an embodiment of the present disclosure.
  • FIG. 15 is a circuit diagram of a voltage tracker according to a fifth example belonging to an embodiment of the present disclosure.
  • FIG. 16 is a circuit diagram of a voltage tracker according to a sixth example belonging to an embodiment of the present disclosure.
  • FIG. 1 shows a block diagram of a device 910 according to the first reference configuration.
  • the power supply circuit 911 generates the output voltage Vout′ from the original voltage Vdd′ and supplies the output voltage Vout′ as the power supply voltage for the internal device 912 .
  • the power supply voltage (Vout') of internal device 912 is also supplied to external device 913 via connector 914 and wiring 915 .
  • the internal device 912 when a disturbance such as static electricity or a surge is applied to the connector 914 or wiring 915 , the internal device 912 is also affected by the disturbance. Also, if an abnormality such as a ground fault or a power fault occurs in the connector 914, the internal device 912 will be affected.
  • FIG. 2 shows a block diagram of a device 920 according to a second reference configuration capable of suppressing these effects.
  • the power supply circuit 921 generates the output voltage Vout1 from the original voltage Vdd′ and supplies the output voltage Vout1 as the power supply voltage for the internal device 922 .
  • Device 920 is provided with a voltage tracker 923 driven based on the original voltage Vdd'.
  • the voltage tracker 923 has an input terminal 923a and an output terminal 923b, receives the output voltage Vout1 at the input terminal 923a, and outputs an output voltage Vout2 having the same voltage value as the voltage Vout1 from the output terminal 923b.
  • Output voltage Vout2 is supplied to external device 924 via connector 925 and wiring 926 .
  • the voltage tracker 923 has an error amplifier 923c and an output transistor 923d. Voltages Vout1 and Vout2 are input to the error amplifier 923c.
  • the error amplifier 923c controls the gate voltage of the output transistor 923d based on the comparison result of the voltages Vout1 and Vout2, thereby matching the voltage Vout2 with the voltage Vout1.
  • a DMOSFET is an element suitable for high voltage resistance and space saving.
  • the DMOSFET can easily have a high withstand voltage against the voltage between the drain and the source, the withstand voltage against the gate voltage is basically the same as that of a general low withstand voltage element. Therefore, in the form of a normal amplifier circuit (in the circuit of the error amplifier 923c in FIG. 4), even if the DMOSFET is used as it is, the required withstand voltage cannot be obtained.
  • the ground refers to a reference conductive portion having a potential of 0 V (zero volt) as a reference, or refers to a potential of 0 V itself.
  • the reference conductive portion is made of a conductor such as metal.
  • a potential of 0 V is sometimes referred to as a ground potential.
  • voltages shown without specific reference represent potentials with respect to ground.
  • Level refers to the level of potential.
  • MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor". MOSFETs are understood to be enhancement mode MOSFETs unless otherwise stated. Moreover, it can be considered that the back gate is short-circuited to the source in any MOSFET unless otherwise specified. DMOSFET, which is a type of MOSFET, is an abbreviation for "double-diffused metal-oxide-semiconductor field-effect transistor". In this specification, a normal MOSFET is a MOSFET having a structure different from that of a DMOSFET. FIG. 5 shows a schematic cross-sectional structure example of a P-channel DMOSFET, and FIG.
  • a DMOSFET has a source and a drain aligned in a direction orthogonal to the surface of a semiconductor substrate.
  • the source and the drain are arranged along the direction parallel to the surface of the semiconductor substrate (the source and the drain are formed on the same surface of the semiconductor substrate).
  • Each MOSFET shown below may be either a normal MOSFET or a DMOSFET, but if necessary, some MOSFETs are shown by distinguishing between normal MOSFET and DMOSFET.
  • Connections between multiple parts forming a circuit such as arbitrary circuit elements, wiring (lines), nodes, etc., may be understood to refer to electrical connections unless otherwise specified.
  • FIG. 7 is a schematic configuration diagram of the voltage tracker 10 according to the proposed configuration.
  • Voltage tracker 10 is a type of power supply.
  • FIG. 8 is an external view of the voltage tracker 10.
  • the voltage tracker 10 includes a semiconductor chip having a semiconductor integrated circuit or a semiconductor element formed on a semiconductor substrate, a housing (package) containing the semiconductor chip, and a plurality of semiconductor chips exposed to the outside of the voltage tracker 10 from the housing. and an external terminal of the electronic component.
  • the voltage tracker 10 is formed by enclosing a semiconductor chip in a housing (package) made of resin. Note that the number of external terminals of the voltage tracker 10 and the type of housing of the voltage tracker 10 shown in FIG. 2 are merely examples, and they can be designed arbitrarily.
  • FIG. 1 shows a power supply terminal VDD, an input terminal IN, an output terminal OUT, and a ground terminal GND as four external terminals included in the plurality of external terminals. External terminals other than these may also be provided in the voltage tracker 10 .
  • the voltage tracker 10 includes a level shifter 100, an error amplifier 200 and an output transistor M0.
  • the level shifter 100, the error amplifier 200, and the output transistor M0 are provided in one semiconductor chip, or distributed in a plurality of semiconductor chips.
  • the voltage tracker 10 is provided with an overcurrent protection circuit and a thermal shutdown circuit (not shown).
  • the input terminal IN is a voltage input terminal for receiving the input voltage Vin
  • the output terminal OUT is a voltage output terminal for outputting the output voltage Vout. Therefore, the input voltage Vin is applied to the input terminal IN, and the output voltage Vout is applied to the output terminal OUT.
  • a power supply terminal VDD is a power supply input terminal that receives a power supply voltage Vdd. Therefore, the power supply voltage Vdd is applied to the power supply terminal VDD.
  • a ground terminal GND is connected to a ground having a reference potential of 0V.
  • the input voltage Vin, the output voltage Vout, and the power supply voltage Vdd are positive voltages.
  • the input voltage Vin may fluctuate, basically the input voltage Vin is a positive DC voltage, and hereinafter, unless otherwise specified, the input voltage Vin shall have a predetermined positive DC voltage value.
  • the power supply voltage Vdd may fluctuate, basically the power supply voltage Vdd is a positive DC voltage, and hereinafter, unless otherwise specified, the power supply voltage Vdd has a predetermined positive DC voltage value.
  • the power supply voltage Vdd is higher than the input voltage Vin.
  • Each circuit in the voltage tracker 10 is driven based on the power supply voltage Vdd.
  • Each element that constitutes the voltage tracker 10 has a necessary withstand voltage so as not to break down as long as the input voltage Vin and the power supply voltage Vdd have voltage values within the specified specifications.
  • the output transistor M0 is provided between the power supply terminal VDD and the output terminal OUT.
  • the output transistor M0 is composed of a P-channel MOSFET.
  • the source of the output transistor M0 is connected to the power supply terminal VDD, and the drain of the output transistor M0 is connected to the output terminal OUT.
  • a load LD is connected to the output terminal OUT outside the voltage tracker 10 .
  • Load LD is any load driven based on output voltage Vout.
  • a load LD is provided between the output terminal OUT and the ground, and draws current from the output terminal OUT.
  • the number of loads LD connected to the output terminal OUT may be one, or may be two or more.
  • the voltage tracker 10 is mounted on a substrate SUB, which is a printed circuit board. All or part of the load LD may be mounted on the substrate SUB. All or part of the load LD may be connected to the output terminal OUT through a connector and cable without being mounted on the substrate SUB. All or part of the load LD may be mounted on a substrate (not shown) different from the substrate SUB.
  • the voltage tracker 10 has enough current supply capability to supply the required current to the load LD.
  • the voltage tracker 10 operates to match the output voltage Vout to the input voltage Vin.
  • the error amplifier 200 has an output terminal 201 , a non-inverting input terminal 202 and an inverting input terminal 203 .
  • the output terminal 201 of the error amplifier 200 is connected to the gate of the output transistor M0, and the error amplifier 200 controls the gate potential of the output transistor M0 to match the output voltage Vout with the input voltage Vin.
  • the level shifter 100 is inserted between the input terminal IN/output terminal OUT and the error amplifier 200.
  • FIG. The level shifter 100 generates two comparison voltages by shifting the input voltage Vin and the output voltage Vout to the low potential side.
  • the two comparison voltages generated are voltages lower than the input voltage Vin and the output voltage Vout.
  • One of the two comparison voltages is supplied to the non-inverting input terminal 202 of the error amplifier 200 and the other is supplied to the inverting input terminal 203 .
  • the comparison voltage supplied to the non-inverting input terminal 202 is referenced by the symbol "Vp"
  • the comparison voltage supplied to the inverting input terminal 203 is referenced by the symbol "Vm".
  • the error amplifier 200 controls the state of the output transistor M0 by controlling the gate voltage of the output transistor M0 based on the magnitude relationship between the two comparison voltages, thereby matching the output voltage Vout with the input voltage Vin.
  • Matching the output voltage Vout to the input voltage Vin means, in other words, keeping the difference between the output voltage Vout and the input voltage Vin at zero, or making the difference between the output voltage Vout and the input voltage Vin approach zero.
  • the output voltage Vout matches the input voltage Vin specifically means that the voltage value of the output voltage Vout matches the voltage value of the input voltage Vin.
  • the level shifter 100 When “Vout>Vin” (that is, when the output voltage Vout is higher than the input voltage Vin), the level shifter 100 generates the two comparison voltages so that "Vp>Vm". Then, the gate potential of the output transistor M0 is increased by the error amplifier 200, and the current flowing from the power supply terminal VDD through the output terminal OUT decreases, resulting in a decrease in the output voltage Vout. Conversely, when “Vout ⁇ Vin” (that is, when the output voltage Vout is lower than the input voltage Vin), the level shifter 100 generates the two comparison voltages so that "Vp ⁇ Vm".
  • the error amplifier 200 lowers the gate potential of the output transistor M0 to increase the current flowing from the power supply terminal VDD through the output terminal OUT, resulting in an increase in the output voltage Vout.
  • the output voltage Vout is maintained at a voltage approximately equal to the input voltage Vin.
  • the error amplifier 200 of FIG. 10 comprises transistors 211 to 214 and 216 and constant current sources 215 and 217.
  • Transistors 211 and 212 are P-channel MOSFETs.
  • Transistors 213, 214 and 216 are N-channel MOSFETs.
  • the terminal 231 is applied with the power supply voltage Vdd
  • the terminal 232 is applied with the internal power supply voltage Vcc.
  • the voltage tracker 10 is provided with an internal power supply circuit (not shown) that generates and outputs an internal power supply voltage Vcc based on the power supply voltage Vdd.
  • Internal power supply voltage Vcc is lower than power supply voltage Vdd.
  • the power supply voltage Vdd is 40V or higher
  • the internal power supply voltage Vcc is 5V.
  • the constant current source 215 generates a constant current Icc1 based on the internal power supply voltage Vcc, and supplies the constant current Icc1 from the terminal 232 toward the node 221.
  • the sources of transistors 211 and 212 are connected together at node 221 .
  • the drain of transistor 211 is connected to the drain and gate of transistor 213 and the gate of transistor 214 .
  • Each source of transistors 213 and 214 is connected to ground.
  • the drain of transistor 212 is connected to the drain of transistor 214 and the gate of transistor 216 .
  • the constant current source 217 generates a constant current Icc2 based on the power supply voltage Vdd, and supplies the constant current Icc2 from the terminal 231 toward the node 222.
  • Node 222 is connected to the drain of transistor 216 and is also connected to output terminal 201 of error amplifier 200 .
  • the source of transistor 216 is connected to ground.
  • the gate of transistor 211 is connected to inverting input terminal 203 of error amplifier 200 to receive comparison voltage Vm.
  • the gate of transistor 212 is connected to non-inverting input terminal 202 of error amplifier 200 to receive comparison voltage Vp.
  • Voltage tracker 10 supports a wide voltage range Vrng from low to high. That is, as long as the input voltage VIn has a voltage value within the voltage range Vrng, the voltage tracker 10 ensures normal operation including control to match the output voltage Vout with the input voltage Vin.
  • the low voltage is a relatively low voltage including a voltage of about 1V
  • the high voltage is a relatively high voltage including a voltage of about 40V.
  • the voltage range Vrng is a voltage range from a predetermined input lower limit voltage V LL (eg, 1 V) to a predetermined input upper limit voltage V HH (eg, 40 V) higher than the input lower limit voltage V LL .
  • the level shifter 100 converts the input voltage Vin into one of the comparison voltages Vm and Vp as long as the input voltage Vin has a voltage value within the voltage range Vrng, and converts the output voltage Vout to one of the comparison voltages Vm and Vp. to the other in This makes it possible to control the output voltage Vout to match the input voltage Vin.
  • the comparison voltages Vm and Vp are voltage signals within a range that can be received even by a low-voltage element. This makes it possible to reduce the size of the circuit (saving the area when forming the circuit with a semiconductor integrated circuit). That is, the circuit area of the voltage tracker can be reduced in comparison with the second reference configuration in which the circuit within the dashed line 928 is simply made to have a high withstand voltage.
  • the transistors 211 to 214 can be composed of ordinary MOSFETs as low-voltage elements, and the constant current source 215 can also be composed of ordinary MOSFETs as low-voltage elements, although not shown. can.
  • there is no need to change the existing manufacturing process to accommodate the wide voltage range Vrng the circuit can be constructed using the existing manufacturing process).
  • the low-voltage element refers to a MOSFET whose withstand voltage with respect to the drain-source voltage is relatively lower than that of the high-voltage element.
  • a high-breakdown-voltage element refers to a MOSFET that has a relatively high breakdown voltage with respect to the voltage between the drain and source compared to a low-breakdown-voltage element. That is, assuming that the withstand voltage between the drain and the source of the low withstand voltage element is the first voltage VXL , and the withstand voltage between the drain and the source of the high withstand voltage element is the second voltage VXH , the second voltage V XH is higher than the first voltage V XL .
  • the first voltage VXL eg 5V
  • the second voltage VXH eg 50V
  • FIG. 11 is a circuit diagram of the voltage tracker 10 according to the first embodiment.
  • the level shifter 110 shown in FIG. 11 is used as the level shifter 100 shown in FIG.
  • the level shifter 110 includes transistors M1a to M3a, resistors R1a to R4a, a diode D1a, and a constant current source CC1a.
  • the transistors M1a to M3a are high-voltage elements and are composed of P-channel DMOSFETs.
  • the connection relationship of the circuit elements of the level shifter 110 will be described.
  • the source of the transistor M1a and one end of the resistor R4a are commonly connected to the input terminal IN.
  • the other end of resistor R4a is connected to the source of transistor M2a.
  • Resistor R4a is therefore placed between the source of transistor M1a and the source of transistor M2a.
  • the gate and drain of the transistor M1a, the gate of the transistor M2a, the gate of the transistor M3a, and the anode of the diode D1a are commonly connected at a node ND1a.
  • Constant current source CC1a is provided between node ND1a and the ground.
  • the drain of the transistor M2a is connected to one end of the resistor R1a and the inverting input terminal 203 of the error amplifier 200, and the other end of the resistor R1a is grounded.
  • the drain of the transistor M3a is connected to one end of the resistor R2a and the non-inverting input terminal 202 of the error amplifier 200, and the other end of the resistor R2a is grounded.
  • the source of transistor M3a and the cathode of diode D1a are connected to one end of resistor R3a.
  • the other end of the resistor R3a is connected to the output terminal OUT.
  • the constant current source CC1a operates to generate a constant current Iref and flow the constant current Iref from the node ND1a toward the ground.
  • Constant current Iref has a predetermined fixed current value.
  • the constant current Iref corresponds to the drain current of the transistor M1a.
  • the resistors R1a and R2a are of the same type, and the resistance values of the resistors R1a and R2a are also the same. Also, the resistors R3a and R4a are of the same type, and the resistance values of the resistors R3a and R4a are also the same.
  • a current mirror circuit CM1a is formed by the transistors M1a to M3a.
  • the transistor M1a is arranged on the current input side, and the transistors M2a and M3a are arranged on the current output side.
  • the constant current Iref functions as a reference current in the current mirror circuit CM1a
  • the constant current source CC1a functions as a current source that supplies the reference current to the transistor M1a.
  • a current flows between the source and the drain depending on the voltage between the gate and the source (the gate potential seen from the source potential).
  • the symbol “I1a” represents the drain current of the transistor M2a
  • the symbol “I2a” represents the drain current of the transistor M3a.
  • Current I1a and current I2a can be referred to as a first mirror current and a second mirror current, respectively.
  • the current mirror circuit CM1a causes the transistors M2a and M3a to generate first and second mirror currents (I1a and I2a) corresponding to the reference current (Iref) flowing through the transistor M1a.
  • the resistors R1a and R2a function as elements for converting the currents I1a and I2a into voltages.
  • a voltage drop across the resistor R1a due to the current I1a flowing through the resistor R1a functions as a comparison voltage Vm.
  • a voltage drop across the resistor R2a due to the current I2a flowing through the resistor R2a functions as a comparison voltage Vp.
  • a current corresponding to the drain current (Iref) of the transistor M1a flows as the drain current I1a of the transistor M2a
  • a current corresponding to the drain current (Iref) of the transistor M1a flows as the drain current of the transistor M3a. flows as I2a.
  • the currents I1a and I2a are the drain currents of the transistor M1a.
  • the current is proportional to (Iref).
  • the transistors M1a to M3a are formed on the same semiconductor substrate by the same manufacturing process and have the same structure, and as a result, the transistors M1a to M3a have the same electrical characteristics. .
  • the comparison voltage Vm corresponding to the voltage drop across the resistor R1a and the comparison voltage Vp corresponding to the voltage drop across the resistor R2a match.
  • the values of the constant current Iref, resistor R1a, and resistor R2a are designed so that the voltage (Vm) generated at the resistor R1a and the voltage (Vp) generated at the resistor R2a do not exceed the withstand voltage of the low-voltage element.
  • the error amplifier 200 can use a circuit composed of low-voltage elements, thereby achieving an area reduction effect.
  • a diode D1a and a resistor R3a are elements for protecting the gate voltage of the transistor M3a.
  • the output voltage Vout is substantially lower than the input voltage Vin (eg, the input voltage Vin is 40V and the output voltage Vout is 0V).
  • the gate-source voltage of transistor M3a could exceed the rated voltage.
  • a diode D1a and a resistor R3a are provided to avoid this.
  • the source potential of the transistor M3a becomes lower than the output voltage Vout by the voltage drop of the resistor R3a.
  • a resistor R4a having the same resistance value as the resistor R3a is placed on the source side of the transistor M2a.
  • a resistor of the same type as the resistors R3a and R4a and having the same resistance value as the resistors R3a and R4a is provided between the connection node between the input terminal IN and the resistor R4a and the source of the transistor M1a.
  • a resistor may be inserted.
  • the gate threshold voltages of DMOSFETs have relatively large variability. That is, even if a plurality of DMOSFETs are fabricated with the aim of having the same electrical characteristics, the gate threshold voltages of the plurality of DMOSFETs may vary considerably. Variations in the gate threshold voltages of the transistors M1a to M3a cause errors in the control for matching the output voltage Vout with the input voltage Vin. In consideration of this, in the configuration of the first embodiment (FIG. 11), the transistors M1a to M3a may be configured with low-breakdown-voltage normal MOSFETs (normal MOSFETs as low-breakdown-voltage elements).
  • a voltage tracker 10 to which this measure is applied will be described as a second embodiment.
  • FIG. 12 is a circuit diagram of the voltage tracker 10 according to the second embodiment.
  • the level shifter 120 shown in FIG. 12 is used as the level shifter 100 shown in FIG.
  • the level shifter 120 has a configuration in which transistors M4a to M6a are added to the level shifter 110 according to the first embodiment.
  • the transistors M1a to M3a are composed of low-voltage normal MOSFETs (normal MOSFETs as low-voltage elements). Except for these, the level shifter 120 has the same configuration as the level shifter 110, and the items described for the level shifter 110 in the first embodiment may be applied to the level shifter 120 as well, unless otherwise described in the second embodiment.
  • the transistors M1a to M3a are low-voltage elements and are composed of P-channel normal MOSFETs, while the transistors M4a to M6a are high-voltage elements and are composed of P-channel DMOSFETs. be.
  • the transistor M4a is provided between the transistor M1a and the constant current source CC1a
  • the transistor M5a is provided between the transistor M2a and the resistor R1a
  • the transistor M6a is provided between the transistor M3a and the resistor R2a. be provided.
  • the source of the transistor M4a is connected to the drain of the transistor M1a (and therefore connected to the node ND1a), and the constant current source CC1a is provided between the drain of the transistor M4a and the ground.
  • the source of the transistor M5a is connected to the drain of the transistor M2a, and the drain of the transistor M5a is connected to the inverting input terminal 203 of the error amplifier 200 and to one end of the resistor R1a. The other end of resistor R1a is connected to the ground.
  • the source of the transistor M6a is connected to the drain of the transistor M3a, and the drain of the transistor M6a is connected to the non-inverting input terminal 202 of the error amplifier 200 and to one end of the resistor R2a. The other end of resistor R2a is connected to the ground.
  • the drain and gate of the transistor M4a, the gate of the transistor M5a, and the gate of the transistor M6a are commonly connected. Therefore, the transistors M4a to M6a form a current mirror circuit CM2a.
  • the transistor M4a is arranged on the current input side, and the transistors M5a and M6a are arranged on the current output side.
  • a constant current Iref (reference current) from the constant current source CC1a flows through the transistors M1a and M4a as respective drain currents of the transistors M1a and M4a.
  • the current I1a flowing through resistor R1a flows through transistors M2a and M5a as respective drain currents of transistors M2a and M5a.
  • the current I2a flowing through resistor R2a flows through transistors M3a and M6a as respective drain currents of transistors M3a and M6a.
  • the transistors M1a to M3a are preferably formed on the same semiconductor substrate by the same manufacturing process and have the same structure, and as a result, the transistors M1a to M3a have the same electrical characteristics.
  • the transistors M4a-M6a are formed on the same semiconductor substrate by the same manufacturing process and have the same structure, so that the transistors M4a-M6a have the same electrical characteristics.
  • the transistors M1a to M3a are composed of normal MOSFETs with a low withstand voltage, variations in gate threshold voltages among the transistors M1a to M3a are smaller than when they are composed of DMOSFETs. Therefore, error factors for the control to match the output voltage Vout with the input voltage Vin are reduced. Even when a high input voltage Vin (for example 40 V) is applied to the input terminal IN, no problem arises because most of that voltage can be borne between the drain and source of the transistors M4a to M6a configured as DMOSFETs. .
  • Vin for example 40 V
  • a third embodiment according to the present disclosure will be described.
  • the transistors M1a to M3a if elements having a sufficiently high withstand voltage against the gate voltage can be used as the transistors M1a to M3a, such elements may be used as the transistors M1a to M3a.
  • the diode D1a and the resistors R3a and R4a may be omitted, since protection against the gate voltage is not required.
  • FIG. 13 is a circuit diagram of the voltage tracker 10 according to the third embodiment.
  • the level shifter 130 shown in FIG. 13 is used as the level shifter 100 shown in FIG.
  • a level shifter 130 is formed by removing the diode D1a and the resistors R3a and R4a from the level shifter 110 according to the first embodiment. With this deletion, in the level shifter 130, the source of the transistor M2a is directly connected to the input terminal IN, and the source of the transistor M3a is directly connected to the output terminal OUT. Except for the above deletion, the level shifter 130 has the same configuration as the level shifter 110, and the items described in the first embodiment for the level shifter 110 may also be applied to the level shifter 130, unless otherwise described in the third embodiment. .
  • the transistors M1a to M3a elements having a sufficiently high breakdown voltage with respect to the gate voltage are used as the transistors M1a to M3a.
  • P-channel MOSFETs having a withstand voltage exceeding the input upper limit voltage VHH as a gate-source voltage withstand voltage are used as the transistors M1a to M3a in the level shifter 130.
  • the transistors M1a to M3a may be ordinary MOSFETs or DMOSFETs as long as the above withstand voltage can be obtained.
  • the comparison voltages Vm and Vp can be kept sufficiently low, so the same area reduction effect as in the first embodiment can be obtained.
  • FIG. 14 is a circuit diagram of the voltage tracker 10 according to the fourth embodiment.
  • the level shifter 140 shown in FIG. 14 is used as the level shifter 100 shown in FIG.
  • the level shifter 140 includes transistors M1b to M3b, resistors R1b to R4b, a diode D1b, and a constant current source CC1b.
  • the transistors M1b to M3b are high-voltage elements and are composed of P-channel DMOSFETs.
  • the connection relationship of the circuit elements of the level shifter 140 will be described.
  • the source of the transistor M1b and one end of the resistor R4b are commonly connected to the output terminal OUT.
  • the other end of resistor R4b is connected to the source of transistor M2b.
  • Resistor R4b is therefore placed between the source of transistor M1b and the source of transistor M2b.
  • the gate and drain of transistor M1b, the gate of transistor M2b, the gate of transistor M3b, and the anode of diode D1b are commonly connected at node ND1b.
  • Constant current source CC1b is provided between node ND1b and the ground.
  • the drain of the transistor M2b is connected to one end of the resistor R1b and the non-inverting input terminal 202 of the error amplifier 200, and the other end of the resistor R1b is grounded.
  • the drain of the transistor M3b is connected to one end of the resistor R2b and the inverting input terminal 203 of the error amplifier 200, and the other end of the resistor R2b is grounded.
  • the source of transistor M3b and the cathode of diode D1b are connected to one end of resistor R3b.
  • the other end of resistor R3b is connected to input terminal IN.
  • the constant current source CC1b operates to generate a constant current Iref and flow the constant current Iref from the node ND1b toward the ground.
  • Constant current Iref has a predetermined fixed current value.
  • the constant current Iref corresponds to the drain current of the transistor M1b.
  • the resistors R1b and R2b are of the same type, and the resistance values of the resistors R1b and R2b are also the same. Also, the resistors R3b and R4b are of the same type, and the resistance values of the resistors R3b and R4b are also the same.
  • a current mirror circuit CM1b is formed by the transistors M1b to M3b.
  • the transistor M1b is arranged on the current input side, and the transistors M2b and M3b are arranged on the current output side.
  • the constant current Iref functions as a reference current in the current mirror circuit CM1b
  • the constant current source CC1b functions as a current source that supplies the reference current to the transistor M1b.
  • a current flows between the source and the drain according to the gate-source voltage (the gate potential seen from the source potential).
  • the symbol “I1b” represents the drain current of the transistor M2b
  • the symbol “I2b” represents the drain current of the transistor M3b.
  • Current I1b and current I2b can be referred to as a first mirror current and a second mirror current, respectively.
  • the current mirror circuit CM1b causes the transistors M2b and M3b to generate first and second mirror currents (I1b and I2b) corresponding to the reference current (Iref) flowing through the transistor M1b.
  • the resistors R1b and R2b function as elements for converting the currents I1b and I2b into voltages.
  • a voltage drop occurring across the resistor R1b due to the current I1b flowing through the resistor R1b functions as a comparison voltage Vp.
  • a voltage drop across the resistor R2b due to the current I2b flowing through the resistor R2b functions as the comparison voltage Vm.
  • a current corresponding to the drain current (Iref) of the transistor M1b flows as the drain current I1b of the transistor M2b
  • a current corresponding to the drain current (Iref) of the transistor M1b flows as the drain current of the transistor M3b. flows as I2b.
  • the currents I1b and I2b are the drain currents of the transistor M1b.
  • the current is proportional to (Iref).
  • the transistors M1b to M3b are formed on the same semiconductor substrate by the same manufacturing process and have the same structure, and as a result, the transistors M1b to M3b have the same electrical characteristics. .
  • the comparison voltage Vp corresponding to the voltage drop across the resistor R1b and the comparison voltage Vm corresponding to the voltage drop across the resistor R2b match.
  • the values of the constant current Iref, resistor R1b, and resistor R2b are designed so that the voltage (Vp) generated at the resistor R1b and the voltage (Vm) generated at the resistor R2b do not exceed the withstand voltage of the low withstand voltage element.
  • the error amplifier 200 can use a circuit composed of low-voltage elements, thereby achieving an area reduction effect.
  • the diode D1b and the resistor R3b are elements for protecting the gate voltage of the transistor M3b, and prevent the gate potential from becoming excessively higher than the source potential of the transistor M3b.
  • the source potential of the transistor M3b becomes lower than the input voltage Vin by the voltage drop of the resistor R3b.
  • a resistor R4b having the same resistance value as the resistor R3b is placed on the source side of the transistor M2b.
  • a resistor of the same type as the resistors R3b and R4b and having the same resistance value as the resistors R3b and R4b is provided between the connection node between the output terminal OUT and the resistor R4b and the source of the transistor M1b.
  • a resistor may be inserted.
  • FIG. 15 is a circuit diagram of the voltage tracker 10 according to the fifth embodiment.
  • a level shifter 150 shown in FIG. 15 is used as the level shifter 100 shown in FIG.
  • the level shifter 150 has a configuration in which transistors M4b to M6b are added to the level shifter 140 according to the fourth embodiment.
  • the transistors M1b to M3b are composed of low-breakdown-voltage normal MOSFETs (normal MOSFETs as low-breakdown-voltage elements). Except for these, the level shifter 150 has the same configuration as the level shifter 140, and the items described for the level shifter 140 in the fourth embodiment may be applied to the level shifter 150 as well, unless otherwise described in the fifth embodiment.
  • the transistors M1b to M3b are low-voltage elements composed of P-channel normal MOSFETs, while the transistors M4b to M6b are high-voltage elements composed of P-channel DMOSFETs. be.
  • the transistor M4b is provided between the transistor M1b and the constant current source CC1b
  • the transistor M5b is provided between the transistor M2b and the resistor R1b
  • the transistor M6b is provided between the transistor M3b and the resistor R2b. be provided.
  • the source of the transistor M4b is connected to the drain of the transistor M1b (and therefore connected to the node ND1b), and a constant current source CC1b is provided between the drain of the transistor M4b and the ground.
  • the source of the transistor M5b is connected to the drain of the transistor M2b, and the drain of the transistor M5b is connected to the non-inverting input terminal 202 of the error amplifier 200 and to one end of the resistor R1b. The other end of resistor R1b is connected to the ground.
  • the source of the transistor M6b is connected to the drain of the transistor M3b, and the drain of the transistor M6b is connected to the inverting input terminal 203 of the error amplifier 200 and to one end of the resistor R2b. The other end of resistor R2b is connected to the ground.
  • the drain and gate of the transistor M4b, the gate of the transistor M5b, and the gate of the transistor M6b are commonly connected. Therefore, the transistors M4b to M6b form a current mirror circuit CM2b.
  • the transistor M4b is arranged on the current input side, and the transistors M5b and M6b are arranged on the current output side.
  • a constant current Iref (reference current) from the constant current source CC1b flows through the transistors M1b and M4b as respective drain currents of the transistors M1b and M4b.
  • the current I1b flowing through resistor R1b flows through transistors M2b and M5b as respective drain currents of transistors M2b and M5b.
  • the current I2b flowing through resistor R2b flows through transistors M3b and M6b as respective drain currents of transistors M3b and M6b.
  • the transistors M1b to M3b are formed on the same semiconductor substrate by the same manufacturing process and have the same structure, so that the transistors M1b to M3b have the same electrical characteristics.
  • the transistors M4b-M6b are formed on the same semiconductor substrate by the same manufacturing process and have the same structure, so that the transistors M4b-M6b have the same electrical characteristics.
  • the transistors M1b to M3b are composed of low-breakdown-voltage normal MOSFETs, variations in gate threshold voltages among the transistors M1b to M3b are smaller than when they are composed of DMOSFETs. Therefore, error factors for the control to match the output voltage Vout with the input voltage Vin are reduced. Even when a high input voltage Vin (for example 40V) is applied to the input terminal IN, no problem arises because most of the voltage can be borne between the drain and source of the transistors M4b to M6b configured as DMOSFETs. .
  • Vin for example 40V
  • FIG. 11 an element having a sufficiently high breakdown voltage with respect to the gate voltage is used as a transistor so that the configuration of the first embodiment (FIG. 11) can be transformed into the configuration of the third embodiment (FIG. 13).
  • Such elements may be used as transistors M1b-M3b if they can be used as M1b-M3b.
  • the diode D1b and the resistors R3b and R4b may be omitted, since protection against the gate voltage is not required.
  • FIG. 16 is a circuit diagram of the voltage tracker 10 according to the sixth embodiment.
  • the level shifter 160 shown in FIG. 16 is used as the level shifter 100 shown in FIG.
  • a level shifter 160 is formed by removing the diode D1b and the resistors R3b and R4b from the level shifter 140 according to the fourth embodiment. With this deletion, in the level shifter 160, the source of the transistor M2b is directly connected to the output terminal OUT, and the source of the transistor M3b is directly connected to the input terminal IN. Except for the above deletion, the level shifter 160 has the same configuration as the level shifter 140, and the items described in the fourth embodiment for the level shifter 140 may also be applied to the level shifter 160, unless otherwise described in the sixth embodiment. .
  • the transistors M1b to M3b are P-channel MOSFETs having a withstand voltage exceeding the input upper limit voltage VHH as a withstand voltage between the gate and the source.
  • the transistors M1b to M3b may be ordinary MOSFETs or DMOSFETs as long as the above withstand voltage can be obtained.
  • the comparison voltages Vm and Vp can be kept sufficiently low, so the same area reduction effect as in the fourth embodiment can be obtained.
  • a seventh embodiment according to the present disclosure will be described.
  • the seventh embodiment describes a modified technique for the voltage tracker 10 described above.
  • the output transistor M0 can also be an N-channel MOSFET. In this case, the drain of the output transistor M0 is connected to the power supply terminal VDD, and the source of the output transistor M0 is connected to the output terminal OUT.
  • the output transistor M0 is an N-channel MOSFET
  • the voltage drop generated at the resistor R1a is used as the comparison voltage Vp at the non-inverting input terminal. 202, and the voltage drop generated by the resistor R2a is input to the inverting input terminal 203 as the comparison voltage Vm.
  • the output transistor M0 is an N-channel type MOSFET
  • the voltage drop occurring at the resistor R1b is used as the comparison voltage Vm for the non-inverting input. It can be input to the terminal 203 and the voltage drop generated by the resistor R2b is input to the non-inverting input terminal 202 as the comparison voltage Vp.
  • the configuration of the level shifters (110 to 160) may be modified so that the gate potential of the output transistor M0 rises when ⁇ Vin''.
  • any of the transistors described above as being composed of MOSFETs may be composed of bipolar transistors.
  • a first modification may be made in which the transistors M1a to M3a are PNP bipolar transistors. Also in this case, as described above, the transistors M1a to M3a are transistors formed on the same semiconductor substrate by the same manufacturing process and have the same structure. shall have
  • a second modification may be made in which the transistors M4a to M6a are PNP bipolar transistors.
  • the transistors M4a to M6a are transistors formed on the same semiconductor substrate by the same manufacturing process and have the same structure, so that the transistors M4a to M6a have the same electrical characteristics. shall have The transistors M4a-M6a according to the second variant are formed as high voltage devices.
  • either one of the first and second modifications can be applied, or both the first and second modifications can be applied.
  • a third modification may be made in which the transistors M1b to M3b are PNP bipolar transistors. Also in this case, as described above, the transistors M1b to M3b are formed on the same semiconductor substrate by the same manufacturing process and have the same structure, and as a result, the transistors M1b to M3b have the same electrical characteristics. shall have
  • a fourth modification may be made in which the transistors M4b to M6b are PNP bipolar transistors. Also in this case, as described above, the transistors M4b to M6b are formed on the same semiconductor substrate by the same manufacturing process and have the same structure. shall have The transistors M4b-M6b according to the fourth variant are formed as high voltage devices. In the fifth embodiment (FIG. 15), only one of the third and fourth modifications can be applied, or both the third and fourth modifications can be applied.
  • the output transistor M0 may be formed of a bipolar transistor or an IGBT (Insulated Gate Bipolar Transistor).
  • Any transistor has a first electrode, a second electrode and a control electrode.
  • field effect transistors including MOSFETs
  • one of the first and second electrodes is the drain and the other is the source
  • the control electrode is the gate.
  • one of the first and second electrodes is the collector and the other is the emitter
  • the control electrode is the gate.
  • a bipolar transistor not belonging to an IGBT one of the first and second electrodes is the collector and the other is the emitter and the control electrode is the base.
  • first physical quantity and an arbitrary second physical quantity are “the same”
  • first physical quantity and the second physical quantity are “the same”
  • the design or manufacturing is aimed at making the first physical quantity and the second physical quantity “the same”.
  • the second physical quantity it should be understood that the first physical quantity and the second physical quantity are "the same”. This applies not only to physical quantities (e.g., it applies similarly to the expression that electrical characteristics are the same), and expressions similar to "same” (e.g., "same” or “match”) are interpreted in the same way. should.
  • a power supply device (10; see FIG. 7) includes an input terminal (IN) configured to receive an input voltage (Vin) and an output terminal configured to receive an output voltage (Vout) ( OUT), a power supply terminal (VDD) configured to receive a power supply voltage (Vdd), an output transistor (M0) provided between the power supply terminal and the output terminal, the input voltage and the output voltage. to the low potential side to generate two comparison voltages (Vp, Vm); and an amplifier circuit (200) configured to control the state of the output transistor based on the voltage magnitude relationship (first configuration).
  • the level shifter (110, 120, 130, 140, 150 or 160) has a current mirror circuit (CM1a or CM1b), and uses the current mirror circuit to shift the input voltage and a configuration (second configuration) in which the two comparison voltages are generated from the output voltage.
  • CM1a or CM1b current mirror circuit
  • the level shifter uses the current mirror circuit to generate two currents (I1a and I2a or I1b and I2b) according to the input voltage and the output voltage,
  • the configuration (third configuration) may be such that the two comparison voltages are generated by converting the two currents into voltages.
  • the current mirror circuit includes a first transistor, a second transistor, and a third transistor (M1a to M3a or M1b to M3b) having control electrodes commonly connected to each other. , a first mirror current and a second mirror current corresponding to a reference current (Iref) flowing in one of the first transistor, the second transistor, and the third transistor are applied to the remaining two transistors as the two currents.
  • a configuration (fourth configuration) in which the noise is generated may be used.
  • the two comparison voltages (Vp, Vm) are a first comparison voltage and a second comparison voltage
  • the level shifter (110 , 120 or 130) includes a current source (CC1a) that supplies the reference current to the first transistor, a first resistor (R1a) that converts the first mirror current into the first comparison voltage, and the first a second resistor (R2a) for converting two mirror currents into the second comparison voltage, the first transistor being provided between the input terminal and the current source, the second transistor being the
  • the third transistor may be provided between the input terminal and the first resistor, and the third transistor may be provided between the output terminal and the second resistor (fifth configuration).
  • the first to third transistors each have a first electrode, a second electrode and a control electrode, and the first to third transistors current flows between the first electrode and the second electrode according to the voltage between the control electrode and the first electrode in each of the above, the level shifter is provided between the control electrode and the first electrode of the third transistor, and the a diode (D1a) having a forward direction from the control electrode of the third transistor to the first electrode; a third resistor (R3a) provided between the first electrode of the third transistor and the output terminal;
  • a configuration (sixth configuration) may further include a fourth resistor (R4a) provided between the first electrode of the second transistor and the input terminal.
  • the level shifter includes a fourth transistor (M4a) provided between the first transistor and the current source, the second transistor and the a fifth transistor (M5a) provided between the first resistor and a sixth transistor (M6a) provided between the third transistor and the second resistor;
  • the fifth transistor and the sixth transistor have control electrodes commonly connected to each other to form a second current mirror circuit (CM2a).
  • the fourth transistor is a current input side.
  • the fifth transistor and the sixth transistor are arranged on the current output side, the reference current flows through the first transistor and the fourth transistor, and the reference current flows through the second transistor and the fifth transistor.
  • a configuration may be employed in which one current flows and the second current flows through the third transistor and the sixth transistor.
  • the two comparison voltages (Vp, Vm) are a first comparison voltage and a second comparison voltage
  • the level shifter (140 , 150 or 160) includes a current source (CC1b) that supplies the reference current to the first transistor, a first resistor (R1b) that converts the first mirror current into the first comparison voltage, and the first a second resistor (R2b) for converting two mirror currents to the second comparison voltage, the first transistor being provided between the output terminal and the current source, the second transistor being the A configuration (eighth configuration) may be employed in which the third transistor is provided between the output terminal and the first resistor, and the third transistor is provided between the input terminal and the second resistor.
  • the first to third transistors each have a first electrode, a second electrode and a control electrode, and the first to third transistors current flows between the first electrode and the second electrode according to the voltage between the control electrode and the first electrode in each of the above, the level shifter is provided between the control electrode and the first electrode of the third transistor, and the a diode (D1b) having a forward direction from the control electrode of the three transistors to the first electrode; a third resistor (R3b) provided between the first electrode of the third transistor and the input terminal;
  • a configuration (ninth configuration) may further include a fourth resistor (R4b) provided between the first electrode of the second transistor and the output terminal.
  • the level shifter includes a fourth transistor (M4b) provided between the first transistor and the current source, the second transistor and the a fifth transistor (M5b) provided between the first resistor and a sixth transistor (M6b) provided between the third transistor and the second resistor;
  • the fifth transistor and the sixth transistor have control electrodes commonly connected to each other to form a second current mirror circuit (CM2b).
  • the fourth transistor is the current input side.
  • the fifth transistor and the sixth transistor are arranged on the current output side, the reference current flows through the first transistor and the fourth transistor, and the reference current flows through the second transistor and the fifth transistor. 1 current flows and the second current flows through the third transistor and the sixth transistor (tenth configuration).
  • the power supply device is a voltage tracker, and the level relationship between the two comparison voltages is such that the difference between the output voltage and the input voltage is reduced.
  • a configuration in which the state of the output transistor is controlled based on .

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Abstract

入力電圧を受けるよう構成された入力端子と、出力電圧が加わるよう構成された出力端子と、電源電圧を受けるよう構成された電源端子と、前記電源端子と前記出力端子との間に設けられた出力トランジスタと、前記入力電圧及び前記出力電圧を低電位側にレベルシフトすることで２つの比較用電圧を生成するよう構成されたレベルシフタと、前記２つの比較用電圧の高低関係に基づき前記出力トランジスタの状態を制御するよう構成されたアンプ回路と、を備える。

Description

電源装置
　本開示は、電源装置に関する。
　入力電圧及び出力電圧に応じて出力トランジスタの状態を制御し、これによって出力電圧を調整する電源装置（例えば電圧トラッカ）がある。この種の電源装置ではアンプ回路を用いて入力電圧及び出力電圧の比較が行われる。
特開２０１６－１８９７２８号公報
　上記のような電源装置において入力電圧の高電圧化が必要とされるとき、アンプ回路内の素子の高耐圧化が必要となる。但し、アンプ回路内の素子を単純に高耐圧化させるとアンプ回路が大型化する（従って電源装置も大型化する）。電源装置が半導体集積回路を用いて形成されるとき、アンプ回路の大型化は回路面積の大型化に相当する。
　本開示は、小型化に寄与する電源装置を提供することを目的とする。
　本開示に係る電源装置は、入力電圧を受けるよう構成された入力端子と、出力電圧が加わるよう構成された出力端子と、電源電圧を受けるよう構成された電源端子と、前記電源端子と前記出力端子との間に設けられた出力トランジスタと、前記入力電圧及び前記出力電圧を低電位側にレベルシフトすることで２つの比較用電圧を生成するよう構成されたレベルシフタと、前記２つの比較用電圧の高低関係に基づき前記出力トランジスタの状態を制御するよう構成されたアンプ回路と、を備える。
　本開示によれば、小型化に寄与する電源装置を提供することが可能となる。
図１は、第１参考構成に係る装置のブロック図である。 図２は、第２参考構成に係る装置のブロック図である。 図３は、第２参考構成に係る電圧トラッカの構成図である。 図４は、第２参考構成に係る電圧トラッカに含まれるエラーアンプの回路図である。 図５は、通常ＭＯＳＦＥＴの断面構造図である。 図６は、ＤＭＯＳＦＥＴの断面構造図である。 図７は、本開示の実施形態（提案構成）に係る電圧トラッカの構成図である。 図８は、本開示の実施形態に係る電圧トラッカの概略外観図である。 図９は、本開示の実施形態に係る電圧トラッカが基板に実装される様子を示す図である。 図１０は、本開示の実施形態に係る電圧トラッカに含まれるエラーアンプの回路図である。 図１１は、本開示の実施形態に属する第１実施例に係り、電圧トラッカの回路図である。 図１２は、本開示の実施形態に属する第２実施例に係り、電圧トラッカの回路図である。 図１３は、本開示の実施形態に属する第３実施例に係り、電圧トラッカの回路図である。 図１４は、本開示の実施形態に属する第４実施例に係り、電圧トラッカの回路図である。 図１５は、本開示の実施形態に属する第５実施例に係り、電圧トラッカの回路図である。 図１６は、本開示の実施形態に属する第６実施例に係り、電圧トラッカの回路図である。
　本開示の実施形態の説明に先立ち、幾つかの参考構成を説明する。
　図１に第１参考構成に係る装置９１０のブロック図を示す。装置９１０では、電源回路９１１において元電圧Ｖｄｄ’から出力電圧Ｖｏｕｔ’を生成し、出力電圧Ｖｏｕｔ’を内部デバイス９１２の電源電圧として供給する。一方で、内部デバイス９１２の電源電圧（Ｖｏｕｔ’）を、コネクタ９１４及び配線９１５を介して外部デバイス９１３にも供給する。装置９１０では、コネクタ９１４又は配線９１５に静電気又はサージ等の外乱が加わると、外乱の影響が内部デバイス９１２にも加わる。また、コネクタ９１４に対して地絡又は天絡等の異常が発生した場合にも内部デバイス９１２に影響が出る。
　図２に、これらの影響を抑制可能な第２参考構成に係る装置９２０のブロック図を示す。装置９２０では、電源回路９２１において元電圧Ｖｄｄ’から出力電圧Ｖｏｕｔ１を生成し、出力電圧Ｖｏｕｔ１を内部デバイス９２２の電源電圧として供給する。装置９２０には元電圧Ｖｄｄ’に基づいて駆動する電圧トラッカ９２３が設けられる。電圧トラッカ９２３は入力端子９２３ａ及び出力端子９２３ｂを有し、出力電圧Ｖｏｕｔ１を入力端子９２３ａにて受けて電圧Ｖｏｕｔ１と同じ電圧値を有する出力電圧Ｖｏｕｔ２を出力端子９２３ｂから出力する。出力電圧Ｖｏｕｔ２はコネクタ９２５及び配線９２６を介して外部デバイス９２４に供給される。
　図３に示す如く、電圧トラッカ９２３はエラーアンプ９２３ｃ及び出力トランジスタ９２３ｄを有する。エラーアンプ９２３ｃに対して電圧Ｖｏｕｔ１及びＶｏｕｔ２が入力される。エラーアンプ９２３ｃが電圧Ｖｏｕｔ１及びＶｏｕｔ２の比較結果に基づき出力トランジスタ９２３ｄのゲート電圧を制御することで電圧Ｖｏｕｔ２を電圧Ｖｏｕｔ１と一致させる。このような電圧トラッカ９２３を用いることで外部デバイス９２４に必要な電力を供給しつつ、コネクタ９２５又は配線９２６に外乱が加わったり、コネクタ９２５に対して地絡又は天絡等の異常が発生した場合でも、内部デバイス９２２に影響が及ぶことを抑制できる。図４にエラーアンプ９２３ｃの内部回路例を示す。
　ところで、電圧トラッカによるトラッカ機能に関し、これまでは比較的低い電圧範囲での需要が多かった。しかしながら、近年、高い電圧にも対応できる電圧トラッカの要求が高まっている。図２及び図３に係る第２参考構成において、広範囲の電圧に対応するためには、エラーアンプ９２３ｃの入力部分における回路（図４の破線９２８内の回路に相当）の高耐圧化が必要となる。単純に当該回路内のＭＯＳＦＥＴ（後述の通常ＭＯＳＦＥＴに相当）を高耐圧化させると、エラーアンプ９２３ｃの実装面積が大きくなり、結果、電圧トラッカの省面積化が妨げられる。また、高耐圧のＭＯＳＦＥＴ（後述の通常ＭＯＳＦＥＴに相当）を作成できる製造ラインも必須となり、そのような製造ラインを有さない場合には当該製造ラインの新設が必要となる。
　高耐圧化且つ省スペース化に適した素子としてＤＭＯＳＦＥＴがある。但し、ＤＭＯＳＦＥＴにおいてドレイン及びソース間の電圧に対する高耐圧化は容易に可能であるが、基本的に、ゲート電圧に対する耐圧は一般的な低耐圧素子のそれと同程度である。このため、通常のアンプ回路の形式において（図４のエラーアンプ９２３ｃの回路において）、ＤＭＯＳＦＥＴをそのまま使用しても、必要な耐圧は得られない。
　上記の事情を考慮した本開示の実施形態の例を、以下、図面を参照して具体的に説明する。以下に参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｍ０”によって参照される出力トランジスタは（図７参照）、出力トランジスタＭ０と表記されることもあるし、トランジスタＭ０と略記されることもあり得るが、それらは全て同じものを指す。
　本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指す。
　ＭＯＳＦＥＴは“metal-oxide-semiconductor  field-effect  transistor”の略称である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。ＭＯＳＦＥＴの一種であるＤＭＯＳＦＥＴは、"double-diffused　metal-oxide-semiconductor  field-effect  transistor"の略称である。本明細書において、通常ＭＯＳＦＥＴとは、ＤＭＯＳＦＥＴと異なる構造を持つＭＯＳＦＥＴである。図５にＰチャネル型のＤＭＯＳＦＥＴにおける概略的な断面構造例を示し、図６にＰチャネル型の通常ＭＯＳＦＥＴにおける概略的な断面構造例を示す。ＤＭＯＳＦＥＴでは、半導体基板の表面に直交する方向に沿ってソース及びドレインが並ぶ。これに対し、通常ＭＯＳＦＥＴでは、半導体基板の表面に平行な方向に沿ってソース及びドレインが並ぶ（半導体基板における同一表面にソース及びドレインに形成される）。以下に示される各ＭＯＳＦＥＴは、通常ＭＯＳＦＥＴ及びＤＭＯＳＦＥＴの何れであっても良いが、必要に応じ、幾つかのＭＯＳＦＥＴについては通常ＭＯＳＦＥＴとＤＭＯＳＦＥＴとを区別して示す。
　任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
＜＜提案構成＞＞
　本開示の実施形態に係る提案構成について説明する。図７は提案構成に係る電圧トラッカ１０の概略構成図である。電圧トラッカ１０は電源装置の一種である。図８は電圧トラッカ１０の外観図である。
　電圧トラッカ１０は、半導体基板上に形成された半導体集積回路又は半導体素子を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電圧トラッカ１０の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電圧トラッカ１０が形成される。尚、図２に示される電圧トラッカ１０の外部端子の数及び電圧トラッカ１０の筐体の種類は例示に過ぎず、それらを任意に設計可能である。図１には、上記複数の外部端子に含まれる４つの外部端子として、電源端子ＶＤＤ、入力端子ＩＮ、出力端子ＯＵＴ及びグランド端子ＧＮＤが示される。これら以外の外部端子も電圧トラッカ１０に設けられ得る。
　電圧トラッカ１０は、レベルシフタ１００、エラーアンプ２００及び出力トランジスタＭ０を備える。レベルシフタ１００、エラーアンプ２００及び出力トランジスタＭ０は、１つの半導体チップに設けられるか、或いは、複数の半導体チップに分散して設けられる。この他、図示されない過電流保護回路及びサーマルシャットダウン回路などが電圧トラッカ１０に設けられる。
　入力端子ＩＮは入力電圧Ｖｉｎを受ける電圧入力端子であり、出力端子ＯＵＴは出力電圧Ｖｏｕｔを出力するための電圧出力端子である。従って、入力端子ＩＮには入力電圧Ｖｉｎが加わり、出力端子ＯＵＴには出力電圧Ｖｏｕｔが加わる。電源端子ＶＤＤは電源電圧Ｖｄｄを受ける電源入力端子である。従って、電源端子ＶＤＤには電源電圧Ｖｄｄが加わる。グランド端子ＧＮＤは０Ｖの基準電位を有するグランドに接続される。
　入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ及び電源電圧Ｖｄｄは正の電圧である。入力電圧Ｖｉｎは変動することもあるが、基本的には入力電圧Ｖｉｎは正の直流電圧であり、以下では、特に記述なき限り、入力電圧Ｖｉｎは正の所定の直流電圧値を持つものとする。電源電圧Ｖｄｄは変動することもあるが、基本的には電源電圧Ｖｄｄは正の直流電圧であり、以下では、特に記述なき限り、電源電圧Ｖｄｄは正の所定の直流電圧値を持つものとする。電源電圧Ｖｄｄは入力電圧Ｖｉｎよりも高い。
　電圧トラッカ１０内の各回路は電源電圧Ｖｄｄを元に駆動する。電圧トラッカ１０を構成する各素子は、入力電圧Ｖｉｎ及び電源電圧Ｖｄｄが定められた仕様内の電圧値を有する限り、破壊等に至ることがないよう、必要な耐圧を有する。
　出力トランジスタＭ０は電源端子ＶＤＤと出力端子ＯＵＴとの間に設けられる。ここでは、出力トランジスタＭ０はＰチャネル型のＭＯＳＦＥＴにて構成されているものとする。出力トランジスタＭ０のソースは電源端子ＶＤＤに接続され、出力トランジスタＭ０のドレインは出力端子ＯＵＴに接続される。電圧トラッカ１０の外部において出力端子ＯＵＴには負荷ＬＤが接続される。負荷ＬＤは出力電圧Ｖｏｕｔに基づいて駆動する任意の負荷である。負荷ＬＤは出力端子ＯＵＴ及びグランド間に設けられ、出力端子ＯＵＴから電流を引き込む。出力端子ＯＵＴに接続される負荷ＬＤの個数は１であっても良いし、２以上であっても良い。
　図９に示す如く、電圧トラッカ１０はプリント基板である基板ＳＵＢ上に実装される。負荷ＬＤの全部又は一部は基板ＳＵＢ上に実装されて良い。負荷ＬＤの全部又は一部は基板ＳＵＢ上に実装されず、コネクタ及びケーブルを通じて出力端子ＯＵＴに接続されても良い。負荷ＬＤの全部又は一部は基板ＳＵＢとは別の基板（不図示）上に実装されても良い。電圧トラッカ１０は負荷ＬＤに必要な電流を供給できる程度の電流供給能力を持つ。
　電圧トラッカ１０は、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させるように動作する。エラーアンプ２００は、出力端子２０１、非反転入力端子２０２及び反転入力端子２０３を備える。エラーアンプ２００の出力端子２０１が出力トランジスタＭ０のゲートに接続され、エラーアンプ２００が出力トランジスタＭ０のゲート電位を制御することで出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる。
　ここで、上述の第２参考構成（図２及び図３参照）と異なり、電圧トラッカ１０では、入力端子ＩＮ及び出力端子ＯＵＴとエラーアンプ２００との間にレベルシフタ１００が挿入される。レベルシフタ１００は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔを低電位側にシフトすることで２つの比較用電圧を生成する。生成される２つの比較用電圧は入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔよりも低い電圧である。当該２つの比較用電圧の内、一方がエラーアンプ２００の非反転入力端子２０２に供給され、他方が反転入力端子２０３に供給される。非反転入力端子２０２に供給される比較用電圧を記号“Ｖｐ”にて参照し、反転入力端子２０３に供給される比較用電圧を記号“Ｖｍ”にて参照する。
　エラーアンプ２００は、２つの比較用電圧の高低関係に基づき出力トランジスタＭ０のゲート電圧の制御を通じて出力トランジスタＭ０の状態を制御し、以って出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる。尚、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させるとは、言い換えれば、出力電圧Ｖｏｕｔ及び入力電圧Ｖｉｎ間の差をゼロに保つ、又は、出力電圧Ｖｏｕｔ及び入力電圧Ｖｉｎ間の差がゼロに近づくように減ずることを意味する。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと一致するとは、詳細には、出力電圧Ｖｏｕｔの電圧値が入力電圧Ｖｉｎの電圧値と一致することを意味する。
　“Ｖｏｕｔ＞Ｖｉｎ”であるとき（即ち出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高いとき）、レベルシフタ１００は、“Ｖｐ＞Ｖｍ”となるように上記２つの比較用電圧を生成する。すると、エラーアンプ２００により出力トランジスタＭ０のゲート電位が高められて電源端子ＶＤＤから出力端子ＯＵＴを通じて流れる電流が減少し、結果、出力電圧Ｖｏｕｔが低下する。逆に、“Ｖｏｕｔ＜Ｖｉｎ”であるとき（即ち出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低いとき）、レベルシフタ１００は、“Ｖｐ＜Ｖｍ”となるように上記２つの比較用電圧を生成する。すると、エラーアンプ２００により出力トランジスタＭ０のゲート電位が低められて電源端子ＶＤＤから出力端子ＯＵＴを通じて流れる電流が増大し、結果、出力電圧Ｖｏｕｔが上昇する。このような動作により、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと同程度の電圧に保たれる。
　図１０にエラーアンプ２００の回路例を示す。図１０のエラーアンプ２００は、トランジスタ２１１～２１４及び２１６と、定電流源２１５及び２１７を備える。トランジスタ２１１及び２１２はＰチャネル型のＭＯＳＦＥＴである。トランジスタ２１３、２１４及び２１６はＮチャネル型のＭＯＳＦＥＴである。
　図１０において、端子２３１には電源電圧Ｖｄｄが加わり、端子２３２には内部電源電圧Ｖｃｃが加わる。電圧トラッカ１０には、電源電圧Ｖｄｄに基づき内部電源電圧Ｖｃｃを生成及び出力する内部電源回路（不図示）が設けられている。内部電源電圧Ｖｃｃは電源電圧Ｖｄｄよりも低い。例えば、電源電圧Ｖｄｄは４０Ｖ以上であって、内部電源電圧Ｖｃｃは５Ｖである。
　定電流源２１５は内部電源電圧Ｖｃｃに基づき定電流Ｉｃｃ１を生成し、端子２３２からノード２２１に向けて定電流Ｉｃｃ１を供給する。トランジスタ２１１及び２１２の各ソースはノード２２１にて共通接続される。トランジスタ２１１のドレインは、トランジスタ２１３のドレイン及びゲート並びにトランジスタ２１４のゲートに接続される。トランジスタ２１３及び２１４の各ソースはグランドに接続される。トランジスタ２１２のドレインはトランジスタ２１４のドレイン及びトランジスタ２１６のゲートに接続される。
　定電流源２１７は電源電圧Ｖｄｄに基づき定電流Ｉｃｃ２を生成し、端子２３１からノード２２２に向けて定電流Ｉｃｃ２を供給する。ノード２２２はトランジスタ２１６のドレインに接続される一方でエラーアンプアンプ２００の出力端子２０１にも接続される。トランジスタ２１６のソースはグランドに接続される。トランジスタ２１１のゲートはエラーアンプ２００の反転入力端子２０３に接続されて比較用電圧Ｖｍの入力を受ける。トランジスタ２１２のゲートはエラーアンプ２００の非反転入力端子２０２に接続されて比較用電圧Ｖｐの入力を受ける。
　電圧トラッカ１０は低電圧から高電圧までの広い電圧範囲Ｖｒｎｇに対応する。即ち、入力電圧ＶＩｎが電圧範囲Ｖｒｎｇ内の電圧値を有する限り、電圧トラッカ１０において、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎと一致させる制御を含む正常動作が確保される。ここで、低電圧とは１Ｖ程度の電圧を含む比較的低い電圧であり、高電圧とは４０Ｖ程度の電圧を含む比較高い電圧である。以下では、電圧範囲Ｖｒｎｇが、所定の入力下限電圧ＶLL（例えば１Ｖ）から入力下限電圧ＶLLより高い所定の入力上限電圧ＶHH（例えば４０Ｖ）までの電圧範囲であるとする。レベルシフタ１００は、入力電圧Ｖｉｎが電圧範囲Ｖｒｎｇ内の電圧値を有する限り、入力電圧Ｖｉｎを比較用電圧Ｖｍ及びＶｐの内の何れか一方に変換し、出力電圧Ｖｏｕｔを比較用電圧Ｖｍ及びＶｐの内の他方に変換する。これにより、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる制御が可能となる。
　比較用電圧Ｖｍ及びＶｐは低耐圧素子でも受けることが可能な範囲の電圧信号とされる。これにより、回路の小型化（半導体集積回路にて回路を形成したときの省面積化）が可能となる。即ち、第２参考構成にて破線９２８内の回路を単に高耐圧化する構成との比較において、電圧トラッカの回路面積を小さくすることができる。実際、図１０のエラーアンプ２００において、トランジスタ２１１～２１４を低耐圧素子としての通常ＭＯＳＦＥＴにより構成することができ、特に図示しないが定電流源２１５も低耐圧素子としての通常ＭＯＳＦＥＴにより構成することができる。また、広い電圧範囲Ｖｒｎｇに対応するにあたり既存の製造プロセスを変更する必要が無い（既存の製造プロセスで回路構築が可能である）。
　尚、本実施形態において、低耐圧素子とは、ドレイン－ソース間の電圧に対する耐圧が高耐圧素子と比べて相対的に低いＭＯＳＦＥＴを指す。高耐圧素子とは、ドレイン－ソース間の電圧に対する耐圧が低耐圧素子と比べて相対的に高いＭＯＳＦＥＴを指す。つまり、低耐圧素子においてドレイン－ソース間の電圧に対する耐圧が第１電圧ＶXLであるとし、高耐圧素子においてドレイン－ソース間の電圧に対する耐圧が第２電圧ＶXHであるとすると、第２電圧ＶXHは第１電圧ＶXLよりも高い。ここで、第１電圧ＶXL（例えば５Ｖ）は入力上限電圧ＶHH（例えば４０Ｖ）より低く、第２電圧ＶXH（例えば５０Ｖ）は入力上限電圧ＶHH（例えば４０Ｖ）より高い。
　以下、複数の実施例の中で、電圧トラッカ１０における具体的な回路例、動作例、応用技術又は変形技術等を説明する。電圧トラッカ１０について、本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［第１実施例］
　本開示に係る第１実施例を説明する。図１１は第１実施例に係る電圧トラッカ１０の回路図である。第１実施例では図７に示すレベルシフタ１００として図１１に示すレベルシフタ１１０が用いられる。
　レベルシフタ１１０は、トランジスタＭ１ａ～Ｍ３ａと、抵抗Ｒ１ａ～Ｒ４ａと、ダイオードＤ１ａと、定電流源ＣＣ１ａと、を備える。トランジスタＭ１ａ～Ｍ３ａは高耐圧素子であり、Ｐチャネル型のＤＭＯＳＦＥＴにより構成される。
　レベルシフタ１１０の回路素子の接続関係を説明する。入力端子ＩＮに対してトランジスタＭ１ａのソース及び抵抗Ｒ４ａの一端が共通接続される。抵抗Ｒ４ａの他端はトランジスタＭ２ａのソースに接続される。従って、抵抗Ｒ４ａはトランジスタＭ１ａのソースとトランジスタＭ２ａのソースとの間に配置される。トランジスタＭ１ａのゲート及びドレインと、トランジスタＭ２ａのゲートと、トランジスタＭ３ａのゲートと、ダイオードＤ１ａのアノードは、ノードＮＤ１ａにて共通接続される。定電流源ＣＣ１ａはノードＮＤ１ａとグランドとの間に設けられる。トランジスタＭ２ａのドレインは抵抗Ｒ１ａの一端及びエラーアンプ２００の反転入力端子２０３に接続され、抵抗Ｒ１ａの他端はグランドに接続される。トランジスタＭ３ａのドレインは抵抗Ｒ２ａの一端及びエラーアンプ２００の非反転入力端子２０２に接続され、抵抗Ｒ２ａの他端はグランドに接続される。トランジスタＭ３ａのソース及びダイオードＤ１ａのカソードは抵抗Ｒ３ａの一端に接続される。抵抗Ｒ３ａの他端は出力端子ＯＵＴに接続される。
　レベルシフタ１１０の動作及び各素子の特性等を説明する。定電流源ＣＣ１ａは定電流Ｉｒｅｆを発生させ、ノードＮＤ１ａからグランドに向けて定電流Ｉｒｅｆを流すよう動作する。定電流Ｉｒｅｆは所定の固定された電流値を持つ。定電流ＩｒｅｆはトランジスタＭ１ａのドレイン電流に相当する。
　抵抗Ｒ１ａ及びＲ２ａは互いに同じ種類の抵抗であって、抵抗Ｒ１ａ及びＲ２ａの抵抗値も互いに同じである。また、抵抗Ｒ３ａ及びＲ４ａは互いに同じ種類の抵抗であって、抵抗Ｒ３ａ及びＲ４ａの抵抗値も互いに同じである。
　トランジスタＭ１ａ～Ｍ３ａによりカレントミラー回路ＣＭ１ａが形成される。カレントミラー回路ＣＭ１ａにおいて、トランジスタＭ１ａが電流の入力側に配置され、トランジスタＭ２ａ及びＭ３ａが電流の出力側に配置される。定電流Ｉｒｅｆはカレントミラー回路ＣＭ１ａにおける参照電流として機能し、定電流源ＣＣ１ａはトランジスタＭ１ａに参照電流を供給する電流源として機能する。トランジスタＭ１ａ、Ｍ２ａ及びＭ３ａの夫々において、ゲート－ソース間電圧（ソース電位から見たゲート電位）に応じた電流がソース及びドレイン間に流れる。
　トランジスタＭ２ａのドレイン電流を記号“Ｉ１ａ”にて表し、トランジスタＭ３ａのドレイン電流を記号“Ｉ２ａ”にて表す。電流Ｉ１ａ、電流Ｉ２ａを、夫々、第１ミラー電流、第２ミラー電流と称することができる。カレントミラー回路ＣＭ１ａは、トランジスタＭ１ａに流れる参照電流（Ｉｒｅｆ）に応じた第１及び第２ミラー電流（Ｉ１ａ及びＩ２ａ）をトランジスタＭ２ａ及びＭ３ａに発生させる。
　抵抗Ｒ１ａ及びＲ２ａは電流Ｉ１ａ及びＩ２ａを電圧に変換するための素子として機能する。電流Ｉ１ａが抵抗Ｒ１ａに流れることで抵抗Ｒ１ａに発生する電圧降下が比較用電圧Ｖｍとして機能する。電流Ｉ２ａが抵抗Ｒ２ａに流れることで抵抗Ｒ２ａに発生する電圧降下が比較用電圧Ｖｐとして機能する。
　カレントミラー回路ＣＭ１ａの構成により、トランジスタＭ１ａのドレイン電流（Ｉｒｅｆ）に応じた電流がトランジスタＭ２ａのドレイン電流Ｉ１ａとして流れ、且つ、トランジスタＭ１ａのドレイン電流（Ｉｒｅｆ）に応じた電流がトランジスタＭ３ａのドレイン電流Ｉ２ａとして流れる。抵抗Ｒ３ａ及びＲ４ａの抵抗値がゼロであって且つダイオードＤ１ａに電流が流れていないと仮定すると（以下、この仮定を、便宜上、第１仮定と称する）、電流Ｉ１ａ及びＩ２ａはトランジスタＭ１ａのドレイン電流（Ｉｒｅｆ）に比例する電流となる。
　ここでは、トランジスタＭ１ａ～Ｍ３ａは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有するトランジスタであるとし、結果、トランジスタＭ１ａ～Ｍ３ａは互いに同じ電気的特性を有するものとする。そうすると、上記第１仮定の下、“Ｖｏｕｔ＝Ｖｉｎ”の状況では、トランジスタＭ１ａ、Ｍ２ａ及びＭ３ａにおけるゲート－ソース間電圧が同じとなるので、トランジスタＭ１ａ、Ｍ２ａ及びＭ３ａのドレイン電流の大きさは互いに一致する（即ち、“Ｉｒｅｆ＝Ｉ１ａ＝Ｉ２ａ”となる）。このとき、抵抗Ｒ１ａの電圧降下に相当する比較用電圧Ｖｍと抵抗Ｒ２ａの電圧降下に相当する比較用電圧Ｖｐとが一致する。
　出力電圧Ｖｏｕｔが上昇して入力電圧Ｖｉｎより高くなると、トランジスタＭ３ａのソース電位が上昇してドレイン電流Ｉ２ａが増加することにより比較用電圧Ｖｐが上昇する。結果、出力トランジスタＭ０のゲート電位が上昇して出力トランジスタＭ０のドレイン電流が低下することにより出力電圧Ｖｏｕｔが低下方向に変化してゆく。逆に、出力電圧Ｖｏｕｔが低下して入力電圧Ｖｉｎより低くなると、トランジスタＭ３ａのソース電位が低下してドレイン電流Ｉ２ａが減少することにより比較用電圧Ｖｐが低下する。結果、出力トランジスタＭ０のゲート電位が低下して出力トランジスタＭ０のドレイン電流が増加することにより出力電圧Ｖｏｕｔが増加方向に変化してゆく。入力電圧Ｖｉｎが変化することで入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の高低関係が変化した場合も同様である。このような動作により、出力電圧Ｖｏｕｔの値は入力電圧Ｖｉｎの値と同程度に保たれる。
　抵抗Ｒ１ａにて発生する電圧（Ｖｍ）及び抵抗Ｒ２ａにて発生する電圧（Ｖｐ）が低耐圧素子の耐圧を超えないように、定電流Ｉｒｅｆ、抵抗Ｒ１ａ、抵抗Ｒ２ａの各値が設計される。これにより、エラーアンプ２００において低耐圧素子にて構成された回路を使用することができ、以って面積削減効果が得られる。
　ダイオードＤ１ａ及び抵抗Ｒ３ａは、トランジスタＭ３ａのゲート電圧保護用の素子である。電圧トラッカ１０の起動時又は出力短絡時には、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも相当に低い状態（例えば、入力電圧Ｖｉｎが４０Ｖ且つ出力電圧Ｖｏｕｔが０Ｖの状態）となる。このとき、ダイオードＤ１ａが存在しなかったならば、トランジスタＭ３ａのゲート－ソース間電圧が定格電圧を超える可能性がある。これを回避すべくダイオードＤ１ａ及び抵抗Ｒ３ａを設ける。
　抵抗Ｒ３ａを設けた場合、トランジスタＭ３ａのソース電位は抵抗Ｒ３ａの電圧降下分だけ出力電圧Ｖｏｕｔより低くなる。抵抗Ｒ３ａの電圧降下は、“Ｖｏｕｔ＝Ｖｉｎ”の実現にとってのオフセット電圧となる。このオフセット電圧をキャンセルすべく、抵抗Ｒ３ａと同じ抵抗値を持つ抵抗Ｒ４ａをトランジスタＭ２ａのソース側に設置している。尚、特に図示しないが、入力端子ＩＮ及び抵抗Ｒ４ａ間の接続ノードとトランジスタＭ１ａのソースとの間に、抵抗Ｒ３ａ及びＲ４ａと同じ種類の抵抗であって且つ抵抗Ｒ３ａ及びＲ４ａと同じ抵抗値を有する抵抗を挿入するようにしても良い。
　尚、上記第１仮定の下、“Ｖｏｕｔ＝Ｖｉｎ”の状況において、“Ｉｒｅｆ＜Ｉ１ａ＝Ｉ２ａ”又はＩｒｅｆ＞Ｉ１ａ＝Ｉ２ａ”となるように、トランジスタＭ１ａ、Ｍ２ａ及びＭ３ａのソース面積比を設計しても良い。
［第２実施例］
　本開示に係る第２実施例を説明する。ＤＭＯＳＦＥＴのゲート閾電圧は比較的ばらつきが大きい。即ち、同一の電気的特性を有することを目指して複数のＤＭＯＳＦＥＴを作成したとしても、複数のＤＭＯＳＦＥＴのゲート閾電圧は比較的大きくばらつくことがある。トランジスタＭ１ａ～Ｍ３ａにおけるゲート閾電圧のばらつきは、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる制御にとって誤差要因となる。これを考慮し、第１実施例（図１１）の構成において、トランジスタＭ１ａ～Ｍ３ａを低耐圧の通常ＭＯＳＦＥＴ（低耐圧素子としての通常ＭＯＳＦＥＴ）にて構成するようにしても良い。但し、この場合には、トランジスタＭ１ａ～Ｍ３ａのソース－ドレイン間に高い電圧（即ち、低耐圧素子の耐圧である第１電圧ＶXLを超える電圧）が加わることを回避するための手当てが必要となる。この手当てが適用された電圧トラッカ１０を第２実施例として説明する。
　図１２は第２実施例に係る電圧トラッカ１０の回路図である。第２実施例では図７に示すレベルシフタ１００として図１２に示すレベルシフタ１２０が用いられる。
　レベルシフタ１２０は、第１実施例に係るレベルシフタ１１０に対してトランジスタＭ４ａ～Ｍ６ａを追加した構成を有する。また、レベルシフタ１２０では、トランジスタＭ１ａ～Ｍ３ａが低耐圧の通常ＭＯＳＦＥＴ（低耐圧素子としての通常ＭＯＳＦＥＴ）にて構成される。これらを除き、レベルシフタ１２０はレベルシフタ１１０と同じ構成を有し、第２実施例にて特に述べない事項に関しては、レベルシフタ１１０について第１実施例で述べた事項がレベルシフタ１２０にも適用されて良い。
　レベルシフタ１２０において、トランジスタＭ１ａ～Ｍ３ａは低耐圧素子であって、Ｐチャネル型の通常ＭＯＳＦＥＴにより構成されるのに対し、トランジスタＭ４ａ～Ｍ６ａは高耐圧素子であって、Ｐチャネル型のＤＭＯＳＦＥＴにより構成される。レベルシフタ１２０において、トランジスタＭ４ａはトランジスタＭ１ａと定電流源ＣＣ１ａとの間に設けられ、トランジスタＭ５ａはトランジスタＭ２ａと抵抗Ｒ１ａとの間に設けられ、且つ、トランジスタＭ６ａはトランジスタＭ３ａと抵抗Ｒ２ａとの間に設けられる。
　具体的には、レベルシフタ１２０において、トランジスタＭ４ａのソースはトランジスタＭ１ａのドレインに接続され（従ってノードＮＤ１ａに接続され）、トランジスタＭ４ａのドレインとグランドとの間に定電流源ＣＣ１ａが設けられる。レベルシフタ１２０において、トランジスタＭ５ａのソースはトランジスタＭ２ａのドレインに接続され、トランジスタＭ５ａのドレインはエラーアンプ２００の反転入力端子２０３に接続されると共に抵抗Ｒ１ａの一端にされる。抵抗Ｒ１ａの他端はグランドに接続される。レベルシフタ１２０において、トランジスタＭ６ａのソースはトランジスタＭ３ａのドレインに接続され、トランジスタＭ６ａのドレインはエラーアンプ２００の非反転入力端子２０２に接続されると共に抵抗Ｒ２ａの一端にされる。抵抗Ｒ２ａの他端はグランドに接続される。
　レベルシフタ１２０において、トランジスタＭ４ａのドレイン及びゲートと、トランジスタＭ５ａのゲートと、トランジスタＭ６ａのゲートは互いに共通接続される。このため、トランジスタＭ４ａ～Ｍ６ａによりカレントミラー回路ＣＭ２ａが形成される。カレントミラー回路ＣＭ２ａにおいて、トランジスタＭ４ａが電流の入力側に配置され、トランジスタＭ５ａ及びＭ６ａが電流の出力側に配置される。
　定電流源ＣＣ１ａによる定電流Ｉｒｅｆ（参照電流）はトランジスタＭ１ａ及びＭ４ａの各ドレイン電流としてトランジスタＭ１ａ及びＭ４ａを通じて流れる。抵抗Ｒ１ａに流れる電流Ｉ１ａは、トランジスタＭ２ａ及びＭ５ａの各ドレイン電流としてトランジスタＭ２ａ及びＭ５ａを通じて流れる。抵抗Ｒ２ａに流れる電流Ｉ２ａは、トランジスタＭ３ａ及びＭ６ａの各ドレイン電流としてトランジスタＭ３ａ及びＭ６ａを通じて流れる。
　トランジスタＭ１ａ～Ｍ３ａは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有し、結果、トランジスタＭ１ａ～Ｍ３ａは互いに同じ電気的特性を有していると良い。同様に、トランジスタＭ４ａ～Ｍ６ａは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有し、結果、トランジスタＭ４ａ～Ｍ６ａは互いに同じ電気的特性を有する。
　レベルシフタ１２０において、トランジスタＭ１ａ～Ｍ３ａは低耐圧の通常ＭＯＳＦＥＴにて構成されるため、それらをＤＭＯＳＦＥＴにて構成する場合よりもトランジスタＭ１ａ～Ｍ３ａ間におけるゲート閾電圧のばらつきが小さい。このため、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる制御にとっての誤差要因が低減される。高い入力電圧Ｖｉｎ（例えば４０Ｖ）が入力端子ＩＮに加わったときでも、その電圧の大部分をＤＭＯＳＦＥＴとして構成されたトランジスタＭ４ａ～Ｍ６ａのドレイン及びソース間に担わせることができるため、問題は生じない。
［第３実施例］
　本開示に係る第３実施例を説明する。第１実施例に係る電圧トラッカ１０において、ゲート電圧に対する耐圧が十分に高い素子をトランジスタＭ１ａ～Ｍ３ａとして使用できるのであれば、そのような素子をトランジスタＭ１ａ～Ｍ３ａとして使用して良い。この場合には、ゲート電圧に対する保護は不要となるので、ダイオードＤ１ａ並びに抵抗Ｒ３ａ及びＲ４ａを削除して良い。
　具体的には、第１実施例に係るレベルシフタ１１０を図１３のレベルシフタ１３０へと変形しても良い。図１３は第３実施例に係る電圧トラッカ１０の回路図である。第３実施例では図７に示すレベルシフタ１００として図１３に示すレベルシフタ１３０が用いられる。
　第１実施例に係るレベルシフタ１１０からダイオードＤ１ａ並びに抵抗Ｒ３ａ及びＲ４ａを削除することでレベルシフタ１３０が形成される。当該削除に伴い、レベルシフタ１３０では、トランジスタＭ２ａのソースが入力端子ＩＮに直接接続され、トランジスタＭ３ａのソースが出力端子ＯＵＴに直接接続される。上記削除を除き、レベルシフタ１３０はレベルシフタ１１０と同じ構成を有し、第３実施例にて特に述べない事項に関しては、レベルシフタ１１０について第１実施例で述べた事項がレベルシフタ１３０にも適用されて良い。
　但し、レベルシフタ１３０において、ゲート電圧に対する耐圧が十分に高い素子がトランジスタＭ１ａ～Ｍ３ａとして用いられる。具体的には、ゲート－ソース間の電圧に対する耐圧として、入力上限電圧ＶHHを超える耐圧を有したＰチャネル型のＭＯＳＦＥＴが、レベルシフタ１３０中のトランジスタＭ１ａ～Ｍ３ａとして用いられる。上記耐圧が得られる限り、レベルシフタ１３０において、トランジスタＭ１ａ～Ｍ３ａは通常ＭＯＳＦＥＴでも良いし、ＤＭＯＳＦＥＴでも良い。
　レベルシフタ１３０を用いた場合でも比較用電圧Ｖｍ及びＶｐを十分に低く抑えることができるため、第１実施例と同様の面積削減効果が得られる。
［第４実施例］
　本開示に係る第４実施例を説明する。第１実施例の構成において（図１１参照）、入力端子ＩＮに接続されていた部分と出力端子ＯＵＴに接続されていた部分とを逆にしても良い（図１４参照）。但し、この場合、第１実施例を基準としてエラーアンプ２００の極性を反転させる等の手当てが必要となる。これについて第４実施例で説明する。
　図１４は第４実施例に係る電圧トラッカ１０の回路図である。第４実施例では図７に示すレベルシフタ１００として図１４に示すレベルシフタ１４０が用いられる。
　レベルシフタ１４０は、トランジスタＭ１ｂ～Ｍ３ｂと、抵抗Ｒ１ｂ～Ｒ４ｂと、ダイオードＤ１ｂと、定電流源ＣＣ１ｂと、を備える。トランジスタＭ１ｂ～Ｍ３ｂは高耐圧素子であり、Ｐチャネル型のＤＭＯＳＦＥＴにより構成される。
　レベルシフタ１４０の回路素子の接続関係を説明する。出力端子ＯＵＴに対してトランジスタＭ１ｂのソース及び抵抗Ｒ４ｂの一端が共通接続される。抵抗Ｒ４ｂの他端はトランジスタＭ２ｂのソースに接続される。従って、抵抗Ｒ４ｂはトランジスタＭ１ｂのソースとトランジスタＭ２ｂのソースとの間に配置される。トランジスタＭ１ｂのゲート及びドレインと、トランジスタＭ２ｂのゲートと、トランジスタＭ３ｂのゲートと、ダイオードＤ１ｂのアノードは、ノードＮＤ１ｂにて共通接続される。定電流源ＣＣ１ｂはノードＮＤ１ｂとグランドとの間に設けられる。トランジスタＭ２ｂのドレインは抵抗Ｒ１ｂの一端及びエラーアンプ２００の非反転入力端子２０２に接続され、抵抗Ｒ１ｂの他端はグランドに接続される。トランジスタＭ３ｂのドレインは抵抗Ｒ２ｂの一端及びエラーアンプ２００の反転入力端子２０３に接続され、抵抗Ｒ２ｂの他端はグランドに接続される。トランジスタＭ３ｂのソース及びダイオードＤ１ｂのカソードは抵抗Ｒ３ｂの一端に接続される。抵抗Ｒ３ｂの他端は入力端子ＩＮに接続される。
　レベルシフタ１４０の動作及び各素子の特性等を説明する。定電流源ＣＣ１ｂは定電流Ｉｒｅｆを発生させ、ノードＮＤ１ｂからグランドに向けて定電流Ｉｒｅｆを流すよう動作する。定電流Ｉｒｅｆは所定の固定された電流値を持つ。定電流ＩｒｅｆはトランジスタＭ１ｂのドレイン電流に相当する。
　抵抗Ｒ１ｂ及びＲ２ｂは互いに同じ種類の抵抗であって、抵抗Ｒ１ｂ及びＲ２ｂの抵抗値も互いに同じである。また、抵抗Ｒ３ｂ及びＲ４ｂは互いに同じ種類の抵抗であって、抵抗Ｒ３ｂ及びＲ４ｂの抵抗値も互いに同じである。
　トランジスタＭ１ｂ～Ｍ３ｂによりカレントミラー回路ＣＭ１ｂが形成される。カレントミラー回路ＣＭ１ｂにおいて、トランジスタＭ１ｂが電流の入力側に配置され、トランジスタＭ２ｂ及びＭ３ｂが電流の出力側に配置される。定電流Ｉｒｅｆはカレントミラー回路ＣＭ１ｂにおける参照電流として機能し、定電流源ＣＣ１ｂはトランジスタＭ１ｂに参照電流を供給する電流源として機能する。トランジスタＭ１ｂ、Ｍ２ｂ及びＭ３ｂの夫々において、ゲート－ソース間電圧（ソース電位から見たゲート電位）に応じた電流がソース及びドレイン間に流れる。
　トランジスタＭ２ｂのドレイン電流を記号“Ｉ１ｂ”にて表し、トランジスタＭ３ｂのドレイン電流を記号“Ｉ２ｂ”にて表す。電流Ｉ１ｂ、電流Ｉ２ｂを、夫々、第１ミラー電流、第２ミラー電流と称することができる。カレントミラー回路ＣＭ１ｂは、トランジスタＭ１ｂに流れる参照電流（Ｉｒｅｆ）に応じた第１及び第２ミラー電流（Ｉ１ｂ及びＩ２ｂ）をトランジスタＭ２ｂ及びＭ３ｂに発生させる。
　抵抗Ｒ１ｂ及びＲ２ｂは電流Ｉ１ｂ及びＩ２ｂを電圧に変換するための素子として機能する。電流Ｉ１ｂが抵抗Ｒ１ｂに流れることで抵抗Ｒ１ｂに発生する電圧降下が比較用電圧Ｖｐとして機能する。電流Ｉ２ｂが抵抗Ｒ２ｂに流れることで抵抗Ｒ２ｂに発生する電圧降下が比較用電圧Ｖｍとして機能する。
　カレントミラー回路ＣＭ１ｂの構成により、トランジスタＭ１ｂのドレイン電流（Ｉｒｅｆ）に応じた電流がトランジスタＭ２ｂのドレイン電流Ｉ１ｂとして流れ、且つ、トランジスタＭ１ｂのドレイン電流（Ｉｒｅｆ）に応じた電流がトランジスタＭ３ｂのドレイン電流Ｉ２ｂとして流れる。抵抗Ｒ３ｂ及びＲ４ｂの抵抗値がゼロであって且つダイオードＤ１ｂに電流が流れていないと仮定すると（以下、この仮定を、便宜上、第２仮定と称する）、電流Ｉ１ｂ及びＩ２ｂはトランジスタＭ１ｂのドレイン電流（Ｉｒｅｆ）に比例する電流となる。
　ここでは、トランジスタＭ１ｂ～Ｍ３ｂは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有するトランジスタであるとし、結果、トランジスタＭ１ｂ～Ｍ３ｂは互いに同じ電気的特性を有するものとする。そうすると、上記第２仮定の下、“Ｖｏｕｔ＝Ｖｉｎ”の状況では、トランジスタＭ１ｂ、Ｍ２ｂ及びＭ３ｂにおけるゲート－ソース間電圧が同じとなるので、トランジスタＭ１ｂ、Ｍ２ｂ及びＭ３ｂのドレイン電流の大きさは互いに一致する（即ち、“Ｉｒｅｆ＝Ｉ１ｂ＝Ｉ２ｂ”となる）。このとき、抵抗Ｒ１ｂの電圧降下に相当する比較用電圧Ｖｐと抵抗Ｒ２ｂの電圧降下に相当する比較用電圧Ｖｍとが一致する。
　“Ｖｏｕｔ＞Ｖｉｎ”の状況では“Ｉ１ｂ＞Ｉ２ｂ”となることを通じて“Ｖｐ＞Ｖｍ”となる。結果、出力トランジスタＭ０のゲート電位が上昇して出力トランジスタＭ０のドレイン電流が低下することにより出力電圧Ｖｏｕｔが低下方向に変化してゆく。逆に“Ｖｏｕｔ＜Ｖｉｎ”の状況では“Ｉ１ｂ＜Ｉ２ｂ”となることを通じて“Ｖｐ＜Ｖｍ”となる。結果、出力トランジスタＭ０のゲート電位が低下して出力トランジスタＭ０のドレイン電流が増加することにより出力電圧Ｖｏｕｔが増加方向に変化してゆく。このような動作により、出力電圧Ｖｏｕｔの値は入力電圧Ｖｉｎの値と同程度に保たれる。
　抵抗Ｒ１ｂにて発生する電圧（Ｖｐ）及び抵抗Ｒ２ｂにて発生する電圧（Ｖｍ）が低耐圧素子の耐圧を超えないように、定電流Ｉｒｅｆ、抵抗Ｒ１ｂ、抵抗Ｒ２ｂの各値が設計される。これにより、エラーアンプ２００において低耐圧素子にて構成された回路を使用することができ、以って面積削減効果が得られる。
　ダイオードＤ１ｂ及び抵抗Ｒ３ｂはトランジスタＭ３ｂのゲート電圧保護用の素子であり、トランジスタＭ３ｂにおいてゲート電位がソース電位よりも過大に高くなる状況を抑制する。
　抵抗Ｒ３ｂを設けた場合、トランジスタＭ３ｂのソース電位は抵抗Ｒ３ｂの電圧降下分だけ入力電圧Ｖｉｎより低くなる。抵抗Ｒ３ｂの電圧降下は、“Ｖｏｕｔ＝Ｖｉｎ”の実現にとってのオフセット電圧となる。このオフセット電圧をキャンセルすべく、抵抗Ｒ３ｂと同じ抵抗値を持つ抵抗Ｒ４ｂをトランジスタＭ２ｂのソース側に設置している。尚、特に図示しないが、出力端子ＯＵＴ及び抵抗Ｒ４ｂ間の接続ノードとトランジスタＭ１ｂのソースとの間に、抵抗Ｒ３ｂ及びＲ４ｂと同じ種類の抵抗であって且つ抵抗Ｒ３ｂ及びＲ４ｂと同じ抵抗値を有する抵抗を挿入するようにしても良い。
　尚、上記第２仮定の下、“Ｖｏｕｔ＝Ｖｉｎ”の状況において、“Ｉｒｅｆ＜Ｉ１ｂ＝Ｉ２ｂ”又はＩｒｅｆ＞Ｉ１ｂ＝Ｉ２ｂ”となるように、トランジスタＭ１ｂ、Ｍ２ｂ及びＭ３ｂのソース面積比を設計しても良い。
［第５実施例］
　上述したようにＤＭＯＳＦＥＴのゲート閾電圧は比較的ばらつきが大きい。トランジスタＭ１ｂ～Ｍ３ｂにおけるゲート閾電圧のばらつきは、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる制御にとって誤差要因となる。このため、第１実施例の構成（図１１）を第２実施例の構成（図１２）へと変形するのと同様の変形を、第４実施例の構成（図１４）に対して適用して良い。当該変形を第４実施例の構成に対して適用した実施例を第５実施例として説明する。
　図１５は第５実施例に係る電圧トラッカ１０の回路図である。第５実施例では図７に示すレベルシフタ１００として図１５に示すレベルシフタ１５０が用いられる。
　レベルシフタ１５０は、第４実施例に係るレベルシフタ１４０に対してトランジスタＭ４ｂ～Ｍ６ｂを追加した構成を有する。また、レベルシフタ１５０では、トランジスタＭ１ｂ～Ｍ３ｂが低耐圧の通常ＭＯＳＦＥＴ（低耐圧素子としての通常ＭＯＳＦＥＴ）にて構成される。これらを除き、レベルシフタ１５０はレベルシフタ１４０と同じ構成を有し、第５実施例にて特に述べない事項に関しては、レベルシフタ１４０について第４実施例で述べた事項がレベルシフタ１５０にも適用されて良い。
　レベルシフタ１５０において、トランジスタＭ１ｂ～Ｍ３ｂは低耐圧素子であって、Ｐチャネル型の通常ＭＯＳＦＥＴにより構成されるのに対し、トランジスタＭ４ｂ～Ｍ６ｂは高耐圧素子であって、Ｐチャネル型のＤＭＯＳＦＥＴにより構成される。レベルシフタ１５０において、トランジスタＭ４ｂはトランジスタＭ１ｂと定電流源ＣＣ１ｂとの間に設けられ、トランジスタＭ５ｂはトランジスタＭ２ｂと抵抗Ｒ１ｂとの間に設けられ、且つ、トランジスタＭ６ｂはトランジスタＭ３ｂと抵抗Ｒ２ｂとの間に設けられる。
　具体的には、レベルシフタ１５０において、トランジスタＭ４ｂのソースはトランジスタＭ１ｂのドレインに接続され（従ってノードＮＤ１ｂに接続され）、トランジスタＭ４ｂのドレインとグランドとの間に定電流源ＣＣ１ｂが設けられる。レベルシフタ１５０において、トランジスタＭ５ｂのソースはトランジスタＭ２ｂのドレインに接続され、トランジスタＭ５ｂのドレインはエラーアンプ２００の非反転入力端子２０２に接続されると共に抵抗Ｒ１ｂの一端にされる。抵抗Ｒ１ｂの他端はグランドに接続される。レベルシフタ１５０において、トランジスタＭ６ｂのソースはトランジスタＭ３ｂのドレインに接続され、トランジスタＭ６ｂのドレインはエラーアンプ２００の反転入力端子２０３に接続されると共に抵抗Ｒ２ｂの一端にされる。抵抗Ｒ２ｂの他端はグランドに接続される。
　レベルシフタ１５０において、トランジスタＭ４ｂのドレイン及びゲートと、トランジスタＭ５ｂのゲートと、トランジスタＭ６ｂのゲートは互いに共通接続される。このため、トランジスタＭ４ｂ～Ｍ６ｂによりカレントミラー回路ＣＭ２ｂが形成される。カレントミラー回路ＣＭ２ｂにおいて、トランジスタＭ４ｂが電流の入力側に配置され、トランジスタＭ５ｂ及びＭ６ｂが電流の出力側に配置される。
　定電流源ＣＣ１ｂによる定電流Ｉｒｅｆ（参照電流）はトランジスタＭ１ｂ及びＭ４ｂの各ドレイン電流としてトランジスタＭ１ｂ及びＭ４ｂを通じて流れる。抵抗Ｒ１ｂに流れる電流Ｉ１ｂは、トランジスタＭ２ｂ及びＭ５ｂの各ドレイン電流としてトランジスタＭ２ｂ及びＭ５ｂを通じて流れる。抵抗Ｒ２ｂに流れる電流Ｉ２ｂは、トランジスタＭ３ｂ及びＭ６ｂの各ドレイン電流としてトランジスタＭ３ｂ及びＭ６ｂを通じて流れる。
　トランジスタＭ１ｂ～Ｍ３ｂは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有し、結果、トランジスタＭ１ｂ～Ｍ３ｂは互いに同じ電気的特性を有する。同様に、トランジスタＭ４ｂ～Ｍ６ｂは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有し、結果、トランジスタＭ４ｂ～Ｍ６ｂは互いに同じ電気的特性を有する。
　レベルシフタ１５０において、トランジスタＭ１ｂ～Ｍ３ｂは低耐圧の通常ＭＯＳＦＥＴにて構成されるため、それらをＤＭＯＳＦＥＴにて構成する場合よりもトランジスタＭ１ｂ～Ｍ３ｂ間におけるゲート閾電圧のばらつきが小さい。このため、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに一致させる制御にとっての誤差要因が低減される。高い入力電圧Ｖｉｎ（例えば４０Ｖ）が入力端子ＩＮに加わったときでも、その電圧の大部分をＤＭＯＳＦＥＴとして構成されたトランジスタＭ４ｂ～Ｍ６ｂのドレイン及びソース間に担わせることができるため、問題は生じない。
［第６実施例］
　本開示に係る第６実施例を説明する。第１実施例の構成（図１１）を第３実施例の構成（図１３）へと変形できるように、第４実施例に係る電圧トラッカ１０において、ゲート電圧に対する耐圧が十分に高い素子をトランジスタＭ１ｂ～Ｍ３ｂとして使用できるのであれば、そのような素子をトランジスタＭ１ｂ～Ｍ３ｂとして使用して良い。この場合には、ゲート電圧に対する保護は不要となるので、ダイオードＤ１ｂ並びに抵抗Ｒ３ｂ及びＲ４ｂを削除して良い。
　具体的には、第４実施例に係るレベルシフタ１４０を図１６のレベルシフタ１６０へと変形しても良い。図１６は第６実施例に係る電圧トラッカ１０の回路図である。第６実施例では図７に示すレベルシフタ１００として図１６に示すレベルシフタ１６０が用いられる。
　第４実施例に係るレベルシフタ１４０からダイオードＤ１ｂ並びに抵抗Ｒ３ｂ及びＲ４ｂを削除することでレベルシフタ１６０が形成される。当該削除に伴い、レベルシフタ１６０では、トランジスタＭ２ｂのソースが出力端子ＯＵＴに直接接続され、トランジスタＭ３ｂのソースが入力端子ＩＮに直接接続される。上記削除を除き、レベルシフタ１６０はレベルシフタ１４０と同じ構成を有し、第６実施例にて特に述べない事項に関しては、レベルシフタ１４０について第４実施例で述べた事項がレベルシフタ１６０にも適用されて良い。
　但し、レベルシフタ１６０において、ゲート電圧に対する耐圧が十分に高い素子がトランジスタＭ１ｂ～Ｍ３ｂとして用いられる。具体的には、ゲート－ソース間の電圧に対する耐圧として、入力上限電圧ＶHHを超える耐圧を有したＰチャネル型のＭＯＳＦＥＴが、レベルシフタ１６０中のトランジスタＭ１ｂ～Ｍ３ｂとして用いられる。上記耐圧が得られる限り、レベルシフタ１６０において、トランジスタＭ１ｂ～Ｍ３ｂは通常ＭＯＳＦＥＴでも良いし、ＤＭＯＳＦＥＴでも良い。
　レベルシフタ１６０を用いた場合でも比較用電圧Ｖｍ及びＶｐを十分に低く抑えることができるため、第４実施例と同様の面積削減効果が得られる。
［第７実施例］
　本開示に係る第７実施例を説明する。第７実施例では上述の電圧トラッカ１０に対する変形技術を説明する。
　出力トランジスタＭ０をＮチャネル型のＭＯＳＦＥＴにすることもできる。この場合、出力トランジスタＭ０のドレインが電源端子ＶＤＤに接続され、出力トランジスタＭ０のソースが出力端子ＯＵＴに接続される。
　そして例えば、第１～第３実施例（図１１～図１３）において、出力トランジスタＭ０がＮチャネル型のＭＯＳＦＥＴであれば、抵抗Ｒ１ａにて発生する電圧降下を比較用電圧Ｖｐとして非反転入力端子２０２に入力し、且つ、抵抗Ｒ２ａにて発生する電圧降下を比較用電圧Ｖｍとして反転入力端子２０３に入力すれば良い。また例えば、第４～第６実施例（図１４～図１６）において、出力トランジスタＭ０がＮチャネル型のＭＯＳＦＥＴであれば、抵抗Ｒ１ｂにて発生する電圧降下を比較用電圧Ｖｍとして非非反転入力端子２０３に入力し、且つ、抵抗Ｒ２ｂにて発生する電圧降下を比較用電圧Ｖｐとして非反転入力端子２０２に入力すれば良い。
　何れにせよ、出力トランジスタＭ０がＮチャネル型のＭＯＳＦＥＴである場合、“Ｖｏｕｔ＝Ｖｉｎ”であるときと比べて、“Ｖｏｕｔ＞Ｖｉｎ”であるときに出力トランジスタＭ０のゲート電位が低下し且つ“Ｖｏｕｔ＜Ｖｉｎ”であるときに出力トランジスタＭ０のゲート電位が上昇するよう、レベルシフタ（１１０～１６０）の構成を変形すれば良い。
　出力トランジスタＭ０がＰチャネル型のＭＯＳＦＥＴである場合には、“Ｖｏｕｔ＝Ｖｉｎ”であるときと比べて、“Ｖｏｕｔ＞Ｖｉｎ”であるときに出力トランジスタＭ０のゲート電位を上昇させ且つ“Ｖｏｕｔ＜Ｖｉｎ”であるときに出力トランジスタＭ０のゲート電位を低下させる限り、レベルシフタ（１１０～１６０）の構成は様々に変形可能である。
　電圧トラッカ１０において、ＭＯＳＦＥＴにて構成されると上述した任意のトランジスタをバイポーラトランジスタにて構成するようにしても良い。
　例えば、第１～第３実施例（図１１～図１３）において、トランジスタＭ１ａ～Ｍ３ａをＰＮＰバイポーラトランジスタとする第１変形を行って良い。この場合も上述したように、トランジスタＭ１ａ～Ｍ３ａは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有するトランジスタであるとし、結果、トランジスタＭ１ａ～Ｍ３ａは互いに同じ電気的特性を有するものとする。
　第２実施例（図１２）においては、トランジスタＭ４ａ～Ｍ６ａをＰＮＰバイポーラトランジスタとする第２変形を行っても良い。この場合も上述したように、トランジスタＭ４ａ～Ｍ６ａは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有するトランジスタであるとし、結果、トランジスタＭ４ａ～Ｍ６ａは互いに同じ電気的特性を有するものとする。第２変形に係るトランジスタＭ４ａ～Ｍ６ａは高耐圧素子として形成される。第２実施例（図１２）において、第１変形と第２変形の何れか一方だけを適用することもできるし、第１変形と第２変形の双方を適用することもできる。
　同様に例えば、第４～第６実施例（図１４～図１６）において、トランジスタＭ１ｂ～Ｍ３ｂをＰＮＰバイポーラトランジスタとする第３変形を行って良い。この場合も上述したように、トランジスタＭ１ｂ～Ｍ３ｂは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有するトランジスタであるとし、結果、トランジスタＭ１ｂ～Ｍ３ｂは互いに同じ電気的特性を有するものとする。
　第５実施例（図１５）においては、トランジスタＭ４ｂ～Ｍ６ｂをＰＮＰバイポーラトランジスタとする第４変形を行って良い。この場合も上述したように、トランジスタＭ４ｂ～Ｍ６ｂは互いに同じ製造プロセスにより同一の半導体基板上に形成され且つ互いに同一の構造を有するトランジスタであるとし、結果、トランジスタＭ４ｂ～Ｍ６ｂは互いに同じ電気的特性を有するものとする。第４変形に係るトランジスタＭ４ｂ～Ｍ６ｂは高耐圧素子として形成される。第５実施例（図１５）において、第３変形と第４変形の何れか一方だけを適用することもできるし、第３変形と第４変形の双方を適用することもできる。
　任意の実施例に係る電圧トラッカ１０において、出力トランジスタＭ０をバイポーラトランジスタにて形成しても良いし、ＩＧＢＴ（Insulated  Gate  Bipolar　Transistor）にて形成しても良い。
　任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＭＯＳＦＥＴを含む電界効果トランジスタにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
　本開示において、任意の第１物理量と任意の第２物理量が“同じ”であるとは、誤差を含む概念と解される。即ち、第１物理量と第２物理量が“同じ”であるとは、第１物理量と第２物理量が“同じ”となることを目指して設計又は製造が成されていることを意味し、第１及び第２物理量間に若干の誤差が存在する場合も、第１物理量と第２物理量が“同じ”であると解されるべきである。これは物理量に限らず当てはまり（例えば、電気的特性が同じであるという表現にも同様に適用され）、“同じ”に類する表現（例えば“同一”又は“一致”）についても同様に解されるべきである。
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
＜＜付記＞＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
　本開示の一側面に係る電源装置（１０；図７参照）は、入力電圧（Ｖｉｎ）を受けるよう構成された入力端子（ＩＮ）と、出力電圧（Ｖｏｕｔ）が加わるよう構成された出力端子（ＯＵＴ）と、電源電圧（Ｖｄｄ）を受けるよう構成された電源端子（ＶＤＤ）と、前記電源端子と前記出力端子との間に設けられた出力トランジスタ（Ｍ０）と、前記入力電圧及び前記出力電圧を低電位側にレベルシフトすることで２つの比較用電圧（Ｖｐ、Ｖｍ）を生成するよう構成されたレベルシフタ（１００；１１０、１２０、１３０、１４０、１５０又は１６０）と、前記２つの比較用電圧の高低関係に基づき前記出力トランジスタの状態を制御するよう構成されたアンプ回路（２００）と、を備える構成（第１の構成）である。
　これにより、入力電圧及び出力電圧が高い場合でも、低耐圧素子を用いてアンプ回路を形成することが可能となり、アンプ回路及び電源装置の小型化（半導体集積回路にて回路を形成したときの省面積化）が図られる。
　上記第１の構成に係る電源装置において、前記レベルシフタ（１１０、１２０、１３０、１４０、１５０又は１６０）は、カレントミラー回路（ＣＭ１ａ又はＣＭ１ｂ）を有し、前記カレントミラー回路を用いて前記入力電圧及び前記出力電圧から前記２つの比較用電圧を生成する構成（第２の構成）であっても良い。
　カレントミラー回路を用いてレベルシフトを行うことで、低耐圧素子でも受けること可能な比較用電圧を生成できる。
　上記第２の構成に係る電源装置において、前記レベルシフタは、前記カレントミラー回路を用いて前記入力電圧及び前記出力電圧に応じた２つの電流（Ｉ１ａ及びＩ２ａ、又は、Ｉ１ｂ及びＩ２ｂ）を生成し、前記２つの電流を電圧に変換することで前記２つの比較用電圧を生成する構成（第３の構成）であっても良い。
　これにより、低耐圧素子でも受けること可能な２つの比較用電圧を簡素な構成で生成することができる。
　上記第３の構成に係る電源装置において、前記カレントミラー回路は、互いに共通接続された制御電極を有する第１トランジスタ、第２トランジスタ及び第３トランジスタ（Ｍ１ａ～Ｍ３ａ、又は、Ｍ１ｂ～Ｍ３ｂ）を備え、前記第１トランジスタ、第２トランジスタ及び第３トランジスタの内、１つのトランジスタに流れる参照電流（Ｉｒｅｆ）に応じた第１ミラー電流及び第２ミラー電流を前記２つの電流として残りの２つのトランジスタに発生させる構成（第４の構成）であっても良い。
　これにより、低耐圧素子でも受けること可能な２つの比較用電圧を簡素な構成で生成することができる。
　上記第４の構成に係る電源装置において（図１１～図１３参照）、前記２つの比較用電圧（Ｖｐ、Ｖｍ）は第１比較用電圧及び第２比較用電圧であって、前記レベルシフタ（１１０、１２０又は１３０）は、前記第１トランジスタに前記参照電流を供給する電流源（ＣＣ１ａ）と、前記第１ミラー電流を前記第１比較用電圧に変換する第１抵抗（Ｒ１ａ）と、前記第２ミラー電流を前記第２比較用電圧に変換する第２抵抗（Ｒ２ａ）と、を更に備え、前記第１トランジスタは前記入力端子と前記電流源との間に設けられ、前記第２トランジスタは前記入力端子と前記第１抵抗との間に設けられ、前記第３トランジスタは前記出力端子と前記第２抵抗との間に設けられる構成（第５の構成）であっても良い。
　これにより、低耐圧素子でも受けること可能な２つの比較用電圧を簡素な構成で生成することができる。
　上記第５の構成に係る電源装置において（図１１及び図１２参照）、前記第１～第３トランジスタは夫々に第１電極、第２電極及び制御電極を有し、前記第１～第３トランジスタの夫々において制御電極及び第１電極間の電圧に応じた電流が第１電極及び第２電極間に流れ、前記レベルシフタは、前記第３トランジスタの制御電極及び第１電極間に設けられ且つ前記第３トランジスタの制御電極から第１電極に向かう向きに順方向を持つダイオード（Ｄ１ａ）と、前記第３トランジスタの第１電極と前記出力端子との間に設けられた第３抵抗（Ｒ３ａ）と、前記第２トランジスタの第１電極と前記入力端子との間に設けられた第４抵抗（Ｒ４ａ）と、を更に備える構成（第６の構成）であっても良い。
　これにより、第３トランジスタの制御電極及び第１電極間に過大な電圧が加わることを抑制できる。故に、制御電極の電圧に対する耐圧が低い素子を用いてカレントミラー回路を形成することが可能となる。
　上記第６の構成に係る電源装置において（図１２参照）、前記レベルシフタは、前記第１トランジスタと前記電流源との間に設けられた第４トランジスタ（Ｍ４ａ）と、前記第２トランジスタと前記第１抵抗との間に設けられた第５トランジスタ（Ｍ５ａ）と、前記第３トランジスタと前記第２抵抗との間に設けられた第６トランジスタ（Ｍ６ａ）と、を更に備え、前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタは互いに共通接続された制御電極を有して第２カレントミラー回路（ＣＭ２ａ）を構成し、前記第２カレントミラー回路において、前記第４トランジスタが電流の入力側に配置され且つ前記第５トランジスタ及び前記第６トランジスタが電流の出力側に配置され、前記第１トランジスタ及び前記第４トランジスタを通じて前記参照電流が流れ、前記第２トランジスタ及び前記第５トランジスタを通じて前記第１電流が流れ、前記第３トランジスタ及び前記第６トランジスタを通じて前記第２電流が流れる構成（第７の構成）であっても良い。
　これにより、第１～第３トランジスタを低耐圧素子にて形成することが可能となる。これは、第１～第３トランジスタ間における電気的特性（例えばゲート閾電圧）のばらつき低減につながり、以って、電源装置の制御が所望の制御に近づく。
　上記第４の構成に係る電源装置において（図１４～図１６参照）、前記２つの比較用電圧（Ｖｐ、Ｖｍ）は第１比較用電圧及び第２比較用電圧であって、前記レベルシフタ（１４０、１５０又は１６０）は、前記第１トランジスタに前記参照電流を供給する電流源（ＣＣ１ｂ）と、前記第１ミラー電流を前記第１比較用電圧に変換する第１抵抗（Ｒ１ｂ）と、前記第２ミラー電流を前記第２比較用電圧に変換する第２抵抗（Ｒ２ｂ）と、を更に備え、前記第１トランジスタは前記出力端子と前記電流源との間に設けられ、前記第２トランジスタは前記出力端子と前記第１抵抗との間に設けられ、前記第３トランジスタは前記入力端子と前記第２抵抗との間に設けられる構成（第８の構成）であっても良い。
　これにより、低耐圧素子でも受けること可能な２つの比較用電圧を簡素な構成で生成することができる。
　上記第８の構成に係る電源装置において（図１４及び図１５参照）、前記第１～第３トランジスタは夫々に第１電極、第２電極及び制御電極を有し、前記第１～第３トランジスタの夫々において制御電極及び第１電極間の電圧に応じた電流が第１電極及び第２電極間に流れ、前記レベルシフタは、前記第３トランジスタの制御電極及び第１電極間に設けられ且つ前記第３トランジスタの制御電極から第１電極に向かう向きに順方向を持つダイオード（Ｄ１ｂ）と、前記第３トランジスタの第１電極と前記入力端子との間に設けられた第３抵抗（Ｒ３ｂ）と、前記第２トランジスタの第１電極と前記出力端子との間に設けられた第４抵抗（Ｒ４ｂ）と、を更に備える構成（第９の構成）であっても良い。
　これにより、第３トランジスタの制御電極及び第１電極間に過大な電圧が加わることを抑制できる。故に、制御電極の電圧に対する耐圧が低い素子を用いてカレントミラー回路を形成することが可能となる。
　上記第９の構成に係る電源装置において（図１５参照）、前記レベルシフタは、前記第１トランジスタと前記電流源との間に設けられた第４トランジスタ（Ｍ４ｂ）と、前記第２トランジスタと前記第１抵抗との間に設けられた第５トランジスタ（Ｍ５ｂ）と、前記第３トランジスタと前記第２抵抗との間に設けられた第６トランジスタ（Ｍ６ｂ）と、を更に備え、前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタは互いに共通接続された制御電極を有して第２カレントミラー回路（ＣＭ２ｂ）を構成し、前記第２カレントミラー回路において、前記第４トランジスタが電流の入力側に配置され且つ前記第５トランジスタ及び前記第６トランジスタが電流の出力側に配置され、前記第１トランジスタ及び前記第４トランジスタを通じて前記参照電流が流れ、前記第２トランジスタ及び前記第５トランジスタを通じて前記第１電流が流れ、前記第３トランジスタ及び前記第６トランジスタを通じて前記第２電流が流れる構成（第１０の構成）であっても良い。
　これにより、第１～第３トランジスタを低耐圧素子にて形成することが可能となる。これは、第１～第３トランジスタ間における電気的特性（例えばゲート閾電圧）のばらつき低減につながり、以って、電源装置の制御が所望の制御に近づく。
　上記第１～第１０の構成の何れかに係る電源装置において、当該電源装置は電圧トラッカであって、前記出力電圧及び前記入力電圧間の差を減ずるように前記２つの比較用電圧の高低関係に基づき前記出力トランジスタの状態が制御される構成（第１１の構成）であっても良い。
　１０　電圧トラッカ
１００、１１０～１６０　レベルシフタ
２００　エラーアンプ
Ｍ０　出力トランジスタ
ＩＮ　入力端子
ＯＵＴ　出力端子
ＶＤＤ　電源端子
ＧＮＤ　グランド端子
　ＬＤ　負荷
Ｖｉｎ　入力電圧
Ｖｏｕｔ　出力電圧
Ｖｄｄ　電源電圧
Ｍ１ａ～Ｍ６ａ、Ｍ１ｂ～Ｍ６ｂ　トランジスタ
ＣＭ１ａ、ＣＭ２ａ、ＣＭ１ｂ、ＣＭ２ｂ　カレントミラー回路
Ｄ１ａ、Ｄ１ｂ　ダイオード
Ｒ１ａ～Ｒ４ａ、Ｒ１ｂ～Ｒ４ｂ　抵抗
ＣＣ１ａ、ＣＣ１ｂ　定電流源
Ｉｒｅｆ　定電流（参照電流）

Claims (11)

  1. 　入力電圧を受けるよう構成された入力端子と、
    　出力電圧が加わるよう構成された出力端子と、
    　電源電圧を受けるよう構成された電源端子と、
    　前記電源端子と前記出力端子との間に設けられた出力トランジスタと、
    　前記入力電圧及び前記出力電圧を低電位側にレベルシフトすることで２つの比較用電圧を生成するよう構成されたレベルシフタと、
    　前記２つの比較用電圧の高低関係に基づき前記出力トランジスタの状態を制御するよう構成されたアンプ回路と、を備える
    、電源装置。
  2. 　前記レベルシフタは、カレントミラー回路を有し、前記カレントミラー回路を用いて前記入力電圧及び前記出力電圧から前記２つの比較用電圧を生成する
    、請求項１に記載の電源装置。
  3. 　前記レベルシフタは、前記カレントミラー回路を用いて前記入力電圧及び前記出力電圧に応じた２つの電流を生成し、前記２つの電流を電圧に変換することで前記２つの比較用電圧を生成する
    、請求項２に記載の電源装置。
  4. 　前記カレントミラー回路は、互いに共通接続された制御電極を有する第１トランジスタ、第２トランジスタ及び第３トランジスタを備え、前記第１トランジスタ、第２トランジスタ及び第３トランジスタの内、１つのトランジスタに流れる参照電流に応じた第１ミラー電流及び第２ミラー電流を前記２つの電流として残りの２つのトランジスタに発生させる
    、請求項３に記載の電源装置。
  5. 　前記２つの比較用電圧は第１比較用電圧及び第２比較用電圧であって、
    　前記レベルシフタは、前記第１トランジスタに前記参照電流を供給する電流源と、前記第１ミラー電流を前記第１比較用電圧に変換する第１抵抗と、前記第２ミラー電流を前記第２比較用電圧に変換する第２抵抗と、を更に備え、
    　前記第１トランジスタは前記入力端子と前記電流源との間に設けられ、前記第２トランジスタは前記入力端子と前記第１抵抗との間に設けられ、前記第３トランジスタは前記出力端子と前記第２抵抗との間に設けられる
    、請求項４に記載の電源装置。
  6. 　前記第１～第３トランジスタは夫々に第１電極、第２電極及び制御電極を有し、前記第１～第３トランジスタの夫々において制御電極及び第１電極間の電圧に応じた電流が第１電極及び第２電極間に流れ、
    　前記レベルシフタは、前記第３トランジスタの制御電極及び第１電極間に設けられ且つ前記第３トランジスタの制御電極から第１電極に向かう向きに順方向を持つダイオードと、前記第３トランジスタの第１電極と前記出力端子との間に設けられた第３抵抗と、前記第２トランジスタの第１電極と前記入力端子との間に設けられた第４抵抗と、を更に備える
    、請求項５に記載の電源装置。
  7. 　前記レベルシフタは、前記第１トランジスタと前記電流源との間に設けられた第４トランジスタと、前記第２トランジスタと前記第１抵抗との間に設けられた第５トランジスタと、前記第３トランジスタと前記第２抵抗との間に設けられた第６トランジスタと、を更に備え、
    　前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタは互いに共通接続された制御電極を有して第２カレントミラー回路を構成し、前記第２カレントミラー回路において、前記第４トランジスタが電流の入力側に配置され且つ前記第５トランジスタ及び前記第６トランジスタが電流の出力側に配置され、
    　前記第１トランジスタ及び前記第４トランジスタを通じて前記参照電流が流れ、前記第２トランジスタ及び前記第５トランジスタを通じて前記第１電流が流れ、前記第３トランジスタ及び前記第６トランジスタを通じて前記第２電流が流れる
    、請求項６に記載の電源装置。
  8. 　前記２つの比較用電圧は第１比較用電圧及び第２比較用電圧であって、
    　前記レベルシフタは、前記第１トランジスタに前記参照電流を供給する電流源と、前記第１ミラー電流を前記第１比較用電圧に変換する第１抵抗と、前記第２ミラー電流を前記第２比較用電圧に変換する第２抵抗と、を更に備え、
    　前記第１トランジスタは前記出力端子と前記電流源との間に設けられ、前記第２トランジスタは前記出力端子と前記第１抵抗との間に設けられ、前記第３トランジスタは前記入力端子と前記第２抵抗との間に設けられる
    、請求項４に記載の電源装置。
  9. 　前記第１～第３トランジスタは夫々に第１電極、第２電極及び制御電極を有し、前記第１～第３トランジスタの夫々において制御電極及び第１電極間の電圧に応じた電流が第１電極及び第２電極間に流れ、
    　前記レベルシフタは、前記第３トランジスタの制御電極及び第１電極間に設けられ且つ前記第３トランジスタの制御電極から第１電極に向かう向きに順方向を持つダイオードと、前記第３トランジスタの第１電極と前記入力端子との間に設けられた第３抵抗と、前記第２トランジスタの第１電極と前記出力端子との間に設けられた第４抵抗と、を更に備える
    、請求項８に記載の電源装置。
  10. 　前記レベルシフタは、前記第１トランジスタと前記電流源との間に設けられた第４トランジスタと、前記第２トランジスタと前記第１抵抗との間に設けられた第５トランジスタと、前記第３トランジスタと前記第２抵抗との間に設けられた第６トランジスタと、を更に備え、
    　前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタは互いに共通接続された制御電極を有して第２カレントミラー回路を構成し、前記第２カレントミラー回路において、前記第４トランジスタが電流の入力側に配置され且つ前記第５トランジスタ及び前記第６トランジスタが電流の出力側に配置され、
    　前記第１トランジスタ及び前記第４トランジスタを通じて前記参照電流が流れ、前記第２トランジスタ及び前記第５トランジスタを通じて前記第１電流が流れ、前記第３トランジスタ及び前記第６トランジスタを通じて前記第２電流が流れる
    、請求項９に記載の電源装置。
  11. 　当該電源装置は電圧トラッカであって、
    　前記出力電圧及び前記入力電圧間の差を減ずるように前記２つの比較用電圧の高低関係に基づき前記出力トランジスタの状態が制御される
    、請求項１～１０の何れかに記載の電源装置。
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