KR100187688B1 - 반도체 소자의 금속층 형성방법 - Google Patents

반도체 소자의 금속층 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속층 형성방법을 제공하는 것으로, 콜리메이터 증착방법을 이용한 금속층 증착으로 낮은 온도조건에서 콘택홀 내의 금속층간에 생성되는 동공을 방지하므로써 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 금속층 형성방법
제1a 내지 1d도는 종래 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.
제2a 내지 2d도는 본 발명의 실시예 1에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.
제3a 내지 3d도는 본 발명의 실시예 2에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 및 21 : 실리콘기판 12 및 22 : 접합영역
13 및 23 : 절연막 14 및 24 : 베리어금속층
15 및 25 : 티타늄 웨팅막 16 : 제1금속층
17 : 제2금속층 20 및 30 : 콘택홀
28 : 금속층
본 발명은 반도체 소자의 금속층 형성방법에 관한 것으로, 특히 콜리메이터(Collimator) 증착방법을 이용하여 콘택홀 내에 금속층을 완전히 매립할 수 있도록 한 반도체 소자의 금속층 형성방법에 관한 것이다.
일반적으로 소자의 집적도 향상에 기인하여 금속층 증착방법으로 가장 널리 사용되는 PVD방법이 한계성을 지니게 되었으며, 이를 극복하고자 금속고온공정이도입되고 있다. 금속층 형성공정은 직접회로 제조공정의 마지막 단계로서, 특히 복잡한 직접회로의 경우 수율(Yield)과 신뢰도(Reliability)에 가장 큰 영향을 주는 직접적인 공정이며, 콘택홀의 매립공정에서 매립정도를 결정하는 가장 중요한 요인은 저온증착공정에서 금속층의 단차피복성이다. 그러면 종래 반도체 소자의 금속층 형성방법을 첨부도면을 참조하여 설명하면 다음과 같다.
제1a 내지 1d도는 종래 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제1a도는 소정의 제조공정을 거친 실리콘기판(1)상에 절연막(3)을 형성한 후 접합영역(2)이 노출되도록 절연막(3)을 패터닝하여 콘택홀(10)을 형성한 상태의 단면도이다.
제1b도는 절연막(3) 및 접합영역(2)상에 베리어금속층(4)을 형성한후 경화처리를 하여 베리어금속층(4)을 조밀화 하고, 그 위에 티타늄 웨팅막(5)을 형성한 상태의 단면도이다. 베리어금속층(4)은 티타늄(Ti) 및 타타늄 나이트라이드(TiN)로 이루어지고, 티타늄 웨팅막(5)은 후속공정에서 제1금속층(6)의 표면이동도 및 흡착성을 변화시키기 위하여 형성된다.
제1c도는 스퍼터링(Sputtering)장비를 이용하여 타타늄 웨팅막(5)상에 제1금속층(6)을 형성한 상태의 단면도이다. 콘택홀(10)의 입구가 작고 깊이가 깊기 때문에 음영효과로 인하여 콘택홀(10)의 측면에도달하는 금속일자량이 적어 측면피복성이 떨어진 상태이다.
제1d도는 제1금속층(6)상에 제2금속층(7)을 형성한 후 콘택홀(10) 내의 제1금속층(6) 및 제2금속층(7)간에 동공(A)이 형성된 상태의 단면도이다. 제1금속층(6) 및 제2금속층(7)은 알루미늄(Al)을 사용하며, 제2금속층(7)을 이루는 금속원자들이 콘택홀(10) 하부로 충분히 흘러들어가기 전에 콘택홀(10) 상부에서 금속원자들이 맞물리는 오버행(Over-haing) 현상으로 동공(A)을 없애기 위해서는 600℃이상의 높은 증착온도 및 충분한 시간이 필요하며, 이때 높은 증착온도로 인하여 접합영역에 접합파괴 현상이 일어나는 문제점이 있다.
따라서 본 발명은 벌집형의 콜리메이터망을 이용한 콜리메이터 증탁 방법으로 금속층을 증착하여 상기한 단점을 해소할 수 있는 반도체 소자의 금속층 형성방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 실시예 1에 따른 본 발명은 소정의 제조공정을 거친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 절연막 및 접합영역상에 베리어금속층을 형성한 후 경화처리를 하여 베리어금속층을 조밀화 하는 단계와, 상기 단계로부터 베리어금속층상에 티타늄 웨팅막을 형성하는 단계와, 상기 단계로부터 콜리메이터 증착방법으로 티타늄 웨팅막상에 제1금속층을 형성하는 단계와, 상기 단계로부터 콜리메이터 증착방법으로 제1금속층상에 제2금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 실시예 2에 따른 본 발명은 소정의 제조공정을 거친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 절연막 및 접합영역상에 베리어금속층을 형성한 후 경화처리를 하여 베리어금속층을 조밀화 하는 단계와, 상기 단계로부터 베리어금속층상에 타타늄 웨팅막을 형성하는 단계와, 상기 단계로부터 콜리메이터 증착방법으로 티타늄 웨팅막상에 금속층을 형성하는 단계와, 상기 단계로부터 리플로우공정에 의해 금속층 내에 형성된 동공을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된도면을 참조하여 본 발명의 실시예 1를 상세히 설명하면 다음과 같다.
제2a 내지 2d도는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제2a도는 소정의 제조공정을 거친 실리콘기판(11)상에 절연막(13)을 형성한 후 접합영역(12)이 노출되도록 절연막(13)을 패터닝하여 콘택홀(20)을 형성한 상태의 단면도이다.
제2b도는 절연막(13) 및 접합영역(12)상에 베리어금속층(14)을 형성한 후 경화처리를 하여 베리어금속층(14)을 조밀화 하고, 그 위에 티타늄 웨팅막(15)을 형성한 상태의 단면도이다. 베리어금속층(14) 티타늄(Ti) 및 티타늄 나이트라이드(TiN)로 이루어지고, 티타늄 웨팅막(15)은 후속공정에서 제1금속층(16)의 표면이동도 및 흡착성을 변화시키기 위하여 형성된다.
제2c도는 콜리메이터 증착방법으로 티타늄 웨팅막(15)상에 제1금속층(16)의 두께가 1000 내지 4000Å이 되도록 형성한 상태의 단면도이다. 이때 콘택홀(20)의 측면 및 하부에는 제1금속층(16)이 고르게 증착된다. 제1금속층(16) 증착조건은 0 내지 100℃의 온도로 실시된다.
제2d도는 제1금속층(16)상에 제2금속층(17)의 두께가 500 내지 4000Å이 되도록 형성한 상태의 단면도이다. 이때, 제1금속층(16)의 균일한 증착에 의해 제2금속층(17)을 이루는 금속원자들이 콘택홀(20)을 완전히 매립시킨다. 제2금속층(17) 증착조건은 300 내지 550℃의 온도로 실시된다. 상기 제1금속층(16) 및 제2금속층(17)은 알루미늄(Al)으로 이루어진다.
이하, 첨부된도면을 참조하여 본 발명의 실시예 2를 상세히 설명하면 다음과 같다.
제3a 내지 3d도는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제3a도는 소정의 제조공정을 거친 실리콘기판(21)상에 절연막(23)을 형성한 후 접합영역(22)이 노출되도록 절연막(23)을 패터닝하여 콘택홀(30)을 형성한 상태의 단면도이다.
제3b도는 절연막(23) 및 접합영역(22)상에 베리어금속층(24)을 형성한 후 경화처리를 하여 베리어금속층(24)을 조밀화 하고, 그 위에 티타늄 웨팅막(25)을 형성한 상태의 단면도이다. 베리어금속층(24)은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)로 이루어지고, 티타늄 웨팅막(25)은 후속공정에서 금속층(28)의 표면이동도 및 흡착성을 변화시키기 위하여 형성된다.
제3c도는 콜리메이터 증착방법으로 티타늄 웨팅막(25)상에 금속층(28)의 두께가 1500 내지 7000Å이 되도록 형성한 상태의 단면도이다. 이때 콘택홀(30)내에는도면에도시한 바와같이 동공(B)이 생성된다. 금속층(28)증착조건은 0 내지 100℃의 온도로 실시된다. 상기 금속층(28)은 알루미늄(Al)으로 이루어진다.
제3d도는 리플로우(Reflow) 공정에 의해 금속층(28)내에 형성된 동공(B)을 제거시킨 상태의 단면도이다. 리플로우 공정은 400 내지 600℃의 온도로 실시된다.
상술한 바와같이 본 발명에 의하면 콜리메이터 증착방법을 이용한 금속층 증착으로 낮은 온도조건에서 콘택홀 내의 금속층간에 생성되는 동공을 방지하므로써 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 반도체 소자의 금속층 형성방법에 있어서, 소정의 제조공정을 거친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 베리어금속층을 조밀화 하는 단계와, 상기 단계로부터 상기 베리어금속층상에 티타늄 웨팅막을 형성하는 단계와, 상기 단계로부터 콜리메이터 증착방법으로 상기 티타늄 웨팅막상에 제1금속층을 증착하여 형성하는 단계와, 상기 단계로부터 콜리메이터 증착방법으로 상기 제1금속층상에 제2금속층을 증착하여 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
  2. 제1항에 있어서, 상기 베리어금속층은 티타늄 및 티타늄 나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
  3. 제1항에 있어서, 상기 제1금속층은 0 내지 100℃의 온도조건에서 알루미늄을 1000 내지 4000Å의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
  4. 제4항에 있어서, 상기 제2금속층은 300 내지 550℃의 온도조건에서 알루미늄을 500 내지 4000Å의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
  5. 반도체 소자의 금속층 형성방법에 있어서, 소정의 제조공정을 거친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 절연막 및 접합영역상에 베리어금속층을 형성한 후 경화처리를 하여 상기 베리어금속층을 조밀화 하는 단계와, 상기 단계로부터 상기 베리어금속층상에 티타늄 웨팅막을 형성하는 단계와, 상기 단계로부터 콜리메이터 증착방법으로 상기 티타늄 웨팅막상에 금속층 증착하여 형성하는 단계와, 상기 단계로부터 리플리오공정에 의해 상기 금속층 내에 형성된 동공을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
  6. 제5항에 있어서, 상기 금속층은 0 내지 100℃의 온도조건에서 알루미늄을 1500 내지 7000Å의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
  7. 제5항에 있어서, 상기 리플리우 공정은 400 내지 600℃의 온도조건에서 실시되는 되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
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