KR100217909B1 - 반도체 소자의 다중 금속층 형성 방법 - Google Patents

반도체 소자의 다중 금속층 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다중 금속층 형성 방법에 관한 것으로, 콘택 홀의 단차 및 금속의 층덮힘 불량으로 인해 발생되는 문제점을 해소하기 위하여 금속층간 절연막에 소정 깊이의 트렌치를 형성하고, 상기 트렌치내에 콘택 홀을 형성한다. 그리고 상기 트렌치 및 콘택 홀이 매립되도록 금속을 증착한 후 상기 금속층간 절연막상의 금속을 연마하여 표면을 평탄화시키므로써 후속 공정을 용이하게 실시 할 수 있으며, 고유 저항 값이 낮은 금속을 사용하여 소자의 수율 및 특성이 향상될 수 있도록 한다.

Description

반도체 소자의 다중 금속층 형성 방법
제1(a)도 및 제1(b)도는 종래 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(f)도는 본 발명에 따른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 하부 금속층
3 및 13 : 금속층간 절연막 4 및 15 : 콘택 홀
6 및 16 : 베리어 금속층 7 및 19 : 상부 금속층
8 : 보이드 14 : 트렌치
17 : 금속
본 발명은 반도체 소자의 다중 금속층 형성 방법에 관한 것으로, 특히 금속의 층덮힘 특성 및 표면의 평탄도를 향상시킬 수 있도록 한 반도체 소자의 다중 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성되며, 금속층간의 접속은 금속층간 절연막에 형성되는 콘택 홀(Contact Hole)을 통해 이루어진다. 그런데 반도체 소자가 고집적화됨에 따라 콘택 홀의 크기가 감소되기 때문에 콘택 홀내에 금속을 매립시키는 공정이 어려워지며, 또한 콘택 홀 에서의 평탄도 저하가 문제점으로 발생된다. 그러면 종래 반도체 소자의 다중 금속층 형성 방법을 제1(a) 도 및 제1(b)도를 통해 설명하면 다음과 같다.
종래 반도체 소자의 다중 금속층 형성 방법은 제1(a)도에 도시된 바와 같이 하부 금속층(2)이 형성된 실리콘 기판(1)상에 금속층간 절연막(3)을 형성한 후 하부 금속층(2)의 소정 부분이 노출되도록 금속층간 절연막(3)을 패터닝하여 콘택 홀(4)을 형성한다. 그리고 제1(b)도에 도시된 바와 같이 전체 상부면에 베리어 금속층(6)을 형성한 후 콘택 홀(4)이 매립되도록 전체 상부면에 알루미늄(Al)과 같은 금속(Metal)을 증착하여 상부 금속층(7)을 형성한다. 이후 상기와 같은 공정을 순차적으로 반복 실시하여 다중 구조의 금속층을 형성하는데, 이와 같은 방법을 이용하는 경우 상부 금속층(7)을 형성하기 위한 금속 증착 공정시 콘택 홀(4)내의 단차로 인하여 금속의 층덮힘이 불량해진다. 그러므로 콘택 홀(4)내에 보이드(Void; 8)가 발생되며, 상부 금속층(7) 표면의 평탄도가 저하되어 후속 공정의 진행이 어려워진다. 반면에 금속의 층덮힘을 향상시키기 위하여 콘택 홀(4)내에 텅스텐(W)을 이용하여 플러그(Plug)를 형성하는 방법을 제조 원가를 상승시킬 뿐만 아니라, 텅스텐(W)의 높은 고유 저항 값으로 인해 소자의 특성이 저하되는 단점이 있다.
따라서, 본 발명은 금속층간 절연막에 소정 깊이의 트렌치를 형성하고, 트렌치내에 콘택 홀을 형성하여 트렌치 및 콘택 홀이 매립되도록 금속을 증착한 후 금속층간 절연박상의 금속을 연마하여 표면을 평탄화시키므로써 상기한 단점을 해소 할 수 있는 반도체 소자의 다중 금속층 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 하부 금속층이 형성된 실리콘 기판상에 금속층간 절연막을 형성한 후 상기 금속층간 절연막에 소정 깊이의 트렌치를 형성하는 제1 단계와, 상기 트렌치내에 상기 하부 금속층의 소정 부분이 노출되도록 콘택 홀을 형성하는 제2 단계와, 상기 트렌치 및 상기 콘택홀을 포함한 전체 상부면에 베리어 금속층을 형성한 후 상기 트렌치 및 콘택 홀이 매립되도록 전체 상부면에 금속을 증착하는 제3 단계와, 상기 금속을 리플로우시킨 후 상기 금속층간 절연막의 표면이 노출되는 시점까지 상기 금속을 연마하여 표면을 평탄화시키는 제4 단계와, 전체 상부면에 상부 금속층을 형성하는 제5 단계와, 상기 제1 내지 제5 단계를 순차적으로 반복 실시하는 제6 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(f)도는 본 발명에 따른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도이다.
제2(a)도는 하부 금속층(12)이 형성된 실리콘 기판(11) 상부에 금속층간 절연막(13)을 형성한 후 금속층간 절연막(13)에 소정 깊이의 트렌치(14)를 형성한 상태의 단면도이고, 제2(b)도는 콘택 바스크(Mask)를 이용한 사진 및 식각 공정으로 트렌치(14)내에 하부 금속층(12)의 소정 부분이 노출되도록 콘택 홀(15)을 형성한 상태의 단면도이다.
제2(c)도는 전체 상부면에 70 내지 130Å 두께의 티타늄(Ti) 및 250 내지 350Å 두껭 l 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 베리어 금속층(16)을 형성한 상태의 단면도이고, 제2(d)도는 실온(Room temperature)에서 트렌치(14) 및 콘택 홀(15)이 매립되도록 전체 상부면에 알루미늄(Al)과 같은 금속(17)을 증착한 후 금속(17)을 리플로우(Reflow)시킨 상태의 단면도이다. 이때, 트렌치(14)에 의해 콘택 홀(15)의 단차가 감소되어 금속(17)의 층덮힘이 양호해지며, 리플로우 공정은 400 내지 500℃의 온도에서 150 내지 200초동안 실시된다.
제2(e)도는 화학적 기계 연마(Chemical Mechanical Polishing) 방법으로 금속층간 절연막(13)의 표면이 노출되는 시점까지 금속(17)을 연마하여 표면을 평탄화시킨 상태의 단면도로서, 금속(17) 및 베리어 금속층(16)은 동일한 연마비를 가지며, 이때 연마비는 0.1 내지 0.3㎛/분 정도가 되도록 한다.
제2(f)도는 전체 상부면에 알루미늄(Al)과 같은 금속을 증착하여 상부 금속층(19)을 형성한 상태의 단면도로서, 이후 상기 제2(a) 도 내지 제2(e) 도에 설명된 공정을 순차적으로 반복 실시하여 다중 구조의 금속층을 형성한다.
상술한 바와 같이 본 발명에 의하면 금속층간 절연막에 소정 길이의 트렌치를 형성하고, 상기 트렌치내에 콘택 홀을 형성한다. 그리고 상기 트렌치 및 콘텍홀이 매립되도록 금속을 증착한 후 상기 금속층간 절연막상의 금속을 연마하여 표면을 평탄화시킨다. 이에 의해 후속 공정을 용이하게 실시할 수 있으며, 고유 저항값이 낮은 금속을 사용하여 소자의 수율 및 특성이 향상될 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 하부 금속층이 형성된 실리콘 기판상에 금속층간 절연막을 형성한 후 상기 금속층간 절연막에 소정 깊이의 트렌치를 형성하는 제1 단계와, 상기 트렌치내에 상기 하부 금속층의 소정 부분이 노출되도록 콘택 홀을 형성하는 제2 단계와, 상기 트렌치 및 상기 콘택홀을 포함한 전체 상부면에 베리어 금속층을 형성한 후 상기 트렌치 및 콘택 홀이 매립되도록 전체 상부면에 금속을 증착하는 제3 단계와, 상기 금속을 리플로우시킨 후 상기 금속층간 절연막의 표면이 노출되는 시점까지 상기 금속을 연마하여 표면을 평탄화시키는 제4 단계와, 전체 상부면에 상부 금속층을 형성하는 제5 단계와, 상기 제1 내지 제5 단계를 순차적으로 반복 실시하는 제6 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  2. 제1항에 있어서, 상기 베리어 금속층은 티타늄 및 티타늄 나이트라이드가 순차적으로 증착된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  3. 제2항에 있어서, 상기 티타늄은 70 내지 130Å 두께로 증착되며, 상기 티타늄 나이트라이드는 250 내지 350Å두께로 증착된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  4. 제1항에 있어서, 상기 리플로우 공정은 400 내지 500℃의 온도에서 150 내지 200초동안 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  5. 제1항에 있어서, 상기 연마 공정은 화학적 기계 연마 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  6. 제1항에 있어서, 상기 제3 단계에서 형성된 상기 베리어 금속층 및 증착된 상기 금속의 연마비는 동일한 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  7. 제6항에 있어서, 상기 연마비는 0.1 내지 0.3㎛/분인 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
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