KR940011732B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR940011732B1 KR940011732B1 KR1019910020524A KR910020524A KR940011732B1 KR 940011732 B1 KR940011732 B1 KR 940011732B1 KR 1019910020524 A KR1019910020524 A KR 1019910020524A KR 910020524 A KR910020524 A KR 910020524A KR 940011732 B1 KR940011732 B1 KR 940011732B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- film
- tungsten
- cvd tungsten
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 58
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 58
- 239000010937 tungsten Substances 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000001039 wet etching Methods 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 3
- 238000009736 wetting Methods 0.000 claims 1
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제1a도 내지 제1c도는 종래의 블랭킷 CVD텅스텐공정을 도시한 단면도.
제2a도 내지 제2d도는 본 발명의 제1방법을 도시한 단면도.
제3a도 내지 제3d도는 본 발명의 제2방법을 도시한 단면도.
제4a도 내지 제4c도는 본 발명의 제2방법에 의한 일실시예를 도시한 단면도.
본 발명은 금속배선 형성방법에 관한 것으로, 특히 CVD텅스텐공정을 이용한 콘택홀 매몰방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 콘택홀의 종횡비(Aspect ratio)는 더욱 증가되고 있으며, 이에 따라 종래의 알루미늄 스퍼터링(Sputtering) 방식에서는 콘택홀에서의 스텝커버리지(Step coverage)가 나빠 배선이 단락되는 등의 문제가 초래되었다. 따라서 이러한 문제를 해결하기 위하여 콘택홀매몰기술로서 블랭캇텅스텐과 선택 CVD텅스텐공정이 연구되고 있다. 특히, 공정이 안정화되어 있고 스텝커버러지가 매우 우수한 블랭킷텅스텐공정이 더욱 주목받고 있으며 이에 대한 연구가 활발히 진행되고 있다.
블랭킷텅스텐공정은 CVD텅스텐을 콘택홀 내부에 증착시키는 방법으로, 콘택홀의 측면 및 바닥부분부터 CVD텅스텐막의 증착이 시작되어 이것이 충분히 두꺼워져 마침내 콘택홀이 메워지게 되는데 이때, 콘택홀 내부뿐만아니라 콘택홀 이외의 다른 영역에도 CVD텅스텐막이 증착되기 때문에 콘택홀 이외의 다른 부분에 증착된 CVD텅스텐막을 제거하기 위한 에치백공정에 뒤따르게 된다. 그러나 이 에치백공정시에 다음과 같은 문제점이 발생한다.
콘택홀의 측벽 부분에서 텅스텐막의 증착이 시작되어 콘택홀 내부가 채워져 갈때 결국에 가서는 콘택홀 내부 중심부에서 텅스텐막이 서로 맞닿는 부분이 생기게 되는데, 이 텅스텐막이 서로 접촉되는 부분이 텅스텐막보다 에치백공정시에 더욱 빨리 에치가 진행되어 에치백공정의 완료후에 키홀(Key hole)이 형성되어 후속공정인 금속배선층 형성시에 스텝커버리지가 나빠짐에 따라 보이드(void)로 존재하게 되어 금속배선의 신뢰성이 저하되거나 열처리에 따른 텅스텐보다 금속배선이 변형될 우려가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 블랭킷 CVD텅스텐공정시 발생할 수 있는 키홀을 제거할 수 있는 CVD텅스텐공정을 이용한 콘택홀 매몰방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 방법은 반도체기판상의 절연막의 소정영역에 형성된 콘택홀을 매몰시키기 위한 블랭킷 CVD텅스텐공정시에 발생되는 키홀을 제거하는 방법에 있어서, 콘택홀 이외의 부분에 형성된 텅스텐막을 제거하기 위한 에치백공정 후에 상기 절연막을 습식식각에 의해 표면부분을 식각하는 공정과, 블랭킷 CVD텅스텐에 의해 매몰된 콘택홀 및 상기 식각된 절연막상에 선택 CVD텅스텐을 증착시키는 공정으로 구성된 것을 특징으로 한다.
또한 본 발명의 다른 방법은 반도체기판상의 절연막의 소정영역에 형성된 콘택홀을 매몰시키기 위한 블랭킷 CVD텅스텐공정시에 발생되는 키홀을 제거하는 방법에 있어서, 콘택홀 이외의 부분에 형성된 텅스텐막을 제거하기 위한 에치백공정후에 블랭킷 CVD텅스텐에 의해 매몰된 콘택홀 및 상기 절연막상에 TiN막을 증착시키는 공정과, 습식식각에 의해 상기 키홀부분에 증착된 TiN막만을 제거하는 공정, 상기 키홀부분에 선택 CVD텅스텐을 증착시키는 공정, 및 상기 키홀 이외의 부분에 남아 있는 TiN막을 제거하는 공정으로 구성된 것을 특징으로 한다.
이하, 도면을 참조해서 본 발명을 상세히 설명한다.
본 발명의 이해를 돕기 위하여 종래 블랭킷 CVD텅스텐공정을 이용한 콘택홀매몰기술을 제1a도 내지 제1c도를 참조하여 설명하면 다음과 같다.
반도체기판(1)상의 절연막(2), 예컨대 산화막에 콘택홀을 형성한 후 밀착층(Adhesion layer)(3), 예컨대 TiN막(산화막상에 잘 부착되지 않는 성질을 가진 CVD텅스텐막을 증착시키기 위해 형성한다)을 콘택홀 및 절연막(2)상에 형성하고 나서 CVD텅스텐막(4)을 증착하여 콘택홀을 매몰시킨다(제1a도).
이어서 에치백공정에 의해 콘택홀 이외의 부분에 형성된 CVD텅스텐막을 제거하게 되면 콘택홀 내부에 CVD텅스텐막이 증착되어 서로 접촉하는 부분의 에치가 빠르게 진행되어 키홀(5)이 생기게 된다(제1b도). 이에 따라 스퍼터링방식으로 금속배선을 형성시키는 경우 상기 키홀이 보이드로 존재하게 된다(제1c도).
상기 종래기술의 문제점을 해결하기 위한 본 발명의 제1방법을 제2a도 내지 제 2d도를 참조하여 설명하면 다음과 같다.
반도체기판(1)상의 절연막, 예컨대 산화막(2)에 형성된 콘택홀을 매몰시키기 위하여 통상의 블랭킷 텅스텐공정을 행하게 되면 블랭킷 텅스텐공정에 뒤따르는 에치백공정에 의해 키홀(5)이 생긴다(제2a도 참조). 이 키홀을 매몰시키기 위하여 우선, 제2b도에 도시한 바와 같이 상기 산화막(2)을 습식식각에 의해 제거한다. 이때, 습식식각에 의해 산화막표면이 손상되는데 이 손상된 산화막의 표면을 이용하면 제2c도에 도시한 바와 같이 선택 CVD텅스텐의 성장이 가능하게 된다. 이와 같이 선택 CVD텅스텐으로 상기 키홀을 매몰시킨 다음 제2d도에 도시한 바와 같이 금속층(6)을 형성하게 되면 키홀로 인한 보이드의 발생을 방지할 수 있다.
상기 제2a도를 참조하여 설명한 바와 같이 키홀이 생성된 블랭킷 텅스텐막(4) 및 절연막(2)상에 TiN막(3)을 스퍼터링에 의해 증착시킨 후(제3a도), 키홀부분에 증착된 TiN막만이 제거되도록 습식식각을 진행한다(제3b도). 이어서 선택 CVD텅스텐공정을 행하면 TiN막(8)과 텅스텐막의 우수한 선택성(Selectivity)으로 인해 키홀부분에 선택 CVD텅스텐막(14)이 증착되게 되며(제3c도) 습식식각에 의해 TiN막을 완전히 제거하면 키홀부분만 선택 CVD텅스텐막(14)에 의해 매몰된다(제3d도). 이 방법은 키홀만을 매몰시키는 방법으로, 상기 제1방법에 있어서 콘택홀 크기보다 텅스텐이 넓게 증착되는 단점을 극복하는 방법이다.
다음에 상기 제2방법을 이용한 본 발명의 일실시예를 제4a도 내지 제4c도를 참조하여 설명한다.
본 실시예는 블랭킷 텅스텐을 이용하지 않고 선택 CVD텅스텐만으로 콘택홀을 매몰시키는 것으로, 먼저 반도체기판(1)에 형성된 절연막(2), 예컨대 산화막상에 금속층(6)을 형성한 후 이 금속층(6)상에 TiN막(8)을 스퍼터링 증착시킨다(제4a도).
이어서 콘택홀내부에 증착된 TiN막만이 제거되도록 습식식각을 진행한 후, 선택 CVD텅스텐막(14)을 성장시킨다(제4b도).
이어서 상기 TiN막을 습식식각에 의해 완전히 제거함으로써 콘택홀 매몰공정을 완료한다(제4c도).
상기와 같이 본 발명의 실시예에 의하여 텅스텐과 실리콘과의 열악한 접착특성 및 불안정한 전기적 특성을 극복할 수 잇으며 블랭킷 텅스텐을 사용하는 것보다 선택 CVD텅스텐을 사용하는 것이 경제적인 면에서 유리한 이점이 있다.
이상 상술한 바와 같이 본 발명에 의하면, 콘택홀 매몰을 위한 블랭킷 텅스텐 형성공정시에 발생하는 키홀 등의 결함을 제거할 수 있음에 따라 금속배선의 신뢰성을 높일 수 있게 된다.
Claims (3)
- 반도체기판상의 절연막의 소정영역에 형성된 콘택홀을 매몰시키기 위한 블랭킷 CVD텅스텐공정시에 발생되는 키홀을 제거하는 방법에 있어서, 콘택홀 이외의 부분에 형성된 텅스텐막을 제거하기 위한 에치백 공정 후에 상기 절연막을 습식식각에 의해 표면부분을 식각하는 공정과, 블랭킷 CVD텅스텐에 의해 매몰된 콘택홀 및 상기 식각된 절연막상에 선택 CVD텅스텐을 증착시키는 공정을 구비한 것을 특징으로 하는 콘택홀 매몰방법.
- 반도체기판상의 절연막의 소정영역에 형성된 콘택홀을 매몰시키기 위한 블랭킷 CVD텅스텐 공정시에 발생되는 키홀을 제거하는 방법에 있어서, 콘택홀 이외의 부분에 형성된 텅스텐막을 제거하기 위한 에치백 공정 후에 블랭킷 CVD텅스텐에 의해 매몰된 콘택홀 및 상기 절연막상에 TiN막을 증착시키는 공정과, 습식식각에 의해 상기 키홀부분에 증착된 TiN막만을 제거하는 공정, 상기 키홀부분에 선택 CVD텅스텐을 증착시키는 공정, 및 상기 키홀 이외의 부분에 남아 있는 TiN막을 제거하는 공정을 구비한 것을 특징으로 하는 콘택홀 매몰방법.
- 반도체기판상의 절연막의 소정영역에 형성된 콘택홀을 매몰하는 방법에 있어서, 상기 절연막상에 금속층을 형성하는 공정과, 상기 금속층상에 TiN막을 증착시키는 공정, 상기 콘택홀의 내부에 증착된 TiN막만을 습식식각에 의해 제거하는 공정, 상기 TiN막이 제거된 콘택홀 내부에 선택 CVD텅스텐막을 형성하는 공정, 및 상기 콘택홀 이외의 부분에 남겨진 TiN막을 습식식각에 의해 제거하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020524A KR940011732B1 (ko) | 1991-11-18 | 1991-11-18 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020524A KR940011732B1 (ko) | 1991-11-18 | 1991-11-18 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011116A KR930011116A (ko) | 1993-06-23 |
| KR940011732B1 true KR940011732B1 (ko) | 1994-12-23 |
Family
ID=19323008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910020524A KR940011732B1 (ko) | 1991-11-18 | 1991-11-18 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940011732B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396684B1 (ko) * | 1996-11-06 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체장치의금속배선형성방법 |
| KR100423065B1 (ko) * | 1996-12-28 | 2004-06-10 | 주식회사 하이닉스반도체 | 반도체소자의키-홀발생방지방법 |
| KR20010003207A (ko) * | 1999-06-22 | 2001-01-15 | 김영환 | 반도체 소자의 금속배선 형성방법 |
-
1991
- 1991-11-18 KR KR1019910020524A patent/KR940011732B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011116A (ko) | 1993-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100215846B1 (ko) | 반도체장치의 배선형성방법 | |
| US5227335A (en) | Tungsten metallization | |
| JPS63205951A (ja) | 安定な低抵抗コンタクト | |
| KR100223334B1 (ko) | 반도체소자의 금속배선형성방법 | |
| JPH07120637B2 (ja) | 半導体面に接触を形成する方法 | |
| US6022800A (en) | Method of forming barrier layer for tungsten plugs in interlayer dielectrics | |
| KR100338941B1 (ko) | 반도체소자의 컨택 형성방법 | |
| KR940011732B1 (ko) | 반도체장치의 제조방법 | |
| KR100559030B1 (ko) | 반도체 소자의 구리 금속 배선 형성 방법 | |
| KR100301057B1 (ko) | 구리 배선층을 갖는 반도체 소자 및 그 제조방법 | |
| JP2519217B2 (ja) | 相互接続導体を形成する方法 | |
| KR100364260B1 (ko) | 반도체 집적 회로의 제조 방법 | |
| KR100221656B1 (ko) | 배선 형성 방법 | |
| KR100499401B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100190064B1 (ko) | 금속 배선 형성 방법 | |
| KR100307827B1 (ko) | 반도체소자의 금속배선 콘택 형성방법 | |
| KR100451493B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100359779B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
| KR100431310B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100324020B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR20020058430A (ko) | 반도체소자의 배선 형성방법 | |
| KR100396684B1 (ko) | 반도체장치의금속배선형성방법 | |
| KR100260817B1 (ko) | 반도체장치의플러그형성방법 | |
| JPH04225550A (ja) | メタルプラグの形成方法 | |
| JPH04127425A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20011107 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |