KR100187687B1 - 반도체 소자의 금속층 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속층 형성방법을 제공하는 것으로 저온챔버를 이용하여 콜리메이티드 방법으로 제1금속층을 증착한 후 고온챔버를 이용한 고온공정에서 온도를 낮추어 제2금속층을 증착하므로써 금속층의 층덮힘을 양호하게 할 수 있는 효과가 있다.

Description

반도체 소자의 금속층 형성방법

제1a 내지 1d도는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 콘택홀 11 : 실리콘기판

12 : 접합영역 13 : 절연막

14 : 베리어금속층 14 : 티타늄 웨팅막

16 : 제1금속층 17 : 제2금속층

본 발명은 반도체 소자의 금속층 형성방법에 관한 것으로, 특히 저온챔버 및 고온챔버를 이용하여 콘택홀 내에 금속층을 완전히 매립할 수 있도록 한 반도체 소자의 금속층 형성방법에 관한 것이다.

일반적으로 소자가 고집적화 됨에 따라 신뢰성 있는 소자의 제작을 위해 새로운 공정이 도입되고, 특히 금속콘택의 크기가 서브-하프 미크론(Sub-Half Micron) 이하로 감소함에 따라 기존의 스퍼터링(Sputtering)에 의한 증착 방법으로는 신뢰성 있는 소자의 제조를 위한 충분한 스텝 커버리지(Step Coverage)를 확보할 수 없게 되었다. 그래서 이를 개선하고자 고온재용융법(Reflow), 2단계 증착법 및 레이져(Laser)를 이용한 멜팅(Melting)법 등이 이용되고 있다. 그러나 이러한 고온공정 도입으로 인하여 베리어 금속(Barrier Metal)의 취약성에 의한 접합파괴(Junction Spiking)현상이 증대되었다.

또, 2단계 증착법에서는 금속을 증착할 경우 1단계 금속층 증착시 기존의 스퍼터링 방식으로는 콘택홀 측벽에 충분한 스텝커버리지를 확보할 수 없고, 이에 따라 2단계 금속층 증착시 플로우를 원할하게 하기 위하여 높은 온도에서 금속층 증착을 하게 되는데, 이는 금속층 표면의 거칠기가 증대하고, 후속공정으로 리소그래피 공정(Lithography Process)이 어려운 문제가 있다.

따라서 본 발명은 저온챔버(Cold Chamber)를 이용하여 콜리메이티드(Collimated) 방법으로 증착한 후 고온챔버(Hot Chamber)를 이용한 고온고정에서 온도를 낮추어 증착하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속층 형성방법을 제공하는 데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 소정의 제조공정을 거친 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 절연막 및 접합영역상에 베리어금속층을 형성한 후 경화처리를 하여 베리어금속층을 조밀화 하는 단계와, 상기 단계로부터 베리어금속층상에 티타늄 웨팅막을 형성하는 단계와, 상기 단계로부터 콜리메이티드 증착방법으로 티타늄 웨팅막상에 제1금속층을 증착하여 형성하는 단계와, 상기 단계로부터 제1 금속층상에 제2금속층을 증착하여 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1a 내지 1d도는 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도이다.

제1a도는 소정의 제조공정을 거친 실리콘기판(11)상에 절연막(13)을 형성한 후 접합영역(12)이 노출되도록 절연막(13)을 패터닝하여 콘택홀(10)을 형성한 상태의 단면도이다.

제1b도는 절연막(13) 및 접합영역(12)상에 베리어금속층(14)을 형성한 후 경화처리를 하여 베리어금속층(14)을 조밀화 하고, 그 위에 티타늄 웨팅막(15)을 형성한 상태의 단면도이다. 베리어금속층(14)은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)로 이루어지고, 티타늄 웨팅막(15)은 400 내지 700Å의 두께를 갖는 티타늄(Ti)막으로 후속공정에서 제1금속층(16)의 표면 이동도 및 흡착성을 좋게 하기 위하여 형성된다.

제1c도는 저온챔버에서 콜리메이티드 증착방법으로 티타늄 웨팅막(15)상에 제1금속층(16)을 증착시킨 상태의 단면도이다. 이때 제1금속층(16)은 알루미늄(Al)이 25 내지 200℃의 온도, 8 내지 15KW의 전력 및 1 내지 5mTorr의 압력 조건으로 1000 내지 3000Å의 두께가 되도록 형성된다.

제1d도는 고온챔버에서 제2금속층(17)을 제1금속층(16)상에 증착시킨 상태의 단면도이다. 이때 제2금속층(17)은 알루미늄(Al)이 450 내지 500℃의 온도, 2 내지 5KW의 전력 및 1 내지 5mTorr의 압력조건으로 형성된다.

즉, 저온챔버를 이용한 알루미늄(Al) 증착시 균일하게 증착된 콜리메이티드 알루미늄(Al)으로 인하여 작은 구동력으로도 고온 알루미늄(Al)증착시 플로우가 용이하게 일어나 종래의 저온에서 고온으로의 연속 증착에 비해 고온증착 온도를 낮출 수 있으며, 또 콘택홀(10)의 매립효과도 매우 뛰어나다.

일 실시예로 고온챔버에서 제2금속층(17)인 알루미늄(Al)을 450℃에서 증착하였을 경우 0.36×0.45㎛²의 넓이를 갖는 콘택홀(10)에서도 완전히 매립되며, 종래의 스퍼터링 방식에 의한 저온에서 고온으로의 연속 공정시에는 500℃에서 증착하여도 보이드(Void)가 발생하게 된다.

이와같이 콜리메이티드 알루미늄(Al)을 저온챔버에서 실시할 때 알루미늄(Al)의 층덮힘이 좋아지고, 저온챔버 및 고온챔버를 이용한 2단계 증착단계에서는 증착온도의 감소로 인하여 고온공정에서 문제되는 접합 파괴 현상을 줄일 수 있으며 표면특성의 개선으로 인하여 후속공정인 리소그래피 공정을 용이하게 실시할 수 있다.

본 실시예에서는 1층의 금속배선에 적용하였으나 본 발명은 이것에 한정되는 것은 아니다. 즉, 소자의 고집적화에 따라 다층 배선공정에서 비아홀(Via Hole)의 매립을 위하여 실시하면 더욱 좋은 효과를 얻을 수 있다.

상술한 바와같이 본 발명에 의하면 저온챔버를 이용하여 콜리메이티드 방법으로 제1금속층을 증착한 후 고온챔버를 이용한 고온공정에서 온도를 낮추어 제2 금속층을 증착하므로써 금속층의 층덮힘을 양호하게 할 수 있는 탁월한 효과가 있다.

Claims (5)

1. 반도체 소자의 금속층 형성방법에 있어서, 소정의 제조공정을 거친 실리콘기판상에 절연막을 형성한 후 접합 영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 절연막 및 접합영역상에 베리어금속층을 형성한 후 경화처리를 하여 상기 베리어금속층을 조밀화 하는 단계와, 상기 단계로부터 상기 베리어금속층상에 티타늄 웨팅막을 형성하는 단계와, 상기 단계로부터 콜리메이티드 증착방법으로 상기 티타늄 웨팅막상에 제1금속층을 형성하는 단계와, 상기 단계로부터 상기 제1금속층상에 제2금속층을 증착하여 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
2. 제1항에 있어서, 상기 베리어금속층은 티타늄 및 티타늄 나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
3. 제1항에 있어서, 상기 티타늄 웨팅막은 티타늄이 400 내지 700Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
4. 제1항에 있어서, 상기 제1금속층은 알루미늄이 25 내지 200℃의 온도, 8 내지 15KW의 전력 및 1 내지 5mTorr의 압력 조건에서 1000 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
5. 제1항에 있어서, 상기 제2금속층은 알루미늄이 450 내지 500℃의 온도 2 내지 5KW의 전력 및 1 내지 5mTorr의 압력조건에서 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.