JPH04233242A - Icステージの製造方法 - Google Patents
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Abstract
め要約のデータは記録されません。
Description
接続点からなり、相互接続ワイヤをステージ下に位置す
るICの導電部に接続する、ICステージの製造方法に
関する。誘電材料層は、接続点およびワイヤにより占有
されていないボリュームを充填する。
図は、ICステージを示す図であり、第2図および第3
図に、その従来の製造方法が図示されている。
に分けることが可能であり、接続点4が下部サブレイヤ
2に、相互接続ワイヤ5が上部サブレイヤ3に設けられ
ている。接続点4は、特に、前記誘電層1下に位置する
ゲート6、ソース、またはドレインに成り得る、ICの
導電部に、相互接続ワイヤ5を、接続する。
レイヤ2を蒸着し、次いでその上に樹脂層7を蒸着する
。これに続いて、マスクを形成するように、接続点5上
の位置に、空洞8を形成するために、前記樹脂層7をリ
ソグラフする。その後、前記下部サブレイヤ2をエッチ
ングして、接続点4の位置に、空洞9を形成することが
できる。この状態を、第2図に示す。前記マスクを取り
除いた後、誘電材料は、下部サブレイヤ2上に蒸着され
、前記空洞9が埋められ、このようにして、接続点4お
よび下部サブレイヤ2を被覆する上部導電層10が形成
される。最後に、前記上部導電層10をエッチングする
ことにより、前記相互接続ワイヤ5が形成される。この
状態を第3図に示す。前記相互接続ワイヤ5間の隙間は
、前記上部サブレイヤ3を形成すべく、誘電蒸着物で充
填される。必要ならば、前記相互接続ワイヤ5は、図示
していないが、パッシベーション層により被覆される。
覆層10が完全には平面に成り得ず、前記接続点4上に
穴部ができてしまう。前記空洞9が高位形状であったり
、ファクター(深さ/直径比)を形成する場合、前記穴
部が形成されると、満足する伝送電気を得ることのでき
る相互接続ワイヤ5を得ることが不可能となる。したが
って、この方法においては、相互接続ワイヤ5の幅およ
び前記接続点4の直径が減縮できないため、前記回路の
集積密度は制限される。
々の変形例が提案されている。接続点4および相互接続
ワイヤ5の形成においては、蒸着に適し、その上面が自
動的に平面となり、より特別には、化学蒸着によるタン
グステンまたは多結晶シリコンである材料が使用される
が、これらの材料の導電性は低く、結果的にはより厚い
相互接続ワイヤ5を使用する必要が生じる。また、これ
らの方法により前記被覆層10を形成後、接続点4のみ
を残すべく、前記層をエッチングにより、完全に除去す
ることが提案されている。この過程に次いで、前記上部
サブレイヤ3を蒸着し、相互接続ワイヤ5の位置でエッ
チングして、エッチングされた上部サブレイヤ3を被覆
すべく、アルミニウムなどの導電性金属を蒸着する。こ
のようにすると、第1図の状態を得るべく、前記上部サ
ブレイヤ3上のアルミニウムを除去することは、容易で
ある。しかしながら、この方法においては、2段階で、
導電性材料を蒸着しなければならないという欠点がある
ことは明白である。
に、過剰レリーフを有さず、1行程の導電性材料蒸着の
みで製造される、ICステージを得ることを可能にする
ものである。
ては、以下の連続した過程:誘電層を形成する層を蒸着
する過程(すなわち、この過程では、サブレイヤ2およ
び3が蒸着される);前記誘電層に第1マスクを形成し
た後、接続点の位置において、前記誘電層を少なくとも
部分的にエッチングする過程;前記誘電層に第2マスク
を形成した後、前記接続点の位置の誘電層、および相互
接続ワイヤの位置の上部サブレイヤをエッチングする過
程;前記エッチングされた部分を充填し、前記接続点お
よび相互接続ワイヤを形成すべく、前記誘電層に導電材
料を蒸着する過程;および前記誘電層に形成された前記
導電材料を除去する過程;により特徴づけられる、IC
ステージの製造方法を提供することを、課題を解決する
ための手段とした。
直接的に被覆層が結合された第1マスクが用意され、接
続点の位置の前記誘電層をエッチングする前に、第2マ
スクが、前記被覆層に形成される。なお、前記第2マス
クが形成された表面は、ほとんど平面である。
面的表面を自動的に形成するに適した材料から選択され
る。
て、本発明による方法を説明する。
る、ボローホスフォーシリケートガラスの含有量の多い
シリコンオキシド層の低導電部、または、ゲート6に、
蒸着することにより、誘電層1を形成する2つの連続し
たサブレイヤ2および3が形成される。この誘電層1は
、次いで平面にアニーリングされ、この状態を、第4図
に示す。
ターの厚みを有する被覆層11が、前記サブレイヤ3上
に蒸着される(第5図参照)。
層11に蒸着され、リソグラフにふされる。これにより
、前記被覆層11に達するまで、接続点4の位置に、空
洞13が形成される(第6図参照)。
前記被覆層11が、エッチングされ(第7図参照)、こ
の後、前記樹脂層12が除去される(第8図参照)。
4が蒸着後、形成されることが可能となり(第9図参照
)、第2樹脂層14は、形成されるであろう相互接続ワ
イヤ5の位置において、空洞15が形成されるような方
法によって、リソグラフにふされる。
を形成すべく、相互接続点4の位置の誘電層1が、たと
えば約700ナノメーターの部分的な深さで、エッチン
グされる。前記被覆層11は、これが被覆する前記誘電
層1を保護することにより、第1マスクとして機能する
。その後、前記相互接続ワイヤ5の位置の前記被覆層1
1(第11図参照)を除去すべく、さらなるエッチング
が施され、前記第2樹脂層14が第2マスクとして機能
する。その後、この第2樹脂層14は除去され(第12
図参照)、前記誘電層1の上部サブレイヤ3に、前記相
互接続ワイヤ5の位置において、空洞17を形成すべく
、さらなるエッチングが施される。なお、前記空洞16
は、導電部が前記誘電層1下に達するまでの深さで形成
される(第13図参照)。ただし、これらの、第12図
および第13図に参照される工程は、その順序が逆にな
ってもよい。
接続点5を、前記誘電サブレイヤ2および3、および前
記被覆層11に形成するための、導電性材料を蒸着した
後の、ICの状態を示す図である。前記導電性材料は、
前記接続点4および前記相互接続点5を形成すべく、前
記空洞16および17に充填され、上部導電層18を形
成するために、前記相互接続点5および前記被覆層11
上に、蒸着される。この層は、特に、化学気相蒸着によ
り、タングステンまたは多結晶シリコンを蒸着する場合
、平面である。
を除去し、第1図に示すようなステージを形成するため
に、前記上部導電層18を均一にまたは”全面的に”エ
ッチングする工程である。
層12を第1マスクとして使用してもよい。また、空洞
13を形成した後、ただちに、空洞16を半分の深さで
エッチングし、この後、第2樹脂層14により置換すべ
く、前記樹脂層12を削除してもよい。この後、空洞1
5を形成し、第11図から第14図に示す工程がおこな
われる。しかしながら、樹脂が空洞16に浸透してしま
うため、第2樹脂層14を形成することは容易ではない
。
、蒸着、エッチング、および同等の工程を用いて、実施
可能である。このように製造されたICは、有利には、
RAMまたはROMであり、ICにおける集積密度は、
1マイクロメートルより下の特徴的な大きさにすること
により、制限される。
。
製造過程を示す概略断面図である。
製造過程を示す概略断面図である。
による製造過程を示す概略断面図である。
による製造過程を示す概略断面図である。
による製造過程を示す概略断面図である。
による製造過程を示す概略断面図である。
による製造過程を示す概略断面図である。
による製造過程を示す概略断面図である。
発明による製造過程を示す概略断面図である。
発明による製造過程を示す概略断面図である。
発明による製造過程を示す概略断面図である。
発明による製造過程を示す概略断面図である。
発明による製造過程を示す概略断面図である。
Claims (3)
- 【請求項1】 相互接続ワイヤ(5)、および、この
相互接続ワイヤ(5)をICの導電部(6)と連結する
接続点(4)を被覆する誘電層(1)であり、前記接続
点(4)を被覆する下部サブレイヤ(2)、および、前
記相互接続ワイヤ(5)を被覆する上部サブレイヤ(3
)からなる誘電層(1)より構成されたICステージの
製造方法において、誘電層(1)を蒸着する過程と、前
記誘電層(1)に第1マスク(11、12)を形成した
後、前記接続点(4)の位置において、前記誘電層(1
)を少なくとも部分的にエッチングする過程と、前記誘
電層(1)に第2マスク(14)を形成した後、前記接
続点の位置の前記誘電層(1)、および、相互接続ワイ
ヤ(5)の位置の上部サブレイヤ(3)をエッチングす
る過程と、前記エッチングされた部分を充填し、前記接
続点および相互接続ワイヤを形成するために、前記誘電
層に導電材料を蒸着する過程と、前記誘電層上に形成さ
れた前記導電材料(18)を除去する過程との、連続し
た過程からなることを特徴とする、ICステージの製造
方法。 - 【請求項2】 前記第1マスクが、前記誘電層(1)
に形成された被覆層(11)からなり、前記第2マスク
(14)が、前記接続点(4)の位置の誘電層(1)を
エッチングする前に、前記被覆層(11)に形成される
ことを特徴とする、特許請求の範囲第1項に記載のIC
ステージの製造方法。 - 【請求項3】 前記導電材料が、蒸着されたとき、自
動的に、平面的上部表面を形成するのに適した材料であ
ることを特徴とする、特許請求の範囲第1項に記載のI
Cステージの製造方法。
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