KR0179168B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 숏채널 효과의 발생을 줄이고 할로 구조의 단점을 향상시키는 반도체 소자의 제조방법에 관한 것이다.
본 발명은 상기 목적을 달성하기 위해 제1도전형 반도체 기판상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판내에 저농도 LDD영역을 형성하는 공정과, 상기 게이트 전극 양측의 기판이 소정부분 노출되도록 소켓 이온주입용 마스크를 형성하는 공정과, 경사이온주입을 통해 상기 게이트 전극 양쪽의 채널쪽 접합부위에 제1도전형의 포켓팅 영역을 형성하는 공정과, 상기 게이트 전극 양측면에 측벽을 형성한 후 고농도의 소오스/드레인 불순물 이온주입을 실시하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자 제조방법
제1도는 종래의 반도체 소자 공정 단면도.
제2도는 본 발명의 반도체 소자 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 저농도 n형 이온주입
4a : LDD영역 5 : 문턱전압 조절용 마스크
6 : p형 틸트 이온주입 7 : p층 포켓팅
8 : 게이트 측벽 9 : 고농도 n형 이온주입
9a : 소오스 및 드레인 영역
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 숏채널 효과(short channel effect)와, 소오스 및 드레인에서 발생되는 기생용량을 줄이기에 적당한 반도체 소자 제조방법에 관한 것이다.
일반적으로 소자의 집적도가 증가하면 채널 길이(channel length)가 감소하고, 소오스 및 드레인 접합깊이(junction depth)가 감소한다.
그래서 펀치 스로우(punch through)등 숏채널 현상이 발생하여 소자의 특성과문턱전압(threshold voltage) 등의 특성 불안정을 야기시킨다.
따라서, 숏채널 현상을 방지하기 위해서 할로 구조를 갖는 MOSFET가 개발되었다.
이와 같은 종래의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래 반도체 소자의 공정 단면도이다.
제1도 (a)와 같이, p형 기판(1)위에 게이트 산화막(2)을 증착시키고, 연이어 게이트 산화막(2)위에 게이트 전극(3)을 형성한다.
상기 게이트 전극(3)을 마스크로 이용하여 핫 캐리어(hot carrier)효과를 방지하기 위해 기판(1)에 저농도(n-)n형 이온주입(4)을 실시하여 LDD(Lightly Doped Drain)영역(4a)을 형성한다.
제1도 (b)와 같이, 소오스와 드레인간의 내압 저하를 개선하고, 문턱전압 감소를 방지하기 위해서 p형 이온을 틸트(tilt)주입(6)하여 LDD영역을 감싸도록 할로 구조(holo structure)를 갖는 p층 포켓팅(pocketing)(7)을 형성한다.
제1도 (c)와 같이, 전면에 저압산화막을 증착하고, 비등방성 건식식각을 실시하여 게이트 전극(3) 측면에 측벽(8)을 형성한 다음, 고농도 n형 이온주입(9)으로 소오스 및 드레인(9a)을 형성한다.
이와 같이 제조하여 종래의 반도체 소자는 숏채널 효과에 기인하는 문턱전압 감소와, 소오스 드레인간의 내압저하를 개선시켰으나, 소오스, 드레인간의 기생용량이 증가되므로 스위칭 속도가 저하되는 소자특성이 나빠지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, p형 포켓팅 형성시 문턱전압 조절용 마스크를 이용하여 이온주입을 행함으로써, 소오스 및 드레인영역의 채널쪽 접합부에만 p층 포켓팅 영역을 형성하여 소오스/드레인간의 내압저하 및 문턱전압 감소를 방지함은 물론 소오스 및 드레인간의 기생용량을 감소시켜 소자특성을 향상시키는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 제1도전형 반도체 기판상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판내에 저농도 LDD영역을 형성하는 공정과, 상기 게이트 전극 양측의 기판이 소정부분 노출되도록 소켓 이온주입용 마스크를 형성하는 공정과, 경사이온주입을 통해 상기 게이트 전극 양쪽의 채널쪽 접합부위에 제1도전형의 포켓팅 영역을 형성하는 공정과, 상기 게이트 전극 양측면에 측벽을 형성한 후 고농도의 소오스/드레인 불순물 이온주입을 실시하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명의 반도체 소자의 공정 단면도이다.
제2도 (a)와 같이, p형 기판(1)의 전면에 게이트 산화막(2)을 형성하고, 연이어 게이트 산화막(2)위에 게이트 전극(3)을 형성하고, 게이트 전극(3)을 마스크로 이용하여 핫캐리어 효과의 발생을 방지하기 위해 저농도 n형 이온주입(4)으로 소오스 및 드레인의 LDD영역(4a)을 형성한다.
제2도 (b)와 같이, p형 틸트(tilt)이온주입을 실시하기 전에 블록킹(blocking)용 문턱전압 조절용 마스크를 형성하여 p형 틸트 이온주입(6)을 실시하면, 채널쪽 접합부에만 p층 포켓팅(7)영역이 형성된다.
제2도 (c)와 같이, 전면에 산화막을 증착하고, 비등방성 건식식각을 실시하여 게이트 전극(3) 측면에 산화막 측벽(8)을 형성한 후, 고농도 n형 (n+) 불순물 이온주입(9)으로 소오스 및 드레인 영역(9a)을 형성한다.
이와 같은 본 발명은 반도체 소자 제조시, 발생하는 기생접합 용량을 줄이므로써 회로의 성능을 향상시키고, 숏채널 효과에 의한 문턱전압 저하 및 소오스/드레인간의 내압저하를 방지하는 효과가 있다.

Claims (1)

  1. 제1도전형 반도체 기판상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판내에 저농도 LDD영역을 형성하는 공정과, 상기 게이트 전극 양측의 기판이 소정부분 노출되도록 포켓 이온주입용 마스크를 형성하는 공정과, 경사이온주입을 통해 상기 게이트 전극 양쪽의 채널쪽 접합부위에 제1도전형의 포켓팅 영역을 형성하는 공정과, 상기 게이트 전극 양측면에 측벽을 형성한 후 고농도의 소오스/드레인 불순물 이온주입을 실시하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
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