KR0167606B1 - 모스 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 얕은 접합을 형성하기 위한 매립형 LDD 구조 트랜지스터 제조방법에 관한 것으로, 반도체기판에 소자분리층, 게이트 및 소스/드레인이 형성되는 트랜지스터 제조방법에 있어서, 게이트전극 측벽에 제1스페이서를 형성한 후 이를 마스크로 상기 반도체기판에 이온주입하는 제1단계; 상기 게이트전극 및 제1스페이서 측벽에 제2스페이서를 형성한 후 이를 마스크로 게이트전극 하부의 반도체기판에 트랜치를 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

모스 트랜지스터 제조방법
제1도는 종래기술에 따라 형성된 LDD구조의 모스 트랜지스터의 단면도.
제2a도 내지 제2e도는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 도핑된 폴리실리콘막
25 : 감광막 패턴 26 : N-영역
27 : 산화막 스페이서 28 : N+영역
29 : 질화막 스페이서 30 : 트렌치
31 : 실리사이드막
본 발명은 반도체 제조 분야에 관한 것으로, 특히 모스 트랜지스터 제조방법에 관한 것이며, 더 자세히는 LDD(Lightly Doped Drain) 구조의 모스 트랜지스터 제조방법에 관한 것이다.
반도체 장치의 고집적화에 따라 소자 크기 및 셀 영역의 감소가 수반되고 있으며, 이에 따라 모스 트랜지스터의 채널이 짧아지고 있다. 그리고, 채널 길이가 짧아짐에 따라 소위 단채널 효과가 문제점으로 대두되고 있다.
일반적으로, P형 채널 소자보다는 N형 채널 소자에서 드레인 접합에 대한 세심한 배려가 필요한데, 이는 실리콘 내에서 전자가 정공보다 충돌 이온화율(impact ionization rate)이 더 크고, 전자가 기판(Si)-게이트 산화막(SiO2) 계면에서 산화막 내로 주입되는 에너지 장벽이 더 낮으며, 또한 전자가 더 작은 전장에서 표류속도의 포화(draft velocity saturation) 상태에 도달하기 때문이다.
따라서, 고전장 효과는 N채널 소자의 동작과 신뢰성에 더욱 유해하게 된다. 소자의 노쇠(degradation) 현상은 캐리어가 10keV/㎝ 이상의 전장 영역을 지나감에 따라 캐리어가 가열되는 현상과 관련이 있으므로 드레인 접합 끝부분의 전장을 줄이는 것이 N채널 소자에 필수적으로 요구된다.
LDD(Lightly Doped Drain) 구조의 소자에 있어서, 핫 캐리어(hot carrier) 저항과 전류인가 용량은 N형 불순물 영역의 불순물 농도에 의존적이다. N형 불순물 영역의 불순물 농도가 최적치보다 클 때에는 드레인 접합 끝부분의 전기장은 충분히 작아지지 않게 되고, 반면에 작을 때에는 게이트 산화막에 포획된 핫 캐리어에 기인한 음전하에 의해 표면공핍이 유도되어 소자를 노화시키게 되는 것이다. N형 불순물 영역의 불순물 농도가 증가함에 따라 드레인 포화전류도 증가하게 되는데, 이는 N형 불순물 영역에서의 기생 직렬 저항이 줄어들기 때문이다. 결국, 핫 캐리어에 의한 소자의 노화 현상은 주로 드레인 전극 부근의 게이트 산화막에서 생성되는 계면상태(interface state)에 따라 발생되고, 이는 문턱전압의 증가, 이동도의 감소, 드레인 전류의 감소 등을 유발하게 되므로 이에 대한 적절한 해결 방법이 요구된다.
첨부된 도면 제1도는 종래기술에 따라 형성된 LDD 구조의 모스 트랜지스터의 단면을 도시한 것으로, 이를 참조하여 그 제조 공정을 간략히 살펴본다.
우선, 실리콘 기판(1)의 소정 부분에 필드 산화막(2)을 성장시키고, 게이트 산화막(3), 도핑된 폴리실리콘막(4)을 차례로 형성한 다음, 사진 및 식각 공정을 진행하여 게이트 전극을 형성한다. 계속하여, 이온주입을 실시하여 N-영역(5)을 형성하고, 게이트 전극 측벽에 산화막 스페이서(6)를 형성한 다음, 이온주입을 실시하여 N+영역(7)을 형성한다. 끝으로, 노출된 게이트 전극 상부 및 실리콘 기판(1)상의 N+영역(7) 표면에 선택적인 실리사이드막(8)을 형성한다.
그런데, 상기와 같은 공정을 통해 형성된 종래의 모스 트랜지스터는 전술한 바와 같이 핫 캐리어에 의한 노화 현상과, 그에 따른 문턱전압의 증가, 캐리어 이동도의 감소, 드레인 전류의 감소 등의 문제점을 수반하고 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여, 본 발명은 얕은 접합을 가지며, 채널 길이를 확보할 수 있는 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 모스 트랜지스터 제조방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 제1단계; 게이트 전극 형성용 마스크를 사용하여 상기 게이트 전도막을 선택 식각하되, 상기 게이트 전도막의 일부를 잔류시키는 제2단계; 상기 제2단계 수행 후, 전체구조 상부에 제1절연막을 형성하고, 상기 제1절연막을 전면 식각하여 제1게이트 측벽 스페이서를 형성하는 제3단계; 상기 게이트 측벽 스페이서를 이온주입 마스크로 사용하여 제1소오스/드레인 이온주입 영역을 형성하는 제4단계; 상기 제1게이트 측벽 스페이서를 덮는 제2게이트 측벽 스페이서를 형성하는 제5단계; 상기 제2게이트 측벽 스페이서 및 상기 소자 분리막을 식각 마스크로 사용하여 상기 제1소오스/드레인 이온 주입 영역의 일부를 식각하여 트렌치를 형성하는 제6단계; 및 상기 트렌치 내부에 금속원소를 포함하는 전도막을 형성하는 제7단계를 포함한다.
이하, 첨부된 도면 제2a도 내지 제2e도를 참조하여 본 발명의 바람직한 실시예를 소개한다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(21)에 필드 산화막(22)을 형성하고, 50 내지 150Å 두께의 게이트 산화막(23)과, 500 내지 1500Å 두께의 도핑된 폴리실리콘막(24)을 차례로 형성한다. 계속하여, 게이트 전극 형성을 위한 감광막 패턴(25)을 식각 마스크로 사용하여 도핑된 폴리실리콘막(24)을 건식 식각한다. 이때, 건식 식각은 소오스/드레인 영역 상에 50 내지 100Å의 폴리실리콘막(24)이 잔류되도록 타겟을 설정하여 실시한다.
이어서, 감광막 패턴(25)을 제거한 다음, 제2b도에 도시된 바와 같이 게이트 전극의 양쪽으로 소정의 각도로 기울여서 2회의 P(인) 이온주입을 실시하여 N-영역(26)을 형성한다. 이때, 이온주입은 50 내지 80keV의 이온주입 에너지, 1×1012내지 1×1015원자/㎠의 도즈량으로 실시한다.
계속해서, 제2c도에 도시한 바와 같이 전체구조 상부에 1000 내지 2000Å 두께의 TEOS 산화막을 증착하고 이를 전면 건식 식각하여 게이트 전극 측벽 부분에 산화막 스페이서(27)를 형성한다. 이때, 도핑된 폴리실리콘막(24) 상부에 100Å 내외의 TEOS 산화막이 잔류되도록 할 수도 있다. 이 경우, 잔류된 TEOS 산화막이 후속 건식 식각시에 게이트 전극 보호막으로 작용하게 된다. 계속하여, 50 내지 80keV의 이온주입 에너지와, 1×1014내지 1×1018원자/㎠의 도즈량으로 As(비소) 이온주입을 실시하여 N+영역(28)을 형성한다.
이어서, 제2d도에 도시된 바와 같이 전체구조 상부에 500 내지 1000Å 두께의 질화막을 증착하고, 이를 전면 건식 식각하여 산화막 스페이서(27)를 덮는 질화막 스페이서(29)를 형성한 다음, 필드 산화막(22) 및 질화막 스페이서(29)를 식각 마스크로 사용하여 도핑된 폴리실리콘막(24) 및 실리콘 기판(21)을 건식 식각함으로써 트렌치(30)를 형성한다. 이때, 게이트 전극을 이루는 도핑된 폴리실리콘막(24) 상부의 일부가 함께 식각되어 이후 실리사이드 공정시의 마진을 확보할 수 있게 된다.
끝으로, 제2e도에 도시된 바와 같이 노출된 실리콘 기판(21) 및 게이트 전극을 이루는 폴리실리콘막(24) 상에 선택적인 실리사이드막(31)을 형성한다.
상기와 같이 이루어지는 본 발명은 얕은 접합 깊이를 가지며, 셀 영역을 증가시키지 않으면서 채널 길이를 확보하는 LDD 구조의 모스 트랜지스터를 형성함으로써 문턱전압의 증가, 이동도의 감소, 드레인 전류 감소 등의 문제점을 개선하는 효과가 있으며, 이로 인하여 반도체 장치의 신뢰도를 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백한 것이다.

Claims (11)

  1. 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 제1단계; 게이트 전극 형성용 마스크를 사용하여 상기 게이트 전도막을 선택 식각하되, 상기 게이트 전도막의 일부를 잔류시키는 제2단계; 상기 제2단계 수행 후, 전체구조 상부에 제1절연막을 형성하고, 상기 제1절연막을 전면 식각하여 제1게이트 측벽 스페이서를 형성하는 제3단계; 상기 게이트 측벽 스페이서를 이온주입 마스크로 사용하여 제1소오스/드레인 이온 주입 영역을 형성하는 제4단계; 상기 제1게이트 측벽 스페이서를 덮는 제2게이트 측벽 스페이서를 형성하는 제5단계; 상기 제2게이트 측벽 스페이서 및 상기 소자 분리막을 식각 마스크로 사용하여 상기 제1소오스/드레인 이온주입 일부를 식각하여 트렌치를 형성하는 제6단계; 및 상기 트렌치 내부에 금속이온을 포함하는 전도막을 형성하여 제7단계를 포함하는 모스 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제2단계와 제3단계 사이에, 제2소오스/드레인 이온주입 영역을 형성하는 제8단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제2항에 있어서, 상기 제2소오스/드레인 이온주입 영역은 저농도/드레인 이온주입 영역인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제2항에 있어서, 상기 제2단계에서, 50 내지 100Å 두께의 상기 게이트 전도막을 잔류시키는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  5. 제2항에 있어서, 상기 제2소오스/드레인 이온주입 영역 형성을 적어도 2회의 경사 이온주입을 실시하는 것을 특지으로 하는 모스 트랜지스터 제조방법.
  6. 제5항에 있어서, 상기 경사 이온주입은 50 내지 80keV의 이온주입 에너지와 1×1012내지 1×1015원자/㎠의 도즈량을 사용하여 수행되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  7. 제1항에 있어서, 상기 제3단계에서, 적어도 상기 제1게이트 측벽 스페이서 사이의 게이트 전도막 상부에 실질적으로 100Å 두께의 상기 제1절연막이 잔류되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  8. 제1항 또는 제7항에 있어서, 상기 제1절연막이 TEOS 산화막인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  9. 제1항에 있어서, 상기 제2게이트 측벽 스페이서는 상기 제1절연막과 식각 선택비를 가지는 제2 절연막으로 이루어진 것을 특지으로 하는 모스 트랜지스터 제조방법.
  10. 제9항에 있어서, 상기 제2절연막은 질화막인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  11. 제1항 또는 제2항에 있어서, 상기 금속원소를 포함하는 전도막은 실리사이드막인 것을 특징으로 하는 모스 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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KR100885787B1 (ko) * 2006-10-31 2009-02-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법

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