KR0150105B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 접합영역의 자체저항을 감소시키기 위하여 SOI(Silicon On Insulator)층의 접합영역 상부에 폴리실리콘층을 형성하고 불순물이온을 주입하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 동작속도를 향상시킬 수 있도록 한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
Description
제1a 및 제1b도는 종래 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
제2a 내지 제2e도는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 10 : 실리콘층 2 및 12 : 절연층
3 및 13 : SOI층 4 및 14 : 필드산화막
5 및 17 : 게이트산화막 6 : 폴리실리콘층
6A 및 18A : 게이트전극 7 및 20 : LDD영역
8 및 22 : 산화막 스페이서 9 및 21 : 접합영역
15 및 18 : 제1 및 제2 폴리실리콘층
16 및 19 : 제1 및 제2 감광막 20 및 20A : SOI 웨이퍼
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 SOI(Sili con On Insulator)층의 접합영역 상부에 폴리실리콘층을 형성하고 불순물이온을 주입하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 동작속도를 향상시킬 수 있도록 한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 차세대 트랜지스터로써 SOI 트랜지스터가 사용된다. 이는 종래의 MOS(Metal-Oxide-Semiconductor) 트랜지스터에 비해 펀치쓰루우(Punchthrough)특성, 문턱전압(Breakdown)특성 등과 같은 전기적 특성이 매우 향상된 소자이다. 이와 같은 SOI 트랜지스터는 SOI 웨이퍼에 형성된다. SOI 웨이퍼는 종래에 사용되는 벌크(Bulk)형의 웨이퍼와는 달리 하부 실리콘층, 절연층 및 상부 실리콘층 즉, SOI층이 적층된 구조를 갖는다. 그러면 이러한 SOI 웨이퍼에 형성되는 종래 반도체 소자의 트랜지스터 제조방법을 제1a 및 제1b도를 통해 설명하면 다음과 같다.
종래 SOI 트랜지스터의 제조방법은 제1a도에 도시된 바와 같이 실리콘층(1), 절연층(2) 및 SOI층(3)이 적층 구조로 형성된 SOI 웨이퍼(20)의 필드영역(Field Region)에 필드산화막(4)을 형성한 후 전체 상부면에 게이트산화막(5) 및 폴리실리콘층(6)을 순차적으로 형성하고 패터닝하여 게이트전극(6A)을 형성한다. 소정의 마스크를 이용한 저농도 불수눌이온 주입을 통해 상기 게이트전극(6A) 양측부의 SOI층(3)에 LDD(Lightly Doped Drain)영역(7)을 형성한다. 이후 제1b도에 도시된 바와 같이 상기 게이트전극(6A)의 양측벽에 산화막 스페이서(8)를 형성하고 노출된 상기 SOI층(3)에 고농도 불순물이온을 주입하여 접합영역(9)을 형성한다. 그런데 이와 같이 형성된 SOI 트랜지스터는 채널 및 접합영역이 형성되는 상기 SOI층(3)이 500 내지 1500Å 정도로 얇게 형성되어 있기 때문에 채널이 형성되는 부분에서는 문제가 발생되지 않지만, 상기 접합영역(9)의 깊이가 얕기 때문에 접합영역(9)의 자체저항이 증가된다. 그러므로 트랜지스터의 동작속도가 감소되어 소자의 특성이 저하된다.
따라서 본 발명은 SOI층의 접합영역 상부에 폴리실리콘층을 형성하고 불순물이온을 주입하여 접합영역을 채널 및 LDD 영역보다 두껍게 형성시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘층, 절연층 및 SOI층이 적층 구조로 형성된 SOI 웨이퍼의 필드영역에 필드산화막을 형성하는 단계와, 상기 단계로부터 전체 상부면에 제1 폴리실리콘층 및 제1 감광막을 순차적으로 형성하고, 상기 제1 감광막을 패터닝하여 접합영역이 형성될 부분에 상기 제1 감광막을 잔류시키는 단계와, 상기 단계로부터 상기 패터닝된 제1 감광막을 마스크로 이용하여 노출된 부분의 상기 제1 폴리실리콘층을 식각한 후 잔류된 상기 제1 감광막을 제거하는 단계와, 상기 단계로부터 전체 상부면에 게이트산화막, 제2 폴리실리콘층 및 제2 감광막을 순차적으로 형성하고, 게이트전극용 마스크를 이용하여 상기 제2 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 제2 감광막을 마스크로 이용한 식각공정으로 상기 제2 폴리실리콘 및 게이트산화막을 순차적으로 식각하여 채널영역의 상기 SOI층 상부에 게이트전극을 형성시키고, 상기 제2 감광막을 제거하는 단계와, 상기 단계로부터 저농도 불순물이온을 주입하여 상기 게이트전극 양측부의 노출된 SOI층에 LDD영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 산화막을 형성하고 블랜켓 식각하여 상기 게이트전극의 양측벽 및 상기 LDD영역의 상부에 산화막스페이서를 형성시키는 단계와, 상기 단계로부터 노출된 상기 제1 폴리실리콘 및 상기 제1 폴리실리콘 하부의 SOI층에 고농도 불순물이온을 주입하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2e도는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도로서,
제2a도는 실리콘층(10), 절연층(12) 및 SOI층(13)이 적층 구조로 형성된 SOI 웨이퍼(20a)의 필드영역에 필드산화막(14)을 형성한 후 전체 상부면에 제1 폴리실리콘층(15) 및 제1 감광막(16)을 순차적으로 형성하고 상기 제1 감광막(16)을 패터닝하여 접합영역이 형성될 부분에 상기 제1 감광막(16)을 잔류시킨 상태의 단면도인데, 이때 상기 제1 감광막(16)의 일측부가 상기 필드산화막(14)을 일부 포함하도록 패터닝하여 상기 필드산화막(14)의 버즈빅(Bird's Beak)으로 인해 감소된 활성영역의 크기를 증가시킨다. 또한 상기 제1 폴리실리콘층(15)은 3000 내지 4000Å의 두께로 형성되고, 상기 절연층(12)은 산화막과 같은 절연막으로 형성된다.
제2b도는 상기 패터닝된 제1 감광막(16)을 마스크로 이용하여 노출된 부분의 상기 제1 폴리실리콘층(15)을 식각한 후 상기 제1 감광막(16)을 제거하고 전체 상부면에 게이트산화막(17), 제2 폴리실리콘층(18) 및 제2 감광막(19)을 순차적으로 형성한 다음 게이트전극용 마스크를 이용하여 상기 제2 감광막(19)을 패터닝한 상태의 단면도이다.
제2c도는 상기 패터닝된 제2 감광막(19)을 마스크로 이용하여 상기 제2 폴리실리콘층(18) 및 게이트산화막(17)을 순차적으로 식각하고 잔류된 상기 제2 감광막(19)을 제거하므로써 채널영역의 SOI층(13) 상부에 게이트전극(18A)이 형성된 상태의 단면도이다.
제2d도는 상기 제2c도의 상태에서 저농도 불순물이온을 주입하여 상기 게이트전극(18A) 양측부의 노출된 SOI층(13)에 LDD 영역(20)을 형성한 상태의 단면도이다.
제2e도는 전체 상부면에 산화막을 형성하고 상기 게이트전극(18A)의 표면이 노출되는 시점까지 상기 산화막을 블랜켓(Blanket) 식각하여 상기 게이트전극(18A)의 양측벽 및 상기 LDD영역(20)의 상부에 산화막 스페이서(22)를 형성시킨 후 노출된 제1 폴리실리콘층(15) 및 그 하부의 SOI층(13)에 고농도 불순물이온을 주입하여 접합영역(21)을 형성한 상태의 단면도이다.
이와 같은 공정에 의해 제조된 SOI 트랜지스터는 접합영역이 SOI층 및 폴리실리콘층으로 이루어지기 때문에 접합영역의 자체저항을 효과적으로 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 SOI층의 접합영역 상부에 폴리실리콘층을 형성하고 불순물이온을 주입하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 접합 깊이의 증가로 접합영역의 자체저항이 감소되어 트랜지스터의 동작속도가 향상될 수 있는 탁월한 효과가 있다.
Claims (4)
- 반도체 소자의 트랜지스터 제조방법에 있어서, 실리콘층, 절연층 및 SOI층이 적층 구조로 형성된 SOI 웨이퍼의 필드영역에 필드산화막을 형성하는 단계와, 상기 단계로부터 전체 상부면에 제1 폴리실리콘층 및 제1 감광막을 순차적으로 형성하고, 상기 제1 감광막을 패터닝하여 접합영역이 형성될 부분에 상기 제1 감광막을 잔류시키는 단계와, 상기 단계로부터 상기 패터닝된 제1 감광막을 마스크로 이용하여 노출된 부분의 상기 제1 폴리실리콘층을 식각한 후 잔류된 상기 제1 감광막을 제거하는 단계와, 상기 단계로부터 전체 상부면에 게이트산화막, 제2 폴리실리콘층 및 제2 감광막을 순차적으로 형성하고, 게이트전극용 마스크를 이용하여 상기 제2 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 제2 감광막을 마스크로 이용한 식각공정으로 상기 제2 폴리실리콘 및 게이트산화막을 순차적으로 식각하여 채널영역의 상기 SOI층 상부에 게이트전극을 형성시키고, 상기 제2 감광막을 제거하는 단계와, 상기 단계로부터 저농도 불순물이온을 주입하여 상기 게이트전극 양측부의 노출된 SOI층에 LDD영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 산화막을 형성하고 블랜켓 식각하여 상기 게이트전극의 양측벽 및 상기 LDD영역의 상부에 산화막 스페이서를 형성시키는 단계와, 상기 단계로부터 노출된 상기 제1 폴리실리콘 및 상기 제1 폴리실리콘 하부의 SOI층에 고농도 불순물이온을 주입하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연층은 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1 폴리실리콘층은 3000 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1 감광막은 일측부가 상기 필드산화막의 일부를 포함하도록 패터닝되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
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TR200000624T2 (tr) * | 1997-09-08 | 2000-11-21 | Unilever N.V. | Bir enzimin etkinliğinin arttırılması ile ilgili bir yöntem. |
US6162688A (en) * | 1999-01-14 | 2000-12-19 | Advanced Micro Devices, Inc. | Method of fabricating a transistor with a dielectric underlayer and device incorporating same |
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US7022575B2 (en) * | 2003-10-29 | 2006-04-04 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
JP2006173538A (ja) * | 2004-12-20 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体装置 |
CN101183666B (zh) * | 2007-12-13 | 2011-07-20 | 上海宏力半导体制造有限公司 | 一种用于嵌入式闪存自对准源漏极的侧墙制造方法 |
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US4805546A (en) * | 1986-01-21 | 1989-02-21 | Kransco Manufacturing, Inc. | Retractable water board fin |
US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
JP3186056B2 (ja) * | 1990-09-12 | 2001-07-11 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2660451B2 (ja) * | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
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