KR0163446B1 - 반도체 집적회로와 직접회로에서 퓨즈 프로그램 가능 신호를 발생하는 퓨즈 프로그램 가능 제어회로 및 방법 - Google Patents

반도체 집적회로와 직접회로에서 퓨즈 프로그램 가능 신호를 발생하는 퓨즈 프로그램 가능 제어회로 및 방법 Download PDF

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Abstract

완전 양품에 있어서, 제1의 퓨즈를 절단할 뿐이고, 퓨즈 회로내의 퓨즈 수단을 절단하지 않더라도 전원간의 관통 전류를 차단할 수 있다.
퓨즈(22)를 절단할 경우, 출력 단자(26)가 H레벨로 되고, PMOS(31)이 오프 상태로 된다. 그 때문에 용장 선택 회로(20)내의 전원 전위(VCC)로부터 접지 전위(VSS)에의 관통 전류를 차단할수 있는 동시에 불량 어드레스 기억부(30)내의 VCC로부터 VSS로의 관통 전류도 차단할 수 있다.
퓨즈(24)를 절단한 경우, 출력단자(26)가 L레벨로 되어서 PMOS(31)이 온 상태로 된다. 그 때문에 퓨즈 (321- 32n) 또는 퓨즈 (341- 34n)의 어느 한쪽을 절단함으로써 임의의 불량 어드레스 (RA1- RAn)를 발생가능한 구성으로 해두면, 용장 선택 회로(20) 및 불량 어드레스 기억부(30)내의 VCC로부터 VSS로의 관통 전류를 각각 차단할수 있다.

Description

반도체 집적회로와 직접회로에서 퓨즈 프로그램 가능 신호를 발생하는 퓨즈 프로그램 가능 제어회로 및 방법
제1도는 본 발명의 제1의 실시예를 나타내는 제어 신호 발생 회로의 회로도이다.
제2도는 반도체 집적 회로의 하나인 종래의 용장 회로를 갖는 반도체 기억 장치의 개략적 구성 블록도이다.
제3도는 제2도중의 불량 어드레스 기억부를 구성하는 용장 선택 회로의 회로도이다.
제4도는 본 발명의 제1의 실시예를 나타내는 것으로서, 제1도의 제어 신호 발생 회로에 접속되는 반도체 기억장치의 개략적 구성 블록도이다.
제5도는 본 발명의 제2의 실시예를 나타내는 제어 신호 발생 회로의 회로도이다.
제6도는 제1도중의 다른 용장 선택 회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
20 : 용장선택회로 21, 31 : PMOS (전류제어수단)
22, 23 : 제1, 제2의 퓨즈 25 : 인버터
27 : NMOS(전류제어수단) 321-32n, 341-34n: 퓨즈
30, 30A : 불량 어드레스 기억부 401-40n: 용장 비교 회로
50 : 용장판정회로 60 : 비용장 어드레스디코더
70 : 용장어드레스디코더 80 : 메모리 셀어레이
90 : 용장 메모리 셀어레이 A1-An: 외부 어드레스
RA1-RAn: 불량 어드레스 R : 용장신호
RN: 반전 용장 신호
본 발명은 퓨즈의 절단이 유무에 의해서 선택적으로 제어신호를 발생하는 제어신호 발생회로를 반도체 기억 장치 등의 반도체 집적회로, 예를 들면 그의 반도체 기억장치에 있어서 퓨즈의 절단에 의해서 불량메모리셀 구제용의 용장회로를 동작시키기 위한 제어신호를 회로구성에 관한 것이다.
종래의 반도체 집적회로(예컨대, 반도체 기억장치)에 있어서, 퓨즈의 절단에 의해서 불량 메모리셀 구제용의 용장 회로를 동작시키기 위한 제어신호를 발생하는 회로로서는 예를들면 일본국 특개평 3-130999호 공보에 기재된 것이 있다.
제2도는 상기 문헌에 기재된 종래에 용장 회로를 갖는 반도체 기억 장치의 1구성예를 나타내는 블록도이다.
이 반도체 기억장치는 복수의 메모리셀이 메트릭스상으로 배열된 데이터 격납용의 메모리 셀어레이(1)와, 이 메모리 셀의 불량을 구제하기 위한 용장 메모리셀을 복수개 갖는 불량 구제용의 용장 메모리 셀어레이(2)를 구비하고 있다. 또 불량 어드레스(RA)를 발생하는 불량 어드레스 기억부(11)가 설치되고, 그의 출력측에 용장비교회로(12)가 접속되어 있다. 용장 비교 회로(12)는 외부 어드레스(A)와 불량 어드레스(RA)를 비교하는 회로이며, 그의 출력측에 용장판정회로(13)를 통하여 비용장 어드레스 디코더(14) 및 용장 어드레스 디코더(15)가 접속되어 있다.
용장판정회로(13)는 용장비교회로(12)의 출력에 의거하여 불량 구제를 할 것인가 아닌가의 판정을 하고 불량 구제가 필요없다고 판정 하였을 때에는 비용장 어드레스 디코더(14)를 활성화하고, 불량 구제가 필요하다고 판정하였을 때에는 용장 어드레스디코더(15)를 활성화한다. 비용장 어드레스 디코더(14)는 용장판정회로(13)의 출력에 의해서 활성화되면 외부 어드레스(A)를 디코드하여 메모리 셀어레이(1)내의 메모리 셀을 선택하는 회로이다. 용장 어드레스 디코더(15)는 용장판정회로(13)의 출력에 의해서 활성화되면, 불량 어드레스(RA)를 디코드하여 용장 메모리 셀어레이(2)내의 용장 메모리셀을 선택하는 회로이다.
여기서, 용장 메모리 셀어레이(2), 불량어드레스 기억부(11), 용장비교회로(12), 용장판정회로(13) 및, 용장 어드레스 디코더(15)에 의해 반도체 기억장치에 있어서 용장회로가 구성되어 있다. 불량 어드레스 기억부(11)는, 어드레스 n개의 제어신호 발생회로(예를들면 용장선택회로)등으로 구성되고, 그의 하나의 용장선택회로의 구성예를 제3도에 표시한다.
제3는 상기 문헌에 기재된 제2도의 불량 어드레스 기억부(11)를 구성하는 종래의 용장선택회로의 회로도이다.
이 용장선택회로는 전압강하용의 P 채널 MOS 트랜지스터(이하, PMOS라고 한다)(21)를 가지며, 그의 소스가 제1의 전원(예를 들면 전원 전위)(VCC)에 접속되고, 게이트가 제2의 전원(예를 들면 접지 전위)(VSS)에 접속되고, 또 드레인이 퓨즈(22)의 제1의 단자에 접속되어 있다. 퓨즈(22)의 제2의 단자에는 불량 어드레스(RA)를 출력하는 출력단자(23)가 접속되는 동시에, 퓨즈(24)의 제1의 단자가 접속되어 있다. 퓨즈(24)의 제2의 단자에는 전압강하용의 N채널 MOS 트랜지스터(이하 NMOS라고 한다)(25)의 드레인이 접속되고, 그의 게이트가 전원전위(VCC)에 접속되는 동시에 소스가 접지전위(VSS)에 접속되어 있다.
PMOS(21) 및 NMOS(25)는 항상 온 상태로 유지되어 있다. 또, 퓨즈(22) 및 (24)의 절단에는 레이저광의 조사가 사용된다,
다음에 제2도 및 제3도의 동작을 설명한다.
제3도의 용자선택회로는 필요로 하는 어드레스의 수 n개가 설치되고, 그것들에 의해서 제2도의 불량 기억부(11)가 구성되어 있다. 그리고 제3도의 용장선택회로에서는 구제하여야 할 불량 어드레스에 따라 퓨즈(22) 또는 (24)가 절단된다.
예를들면 퓨즈(22)를 절단하면 전원전위(VCC)와 출력단자(23)와의 접속이 차단되는 동시에 NMOS(25)의 동작에 의해서 이 출력단자(23)의 전하가 퓨즈(24)를 통하여 접지전위(VSS)측으로 빼내지므로 이 출력단자(23)로부터 L레벨의 불량 어드레스(RA)가 신속히 출력된다. 이 때, 퓨즈(22)의 제1의 단자에는 전원전위(VCC)로부터 PMOS(21)의 전압 강하분만큼 저하한 전압이 인강되므로, 이 퓨즈(22)의 전단후에 있어서의 그의 절단 장소의 고전압에 의한 재접속을 미연에 방지하고 있다.
한편, 퓨즈(24)를 절단하면, PMOS(21)의 동작에 의해 출력단자(23)로부터 H레벨의 불량 어드레스(RA)가 출력된다. 따라서 제3도의 용장선택회로에서는 그의 출력단자(23)로부터 H레벨 혹은 L레벨의 불량 어드레스(RA)를 출력시킬 때에, 퓨즈(22) 또는 퓨즈(24)의 어느 한쪽이 반드시 절단되므로 절단할 수 있다.
그리고 이와 같은 용장선택회로는 제2도의 불량 어드레스 기억부(11)에 있어서 하나의 어드레스에 1회로씩 설치되어 있으므로, 이 불량 어드레스 기억부(11)에 있어서의 소비전력의 대폭적인 절감이 가능케된다.
제2도의 불량 어드레스 기억부(11)로부터 출력되는 H레벨 또는 L레벨의 불량 어드레스(RA)는 용장비교회로(12)에 보내진다. 이 용장비교회로(12)에는 H레벨 또는 L레벨의 외부 어드레스(A)가 입력된다. 외부 어드레스(A) 및 불량 어드레스(RA) 모두 H레벨일 때에는 용장비교회로(12)로부터 H레벨의 신호가 출력되고, 용장판정회로(13)에 보내진다.
용장판정회로(13)에서는 용장비교회로(12)로부터 H레벨의 신호가 입력되면 비용장 어드레스 디코더(14)를 비활성화 상태로 하는 동시에, 용장어드레스 디코더(15)를 활성화 상태로 한다. 그러면 용장어드레스 디코더(15)가 불량 어드레스(RA)를 디코드하고, 용장 메모리 셀어레이(2)내의 용장 메모리셀을 선택한다. 이에 대하여, 용장비교회로(12)로부터 L레벨의 신호가 출력되면 용장판정회로(13)에 의해서 비용장 어드레스 디코더(14)가 활성화 상태로 되는 동시에 용장 어드레스 디코더(15)가 비활성화 상태로 된다. 비용장 어드레스 디코더(14)가 활성화 상태로 되면 외부 어드레스(A)가 디코드되고 메모리 셀어레이(1)내의 메모리 셀이 선택된다.
그러나 상기 구성의 회로에서는 불량 어드레스 기억부(11)를 구성하는 복수의 용장선택회로 퓨즈(22) 또는 퓨즈(24)의 어느 한 쪽을 절단하기 때문에 전원간에 흐르는 관통전류를 확실하게 차단하여 소비전력을 절감할 수 있다고 하나, 용장회로의 사용의 필요가 없는 완전 양품의 경우에도 이 불량 어드레스 기억부(11)에 있어서의 복수의 용장선택 회로의 퓨즈(22) 또는 퓨즈(24)의 어느 한쪽을 절단하지 않으면 안되기 때문에 불량 어드레스 생성작업이 번잡하게 된다는 문제가 있어 그것을 해결하는 것이 곤란하였다.
본 발명은 상기 종래 기술이 지니고 있었던 과제로서, 완전 양품에 있어서의 불량 어드레스 기억부의 복수의 용장선택회로의 퓨즈를 절단하지 않으면 안되고, 불량 어드레스 생성작업이 번잡하게 된다는 점에 관하여 해결한 반도체 기억장치 등의 반도체 집적회로를 제공하는 것이다.
제1의 발명은 상기 과제를 해결하기 위하여 퓨즈의 절단이 유무에 따라 선택적으로 용장신호 등의 제어신호를 발생하는 제어신호 발생회로를 구비한 반도체 기억장치 등의 반도체 집적회로에 있어서, 상기 제어신호 발생회로를 다음과 같이 구성하고 있다. 즉 본 발명의 제어신호 발생회로는 제1 및 제2의 단자를 가지며 그의 제1의 단자가 전류제어수단을 통하여 제1의 전원에 접속된 제1의 퓨즈와, 제2의 전원에 직렬 또는 병렬로 접속된 복수의 퓨즈 수단을 갖는 퓨즈 회로를 구비하고 상기 제1의 퓨즈를 절단함으로써 상기 퓨즈회로 중에서 제1의 전원으로부터 상기 제2의 전원에의 관통 전류를 흘리는 경로를 제어하는 구성으로 하고 있다.
제2의 발명에서는 제1의 발명의 퓨즈 수단을 적어도 2개의 직렬로 접속된 퓨즈를 갖는 구성으로 하고 있다.
제3의 발명에서는 제1의 발명에 있어서의 제1의 퓨즈의 제2의 단자에 제2의 퓨즈를 직렬 접속한 구성으로 하고 있다.
[작용]
제1의 발명에 의하면 이상과 같이 반도체 직접 회로에 있어서의 제어 신호 발생 회로를 구성하였으므로 제1의 퓨즈는 퓨즈 회로에 대하여 전원을 공급하는 작용이 있다. 퓨즈 회로의 복수의 퓨즈 수단은 그것을 절단함으로써 임의의 논리의 제어 신호의 출력을 할 수 있다. 그리고 제1의 퓨즈를 절단하면, 퓨즈 회로의 비활성화와, 제1의 전원으로부터 제2의 전원에의 관통 전류의 차단을 할 수 있다.
제2의 발명에 의하면, 2개의 직렬로 접속된 퓨즈중 한쪽을 절단함으로써 임의의 제어 신호의 출력을 행할 수 있는 동시에 그의 퓨즈 절단에 의해서 제1의 전원으로부터 제2의 전원에 흐르는 관통 전류의 차단을 할 수 있다. 제3의 발명에 의하면, 직렬 접속된 제1 및 제2의 퓨즈 등의 어느 한쪽을 절단함으로써 임의의 논리의 제어신호의 출력을 행할 수 있는 동시에, 그의 퓨즈의 절단에 의해서 제1의 전원으로부터 제2의 전원에의 관통전류의 차단을 행할 수 있다.
따라서 상기 과제를 해결할 수 있는 것이다.
[실시예]
[제1의 실시예]
제1도는 본 발명의 제1의 실시예를 나타내는 것으로 반도체 집적회로의 하나인 반도체 기억 장치에 있어서의 용장용의 제어신호 발생 회로의 회로도이다. 제4도는 제1도의 제어신호 발생회로의 출력측에 접속되는 용장회로를 구비한 반도체 기억 장치의 개략적 구성 블록도이다.
이 반도체 기억 장치는 제1도에 표시한 바와 같이, 퓨즈의 절단의 유무에 따라서 선택적으로 제어신호(용장신호(R), 반전 용장 신호 (RN), 및 불량 어드레스 (RA1, …, RAm, …, RAn)를 발생하는 제어신호 발생회로를 구비하고 있다. 제어신호 발생회로는 불량 메모리 셀 구제용의 용장회로의 사용의 유무를 결정하기 위한 용장신호(R) 및 반전 용장 신호 (RN)를 출력하는 용장 선택 회로(20)와, 이 용장 신호(R)에 의해 동작하여 미리 설정된 불량 어드레스 (RA1, …, RAm, …, RAn)를 출력하는 불량 어드레스 기억부(30)로 구성되어 있다.
불량 어드레스 기억부(30)의 출력측에는 제4도에 표시한 n개의 용장비교회로 (401, …, 40m, …, 40n)가 접속되어 있다. 각 용장 비교 회로 (401- 40n)는 외부 어드레스 A1, …, Am, …, An와 불량 어드레스 (RA1, …, RAm, …, RAn)와의 일치/불일치를 각각 검출하는 회로이며, 베타적 논리합게이트(이하, ExOR 게이트라고 한다)등으로 구성되어 있다. 용장 비교 회로 (401- 40n)의 출력측에는 용장 판정 회로(50)를 통하여 비용장 어드레스 디코더(60) 및 용장 어드레스 디코더(70)가 접속되어 있다.
용장 판정 회로(50)는 용장 선택 회로(20)로부터 출력되는 예를 들면 H레벨의 반전 용장 신호 (RN)에 의해 활성화되고, 용장 비교회로 (401- 40n)의 출력에 의거하여, 불량 구제를 할 것인가 아닌가의 판정을 하고, 불량 구제의 필요가 없을 때에는 비용장 어드레스 디코더(60)를 활성화 하는 동시에 용장 어드레스 디코더(70)를 비활성화 하고, 불량 구제의 필요가 없을 때에는 비용장 어드레스 디코더(60)를 비활성화 하는 동시에, 용장 어드레스 디코더(70)를 활성화 하는 회로이며, AND게이트 등으로 구성되어 있다. 비용장 어드레스 디코더(60)는 용장 판정 회로(50)의 출력에 의해 동작하고, 외부 어드레스 (A1- An)를 디코드하는 회로이다. 용장 어드레스 디코더(70)는 용장 판정 회로(50)의 출력에 의해 동작하고, 불량 어드레스 (RA1- RAn)를 디코드하는 회로이다.
비용장 어드레스 디코더(60)의 출력측에는 복수의 메모리 셀을 매트릭스 상으로 배열한 데이터 격납용의 메모리 셀 어레이(80)가 접속되고, 이 비용장 어드레스 디코더(60)의 출력에 의해서 메모리 셀을 선택하도록 되어 있다. 용장 어드레스 디코더(70)의 출력측에는, 복수의 불량 구제용의 용장 메모리셀이 배열된 용장 메모리 셀 어레이(90)가 접속되고, 이 용장 어드레스 디코더(70)의 출력에 의해서 용장 메모리 셀을 선택하도록 되어 있다.
그리고, 도시되어 있지 않으나, 이것들의 메모리 셀 어레이(80) 및 용장 메모리 셀 어레이(90)에는 데이터 독출용의 센스 증폭기나 출력 버퍼등이 접속되어 있다.
제1도의 용장 선택 회로(20)는 전류 제어 수단(예를 들면 PMOS)(21)을 가지며, 그의 소스가 제1의 전원(예를 들면, 전원 전위 VCC)에 접속되고 게이트가 제2의 전원(예를 들면, 접지 전원 전위 VSS)에 접속되고 게이트가 제2의 전원(예를 들면, 접지 전원 전위 VSS)에 접속되어 있다. PMOS(21)의 드레인은 제1의 퓨즈(22)의 제1의 단자에 접속되고, 그의 제2의 단자가 반전 용장 신호 (RN)를 출력하기 위한 출력 단자(23)에 접속되는 동시에 제2의 퓨즈(24)의 단자는 접지 전위(VSS)에 접속되어 있다. 출력 단자(23)에는, 반전 용장 신호 (RN)를 반정하여 용장 신호(R)를 출력하는 인버터(25)가 접속되고, 그의 출력측에 출력단자(26)가 접속되어 있다.
PMOS(21)는 그의 게이트가 접지 전위(VSS)에 접속되고, 온 상태로 되어 있다. 퓨즈(22) 혹은 퓨즈(24)는 예를 들면, 레이저광의 조사 등에 의해서 절단할 수 있다. 퓨즈(22 및 24)의 양쪽의 미절단시에 있어서의 전원 전위(VCC)로부터 접지 전위(VSS)에의 관통전류는 PMOS(21)의 상호 콘덕턴스 (gm)에 의해서 제어되고, 출력 단자(23)가 L레벨로 되도록 이 PMOS(21)의 상호 콘덕턴스 (gm)가 작게 설정되어 있다.
용장 선택 회로(20)의 출력 단자(26)에는 불량 어드레스 기억부(30)가 접속되어 있다. 이 불량 어드레스 기억부(30)는 복수의 퓨즈수단을 갖는 퓨즈 회로등으로 구성되고, 예를 들면 L레벨의 용장 신호(R)에 의해서 동작하여 불량 어드레스 (RA1, …, RAm, …, RAn)을 출력하는 회로이다. 즉, 불량 어드레스 기억부(30)에는 용장 선택 회로(20)의 출력단자(26)로부터 출력되는 용장 신호(R)에 의해서 게이트 제어되는 PMOS(31)을 가지며, 그의 소스가 전원 전위(VCC)에 접속되어 있다.
PMOS(31)의 드레인에는 복수의 퓨즈 (321, …, 32m, …, 32n)의 제1의 단자가 병렬 접속되고, 그의 각 퓨즈 (321- 32n)의 제2의 단자가 불량 어드레스 (RA1- RAn)를 출력하기 위한 출력 단자 (331, …, 33m, …, 33n)에 접속되는 동시에 퓨즈 (341, …, 34m, …, 34n)의 제1의 단자에 각각 접속되어 있다. 각 퓨즈 (341- 34n)의 제2의 단자는 접지 전위(VSS)에 접속되어 있다.
이상의 용장 선택 회로(20), 불량 어드레스 기억부(30), 용장 비교 회로 (401- 40n), 용장 선택 회로(50), 용장 어드레스 디코더(70), 및 용장 메모리 셀 어레이(90)에 의해, 반도체 기억 장치의 불량 구제용의 용장 회로가 구성되어 있다.
다음에 제1도 및 제4도의 동작을 설명한다.
제1도의 퓨즈 미절단 상태에 있어서, 제4도의 메모리 셀 어레이(80)의 시험을 하고, 불량 구제의 필요가 없는 완전 양품인 경우, 제1도의 용장 선택 회로(20)내의 제1의 퓨즈(22)만의 절단을 한다. 이에 대하여 메모리 셀 어레이(80)를 시험한 결과, 용장 회로를 사용하여 불량 구제는 할 필요가 있는 경우에는, 용장 선택 회로(20)내의 제2의 퓨즈(24)를 절단하는 동시에, 불량 어드레스에 의거하여 불량 어드레스 기억부(30)내의 퓨즈 (321- 32n) 또는 (341- 34n)의 어느 한쪽을 절단한다.
불량 구제의 필요가 없는 양품일 때에는 용장 선택 회로(20)내의 제1의 퓨즈(22)를 절단한 경우, 이용장 선택 회로(20)내의 출력 단자(23)가 L레벨로 되고, 그것이 인버터(25)로 반전되어서 H레벨의 용장 신호(R)가 출력 단자(26)로부터 출력된다. 이 H레벨의 용장 신호(R)에 의해, 불량 어드레스 기억부(30)내의 PMOS(31)가 오프 상태로 된다. 그 때문에, 퓨즈 (321- 32n) 및 퓨즈 (341- 34n)의 절단의 유무에 관계없이 불량 어드레스 기억부(30)내의 전원 전위(VCC)로부터 접지전위(VSS)에의 관통 전류를 차단할 수 있다. 또, 퓨즈(22)를 절단하고 있으므로 용장 선택 회로(20)내의 전원 전위(VCC)로부터 접지 전위(VSS)에의 관통 전류를 차단할 수 있다.
용장 선택 회로(20)내의 제1의 퓨즈(22)를 절단한 경우, 출력단자(23)로부터 L레벨의 반전 용장 신호 (RN)가 출력되므로 제4도의 비용장 어드레스 디코더(60)가 동작하고, 이 비용장 어드레스 디코더(60)에 의해서 외부 어드레스 (A1- An)가 디코드되고 메모리 셀 어레이(80)내의 메모리 셀이 선택되고 데이터의 독출등이 행하여 진다.
한편 용장 회로를 사용하여 불량 구제를 하기 위하여 제1도의 용장 선택 회로(20)내의 제2의 퓨즈(24)를 절단한 경우, 출력 단자(23)가 H레벨로 되고, 그것이 인버터(25)로 반전되어서, L레벨의 용장 신호(R)가 출력 단자(26)로부터 출력되고, 불량 어드레스 기억부(30)내의 PMOS(31)가 온 상태로 된다. 불량 구제를 할 경우에는 구제하여야 할 불량 어드레스에 따라서 불량 어드레스 기억부(30)내의 퓨즈 (321, - 32n) 또는 퓨즈 (341, - 34n)의 어느 한쪽을 절단하고, 불량 구제에 필요한 전 어드레스의 설정을 한다. 그 때문에 불량 어드레스 기억부(30)의 출력 단자 (331- 34n)로부터 불량 어드레스 (RA1- RAn)가 출력되어서 제4도의 각 용장 비교 회로 (401- 40n)에 보내진다. 이 때, 용장 선택 회로(20)의 출력 단자(23)로부터 출력된 H레벨의 반전 용장 신호 (RN)에 의해서 제4도의 용장 판정 회로(50)가 동작한다.
그리고, 각 용장 비교 회로 (401- 40n)에 의해, 외부 어드레스 (A1- An)와 불량 어드레스 (RA1- RAn)와의 일치/불일치가 검출되고, 그의 검출 결과가 용장 판정 회로(50)에 보내진다. 용장 판정 회로(50)에서는 어느 외부 어드레스가 불량 어드레스와 일치할 때에는 용장 어드레스 디코더(70)를 활성화하고, 그의 불량 어드레스를 이 용장 어드레스 디코더(70)로 디코드하고, 용장 메모리 셀 어레이(90)내의 용장 메모리 셀을 선택한다. 이에 의해 선택된 용장 메모리 셀로부터 데이터의 독출등이 행하여진다.
이상과 같이 본 실시예에서는 메모리 셀 어레이(80)가 불량 구제 불필요한 완전 양품인 경우, 용장 선택 회로(20)내의 제1의 퓨즈(22)만을 절단할 뿐이며, 불량 어드레스 기억부(30)내의 퓨즈 (321- 32n ,341- 34n)을 절단하지 않더라도, 이 불량 어드레스 기억부(30)내의 전원 전위(VCC)로부터 접지 전위(VSS)로의 관통 전위를 차단할 수 있다.
게다가 퓨즈(22)를 절단하기 때문에 용장 선택 회로(20)내의 전원 전위(VCC)로부터 접지 전위(VSS)로의 관통 전류도 차단할 수 있다.
또, 용장 회로를 사용하여 불량 규제할 경우에는 용장 선택 회로(20)내의 제2의 퓨즈(24)를 절단하는 동시에, 불량 어드레스 기억부(30)내의 퓨즈 (321- 32n) 또는 (341- 34n)의 어느 한쪽을 절단하여 불량 구제에 필요한 전 어드레스의 설정을 하기 때문에, 이 불량 어드레스 기억부(30)내의 전원 전위(VCC)로부터 접지 전위(VSS)에의 관통 전류를 차단할 수 있는 동시에 제2의 퓨즈(24)를 절단하기 때문에 이 용장 선택 회로(20)내의 전원 전위(VCC)로부터 접지 전위(VSS)로의 관통 전류도 차단할 수 있다.
[제2의 실시예]
제5도는 본 발명의 제2의 실시예를 나타내는 제어 신호 발생 회로의 회로도이며, 제1의 실시예를 나타내는 제1도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 제어 신호 발생 회로는 제1도와는 상이하는 용장 선택 회로(20A)와 불량 어드레스 기억부(30A)로 구성되어 있다. 용장 선택 회로(20A)는 제1도와 동일한 PMOS(21) 및 제1의 퓨즈(22)를 가지며, 이 PMOS(21)의 소스가 전원 전위(VCC)에, 게이트가 접지 전위(VSS)에 각각 접속되어 있다. PMOS(21)의 드레인은 제1의 퓨즈(22)의 제1의 단자에 접속되고, 그의 제2의 단자가 출력 단자(23)에 접속되어 있다.
불량 어드레스 기억부(30A)는 제1도와 동일한 퓨즈 (321, …, 32m, …, 32n)와 퓨즈 (341, …, 34m, …, 34n)를 구비하고, 그것들이 불량 어드레스 (RA1, …, RAm, …, RAn)을 출력하기 위한 출력 단자 (331, …, 33m, …, 33n)을 통하여 상호 접속되어 있다. 그리고, 각 퓨즈 (321- 32n)의 일단이 용장 선택 회로(20A)의 출력 단자(23)에 병렬 접속되어 있다.
다음에, 동작을 설명한다.
용장 선택 회로(20A)에 있어서, 게이트를 접지 전위(VSS)에 접속한 PMOS(21)은 상호 콘덕턴스 (gm)가 작게 설정되고, 모든 퓨즈 (22, 321- 32n, 341- 34n)가 미절단시에 출력 단자(23)의 반전 용장 신호 (RN)가 L레벨로 되어 있다. 제4도의 용장 판정 회로(50)가 반정 용장 신호 (RN)의 H레벨 일때에 활성화 되므로 퓨즈 미절단시에는 이 용장 판정 회로(50)가 동작하지 않는다. 이 퓨즈 미절단시에는 PMOS(21)의 상호 콘덕턴스 (gm)로 결정되는 전류가 전원 전위(VCC)로부터 접지 전위(VSS)로의 관통 전류로서 흐른다.
퓨즈 미절단 상태에 있어서, 제4도의 메모리 셀(80)의 시험을 하고, 불량 구제의 필요가 없는 완전 양품이었던 경우, 퓨즈(22)만의 절단을 한다. 퓨즈(22)를 절단하면, 불량 어드레스 기억부(30A)내의 퓨즈 (321- 32n) 혹은 (341- 34n)을 절단하지 않는한, 출력 단자(23)로부터 L레벨의 반전 용장 신호 (RN)가 출력한다. 그 때문에, 제4도의 용장 판정 회로(50)가 동작하지 않고, 더욱이 전원 전위(VCC)로부터 접지 전위(VSS)에의 관통 전류도 차단된다.
제4도의 메모리 셀 어레이(80)의 시험결과, 불량 메모리 셀이 존재하고 그것에 대하여, 용장 회로를 사용하여 불량 구제를 하는 경우, 퓨즈(22)를 절단하지 않고, 불량 어드레스 기억부(30A)내의 쌍으로 되어 있는 퓨즈 (321- 32n) 또는 퓨즈 (341- 34n)의 어느 한쪽을 불량 어드레에 의거하여 절단한다. 이 작업을 불량 어드레스 기억부(30A)내의 모든 퓨즈 (321- 32n), 퓨즈 (341- 34n)에 관하여 행하면, 용장 선택 회로(20A)의 출력 단자(23)로부터 H레벨의 반전 용장 신호 (RN)가 출력된다. 그 때문에 제4도에 용장판정회로(50)가 동작하고, 제1의 실시예와 동일한 (VCC)로부터 접지 전위(VSS)에 대한 억세스가 행할 수 있는 동시에,전원 전위(VCC)로부터 접지 전위(VSS)에의 관통 전류 경로도 차단된다.
본 실시예에서는 제1의 실시예와 동일한 이점이 얻어지는 데다가, 상기 제1의 실시예의 회로보다도 구성 소자수를 줄일 수가 있다.
그리고, 본 발명의 상기 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 그의 변형예로서는 예를 들면 다음과 같은 것이 있다.
⒜ 제1도 및 제5도에 표시한 용장 선택 회로(20, 21A)는 기타 여러 가지의 회로로 구성할 수있다.
예를 들면, 제6도는 제1도의 용장 선택 회로(20)의 다른 구성예를 나타내는 회로도이다. 이 용량 선택 회로도에서는 제1, 제2의 퓨즈(22, 24) 및 전류 제어 수단인 NMOS(27)로 구성되어 있다. 퓨즈(24)의 제1의 단자는 전원 전위(VCC)에 접속되고, 그의 제2의 단자가 반전 용량 신호 (RN)를 출력하기 위한 출력단자(23) 및 퓨즈(22)의 제1의 단자에 접속되어 있다. 퓨즈(22)의 제2의 단자는 NMOS(27)의 드레인에 접속되고, 그의 게이트가 전원 전위(VCC)에, 소스가 접지 전위(VCC)에, 소스가 접지 전위(VSS)에 각각 접속되고, 이 NMOS(27)가 온 상태로 되어 있다.
이와같은 용장 선택 회로를 사용하더라도 제1도의 용장 선택 회로(20)와 동일한 작용 효과가 얻어질뿐만 아니라 이 용장 선택 회로(20)내의 인버터(25)를 생략할 수 있으므로 회로 구성이 간단하게 된다.
⒝ 제1도에 있어서, 전원 전위(VCC)와 접지 전위(VSS)의 접속을 반대로 하고, PMOS(21, 31)을 NMOS로 바꿔놓더라도 제1도와 거의 동일한 작용, 효과가 얻어진다. 제1도의 PMOS(21) 및 제6도의 NMOS(27)는 저항으로 바꿔놓을수도 있다. 또, 제1의 PMOS(21) 및 퓨즈(22)의 접속위치를 바꿔놓을수도 있다.
⒞ 제5도의 PMOS(21)은 저항으로 바꿔놓는 것도 가능하다. 또 그의 PMOS(21)과 퓨즈(22)이 접속위치를 바꿔놓아도 좋다.
⒟ 제4도에 표시한 반도체 기억 장치에 있어서의 용장 회로는 다른 회로로 구성하여도 좋다. 또, 상기 실시예에서는 반도체 기억 장치에 있어서의 용장 용의 제어 신호 발생 회로에 관하여 설명하였으나, 다른 반도체 집적 회로에 있어서의 제어 신호 발생 회로에도 적용할 수 있다.
[발명의 효과]
이상 상세히 설명한 바와 같이, 제1의 발명에 의하면 제1의 퓨즈 및 복수의 퓨즈 수단을 갖는 퓨즈 회로등으로 제어 신호 발생 회로를 구성하였으므로, 예를 들면 불량 구제등이 불필요한 완전 양품에 있어서는, 제1의 퓨즈를 절단하는 것만으로, 퓨즈 회로내의 퓨즈 수단을 절단하지 않더라고, 제1의 전원으로부터 제2의 전원으로의 관통 전류를 차단할수 있다. 그리고, 불량 구제등이 필요한 불량품에 관해서는 퓨즈 회로 내의 복수의 퓨즈 수단을 절단함으로써, 제1의 전원으로부터 제2의 전원으로의 관통 전류를 차단할수 있고, 소비 전력을 절감할수 있다.
제2의 발명에 의하면 퓨즈 회로를 구성하는 퓨즈 수단을 적어도 2개의 퓨즈를 직렬 접속한 구성으로 하였으므로 그의 2개의 퓨즈중의 어느 한쪽을 절단함으로써 이 퓨즈 회로로부터 임의의 제어 신호를 발생할수 있는 동시에, 그의 퓨즈 절단에 의해서 제1의 전원으로부터 제2의 전원으로의 관통 전류를 차단할수 있다.
제3의 발명에 의하면 제1의 퓨즈의 제2의 단자에 제2의 퓨즈를 직렬 접속하였으므로, 그의 제1 또는 제2의 퓨즈의 어느 한쪽을 절단함으로써 임의의 논리의 제어 신호를 발생할 수 있는 동시에, 제1의 전원으로부터 제2의 전원으로의 관통 전류를 차단할 수 있다.

Claims (23)

  1. 퓨즈의 절단의 유무에 의해 선택적으로 제어 신호를 발생하는 제어 신호 발생 회로를 구비한 반도체 집적 회로에 있어서, 상기 제어 신호 발생 회로는 제1 및 제2의 단자를 가지며, 그의 제1의 퓨즈와, 제2의 전원에 직렬 또는 병렬로 접속된 복수의 퓨즈 수단을 갖는 퓨즈 회로를 구비하고, 상기 제1의 퓨즈를 절단함으로써 상기 퓨즈 회로중에서의 상기 제1의 전원으로부터 상기 제2의 전원으로의 관통 전류를 흘리는 경로를 제어하는 구성으로 한 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 퓨즈 수단은 적어도 2개의 직렬로 접속된 퓨즈를 갖는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 제1의 퓨즈의 제2의 단자에, 제2의 퓨즈를 직렬 접속한 것을 특징으로 하는 반도체 집적 회로.
  4. 집적회로에서 퓨즈 프로그램 가능 신호를 발생하는 퓨즈 프로그램 가능 제어회로에 있어서, 제1전위 및 제2전위사이에 직렬로 연결된 두 개의 퓨즈 가능 링크를 가지는 마스터 제어회로로서, 상기 두 개의 퓨즈 가능 링크들 사이의 일지점으로부터 제어신호를 발생시키며, 상기 퓨즈 프로그램 가능신호가 요구될 경우에는 상기 두 개의 퓨즈 가능 링크들 중의 하나가 절단되어 상기 제어 신호를 활성화하고, 상기 퓨즈 프로그램 가능 신호가 요구되지 않을 경우에는 상기 두 개의 퓨즈 가능 링크들 중의 다른 하나가 절단되어 상기 제어 신호를 불활성화하는 마스터 제어회로, 상기 제어 신호에 의해서 제어되며, 상기 제어 신호에 의해서 스위치 온 될 경우 상기 제1전위를 공급하도록 연결된 스위칭 요소, 및, 각 쌍이 상기 스위칭 요소 및 상기 제2전위 사이에 직렬로 연결되는 다수의 퓨즈 가능 링크들의 쌍을 가지며, 각 출력 단자가 대응하는 쌍의 퓨즈 가능 링크들 사이에 배치되는 대응 다수의 출력 단자들을 갖고, 각각의 퓨즈 가능 링크들의 쌍에서 퓨즈 가능 링크들의 어느 하나를 절단함으로써 상기 출력 단자들로부터 상기 퓨즈 프로그램 가능 신호를 발생시키는 퓨즈 프로그램 가능 메모리를 포함하는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  5. 제4항에 있어서, 상기 퓨즈 프로그램 가능 신호가 용장요소를 선택하도록 사용되어 상기 집적회로의 불량 요소를 대체하는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  6. 제4항에 있어서, 상기 마스터 제어 회로가 상기 두 개의 퓨즈 가능 링크들과 직렬로 연결된 전류 제한 요소를 또한 갖고, 상기 두 개의 퓨즈 가능 링크들이 모두 절단되지 않을 경우에 전류 흐름을 제한하는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  7. 제6항에 있어서, 상기 전류 제한 요소가 영구적으로 스위치 온되는 트랜지스터인 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  8. 제6하에 있어서, 상기 전류 제한 요소가 상기 제1전위 및 상기 두 개의 퓨즈 가능 링크들사이에 배치되는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  9. 제6항에 있어서, 상기 전류 제한 요소가 상기 제2전위 및 상기 두 개의 퓨즈 가능 링크들사이에 배치되는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  10. 제4항에 있어서, 상기 스위칭 요소가, 상기 제어 신호를 수신하도록 연결된 게이트 전극, 상기 제1전위에 연결된 소오스 전극, 및 상기 퓨즈 프로그램 가능 메모리의 퓨즈 가능 링크들의 쌍에 연결된 드레인 전극을 가지는 전계 효과 트랜지스터인 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  11. 제4항에 있어서, 상기 마스터 제어 회로가 상기 두 개의 퓨즈 가능 링크들에 연결되어 상기 제어 신호를 반전시키는 인버터를 또한 가지는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  12. 집적회로에서 퓨즈 프로그램 가능 회로를 발생시키는 퓨즈 프로그램 가능 제어 회로에 있어서, 제1전위에 연결된 제1퓨즈 가능 링크를 갖고, 제1퓨즈 가능 링크은 상기 퓨즈 프로그램 가능 신호가 요구되지 않을 경우에 절단되고, 상기 퓨즈 프로그램 가능 신호가 요구되는 경우에는 절단되지 않는 마스터 제어 회로, 및, 각 쌍이 상기 제1 퓨즈 가능 링크 및 제2전위 사이에 직렬로 연결되는 다수의 퓨즈 가능 링크들의 쌍을 가지며, 각 출력 단자가 대응하는 쌍으로 퓨즈 가능 링크들 사이에 배치되는 대응 다수의 출력 단자들을 갖고, 각각의 퓨즈 가능 링크들의 쌍에서 퓨즈 가능 링크들의 어느 하나를 절단함으로써 상기 출력 단자들로부터 상기 퓨즈 프로그램 가능 신호를 발생시키는 퓨즈 프로그램 가능 메모리를 포함하는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  13. 제12항에 있어서, 상기 퓨즈 프로그램 가능 신호가 용장 요소를 선택하도록 사용되어 상기 집적회로의 불량 요소를 대체하는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  14. 제12항에 있어서, 상기 마스터 제어 회로가 상기 퓨즈 프로그램 가능 메모리에서 상기 제1전위 및 퓨즈 가능 링크들 사이에 상기 제1 퓨즈 가능 링크와 직렬로 연결된 전류 제한 요소를 또한 가지는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  15. 제14항에 있어서, 상기 전류 제한 요소가 상기 제1전위 및 상기 제1퓨즈 가능 링크 사이에 배치되는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  16. 제14항에 있어서, 상기 전류 제한 요소가 영구적으로 스위치 온되는 트랜지스터인 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  17. 제13항에 있어서, 상기 퓨즈 프로그램 가능 신호가 유효한지 또는 유효하지 않은지를 나타내는 제어신호가 상기 제1퓨즈 가능 링크 및 상기 퓨즈 프로그램 메모리 사이의 일지점으로부터 출력되는 것을 특징으로 하는 퓨즈 프로그램 가능 제어 회로.
  18. 집적회로에서 퓨즈 프로그램 가능 회로를 발생시키는 방법에 있어서, 상기 퓨즈 프로그램 가능 신호가 요구될 경우, 퓨즈 프로그램 가능 메모리에서의 다수의 퓨즈 가능 링크들의 각 쌍의 한 개의 퓨즈 가능 링크를 절단함으로써 그들을 프로그램하는 단계, 상기 퓨즈 프로그램 신호가 요구될 경우, 제1 퓨즈 가능 링크를 절단하지 않고, 남겨둠으로써, 상기 퓨즈 프로그램 가능 메모리에 전력을 공급하는 단계, 상기 퓨즈 프로그램 신호가 요구되지 않을 경우, 상기 퓨즈 프로그램 가능 메모리에 퓨즈 가능 링크들의 쌍을 절단하지 않고 남겨두는 단계, 및, 상기 퓨즈 프로그램 신호가 요구되지 않을 경우, 상기 제1퓨즈 가능 링크를 절단함으로써, 상기 퓨즈 프로그램 가능 메모리로의 전력을 단전시키는 단계들을 포함하는 것을 특징으로 하는 집적회로에서 퓨즈 프로그램 가능 신호를 발생시키는 방법.
  19. 제18항에 있어서, 상기 퓨즈 프로그램 신호가 용장 요소를 선택하도록 사용되어 상기 집적회로의 불량 요소를 대체하는 것을 특징으로 하는 퓨즈 프로그램 가능 신호를 발생시키는 방법.
  20. 제18항에 있어서, 상기 제1퓨즈 가능 링크를 통하여 상기 퓨즈 프로그램 메모리에 전력이 공급되는 것을 특징으로 하는 퓨즈 프로그램 가능 신호를 발생시키는 방법.
  21. 제20항에 있어서, 상기 퓨즈 프로그램 가능 신호가 유효한지 또는 유효하지 않은지를 나타내는 제어신호를 상기 제1퓨즈 가능 링크 및 상기 퓨즈 프로그램 메모리 사이의 일지점으로부터 발생시키는 단계를 또한 포함하는 것을 특징으로 하는 퓨즈프로그램 가능 신호를 발생시키는 방법.
  22. 제18항에 있어서, 상기 퓨즈 프로그램 가능 신호가 요구될 경우, 상기 제1퓨즈 가능 링크와 직렬로 연결된 제2퓨즈 가능 링크를 절단하는 단계, 상기 제1퓨즈 가능 링크 및 상기 제2퓨즈 가능 링크 사이의 일지점으로부터 제어 신호를 발생시키는 단계, 상기 제어신호를 사용하여 스위칭 요소를 제어하는 단계, 및 상기 스위칭 요소를 통하여 상기 퓨즈 프로그램 가능 메모리에 전력을 공급하는 단계들을 포함하는 것을 특징으로 하는 퓨즈 프로그램 가능 신호를 발생시키는 방법.
  23. 제22항에 있어서, 상기 제어 신호를 사용하여 상기 퓨즈 프로그램 가능 신호가 유효한지 또는 유효하지 않은지를 나타내는 단계를 또한 포함하는 것을 특징으로 하는 퓨즈 프로그램 가능 신호를 발생시키는 방법.
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