JP3638757B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に半導体メモリ等において不良メモリブロックを冗長メモリブロックで置換するための選択回路に関するものである。
【０００２】
【従来の技術】
例えば、半導体メモリは、半導体基板上に複数のメモリセルがマトリクス状に形成されており、そのマトリクスの座標をワード線によって指定することによって、その座標位置に配置されたメモリセルに対して読み書きのアクセスを行うようになっている。
このような半導体メモリは、半導体ウエハ上のパターンとして一括して形成される。メモリの大規模化と集積度の向上により、１つの半導体メモリに含まれるメモリセルは膨大な数となっている。一方、製造過程での不良メモリセルの発生は不可避であり、一定数の不良メモリセルの発生を見込んで、予めパターン上に冗長メモリブロックを配置しておく方法が採られている。
半導体ウエハ上に形成された半導体メモリは、そのウエハ上で検査され、不良メモリセルを含むメモリブロックを切離して、代わりに冗長メモリブロックを接続する処理が行われる。不良メモリセルのアドレスは不特定であるので、冗長メモリブロックのアドレスを、ヒューズの切断によって自由に設定することができるような選択回路が付加されている。
【０００３】
図２は、従来の半導体集積回路の一例を示す回路図である。この回路図は、半導体メモリ内に組込まれた冗長メモリブロック選択用の選択回路の一例を示すものである。
この選択回路は、選択信号設定部１０ａ，１０ｂ，１０ｃ、１０ｄを備えている。これらの選択信号設定部１０ａ〜１０ｄは、いずれも同様の構成であり、イネーブル信号ＥＮ／（但し、「／」は反転論理を表す）が与えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１を有している。ＰＭＯＳ１１のドレインは電源電位ＶＣＣに接続され、ソースはノードＮ１に接続されている。ＰＭＯＳ１１のドレインとソースには、ＰＭＯＳ１２のドレインとソースがそれぞれ接続されている。ノードＮ１と接地電位ＧＮＤとの間には、ヒューズ１３が接続されている。更に、ノードＮ１にはインバータ１４の入力側が接続され、このインバータ１４の出力側が、ＰＭＯＳ１２のゲートとインバータ１５の入力側に接続されている。そして、インバータ１５の出力側に選択信号ＳＥＬが出力されるようになっている。
【０００４】
各選択信号設定部１０ａ〜１０ｃからそれぞれ出力される選択信号ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃは、デコーダ２０に対する選択信号Ａ，Ｂ，Ｃとして与えられている。また、選択信号設定部１０ｄから出力される選択信号ＳＥＬｄは、デコーダ２０に対するイネーブル信号ＥＮとして与えられている。
デコーダ２０は、与えられた選択信号Ａ，Ｂ，Ｃを反転して、反転選択信号Ａ／，Ｂ／，Ｃ／を生成するインバータ２１ａ，２１ｂ，２１ｃを有している。更に、このデコーダ２０は、選択信号Ａまたは反転選択信号Ａ／、選択信号Ｂまたは反転選択信号Ｂ／、選択信号Ｃまたは反転選択信号Ｃ／、及びイネーブル信号ＥＮがそれぞれ与えられる４入力の論理積の否定（以下、「ＮＡＮＤ」という）ゲート２２ａ，２２ｂ，…，２２ｈを有している。そして、これらのＮＡＮＤゲート２２ａ〜２２ｈの出力側から、出力信号Ｘ０／，Ｘ１／，…，Ｘ７／がそれぞれ出力されるようになっている。
【０００５】
このような選択回路において、選択信号設定部１０ｄ内のヒューズ１３が接続された状態であると、この選択信号設定部１０ｄから出力される選択信号ＳＥＬｄは、レベル“Ｌ”となる。このため、デコーダ２０の動作は禁止され、出力信号Ｘ０／〜Ｘ７／は、すべてレベル“Ｈ”となる。
一方、選択信号設定部１０ｄ内のヒューズ１３を切断すると、選択信号ＳＥＬｄは、“Ｈ”となり、デコーダ２０の動作が解禁され、選択信号Ａ，Ｂ，Ｃの組合わせによって選択された出力信号Ｘ０／〜Ｘ７／の内の１つが“Ｌ”、残りのすべてが“Ｈ”となる。例えば、選択信号設定部１０ａ内のヒューズ１３を残し、選択信号設定部１０ｂ，１０ｃ内のヒューズ１３を切断すると、選択信号ＳＥＬａは“Ｌ”、選択信号ＳＥＬｂ，ＳＥＬｃは“Ｈ”となる。これにより、デコーダ２０内のＮＡＮＤゲート２２ｄの出力信号Ｑ３のみが“Ｌ”となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の選択回路では、次のような課題があった。
例えば、選択信号設定部１０ａ内のヒューズ１３が接続された状態で、イネーブル信号ＥＮ／が“Ｌ”になると、この選択信号設定部１０ａ内のＰＭＯＳ１１がオン状態となるので、電源電位ＶＣＣからこのＰＭＯＳ１１及びヒューズ１３を介して接地電位ＧＮＤに貫通電流が流れる。
半導体メモリ等には、選択回路が多数設けられているので、このような貫通電流による消費電力が大きくなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、貫通電流を無くすことにより、消費電力の低減が可能な選択回路を有する半導体メモリ等の半導体集積回路を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、半導体集積回路において、電源電位と第１のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第１のノードに出力する第１のヒューズと、第ｉ（但し、ｉ＝１〜Ｎ−２：Ｎは３以上の整数）のノードと第ｉ＋１のノードとの間に設けられた第ｉ＋１のヒューズと、第Ｎ−１のノードと第Ｎのノードとの間に設けられた第Ｎのヒューズと、前記第Ｎのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御されるトランジスタと、一端が前記第ｉのノードに接続されると共に他端がインバータを介して前記第ｉ＋１のノードに接続され、前記第ｉ＋１のヒューズの状態に応じた信号を出力する第ｉの論理ゲートと、一端が前記第Ｎ−１のノードに接続され、他端に前記イネーブル信号が与えられて前記第Ｎのヒューズの状態に応じた信号を出力する第Ｎ−１の論理ゲートとを備えている。
【０００８】
第２の発明は、電源電位と第１のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第１のノードに出力する第１のヒューズと、第ｉ（但し、ｉ＝１〜Ｎ−１：Ｎは３以上の整数）のノードと第ｉ＋１のノードとの間に設けられた第ｉ＋１のヒューズと、一端が前記第ｉのノードに接続されると共に他端がインバータを介して前記第ｉ＋１のノードに接続され、前記第ｉ＋１のヒューズの状態に応じた信号を出力する第ｉの論理ゲートと、前記第Ｎのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御される第１のトランジスタと、前記第Ｎのノードと接地電位との間に設けられ、前記第Ｎのノードに接続されたインバータの出力信号がハイレベルのときは導通状態に、該出力信号がロウレベルのときは非導通状態に制御される第２のトランジスタとを備えている。
【００１０】
本発明によれば、次のような作用が行われる。
第ｉのノードと第ｉ＋１のノードの間に設けられた第ｉ＋１のヒューズを切断し、イネーブル信号によって第Ｎのノードと接地電位との間に設けられたトランジスタが導通状態に制御されると、それぞれ第ｉの論理ゲートから第ｉ＋１のヒューズの状態に応じた信号が出力される。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものである。
この選択回路は、イネーブル信号設定部３０を備えている。イネーブル信号設定部３０は、イネーブル信号ＥＮ／が与えられるＰＭＯＳ３１を有している。ＰＭＯＳ３１のドレインは第１の電源電位（例えば、電源電位）ＶＣＣに接続され、ソースはノードＮ３１に接続されている。ＰＭＯＳ３１のドレインとソースには、ＰＭＯＳ３２のドレインとソースがそれぞれ接続されている。ノードＮ３１と第２の電源電位（例えば、接地電位）ＧＮＤとの間には、ヒューズ３３が接続されている。更に、ノードＮ３１にはインバータ３４の入力側が接続され、このインバータ３４の出力側が、ＰＭＯＳ３２のゲートとインバータ３５の入力側に接続されている。そして、インバータ３５の出力側にイネーブル信号ＥＮが出力されるようになっている。
【００１２】
このイネーブル信号設定部３０から出力されるイネーブル信号ＥＮは、選択信号設定手段（例えば、選択信号設定部）４０ａ，４０ｂ，４０ｃ、及び選択手段（例えば、デコーダ）５０に対するイネーブル信号ＥＮとして与えられている。
選択信号設定部４０ａ〜４０ｃは、いずれも同様の構成であり、イネーブル信号ＥＮによって導通状態が制御されるＰＭＯＳ４１及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４２を有している。ＰＭＯＳ４１のドレインは電源電位ＶＣＣに接続され、ソースはノードＮ４１に接続されている。ＮＭＯＳ４２のドレインはノードＮ４１に、ソースは接地電位ＧＮＤに、それぞれ接続されている。ノードＮ４１とノードＮ４２との間には、ヒューズ４３が接続され、更にノードＮ４２と電源電位ＶＣＣとの間には、ヒューズ４４が接続されている。そして、ノードＮ４２から選択信号ＳＥＬが出力されるようになっている。
【００１３】
各選択信号設定部４０ａ〜４０ｃからそれぞれ出力される選択信号ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃは、デコーダ５０に対する選択信号Ａ，Ｂ，Ｃとして与えられている。
デコーダ５０は、与えられた選択信号Ａ，Ｂ，Ｃを反転して、反転選択信号Ａ／，Ｂ／，Ｃ／を生成するインバータ５１ａ，５１ｂ，５１ｃを有している。更に、このデコーダ５０は、選択信号Ａまたは反転選択信号Ａ／、選択信号Ｂまたは反転選択信号Ｂ／、選択信号Ｃまたは反転選択信号Ｃ／、及びイネーブル信号ＥＮがそれぞれ与えられる４入力のＮＡＮＤゲート５２ａ，５２ｂ，…，５２ｈを有している。そして、これらのＮＡＮＤゲート５２ａ〜５２ｈの出力側に、出力信号Ｘ０／，Ｘ１／，…，Ｘ７／がそれぞれ出力されるようになっている。
このような選択回路において、イネーブル信号設定部３０内のヒューズ３３が接続された状態であると、このイネーブル信号設定部３０から出力されるイネーブル信号ＥＮは“Ｌ”となる。このため、デコーダ５０の動作は禁止され、出力信号Ｘ０／〜Ｘ７／は、すべて“Ｈ”となる。
【００１４】
一方、イネーブル信号設定部３０内のヒューズ３３を切断すると、イネーブル信号ＥＮは“Ｈ”となり、デコーダ５０の動作が解禁され、選択信号Ａ，Ｂ，Ｃの組合わせによって選択された出力信号Ｘ０／〜Ｘ７／の内の１つが“Ｌ”、残りのすべてが“Ｈ”となる。例えば、選択信号設定部４０ａ内のヒューズ４４、及び選択信号設定部４０ｂ，４０ｃ内のヒューズ４３を切断すると、選択信号ＳＥＬａは“Ｌ”、選択信号ＳＥＬｂ，ＳＥＬｃは“Ｈ”となる。これにより、デコーダ５０内のＮＡＮＤゲート５２ｄの出力信号Ｘ３／のみが“Ｌ”となる。
このように、本実施形態の選択回路は、選択信号設定部４０ａ〜４０ｃ内の直列接続されたヒューズ４３，４４のいずれか一方を切断するので、貫通電流が流れることがない。これにより、不必要な消費電力が無くなり、省電力化が可能になる。
【００１５】
第２の実施形態
図３は、本発明の第２の実施形態を示す半導体集積回路の回路図である。この回路図は、図１の第１の実施形態と同様に、半導体メモリ等に組込まれた選択回路を示すものである。
この選択回路は、図１と同様のイネーブル信号設定部３０を備えており、このイネーブル信号設定部３０内のインバータ３５の出力側にイネーブル信号ＥＮが出力されるようになっている。インバータ３５の出力側は、ＰＭＯＳ３６ａとＮＭＯＳ３６ｂで構成されるＣＭＯＳインバータ３６の入力側に接続されている。
この選択回路は、また、出力信号設定部６０を備えている。出力信号設定部６０は、電源電位ＶＣＣとノードＮ６１ａを接続するヒューズ６１ａを有している。更に、ノードＮ６１ａ，Ｎ６１ｂ間にはヒューズ６１ｂが、ノードＮ６１ｂ，Ｎ６１ｃ間にはヒューズ６１ｃが、ノードＮ６１ｃ，Ｎ６１ｄ間にはヒューズ６１ｄが、ノードＮ６１ｄ，Ｎ６１ｅ間にはヒューズ６１ｅが、ノードＮ６１ｅ，Ｎ６１ｆ間にはヒューズ６１ｆが、ノードＮ６１ｆ，Ｎ６１ｇ間にはヒューズ６１ｇが、ノードＮ６１ｇ，Ｎ６１ｈ間にはヒューズ６１ｈが、それぞれ接続されている。そして、ノードＮ６１ｈにはＣＭＯＳインバータ３６の出力側が接続されている。
【００１６】
ノードＮ６１ａには、論理ゲート（例えば、２入力ＮＡＮＤゲート）６２ａの第１の入力側が接続され、このＮＡＮＤゲート６２ａの第２の入力側は、インバータ６３ａを介してノードＮ６１ｂに接続されている。
以下同様に、ノードＮ６１ｂには、ＮＡＮＤゲート６２ｂの第１の入力側が接続され、このＮＡＮＤゲート６２ｂの第２の入力側は、インバータ６３ｂを介してノードＮ６１ｃに接続されている。ノードＮ６１ｃには、ＮＡＮＤゲート６２ｃの第１の入力側が接続され、このＮＡＮＤゲート６２ｃの第２の入力側は、インバータ６３ｃを介してノードＮ６１ｄに接続されている。ノードＮ６１ｄには、ＮＡＮＤゲート６２ｄの第１の入力側が接続され、このＮＡＮＤゲート６２ｄの第２の入力側は、インバータ６３ｄを介してノードＮ６１ｅに接続されている。ノードＮ６１ｅには、ＮＡＮＤゲート６２ｅの第１の入力側が接続され、このＮＡＮＤゲート６２ｅの第２の入力側は、インバータ６３ｅを介してノードＮ６１ｆに接続されている。ノードＮ６１ｆには、ＮＡＮＤゲート６２ｆの第１の入力側が接続され、このＮＡＮＤゲート６２ｆの第２の入力側は、インバータ６３ｆを介してノードＮ６１ｇに接続されている。
【００１７】
また、ノードＮ６１ｇには、ＮＡＮＤゲート６２ｇの第１の入力側が接続され、このＮＡＮＤゲート６２ｇの第２の入力側は、前記イネーブル信号設定部３０内のインバータ３５の出力側に接続されている。
そして、この出力信号設定部６０のノード６１ａから出力信号Ｙ０／が出力され、ＮＡＮＤゲート６２ａ〜６２ｇから出力信号Ｙ１／〜Ｙ７／がそれぞれ出力されるようになっている。
このような選択回路において、イネーブル信号設定部３０内のヒューズ３３が接続された状態であると、このイネーブル信号設定部３０から出力されるイネーブル信号ＥＮは“Ｌ”となる。また、ＣＭＯＳインバータ３６の出力側、即ちノードＮ６１ｈのレベルは“Ｈ”になり、出力信号Ｙ０／〜Ｙ７／は、すべて“Ｈ”となる。
【００１８】
一方、イネーブル信号設定部３０内のヒューズ３３を切断するとともに、ヒューズ６１ａ〜６１ｈの内のいずれか１つ（例えば、ヒューズ６１ｄ）を切断すると、イネーブル信号ＥＮは“Ｈ”となり、ノードＮ６１ｇのレベルは“Ｌ”になる。また、ヒューズ６１ｄの切断により、ノードＮ６１ａ〜Ｎ６１ｃが“Ｈ”になり、ノードＮ６１ｄ〜Ｎ６１ｈが“Ｌ”になる。これにより、ＮＡＮＤゲート６２ｃの出力信号Ｙ３／のみが“Ｌ”となる。
このように、本実施形態の選択回路は、直列に接続されたヒューズ６１ａ〜６１ｈの内のいずれか１つを切断するので、貫通電流が流れることがなく、第１の実施形態と同様の利点を有する。また、少ない部品点数で構成できるとともに、ヒューズの切断数が２つだけで良いという利点を有する。
【００１９】
第３の実施形態
図４は、本発明の第３の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第２の実施形態の図３中の要素と共通の要素には共通の符号が付されている。
この選択回路は、イネーブル信号設定部７０と、図３中の出力信号設定部６０とほぼ同様の構成の出力信号設定部６０Ａとを備えている。
出力信号設定部６０Ａは、図３中の出力信号設定部６０に対してインバータ６３ｇを追加し、このインバータ６３ｇを介してノードＮ６１ｈとＮＡＮＤゲート６２ｇの第２の入力側とを接続した構成になっている。
一方、イネーブル信号設定部７０は、イネーブル信号ＥＮで制御されるＮＭＯＳ７１を有しており、このＮＭＯＳ７１のドレインがノードＮ６１ｈに、ソースが接地電位ＧＮＤにそれぞれ接続されている。ＮＭＯＳ７１のドレインとソースには、ＮＭＯＳ７２のドレインとソースがそれぞれ接続されており、このＮＭＯＳ７２のゲートにはインバータ６３ｇの出力側が接続されている。
【００２０】
このような選択回路において、出力信号設定部６０Ａ内のヒューズ６１ａ〜６１ｈがすべて接続された状態であれば、ノードＮ６１ａ〜Ｎ６１ｈは、すべて“Ｈ”となるので、出力信号Ｙ０／〜Ｙ７／は、すべて“Ｈ”となる。
一方、ヒューズ６１ａ〜６１ｈの内のいずれか１つ（例えば、ヒューズ６１ｄ）を切断し、イネーブル信号ＥＮを与えると、ヒューズ６１ｄの切断により、ノードＮ６１ａ〜Ｎ６１ｃが“Ｈ”になり、ノードＮ６１ｄ〜Ｎ６１ｈが“Ｌ”になる。これにより、ＮＡＮＤゲート６２ｃの出力信号Ｙ３／のみが“Ｌ”となる。
このように、本実施形態の選択回路は、直列に接続されたヒューズ６１ａ〜６１ｈの内のいずれか１つを切断するので、貫通電流が流れることがなく、第１の実施形態と同様の利点を有する。また、第２の実施形態に比べて更に少ない部品点数で構成できるとともに、ヒューズの切断数が１つだけで良いという利点を有する。
【００２１】
第４の実施形態
図５は、本発明の第４の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第３の実施形態の図４中の要素と共通の要素には共通の符号が付されている。
この選択回路は、図４中のイネーブル信号設定部７０に代えて、これと構成の異なるイネーブル信号設定部７０Ａを設けている。その他の構成は図４と同様である。
イネーブル信号設定部７０Ａは、ＰＭＯＳ７３ａとＮＭＯＳ７３ｂとが直列接続されて、ＣＭＯＳインバータ７３が構成されたものである。そしてＣＭＯＳインバータ７３の入力側にイネーブル信号ＥＮが与えられ、その出力側は出力信号設定部６０ＡのノードＮ６１ｈに接続されている。
このような選択回路では、ヒューズ６１ｄ等が切断されていても、イネーブル信号ＥＮによって出力信号Ｙ０／〜Ｙ７／のセット、リセットが可能になる。例えば、イネーブル信号ＥＮが“Ｌ”の時、出力信号Ｙ０／〜Ｙ７／はすべて“Ｈ”となり、イネーブル信号ＥＮが“Ｈ”の時、切断されたヒューズ６１ａ〜６１ｈに応じて出力信号Ｙ０／〜Ｙ７／の内のいずれか１つが“Ｌ”となる。
このように、本実施形態の選択回路は、第１の実施形態と同様の利点を有する。
【００２２】
第５の実施形態
図６は、本発明の第５の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第１の実施形態の図１及び第２の実施形態の図３中の要素と共通の要素には共通の符号が付されている。
図３の選択回路では、出力信号設定部６０において、ヒューズ６１ａ〜６１ｈが出力信号Ｙ０／〜Ｙ７／に１：１で対応しているが、この図６の出力信号設定部８０では、例えばヒューズ８１ａに対して２つの出力信号Ｚ０／，Ｚ１／を割当てている。そして、偶数／奇数設定部９０を設けて、この偶数／奇数設定部９０から出力される偶数選択信号ＥＶと奇数選択信号ＯＤを、ＮＡＮＤゲート８２に与えている。これによって、例えば出力信号Ｚ０／，Ｚ１／の内の一方を選択して出力するようにしている。
このような選択回路の動作は、第１及び第２の実施形態の選択回路の動作を合わせたものであり、同様の利点を有する。
【００２３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） 選択する出力信号Ｘ０／〜Ｘ７／等の数は８個に限定されず、任意の数に対して適用可能である。また出力信号Ｘ０／〜Ｘ７／等は負論理に限定されず、適用対象に応じて正論理を使用することもできる。
（ｂ） デコーダ５０の回路構成は、図１に示したものに限定されず、任意の回路構成が可能である。
（ｃ） 図１及び図３において、ヒューズ３３を確実に切断できて、イネーブル信号ＥＮが確実に“Ｈ”となれば、ＰＭＯＳ３１，３６ｄ，４１を省略することができる。また、図６において、ヒューズ３３を確実に切断できて、イネーブル信号ＥＮが確実に“Ｈ”となれば、ＰＭＯＳ３１，３６ａ，９１を省略することができる。
【００２４】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数の出力信号に対応した複数のヒューズを直列に接続し、選択する出力信号に対するヒューズを１個だけ切断するようにしている。このため、貫通電流が流れることが無く、低消費電力化が可能になる。更に、ヒューズの切断箇所が少なくて済むという効果がある。更に、回路規模が小さくて済むという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の回路図である。
【図２】従来の半導体集積回路の一例を示す回路図である。
【図３】本発明の第２の実施形態を示す半導体集積回路の回路図である。
【図４】本発明の第３の実施形態を示す半導体集積回路の回路図である。
【図５】本発明の第４の実施形態を示す半導体集積回路の回路図である。
【図６】本発明の第５の実施形態を示す半導体集積回路の回路図である。
【符号の説明】
３０，７０，７０Ａ イネーブル信号設定部
３３，４３，４４，６１ａ〜６１ｈ，８１ａ〜８１ｄ
ヒューズ
４０ａ〜４０ｃ 選択信号設定部
５０ デコーダ
５１ａ〜５１ｃ，６３ａ〜６３ｇ，８３ａ〜８３ｃ
インバータ
５２ａ〜５２ｈ，６２ａ〜６２ｇ８２ａ〜８２ｈ
ＮＡＮＤゲート
６０，６０Ａ，８０ 出力信号設定部
９０ 偶数／奇数設定部
【発明の属する技術分野】
本発明は、半導体集積回路、特に半導体メモリ等において不良メモリブロックを冗長メモリブロックで置換するための選択回路に関するものである。
【０００２】
【従来の技術】
例えば、半導体メモリは、半導体基板上に複数のメモリセルがマトリクス状に形成されており、そのマトリクスの座標をワード線によって指定することによって、その座標位置に配置されたメモリセルに対して読み書きのアクセスを行うようになっている。
このような半導体メモリは、半導体ウエハ上のパターンとして一括して形成される。メモリの大規模化と集積度の向上により、１つの半導体メモリに含まれるメモリセルは膨大な数となっている。一方、製造過程での不良メモリセルの発生は不可避であり、一定数の不良メモリセルの発生を見込んで、予めパターン上に冗長メモリブロックを配置しておく方法が採られている。
半導体ウエハ上に形成された半導体メモリは、そのウエハ上で検査され、不良メモリセルを含むメモリブロックを切離して、代わりに冗長メモリブロックを接続する処理が行われる。不良メモリセルのアドレスは不特定であるので、冗長メモリブロックのアドレスを、ヒューズの切断によって自由に設定することができるような選択回路が付加されている。
【０００３】
図２は、従来の半導体集積回路の一例を示す回路図である。この回路図は、半導体メモリ内に組込まれた冗長メモリブロック選択用の選択回路の一例を示すものである。
この選択回路は、選択信号設定部１０ａ，１０ｂ，１０ｃ、１０ｄを備えている。これらの選択信号設定部１０ａ〜１０ｄは、いずれも同様の構成であり、イネーブル信号ＥＮ／（但し、「／」は反転論理を表す）が与えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１を有している。ＰＭＯＳ１１のドレインは電源電位ＶＣＣに接続され、ソースはノードＮ１に接続されている。ＰＭＯＳ１１のドレインとソースには、ＰＭＯＳ１２のドレインとソースがそれぞれ接続されている。ノードＮ１と接地電位ＧＮＤとの間には、ヒューズ１３が接続されている。更に、ノードＮ１にはインバータ１４の入力側が接続され、このインバータ１４の出力側が、ＰＭＯＳ１２のゲートとインバータ１５の入力側に接続されている。そして、インバータ１５の出力側に選択信号ＳＥＬが出力されるようになっている。
【０００４】
各選択信号設定部１０ａ〜１０ｃからそれぞれ出力される選択信号ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃは、デコーダ２０に対する選択信号Ａ，Ｂ，Ｃとして与えられている。また、選択信号設定部１０ｄから出力される選択信号ＳＥＬｄは、デコーダ２０に対するイネーブル信号ＥＮとして与えられている。
デコーダ２０は、与えられた選択信号Ａ，Ｂ，Ｃを反転して、反転選択信号Ａ／，Ｂ／，Ｃ／を生成するインバータ２１ａ，２１ｂ，２１ｃを有している。更に、このデコーダ２０は、選択信号Ａまたは反転選択信号Ａ／、選択信号Ｂまたは反転選択信号Ｂ／、選択信号Ｃまたは反転選択信号Ｃ／、及びイネーブル信号ＥＮがそれぞれ与えられる４入力の論理積の否定（以下、「ＮＡＮＤ」という）ゲート２２ａ，２２ｂ，…，２２ｈを有している。そして、これらのＮＡＮＤゲート２２ａ〜２２ｈの出力側から、出力信号Ｘ０／，Ｘ１／，…，Ｘ７／がそれぞれ出力されるようになっている。
【０００５】
このような選択回路において、選択信号設定部１０ｄ内のヒューズ１３が接続された状態であると、この選択信号設定部１０ｄから出力される選択信号ＳＥＬｄは、レベル“Ｌ”となる。このため、デコーダ２０の動作は禁止され、出力信号Ｘ０／〜Ｘ７／は、すべてレベル“Ｈ”となる。
一方、選択信号設定部１０ｄ内のヒューズ１３を切断すると、選択信号ＳＥＬｄは、“Ｈ”となり、デコーダ２０の動作が解禁され、選択信号Ａ，Ｂ，Ｃの組合わせによって選択された出力信号Ｘ０／〜Ｘ７／の内の１つが“Ｌ”、残りのすべてが“Ｈ”となる。例えば、選択信号設定部１０ａ内のヒューズ１３を残し、選択信号設定部１０ｂ，１０ｃ内のヒューズ１３を切断すると、選択信号ＳＥＬａは“Ｌ”、選択信号ＳＥＬｂ，ＳＥＬｃは“Ｈ”となる。これにより、デコーダ２０内のＮＡＮＤゲート２２ｄの出力信号Ｑ３のみが“Ｌ”となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の選択回路では、次のような課題があった。
例えば、選択信号設定部１０ａ内のヒューズ１３が接続された状態で、イネーブル信号ＥＮ／が“Ｌ”になると、この選択信号設定部１０ａ内のＰＭＯＳ１１がオン状態となるので、電源電位ＶＣＣからこのＰＭＯＳ１１及びヒューズ１３を介して接地電位ＧＮＤに貫通電流が流れる。
半導体メモリ等には、選択回路が多数設けられているので、このような貫通電流による消費電力が大きくなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、貫通電流を無くすことにより、消費電力の低減が可能な選択回路を有する半導体メモリ等の半導体集積回路を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、半導体集積回路において、電源電位と第１のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第１のノードに出力する第１のヒューズと、第ｉ（但し、ｉ＝１〜Ｎ−２：Ｎは３以上の整数）のノードと第ｉ＋１のノードとの間に設けられた第ｉ＋１のヒューズと、第Ｎ−１のノードと第Ｎのノードとの間に設けられた第Ｎのヒューズと、前記第Ｎのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御されるトランジスタと、一端が前記第ｉのノードに接続されると共に他端がインバータを介して前記第ｉ＋１のノードに接続され、前記第ｉ＋１のヒューズの状態に応じた信号を出力する第ｉの論理ゲートと、一端が前記第Ｎ−１のノードに接続され、他端に前記イネーブル信号が与えられて前記第Ｎのヒューズの状態に応じた信号を出力する第Ｎ−１の論理ゲートとを備えている。
【０００８】
第２の発明は、電源電位と第１のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第１のノードに出力する第１のヒューズと、第ｉ（但し、ｉ＝１〜Ｎ−１：Ｎは３以上の整数）のノードと第ｉ＋１のノードとの間に設けられた第ｉ＋１のヒューズと、一端が前記第ｉのノードに接続されると共に他端がインバータを介して前記第ｉ＋１のノードに接続され、前記第ｉ＋１のヒューズの状態に応じた信号を出力する第ｉの論理ゲートと、前記第Ｎのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御される第１のトランジスタと、前記第Ｎのノードと接地電位との間に設けられ、前記第Ｎのノードに接続されたインバータの出力信号がハイレベルのときは導通状態に、該出力信号がロウレベルのときは非導通状態に制御される第２のトランジスタとを備えている。
【００１０】
本発明によれば、次のような作用が行われる。
第ｉのノードと第ｉ＋１のノードの間に設けられた第ｉ＋１のヒューズを切断し、イネーブル信号によって第Ｎのノードと接地電位との間に設けられたトランジスタが導通状態に制御されると、それぞれ第ｉの論理ゲートから第ｉ＋１のヒューズの状態に応じた信号が出力される。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものである。
この選択回路は、イネーブル信号設定部３０を備えている。イネーブル信号設定部３０は、イネーブル信号ＥＮ／が与えられるＰＭＯＳ３１を有している。ＰＭＯＳ３１のドレインは第１の電源電位（例えば、電源電位）ＶＣＣに接続され、ソースはノードＮ３１に接続されている。ＰＭＯＳ３１のドレインとソースには、ＰＭＯＳ３２のドレインとソースがそれぞれ接続されている。ノードＮ３１と第２の電源電位（例えば、接地電位）ＧＮＤとの間には、ヒューズ３３が接続されている。更に、ノードＮ３１にはインバータ３４の入力側が接続され、このインバータ３４の出力側が、ＰＭＯＳ３２のゲートとインバータ３５の入力側に接続されている。そして、インバータ３５の出力側にイネーブル信号ＥＮが出力されるようになっている。
【００１２】
このイネーブル信号設定部３０から出力されるイネーブル信号ＥＮは、選択信号設定手段（例えば、選択信号設定部）４０ａ，４０ｂ，４０ｃ、及び選択手段（例えば、デコーダ）５０に対するイネーブル信号ＥＮとして与えられている。
選択信号設定部４０ａ〜４０ｃは、いずれも同様の構成であり、イネーブル信号ＥＮによって導通状態が制御されるＰＭＯＳ４１及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４２を有している。ＰＭＯＳ４１のドレインは電源電位ＶＣＣに接続され、ソースはノードＮ４１に接続されている。ＮＭＯＳ４２のドレインはノードＮ４１に、ソースは接地電位ＧＮＤに、それぞれ接続されている。ノードＮ４１とノードＮ４２との間には、ヒューズ４３が接続され、更にノードＮ４２と電源電位ＶＣＣとの間には、ヒューズ４４が接続されている。そして、ノードＮ４２から選択信号ＳＥＬが出力されるようになっている。
【００１３】
各選択信号設定部４０ａ〜４０ｃからそれぞれ出力される選択信号ＳＥＬａ，ＳＥＬｂ，ＳＥＬｃは、デコーダ５０に対する選択信号Ａ，Ｂ，Ｃとして与えられている。
デコーダ５０は、与えられた選択信号Ａ，Ｂ，Ｃを反転して、反転選択信号Ａ／，Ｂ／，Ｃ／を生成するインバータ５１ａ，５１ｂ，５１ｃを有している。更に、このデコーダ５０は、選択信号Ａまたは反転選択信号Ａ／、選択信号Ｂまたは反転選択信号Ｂ／、選択信号Ｃまたは反転選択信号Ｃ／、及びイネーブル信号ＥＮがそれぞれ与えられる４入力のＮＡＮＤゲート５２ａ，５２ｂ，…，５２ｈを有している。そして、これらのＮＡＮＤゲート５２ａ〜５２ｈの出力側に、出力信号Ｘ０／，Ｘ１／，…，Ｘ７／がそれぞれ出力されるようになっている。
このような選択回路において、イネーブル信号設定部３０内のヒューズ３３が接続された状態であると、このイネーブル信号設定部３０から出力されるイネーブル信号ＥＮは“Ｌ”となる。このため、デコーダ５０の動作は禁止され、出力信号Ｘ０／〜Ｘ７／は、すべて“Ｈ”となる。
【００１４】
一方、イネーブル信号設定部３０内のヒューズ３３を切断すると、イネーブル信号ＥＮは“Ｈ”となり、デコーダ５０の動作が解禁され、選択信号Ａ，Ｂ，Ｃの組合わせによって選択された出力信号Ｘ０／〜Ｘ７／の内の１つが“Ｌ”、残りのすべてが“Ｈ”となる。例えば、選択信号設定部４０ａ内のヒューズ４４、及び選択信号設定部４０ｂ，４０ｃ内のヒューズ４３を切断すると、選択信号ＳＥＬａは“Ｌ”、選択信号ＳＥＬｂ，ＳＥＬｃは“Ｈ”となる。これにより、デコーダ５０内のＮＡＮＤゲート５２ｄの出力信号Ｘ３／のみが“Ｌ”となる。
このように、本実施形態の選択回路は、選択信号設定部４０ａ〜４０ｃ内の直列接続されたヒューズ４３，４４のいずれか一方を切断するので、貫通電流が流れることがない。これにより、不必要な消費電力が無くなり、省電力化が可能になる。
【００１５】
第２の実施形態
図３は、本発明の第２の実施形態を示す半導体集積回路の回路図である。この回路図は、図１の第１の実施形態と同様に、半導体メモリ等に組込まれた選択回路を示すものである。
この選択回路は、図１と同様のイネーブル信号設定部３０を備えており、このイネーブル信号設定部３０内のインバータ３５の出力側にイネーブル信号ＥＮが出力されるようになっている。インバータ３５の出力側は、ＰＭＯＳ３６ａとＮＭＯＳ３６ｂで構成されるＣＭＯＳインバータ３６の入力側に接続されている。
この選択回路は、また、出力信号設定部６０を備えている。出力信号設定部６０は、電源電位ＶＣＣとノードＮ６１ａを接続するヒューズ６１ａを有している。更に、ノードＮ６１ａ，Ｎ６１ｂ間にはヒューズ６１ｂが、ノードＮ６１ｂ，Ｎ６１ｃ間にはヒューズ６１ｃが、ノードＮ６１ｃ，Ｎ６１ｄ間にはヒューズ６１ｄが、ノードＮ６１ｄ，Ｎ６１ｅ間にはヒューズ６１ｅが、ノードＮ６１ｅ，Ｎ６１ｆ間にはヒューズ６１ｆが、ノードＮ６１ｆ，Ｎ６１ｇ間にはヒューズ６１ｇが、ノードＮ６１ｇ，Ｎ６１ｈ間にはヒューズ６１ｈが、それぞれ接続されている。そして、ノードＮ６１ｈにはＣＭＯＳインバータ３６の出力側が接続されている。
【００１６】
ノードＮ６１ａには、論理ゲート（例えば、２入力ＮＡＮＤゲート）６２ａの第１の入力側が接続され、このＮＡＮＤゲート６２ａの第２の入力側は、インバータ６３ａを介してノードＮ６１ｂに接続されている。
以下同様に、ノードＮ６１ｂには、ＮＡＮＤゲート６２ｂの第１の入力側が接続され、このＮＡＮＤゲート６２ｂの第２の入力側は、インバータ６３ｂを介してノードＮ６１ｃに接続されている。ノードＮ６１ｃには、ＮＡＮＤゲート６２ｃの第１の入力側が接続され、このＮＡＮＤゲート６２ｃの第２の入力側は、インバータ６３ｃを介してノードＮ６１ｄに接続されている。ノードＮ６１ｄには、ＮＡＮＤゲート６２ｄの第１の入力側が接続され、このＮＡＮＤゲート６２ｄの第２の入力側は、インバータ６３ｄを介してノードＮ６１ｅに接続されている。ノードＮ６１ｅには、ＮＡＮＤゲート６２ｅの第１の入力側が接続され、このＮＡＮＤゲート６２ｅの第２の入力側は、インバータ６３ｅを介してノードＮ６１ｆに接続されている。ノードＮ６１ｆには、ＮＡＮＤゲート６２ｆの第１の入力側が接続され、このＮＡＮＤゲート６２ｆの第２の入力側は、インバータ６３ｆを介してノードＮ６１ｇに接続されている。
【００１７】
また、ノードＮ６１ｇには、ＮＡＮＤゲート６２ｇの第１の入力側が接続され、このＮＡＮＤゲート６２ｇの第２の入力側は、前記イネーブル信号設定部３０内のインバータ３５の出力側に接続されている。
そして、この出力信号設定部６０のノード６１ａから出力信号Ｙ０／が出力され、ＮＡＮＤゲート６２ａ〜６２ｇから出力信号Ｙ１／〜Ｙ７／がそれぞれ出力されるようになっている。
このような選択回路において、イネーブル信号設定部３０内のヒューズ３３が接続された状態であると、このイネーブル信号設定部３０から出力されるイネーブル信号ＥＮは“Ｌ”となる。また、ＣＭＯＳインバータ３６の出力側、即ちノードＮ６１ｈのレベルは“Ｈ”になり、出力信号Ｙ０／〜Ｙ７／は、すべて“Ｈ”となる。
【００１８】
一方、イネーブル信号設定部３０内のヒューズ３３を切断するとともに、ヒューズ６１ａ〜６１ｈの内のいずれか１つ（例えば、ヒューズ６１ｄ）を切断すると、イネーブル信号ＥＮは“Ｈ”となり、ノードＮ６１ｇのレベルは“Ｌ”になる。また、ヒューズ６１ｄの切断により、ノードＮ６１ａ〜Ｎ６１ｃが“Ｈ”になり、ノードＮ６１ｄ〜Ｎ６１ｈが“Ｌ”になる。これにより、ＮＡＮＤゲート６２ｃの出力信号Ｙ３／のみが“Ｌ”となる。
このように、本実施形態の選択回路は、直列に接続されたヒューズ６１ａ〜６１ｈの内のいずれか１つを切断するので、貫通電流が流れることがなく、第１の実施形態と同様の利点を有する。また、少ない部品点数で構成できるとともに、ヒューズの切断数が２つだけで良いという利点を有する。
【００１９】
第３の実施形態
図４は、本発明の第３の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第２の実施形態の図３中の要素と共通の要素には共通の符号が付されている。
この選択回路は、イネーブル信号設定部７０と、図３中の出力信号設定部６０とほぼ同様の構成の出力信号設定部６０Ａとを備えている。
出力信号設定部６０Ａは、図３中の出力信号設定部６０に対してインバータ６３ｇを追加し、このインバータ６３ｇを介してノードＮ６１ｈとＮＡＮＤゲート６２ｇの第２の入力側とを接続した構成になっている。
一方、イネーブル信号設定部７０は、イネーブル信号ＥＮで制御されるＮＭＯＳ７１を有しており、このＮＭＯＳ７１のドレインがノードＮ６１ｈに、ソースが接地電位ＧＮＤにそれぞれ接続されている。ＮＭＯＳ７１のドレインとソースには、ＮＭＯＳ７２のドレインとソースがそれぞれ接続されており、このＮＭＯＳ７２のゲートにはインバータ６３ｇの出力側が接続されている。
【００２０】
このような選択回路において、出力信号設定部６０Ａ内のヒューズ６１ａ〜６１ｈがすべて接続された状態であれば、ノードＮ６１ａ〜Ｎ６１ｈは、すべて“Ｈ”となるので、出力信号Ｙ０／〜Ｙ７／は、すべて“Ｈ”となる。
一方、ヒューズ６１ａ〜６１ｈの内のいずれか１つ（例えば、ヒューズ６１ｄ）を切断し、イネーブル信号ＥＮを与えると、ヒューズ６１ｄの切断により、ノードＮ６１ａ〜Ｎ６１ｃが“Ｈ”になり、ノードＮ６１ｄ〜Ｎ６１ｈが“Ｌ”になる。これにより、ＮＡＮＤゲート６２ｃの出力信号Ｙ３／のみが“Ｌ”となる。
このように、本実施形態の選択回路は、直列に接続されたヒューズ６１ａ〜６１ｈの内のいずれか１つを切断するので、貫通電流が流れることがなく、第１の実施形態と同様の利点を有する。また、第２の実施形態に比べて更に少ない部品点数で構成できるとともに、ヒューズの切断数が１つだけで良いという利点を有する。
【００２１】
第４の実施形態
図５は、本発明の第４の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第３の実施形態の図４中の要素と共通の要素には共通の符号が付されている。
この選択回路は、図４中のイネーブル信号設定部７０に代えて、これと構成の異なるイネーブル信号設定部７０Ａを設けている。その他の構成は図４と同様である。
イネーブル信号設定部７０Ａは、ＰＭＯＳ７３ａとＮＭＯＳ７３ｂとが直列接続されて、ＣＭＯＳインバータ７３が構成されたものである。そしてＣＭＯＳインバータ７３の入力側にイネーブル信号ＥＮが与えられ、その出力側は出力信号設定部６０ＡのノードＮ６１ｈに接続されている。
このような選択回路では、ヒューズ６１ｄ等が切断されていても、イネーブル信号ＥＮによって出力信号Ｙ０／〜Ｙ７／のセット、リセットが可能になる。例えば、イネーブル信号ＥＮが“Ｌ”の時、出力信号Ｙ０／〜Ｙ７／はすべて“Ｈ”となり、イネーブル信号ＥＮが“Ｈ”の時、切断されたヒューズ６１ａ〜６１ｈに応じて出力信号Ｙ０／〜Ｙ７／の内のいずれか１つが“Ｌ”となる。
このように、本実施形態の選択回路は、第１の実施形態と同様の利点を有する。
【００２２】
第５の実施形態
図６は、本発明の第５の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第１の実施形態の図１及び第２の実施形態の図３中の要素と共通の要素には共通の符号が付されている。
図３の選択回路では、出力信号設定部６０において、ヒューズ６１ａ〜６１ｈが出力信号Ｙ０／〜Ｙ７／に１：１で対応しているが、この図６の出力信号設定部８０では、例えばヒューズ８１ａに対して２つの出力信号Ｚ０／，Ｚ１／を割当てている。そして、偶数／奇数設定部９０を設けて、この偶数／奇数設定部９０から出力される偶数選択信号ＥＶと奇数選択信号ＯＤを、ＮＡＮＤゲート８２に与えている。これによって、例えば出力信号Ｚ０／，Ｚ１／の内の一方を選択して出力するようにしている。
このような選択回路の動作は、第１及び第２の実施形態の選択回路の動作を合わせたものであり、同様の利点を有する。
【００２３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） 選択する出力信号Ｘ０／〜Ｘ７／等の数は８個に限定されず、任意の数に対して適用可能である。また出力信号Ｘ０／〜Ｘ７／等は負論理に限定されず、適用対象に応じて正論理を使用することもできる。
（ｂ） デコーダ５０の回路構成は、図１に示したものに限定されず、任意の回路構成が可能である。
（ｃ） 図１及び図３において、ヒューズ３３を確実に切断できて、イネーブル信号ＥＮが確実に“Ｈ”となれば、ＰＭＯＳ３１，３６ｄ，４１を省略することができる。また、図６において、ヒューズ３３を確実に切断できて、イネーブル信号ＥＮが確実に“Ｈ”となれば、ＰＭＯＳ３１，３６ａ，９１を省略することができる。
【００２４】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数の出力信号に対応した複数のヒューズを直列に接続し、選択する出力信号に対するヒューズを１個だけ切断するようにしている。このため、貫通電流が流れることが無く、低消費電力化が可能になる。更に、ヒューズの切断箇所が少なくて済むという効果がある。更に、回路規模が小さくて済むという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の回路図である。
【図２】従来の半導体集積回路の一例を示す回路図である。
【図３】本発明の第２の実施形態を示す半導体集積回路の回路図である。
【図４】本発明の第３の実施形態を示す半導体集積回路の回路図である。
【図５】本発明の第４の実施形態を示す半導体集積回路の回路図である。
【図６】本発明の第５の実施形態を示す半導体集積回路の回路図である。
【符号の説明】
３０，７０，７０Ａ イネーブル信号設定部
３３，４３，４４，６１ａ〜６１ｈ，８１ａ〜８１ｄ
ヒューズ
４０ａ〜４０ｃ 選択信号設定部
５０ デコーダ
５１ａ〜５１ｃ，６３ａ〜６３ｇ，８３ａ〜８３ｃ
インバータ
５２ａ〜５２ｈ，６２ａ〜６２ｇ８２ａ〜８２ｈ
ＮＡＮＤゲート
６０，６０Ａ，８０ 出力信号設定部
９０ 偶数／奇数設定部
Claims (2)
- 電源電位と第１のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第１のノードに出力する第１のヒューズと、
第ｉ（但し、ｉ＝１〜Ｎ−２：Ｎは３以上の整数）のノードと第ｉ＋１のノードとの間に設けられた第ｉ＋１のヒューズと、
第Ｎ−１のノードと第Ｎのノードとの間に設けられた第Ｎのヒューズと、
前記第Ｎのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御されるトランジスタと、
一端が前記第ｉのノードに接続されると共に他端がインバータを介して前記第ｉ＋１のノードに接続され、前記第ｉ＋１のヒューズの状態に応じた信号を出力する第ｉの論理ゲートと、
一端が前記第Ｎ−１のノードに接続され、他端に前記イネーブル信号が与えられて前記第Ｎのヒューズの状態に応じた信号を出力する第Ｎ−１の論理ゲートとを、
備えたことを特徴とする半導体集積回路。 - 電源電位と第１のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第１のノードに出力する第１のヒューズと、
第ｉ（但し、ｉ＝１〜Ｎ−１：Ｎは３以上の整数）のノードと第ｉ＋１のノードとの間に設けられた第ｉ＋１のヒューズと、
一端が前記第ｉのノードに接続されると共に他端がインバータを介して前記第ｉ＋１のノードに接続され、前記第ｉ＋１のヒューズの状態に応じた信号を出力する第ｉの論理ゲートと、
前記第Ｎのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御される第１のトランジスタと、
前記第Ｎのノードと接地電位との間に設けられ、前記第Ｎのノードに接続されたインバータの出力信号がハイレベルのときは導通状態に、該出力信号がロウレベルのときは非導通状態に制御される第２のトランジスタとを、
備えたことを特徴とする半導体集積回路。
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