JP3638757B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路、特に半導体メモリ等において不良メモリブロックを冗長メモリブロックで置換するための選択回路に関するものである。
【0002】
【従来の技術】
例えば、半導体メモリは、半導体基板上に複数のメモリセルがマトリクス状に形成されており、そのマトリクスの座標をワード線によって指定することによって、その座標位置に配置されたメモリセルに対して読み書きのアクセスを行うようになっている。
このような半導体メモリは、半導体ウエハ上のパターンとして一括して形成される。メモリの大規模化と集積度の向上により、1つの半導体メモリに含まれるメモリセルは膨大な数となっている。一方、製造過程での不良メモリセルの発生は不可避であり、一定数の不良メモリセルの発生を見込んで、予めパターン上に冗長メモリブロックを配置しておく方法が採られている。
半導体ウエハ上に形成された半導体メモリは、そのウエハ上で検査され、不良メモリセルを含むメモリブロックを切離して、代わりに冗長メモリブロックを接続する処理が行われる。不良メモリセルのアドレスは不特定であるので、冗長メモリブロックのアドレスを、ヒューズの切断によって自由に設定することができるような選択回路が付加されている。
【0003】
図2は、従来の半導体集積回路の一例を示す回路図である。この回路図は、半導体メモリ内に組込まれた冗長メモリブロック選択用の選択回路の一例を示すものである。
この選択回路は、選択信号設定部10a,10b,10c、10dを備えている。これらの選択信号設定部10a〜10dは、いずれも同様の構成であり、イネーブル信号EN/(但し、「/」は反転論理を表す)が与えられるPチャネルMOSトランジスタ(以下、「PMOS」という)11を有している。PMOS11のドレインは電源電位VCCに接続され、ソースはノードN1に接続されている。PMOS11のドレインとソースには、PMOS12のドレインとソースがそれぞれ接続されている。ノードN1と接地電位GNDとの間には、ヒューズ13が接続されている。更に、ノードN1にはインバータ14の入力側が接続され、このインバータ14の出力側が、PMOS12のゲートとインバータ15の入力側に接続されている。そして、インバータ15の出力側に選択信号SELが出力されるようになっている。
【0004】
各選択信号設定部10a〜10cからそれぞれ出力される選択信号SELa,SELb,SELcは、デコーダ20に対する選択信号A,B,Cとして与えられている。また、選択信号設定部10dから出力される選択信号SELdは、デコーダ20に対するイネーブル信号ENとして与えられている。
デコーダ20は、与えられた選択信号A,B,Cを反転して、反転選択信号A/,B/,C/を生成するインバータ21a,21b,21cを有している。更に、このデコーダ20は、選択信号Aまたは反転選択信号A/、選択信号Bまたは反転選択信号B/、選択信号Cまたは反転選択信号C/、及びイネーブル信号ENがそれぞれ与えられる4入力の論理積の否定(以下、「NAND」という)ゲート22a,22b,…,22hを有している。そして、これらのNANDゲート22a〜22hの出力側から、出力信号X0/,X1/,…,X7/がそれぞれ出力されるようになっている。
【0005】
このような選択回路において、選択信号設定部10d内のヒューズ13が接続された状態であると、この選択信号設定部10dから出力される選択信号SELdは、レベル“L”となる。このため、デコーダ20の動作は禁止され、出力信号X0/〜X7/は、すべてレベル“H”となる。
一方、選択信号設定部10d内のヒューズ13を切断すると、選択信号SELdは、“H”となり、デコーダ20の動作が解禁され、選択信号A,B,Cの組合わせによって選択された出力信号X0/〜X7/の内の1つが“L”、残りのすべてが“H”となる。例えば、選択信号設定部10a内のヒューズ13を残し、選択信号設定部10b,10c内のヒューズ13を切断すると、選択信号SELaは“L”、選択信号SELb,SELcは“H”となる。これにより、デコーダ20内のNANDゲート22dの出力信号Q3のみが“L”となる。
【0006】
【発明が解決しようとする課題】
しかしながら、従来の選択回路では、次のような課題があった。
例えば、選択信号設定部10a内のヒューズ13が接続された状態で、イネーブル信号EN/が“L”になると、この選択信号設定部10a内のPMOS11がオン状態となるので、電源電位VCCからこのPMOS11及びヒューズ13を介して接地電位GNDに貫通電流が流れる。
半導体メモリ等には、選択回路が多数設けられているので、このような貫通電流による消費電力が大きくなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、貫通電流を無くすことにより、消費電力の低減が可能な選択回路を有する半導体メモリ等の半導体集積回路を提供するものである。
【0007】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第1の発明は、半導体集積回路において、電源電位と第1のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第1のノードに出力する第1のヒューズと、第i(但し、i=1〜N−2:Nは3以上の整数)のノードと第i+1のノードとの間に設けられた第i+1のヒューズと、第N−1のノードと第Nのノードとの間に設けられた第Nのヒューズと、前記第Nのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御されるトランジスタと、一端が前記第iのノードに接続されると共に他端がインバータを介して前記第i+1のノードに接続され、前記第i+1のヒューズの状態に応じた信号を出力する第iの論理ゲートと、一端が前記第N−1のノードに接続され、他端に前記イネーブル信号が与えられて前記第Nのヒューズの状態に応じた信号を出力する第N−1の論理ゲートとを備えている。
【0008】
第2の発明は、電源電位と第1のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第1のノードに出力する第1のヒューズと、第i(但し、i=1〜N−1:Nは3以上の整数)のノードと第i+1のノードとの間に設けられた第i+1のヒューズと、一端が前記第iのノードに接続されると共に他端がインバータを介して前記第i+1のノードに接続され、前記第i+1のヒューズの状態に応じた信号を出力する第iの論理ゲートと、前記第Nのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御される第1のトランジスタと、前記第Nのノードと接地電位との間に設けられ、前記第Nのノードに接続されたインバータの出力信号がハイレベルのときは導通状態に、該出力信号がロウレベルのときは非導通状態に制御される第2のトランジスタとを備えている。
【0010】
本発明によれば、次のような作用が行われる。
第iのノードと第i+1のノードの間に設けられた第i+1のヒューズを切断し、イネーブル信号によって第Nのノードと接地電位との間に設けられたトランジスタが導通状態に制御されると、それぞれ第iの論理ゲートから第i+1のヒューズの状態に応じた信号が出力される。
【0011】
【発明の実施の形態】
第1の実施形態
図1は、本発明の第1の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものである。
この選択回路は、イネーブル信号設定部30を備えている。イネーブル信号設定部30は、イネーブル信号EN/が与えられるPMOS31を有している。PMOS31のドレインは第1の電源電位(例えば、電源電位)VCCに接続され、ソースはノードN31に接続されている。PMOS31のドレインとソースには、PMOS32のドレインとソースがそれぞれ接続されている。ノードN31と第2の電源電位(例えば、接地電位)GNDとの間には、ヒューズ33が接続されている。更に、ノードN31にはインバータ34の入力側が接続され、このインバータ34の出力側が、PMOS32のゲートとインバータ35の入力側に接続されている。そして、インバータ35の出力側にイネーブル信号ENが出力されるようになっている。
【0012】
このイネーブル信号設定部30から出力されるイネーブル信号ENは、選択信号設定手段(例えば、選択信号設定部)40a,40b,40c、及び選択手段(例えば、デコーダ)50に対するイネーブル信号ENとして与えられている。
選択信号設定部40a〜40cは、いずれも同様の構成であり、イネーブル信号ENによって導通状態が制御されるPMOS41及びNチャネルMOSトランジスタ(以下、「NMOS」という)42を有している。PMOS41のドレインは電源電位VCCに接続され、ソースはノードN41に接続されている。NMOS42のドレインはノードN41に、ソースは接地電位GNDに、それぞれ接続されている。ノードN41とノードN42との間には、ヒューズ43が接続され、更にノードN42と電源電位VCCとの間には、ヒューズ44が接続されている。そして、ノードN42から選択信号SELが出力されるようになっている。
【0013】
各選択信号設定部40a〜40cからそれぞれ出力される選択信号SELa,SELb,SELcは、デコーダ50に対する選択信号A,B,Cとして与えられている。
デコーダ50は、与えられた選択信号A,B,Cを反転して、反転選択信号A/,B/,C/を生成するインバータ51a,51b,51cを有している。更に、このデコーダ50は、選択信号Aまたは反転選択信号A/、選択信号Bまたは反転選択信号B/、選択信号Cまたは反転選択信号C/、及びイネーブル信号ENがそれぞれ与えられる4入力のNANDゲート52a,52b,…,52hを有している。そして、これらのNANDゲート52a〜52hの出力側に、出力信号X0/,X1/,…,X7/がそれぞれ出力されるようになっている。
このような選択回路において、イネーブル信号設定部30内のヒューズ33が接続された状態であると、このイネーブル信号設定部30から出力されるイネーブル信号ENは“L”となる。このため、デコーダ50の動作は禁止され、出力信号X0/〜X7/は、すべて“H”となる。
【0014】
一方、イネーブル信号設定部30内のヒューズ33を切断すると、イネーブル信号ENは“H”となり、デコーダ50の動作が解禁され、選択信号A,B,Cの組合わせによって選択された出力信号X0/〜X7/の内の1つが“L”、残りのすべてが“H”となる。例えば、選択信号設定部40a内のヒューズ44、及び選択信号設定部40b,40c内のヒューズ43を切断すると、選択信号SELaは“L”、選択信号SELb,SELcは“H”となる。これにより、デコーダ50内のNANDゲート52dの出力信号X3/のみが“L”となる。
このように、本実施形態の選択回路は、選択信号設定部40a〜40c内の直列接続されたヒューズ43,44のいずれか一方を切断するので、貫通電流が流れることがない。これにより、不必要な消費電力が無くなり、省電力化が可能になる。
【0015】
第2の実施形態
図3は、本発明の第2の実施形態を示す半導体集積回路の回路図である。この回路図は、図1の第1の実施形態と同様に、半導体メモリ等に組込まれた選択回路を示すものである。
この選択回路は、図1と同様のイネーブル信号設定部30を備えており、このイネーブル信号設定部30内のインバータ35の出力側にイネーブル信号ENが出力されるようになっている。インバータ35の出力側は、PMOS36aとNMOS36bで構成されるCMOSインバータ36の入力側に接続されている。
この選択回路は、また、出力信号設定部60を備えている。出力信号設定部60は、電源電位VCCとノードN61aを接続するヒューズ61aを有している。更に、ノードN61a,N61b間にはヒューズ61bが、ノードN61b,N61c間にはヒューズ61cが、ノードN61c,N61d間にはヒューズ61dが、ノードN61d,N61e間にはヒューズ61eが、ノードN61e,N61f間にはヒューズ61fが、ノードN61f,N61g間にはヒューズ61gが、ノードN61g,N61h間にはヒューズ61hが、それぞれ接続されている。そして、ノードN61hにはCMOSインバータ36の出力側が接続されている。
【0016】
ノードN61aには、論理ゲート(例えば、2入力NANDゲート)62aの第1の入力側が接続され、このNANDゲート62aの第2の入力側は、インバータ63aを介してノードN61bに接続されている。
以下同様に、ノードN61bには、NANDゲート62bの第1の入力側が接続され、このNANDゲート62bの第2の入力側は、インバータ63bを介してノードN61cに接続されている。ノードN61cには、NANDゲート62cの第1の入力側が接続され、このNANDゲート62cの第2の入力側は、インバータ63cを介してノードN61dに接続されている。ノードN61dには、NANDゲート62dの第1の入力側が接続され、このNANDゲート62dの第2の入力側は、インバータ63dを介してノードN61eに接続されている。ノードN61eには、NANDゲート62eの第1の入力側が接続され、このNANDゲート62eの第2の入力側は、インバータ63eを介してノードN61fに接続されている。ノードN61fには、NANDゲート62fの第1の入力側が接続され、このNANDゲート62fの第2の入力側は、インバータ63fを介してノードN61gに接続されている。
【0017】
また、ノードN61gには、NANDゲート62gの第1の入力側が接続され、このNANDゲート62gの第2の入力側は、前記イネーブル信号設定部30内のインバータ35の出力側に接続されている。
そして、この出力信号設定部60のノード61aから出力信号Y0/が出力され、NANDゲート62a〜62gから出力信号Y1/〜Y7/がそれぞれ出力されるようになっている。
このような選択回路において、イネーブル信号設定部30内のヒューズ33が接続された状態であると、このイネーブル信号設定部30から出力されるイネーブル信号ENは“L”となる。また、CMOSインバータ36の出力側、即ちノードN61hのレベルは“H”になり、出力信号Y0/〜Y7/は、すべて“H”となる。
【0018】
一方、イネーブル信号設定部30内のヒューズ33を切断するとともに、ヒューズ61a〜61hの内のいずれか1つ(例えば、ヒューズ61d)を切断すると、イネーブル信号ENは“H”となり、ノードN61gのレベルは“L”になる。また、ヒューズ61dの切断により、ノードN61a〜N61cが“H”になり、ノードN61d〜N61hが“L”になる。これにより、NANDゲート62cの出力信号Y3/のみが“L”となる。
このように、本実施形態の選択回路は、直列に接続されたヒューズ61a〜61hの内のいずれか1つを切断するので、貫通電流が流れることがなく、第1の実施形態と同様の利点を有する。また、少ない部品点数で構成できるとともに、ヒューズの切断数が2つだけで良いという利点を有する。
【0019】
第3の実施形態
図4は、本発明の第3の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第2の実施形態の図3中の要素と共通の要素には共通の符号が付されている。
この選択回路は、イネーブル信号設定部70と、図3中の出力信号設定部60とほぼ同様の構成の出力信号設定部60Aとを備えている。
出力信号設定部60Aは、図3中の出力信号設定部60に対してインバータ63gを追加し、このインバータ63gを介してノードN61hとNANDゲート62gの第2の入力側とを接続した構成になっている。
一方、イネーブル信号設定部70は、イネーブル信号ENで制御されるNMOS71を有しており、このNMOS71のドレインがノードN61hに、ソースが接地電位GNDにそれぞれ接続されている。NMOS71のドレインとソースには、NMOS72のドレインとソースがそれぞれ接続されており、このNMOS72のゲートにはインバータ63gの出力側が接続されている。
【0020】
このような選択回路において、出力信号設定部60A内のヒューズ61a〜61hがすべて接続された状態であれば、ノードN61a〜N61hは、すべて“H”となるので、出力信号Y0/〜Y7/は、すべて“H”となる。
一方、ヒューズ61a〜61hの内のいずれか1つ(例えば、ヒューズ61d)を切断し、イネーブル信号ENを与えると、ヒューズ61dの切断により、ノードN61a〜N61cが“H”になり、ノードN61d〜N61hが“L”になる。これにより、NANDゲート62cの出力信号Y3/のみが“L”となる。
このように、本実施形態の選択回路は、直列に接続されたヒューズ61a〜61hの内のいずれか1つを切断するので、貫通電流が流れることがなく、第1の実施形態と同様の利点を有する。また、第2の実施形態に比べて更に少ない部品点数で構成できるとともに、ヒューズの切断数が1つだけで良いという利点を有する。
【0021】
第4の実施形態
図5は、本発明の第4の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第3の実施形態の図4中の要素と共通の要素には共通の符号が付されている。
この選択回路は、図4中のイネーブル信号設定部70に代えて、これと構成の異なるイネーブル信号設定部70Aを設けている。その他の構成は図4と同様である。
イネーブル信号設定部70Aは、PMOS73aとNMOS73bとが直列接続されて、CMOSインバータ73が構成されたものである。そしてCMOSインバータ73の入力側にイネーブル信号ENが与えられ、その出力側は出力信号設定部60AのノードN61hに接続されている。
このような選択回路では、ヒューズ61d等が切断されていても、イネーブル信号ENによって出力信号Y0/〜Y7/のセット、リセットが可能になる。例えば、イネーブル信号ENが“L”の時、出力信号Y0/〜Y7/はすべて“H”となり、イネーブル信号ENが“H”の時、切断されたヒューズ61a〜61hに応じて出力信号Y0/〜Y7/の内のいずれか1つが“L”となる。
このように、本実施形態の選択回路は、第1の実施形態と同様の利点を有する。
【0022】
第5の実施形態
図6は、本発明の第5の実施形態を示す半導体集積回路の回路図である。この回路図は、半導体メモリ等に組込まれた選択回路を示すものであり、第1の実施形態の図1及び第2の実施形態の図3中の要素と共通の要素には共通の符号が付されている。
図3の選択回路では、出力信号設定部60において、ヒューズ61a〜61hが出力信号Y0/〜Y7/に1:1で対応しているが、この図6の出力信号設定部80では、例えばヒューズ81aに対して2つの出力信号Z0/,Z1/を割当てている。そして、偶数/奇数設定部90を設けて、この偶数/奇数設定部90から出力される偶数選択信号EVと奇数選択信号ODを、NANDゲート82に与えている。これによって、例えば出力信号Z0/,Z1/の内の一方を選択して出力するようにしている。
このような選択回路の動作は、第1及び第2の実施形態の選択回路の動作を合わせたものであり、同様の利点を有する。
【0023】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の(a)〜(c)のようなものがある。
(a) 選択する出力信号X0/〜X7/等の数は8個に限定されず、任意の数に対して適用可能である。また出力信号X0/〜X7/等は負論理に限定されず、適用対象に応じて正論理を使用することもできる。
(b) デコーダ50の回路構成は、図1に示したものに限定されず、任意の回路構成が可能である。
(c) 図1及び図3において、ヒューズ33を確実に切断できて、イネーブル信号ENが確実に“H”となれば、PMOS31,36d,41を省略することができる。また、図6において、ヒューズ33を確実に切断できて、イネーブル信号ENが確実に“H”となれば、PMOS31,36a,91を省略することができる。
【0024】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数の出力信号に対応した複数のヒューズを直列に接続し、選択する出力信号に対するヒューズを1個だけ切断するようにしている。このため、貫通電流が流れることが無く、低消費電力化が可能になる。更に、ヒューズの切断箇所が少なくて済むという効果がある。更に、回路規模が小さくて済むという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す半導体集積回路の回路図である。
【図2】従来の半導体集積回路の一例を示す回路図である。
【図3】本発明の第2の実施形態を示す半導体集積回路の回路図である。
【図4】本発明の第3の実施形態を示す半導体集積回路の回路図である。
【図5】本発明の第4の実施形態を示す半導体集積回路の回路図である。
【図6】本発明の第5の実施形態を示す半導体集積回路の回路図である。
【符号の説明】
30,70,70A イネーブル信号設定部
33,43,44,61a〜61h,81a〜81d
ヒューズ
40a〜40c 選択信号設定部
50 デコーダ
51a〜51c,63a〜63g,83a〜83c
インバータ
52a〜52h,62a〜62g82a〜82h
NANDゲート
60,60A,80 出力信号設定部
90 偶数/奇数設定部
Claims (2)
- 電源電位と第1のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第1のノードに出力する第1のヒューズと、
第i(但し、i=1〜N−2:Nは3以上の整数)のノードと第i+1のノードとの間に設けられた第i+1のヒューズと、
第N−1のノードと第Nのノードとの間に設けられた第Nのヒューズと、
前記第Nのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御されるトランジスタと、
一端が前記第iのノードに接続されると共に他端がインバータを介して前記第i+1のノードに接続され、前記第i+1のヒューズの状態に応じた信号を出力する第iの論理ゲートと、
一端が前記第N−1のノードに接続され、他端に前記イネーブル信号が与えられて前記第Nのヒューズの状態に応じた信号を出力する第N−1の論理ゲートとを、
備えたことを特徴とする半導体集積回路。 - 電源電位と第1のノードとの間に設けられ、切断または非切断の状態に応じた信号を該第1のノードに出力する第1のヒューズと、
第i(但し、i=1〜N−1:Nは3以上の整数)のノードと第i+1のノードとの間に設けられた第i+1のヒューズと、
一端が前記第iのノードに接続されると共に他端がインバータを介して前記第i+1のノードに接続され、前記第i+1のヒューズの状態に応じた信号を出力する第iの論理ゲートと、
前記第Nのノードと接地電位との間に設けられてイネーブル信号によって導通状態に制御される第1のトランジスタと、
前記第Nのノードと接地電位との間に設けられ、前記第Nのノードに接続されたインバータの出力信号がハイレベルのときは導通状態に、該出力信号がロウレベルのときは非導通状態に制御される第2のトランジスタとを、
備えたことを特徴とする半導体集積回路。
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