JP2689768B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に冗長回路を備え通常の回路に不良が発生したと
きにこの冗長回路を使用する構成の半導体集積回路装置
に関する。
し、特に冗長回路を備え通常の回路に不良が発生したと
きにこの冗長回路を使用する構成の半導体集積回路装置
に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【０００３】図３は従来の半導体集積回路装置の一例の
切換信号発生回路部分の回路図である。
切換信号発生回路部分の回路図である。
【０００４】この半導体集積回路装置は、それぞれ対応
するアドレスをもつ複数の単位回路（例えばメモリセル
列）を備え切換信号ＲＳが低レベルのときアドレス信号
Ｘ１〜Ｘ７及びその反転信号（Ｘ１＊等）により指定さ
れたアドレスの単位回路に対し所定の処理（例えばデー
タの書込み，読出し）を行う回路群（例えばメモリセル
アレイ，図示省略）と、この回路群に処理不良の単位回
路があり切換信号が高レベルのとき不良の単位回路に代
って所定の処理を行う冗長回路（例えば冗長メモリセル
列、図示省略）と、ソースを電源端子と接続しドレイン
を切換信号ＲＳの出力端と接続するトランジスタＱ１
６、及び入力端を切換信号ＲＳの出力端と接続し出力端
をトランジスタＱ１６のゲートと接続するインバータＩ
Ｖ１を備え切換信号ＲＳの出力端のレベルを保持するレ
ベル保持回路２と、ソースを電源端子と接続しドレイン
を切換信号ＲＳの出力端と接続しゲートに第１の制御信
号のプリチャージ制御信号ＰＣを入力してプリチャージ
制御信号ＰＣが低レベルのとき切換信号ＲＳの出力端を
高レベルの電位にプリチャージするプリチャージ回路の
トランジスタＱ１５と、一端をそれぞれ切換信号ＲＳの
出力端と接続してアドレス信号Ｘ１〜Ｘ７及びその反転
信号の各ビットと対応して設けられ回路群のアドレスに
プログラムできる複数のヒューズ素子Ｆ１〜Ｆ１４，並
びにこれらヒューズ素子Ｆ１〜Ｆ１４の他端と接地電位
点との間に接続されゲートに対応するアドレス信号Ｘ１
〜Ｘ７及びその反転信号を入力する複数のトランジスタ
Ｑ１〜Ｑ１４を備えプリチャージ制御信号が高レベルの
ときアドレス信号Ｘ１〜Ｘ７のアドレスがヒューズＦ１
〜Ｆ１４によりプログラムされたアドレスと一致したと
き切換信号ＲＳの出力端を高レベル、一致しないとき低
レベルとするプログラム回路１とを有する構成となって
いる。
するアドレスをもつ複数の単位回路（例えばメモリセル
列）を備え切換信号ＲＳが低レベルのときアドレス信号
Ｘ１〜Ｘ７及びその反転信号（Ｘ１＊等）により指定さ
れたアドレスの単位回路に対し所定の処理（例えばデー
タの書込み，読出し）を行う回路群（例えばメモリセル
アレイ，図示省略）と、この回路群に処理不良の単位回
路があり切換信号が高レベルのとき不良の単位回路に代
って所定の処理を行う冗長回路（例えば冗長メモリセル
列、図示省略）と、ソースを電源端子と接続しドレイン
を切換信号ＲＳの出力端と接続するトランジスタＱ１
６、及び入力端を切換信号ＲＳの出力端と接続し出力端
をトランジスタＱ１６のゲートと接続するインバータＩ
Ｖ１を備え切換信号ＲＳの出力端のレベルを保持するレ
ベル保持回路２と、ソースを電源端子と接続しドレイン
を切換信号ＲＳの出力端と接続しゲートに第１の制御信
号のプリチャージ制御信号ＰＣを入力してプリチャージ
制御信号ＰＣが低レベルのとき切換信号ＲＳの出力端を
高レベルの電位にプリチャージするプリチャージ回路の
トランジスタＱ１５と、一端をそれぞれ切換信号ＲＳの
出力端と接続してアドレス信号Ｘ１〜Ｘ７及びその反転
信号の各ビットと対応して設けられ回路群のアドレスに
プログラムできる複数のヒューズ素子Ｆ１〜Ｆ１４，並
びにこれらヒューズ素子Ｆ１〜Ｆ１４の他端と接地電位
点との間に接続されゲートに対応するアドレス信号Ｘ１
〜Ｘ７及びその反転信号を入力する複数のトランジスタ
Ｑ１〜Ｑ１４を備えプリチャージ制御信号が高レベルの
ときアドレス信号Ｘ１〜Ｘ７のアドレスがヒューズＦ１
〜Ｆ１４によりプログラムされたアドレスと一致したと
き切換信号ＲＳの出力端を高レベル、一致しないとき低
レベルとするプログラム回路１とを有する構成となって
いる。
【０００５】ヒューズＦ１〜Ｆ１４のプログラムは、不
良の単位回路のアドレスの“１”のビットに対してはア
ドレス信号Ｘ１〜Ｘ７の対応するヒューズを、“０”の
ビットに対してはアドレス信号Ｘ１〜Ｘ７の反転信号と
対応するヒューズを切断する。例えば不良の単位回路の
アドレスが“１０１１０１０”であったとすると、切断
するヒューズは、Ｆ１，Ｆ４，Ｆ５，Ｆ７，Ｆ１０，Ｆ
１１，Ｆ１４となる。
良の単位回路のアドレスの“１”のビットに対してはア
ドレス信号Ｘ１〜Ｘ７の対応するヒューズを、“０”の
ビットに対してはアドレス信号Ｘ１〜Ｘ７の反転信号と
対応するヒューズを切断する。例えば不良の単位回路の
アドレスが“１０１１０１０”であったとすると、切断
するヒューズは、Ｆ１，Ｆ４，Ｆ５，Ｆ７，Ｆ１０，Ｆ
１１，Ｆ１４となる。
【０００６】このようにプログラムすることにより、プ
リチャージ信号ＰＣが高レベルとなりトランジスタＱ１
５がオフとなり、アドレス信号Ｘ１〜Ｘ７のアドレスが
プログラムされたアドレスと一致したとき、アドレス信
号Ｘ１〜Ｘ７及びその反転信号の“１”となるビットの
ヒューズは全て切断されているので切替信号ＲＳはプリ
チャージされたレベルのままの高レベルとなる。また、
一致しないときは、少なくとも１個所切断されていない
ヒューズのところに必ず“１”となるビットがあり、従
って切換信号ＲＳは低レベルとなる。
リチャージ信号ＰＣが高レベルとなりトランジスタＱ１
５がオフとなり、アドレス信号Ｘ１〜Ｘ７のアドレスが
プログラムされたアドレスと一致したとき、アドレス信
号Ｘ１〜Ｘ７及びその反転信号の“１”となるビットの
ヒューズは全て切断されているので切替信号ＲＳはプリ
チャージされたレベルのままの高レベルとなる。また、
一致しないときは、少なくとも１個所切断されていない
ヒューズのところに必ず“１”となるビットがあり、従
って切換信号ＲＳは低レベルとなる。
【０００７】この半導体集積回路装置において、レベル
保持回路２のトランジスタＱ１６は、プログラム回路１
により設定された切換信号ＲＳのレベルに追従してこの
レベルを保持する必要があるため、また消費電流を少な
くするため、トランジスタＱ１〜Ｑ１５より小さく形成
されている。
保持回路２のトランジスタＱ１６は、プログラム回路１
により設定された切換信号ＲＳのレベルに追従してこの
レベルを保持する必要があるため、また消費電流を少な
くするため、トランジスタＱ１〜Ｑ１５より小さく形成
されている。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、プリチャージ用のトランジスタＱ１５
がオフとなりプログラム回路１により設定された切換信
号ＲＳのレベルをレベル保持回路２により保持する構成
となっており、このレベル保持回路２のトランジスタＱ
１６はその寸法が他より小さいので、他の回路の動作や
外来雑音等によって、アドレス信号のヒューズの切断さ
れていないビットが“１”になると、高レベルであった
切換信号ＲＳは低レベルに変化し、レベル保持回路２は
この低レベルに追従してこれを保持することになり、前
記ビットが“０”に戻っても次のプリチャージまでは高
レベルに戻らず、冗長回路を動作させることができない
という欠点があった。
集積回路装置は、プリチャージ用のトランジスタＱ１５
がオフとなりプログラム回路１により設定された切換信
号ＲＳのレベルをレベル保持回路２により保持する構成
となっており、このレベル保持回路２のトランジスタＱ
１６はその寸法が他より小さいので、他の回路の動作や
外来雑音等によって、アドレス信号のヒューズの切断さ
れていないビットが“１”になると、高レベルであった
切換信号ＲＳは低レベルに変化し、レベル保持回路２は
この低レベルに追従してこれを保持することになり、前
記ビットが“０”に戻っても次のプリチャージまでは高
レベルに戻らず、冗長回路を動作させることができない
という欠点があった。
【０００９】本発明の目的は、他の回路の動作や外来雑
音で切換信号のレベルが変動するのを防止し、回路群及
び冗長回路の切換え誤動作を防止することができる半導
体集積回路装置を提供することにある。
音で切換信号のレベルが変動するのを防止し、回路群及
び冗長回路の切換え誤動作を防止することができる半導
体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、それぞれ対応するアドレスをもつ複数の単位回
路を備え切換信号が第１のレベルのときアドレス信号に
より指定されたアドレスの前記単位回路に対し所定の処
理を行う回路群と、この回路群に処理不良の単位回路が
あり前記切換信号が第２のレベルのとき前記不良の単位
回路に代って所定の処理を行う冗長回路と、所定の寸法
のトランジスタを備え第１の制御信号が第１のレベルの
とき前記切換信号の出力端を所定の電位にプリチャージ
するプリチャージ回路と、一端をそれぞれ前記切換信号
の出力端と接続して前記アドレス信号の各ビットと対応
して設けられ前記回路群のアドレスにプログラムできる
複数のプログラム素子及びこれら複数のプログラム素子
それぞれと対応する所定の寸法のトランジスタを備え前
記第１の制御信号が第２のレベルのとき前記アドレス信
号のアドレスが前記プログラム素子によりプログラムさ
れたアドレスと一致したとき前記切換信号の出力端を第
２のレベル、一致しないとき第１のレベルとするプログ
ラム回路と、前記プリチャージ回路及びプログラム回路
のトランジスタより小さい寸法のトランジスタを備え前
記切換信号の出力端のレベルを保持するレベル保持回路
と、前記第１の制御信号が第２のレベルとなり前記アド
レス信号により前記切換信号の出力端のレベルが決定し
た後、第２の制御信号により前記切換信号の出力端のレ
ベルに応じてこのレベルを保持するように前記切換信号
の出力端をプリチャージ制御するプリチャージ制御回路
とを有している。
装置は、それぞれ対応するアドレスをもつ複数の単位回
路を備え切換信号が第１のレベルのときアドレス信号に
より指定されたアドレスの前記単位回路に対し所定の処
理を行う回路群と、この回路群に処理不良の単位回路が
あり前記切換信号が第２のレベルのとき前記不良の単位
回路に代って所定の処理を行う冗長回路と、所定の寸法
のトランジスタを備え第１の制御信号が第１のレベルの
とき前記切換信号の出力端を所定の電位にプリチャージ
するプリチャージ回路と、一端をそれぞれ前記切換信号
の出力端と接続して前記アドレス信号の各ビットと対応
して設けられ前記回路群のアドレスにプログラムできる
複数のプログラム素子及びこれら複数のプログラム素子
それぞれと対応する所定の寸法のトランジスタを備え前
記第１の制御信号が第２のレベルのとき前記アドレス信
号のアドレスが前記プログラム素子によりプログラムさ
れたアドレスと一致したとき前記切換信号の出力端を第
２のレベル、一致しないとき第１のレベルとするプログ
ラム回路と、前記プリチャージ回路及びプログラム回路
のトランジスタより小さい寸法のトランジスタを備え前
記切換信号の出力端のレベルを保持するレベル保持回路
と、前記第１の制御信号が第２のレベルとなり前記アド
レス信号により前記切換信号の出力端のレベルが決定し
た後、第２の制御信号により前記切換信号の出力端のレ
ベルに応じてこのレベルを保持するように前記切換信号
の出力端をプリチャージ制御するプリチャージ制御回路
とを有している。
【００１１】また、レベル保持回路が、ソースを電源端
子と接続しドレインを切換信号の出力端と接続する第１
のトランジスタと、入力端を前記切換信号の出力端と接
続し出力端を前記第１のトランジスタのゲートと接続す
る第１のインバータとで形成され、プリチャージ回路及
びプリチャージ制御回路が、ソースを前記電源端子と接
続しドレインを前記切換信号の出力端と接続する第２の
トランジスタと、入力端を前記第１のインバータの出力
端と接続する第２のインバータと、第１の入力端を前記
第２のインバータの出力端と接続し第２の入力端に第２
の制御信号を入力する第１のＮＡＮＤゲートと、第１の
入力端を前記第１のＮＡＮＤゲートの出力端と接続し第
２の入力端に第１の制御信号を入力する第２のＮＡＮＤ
ゲートと、入力端を前記第２のＮＡＮＤゲートの出力端
と接続し出力端を前記第２のトランジスタのゲートと接
続する第３のインバータとを含んで形成された構成とな
っている。
子と接続しドレインを切換信号の出力端と接続する第１
のトランジスタと、入力端を前記切換信号の出力端と接
続し出力端を前記第１のトランジスタのゲートと接続す
る第１のインバータとで形成され、プリチャージ回路及
びプリチャージ制御回路が、ソースを前記電源端子と接
続しドレインを前記切換信号の出力端と接続する第２の
トランジスタと、入力端を前記第１のインバータの出力
端と接続する第２のインバータと、第１の入力端を前記
第２のインバータの出力端と接続し第２の入力端に第２
の制御信号を入力する第１のＮＡＮＤゲートと、第１の
入力端を前記第１のＮＡＮＤゲートの出力端と接続し第
２の入力端に第１の制御信号を入力する第２のＮＡＮＤ
ゲートと、入力端を前記第２のＮＡＮＤゲートの出力端
と接続し出力端を前記第２のトランジスタのゲートと接
続する第３のインバータとを含んで形成された構成とな
っている。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１４】この実施例が図３に示された従来の半導体
集積回路装置と相違する点は、入力端をレベル保持回路
２のインバータＩＶ１の出力端と接続するインバータＩ
Ｖ２と、第１の入力端をインバータＩＶ２の出力端と接
続し第２の入力端に第２の制御信号のレベル保持制御信
号ＬＨを入力する第１のＮＡＮＤゲートＧ１と、第１の
入力端を第１のＮＡＮＤゲートＧ１の出力端と接続し第
２の入力端にプリチャージ制御信号ＰＣを入力する第２
のＮＡＮＤゲートＧ２と、入力端を第２のＮＡＮＤゲー
トＧ２の出力端と接続するインバータＩＶ３とを含んだ
プリチャージ制御回路３を設け、インバータＩＶ３の出
力信号をプリチャージ用のトランジスタＱ１５のゲート
に供給して、プリチャージ制御信号ＰＣが高レベルとな
りアドレス信号により切換信号ＲＳのレベルが決定した
後、レベル保持制御信号ＬＨにより切換信号ＲＳのレベ
ルに応じてこのレベルを保持するように切換信号ＲＳの
出力端をプリチャージ制御する回路構成とした点にあ
る。
集積回路装置と相違する点は、入力端をレベル保持回路
２のインバータＩＶ１の出力端と接続するインバータＩ
Ｖ２と、第１の入力端をインバータＩＶ２の出力端と接
続し第２の入力端に第２の制御信号のレベル保持制御信
号ＬＨを入力する第１のＮＡＮＤゲートＧ１と、第１の
入力端を第１のＮＡＮＤゲートＧ１の出力端と接続し第
２の入力端にプリチャージ制御信号ＰＣを入力する第２
のＮＡＮＤゲートＧ２と、入力端を第２のＮＡＮＤゲー
トＧ２の出力端と接続するインバータＩＶ３とを含んだ
プリチャージ制御回路３を設け、インバータＩＶ３の出
力信号をプリチャージ用のトランジスタＱ１５のゲート
に供給して、プリチャージ制御信号ＰＣが高レベルとな
りアドレス信号により切換信号ＲＳのレベルが決定した
後、レベル保持制御信号ＬＨにより切換信号ＲＳのレベ
ルに応じてこのレベルを保持するように切換信号ＲＳの
出力端をプリチャージ制御する回路構成とした点にあ
る。
【００１５】次にこの実施例の動作について説明する。
【００１６】図２（ａ），（ｂ）はこの実施例の動作を
説明するための各部信号のタイミング波形図である。
説明するための各部信号のタイミング波形図である。
【００１７】スタンバイ時、プリチャージ制御信号ＰＣ
及びレベル保持制御信号ＬＨは低レベルで、トランジス
タＱ１５はオンとなっており、切換信号ＲＳの出力端は
高レベルにプリチャージされている。
及びレベル保持制御信号ＬＨは低レベルで、トランジス
タＱ１５はオンとなっており、切換信号ＲＳの出力端は
高レベルにプリチャージされている。
【００１８】先ずプリチャージ制御信号ＰＣが高レベル
となりトランジスタＱ１５がオフとなる。
となりトランジスタＱ１５がオフとなる。
【００１９】次にアドレス信号Ｘ１〜Ｘ７及びその反転
信号が入力され、ヒューズＦ１〜Ｆ１４の切断状態とで
切換信号ＲＳの出力端の電位を高レベル又は低レベルに
決定する。
信号が入力され、ヒューズＦ１〜Ｆ１４の切断状態とで
切換信号ＲＳの出力端の電位を高レベル又は低レベルに
決定する。
【００２０】切換信号ＲＳの電位が高レベルに決定した
場合、レベル保持制御信号ＬＨが高レベルとなり、再び
トランジスタＱ１５がオンして切換信号ＲＳの出力端は
高レベルに固定される。リセット時は、先ずレベル保持
制御信号ＬＨが低レベルになりトランジスタＱ１５がオ
フし、次にプリチャージ制御信号ＰＣが低レベルになり
再びスタンバイ時のプリチャージ状態となる。
場合、レベル保持制御信号ＬＨが高レベルとなり、再び
トランジスタＱ１５がオンして切換信号ＲＳの出力端は
高レベルに固定される。リセット時は、先ずレベル保持
制御信号ＬＨが低レベルになりトランジスタＱ１５がオ
フし、次にプリチャージ制御信号ＰＣが低レベルになり
再びスタンバイ時のプリチャージ状態となる。
【００２１】一方、アドレス信号が入力されてトランジ
スタＱ１〜Ｑ１４の何れかがオンとなり、これと対応す
るヒューズが切断されていなければ、切換信号ＲＳは低
レベルとなり、冗長回路は非選択となる。このときはレ
ベル保持制御信号ＬＨが高レベルになってもトランジス
タＱ１５はオンせず、切換信号ＲＳは低レベルに固定さ
れる。リセット時は先ずアドレス選択信号Ｘ１〜Ｘ７及
びその反転信号がすべて低レベルとなりトランジスタＱ
１〜Ｑ１４がオフとなる。次にレベル保持制御ＬＨが低
レベルとなり、プリチャージ制御信号ＰＣも低レベルに
なりトランジスタＱ１５がオンして低レベルだった切換
信号ＲＳの出力端をプリチャージしてスタンバイ状態と
なる。
スタＱ１〜Ｑ１４の何れかがオンとなり、これと対応す
るヒューズが切断されていなければ、切換信号ＲＳは低
レベルとなり、冗長回路は非選択となる。このときはレ
ベル保持制御信号ＬＨが高レベルになってもトランジス
タＱ１５はオンせず、切換信号ＲＳは低レベルに固定さ
れる。リセット時は先ずアドレス選択信号Ｘ１〜Ｘ７及
びその反転信号がすべて低レベルとなりトランジスタＱ
１〜Ｑ１４がオフとなる。次にレベル保持制御ＬＨが低
レベルとなり、プリチャージ制御信号ＰＣも低レベルに
なりトランジスタＱ１５がオンして低レベルだった切換
信号ＲＳの出力端をプリチャージしてスタンバイ状態と
なる。
【００２２】このように、アドレス信号によって切換信
号ＲＳが高レベルになると、レベル保持信号ＬＨが高レ
ベルになることにより寸法の大きいトランジスタＱ１５
により再び切換信号ＲＳの出力端がプリチャージされる
ので、ヒューズが切断されていないアドレス信号Ｘ１〜
Ｘ７及びその反転信号が他の回路の動作や外来雑音等に
よって“１”となっても、切換信号ＲＳの出力端は低レ
ベルになることがなく、高レベルを保持する。すなわ
ち、通常の回路群及び冗長回路の選択上の誤動作がなく
なる。
号ＲＳが高レベルになると、レベル保持信号ＬＨが高レ
ベルになることにより寸法の大きいトランジスタＱ１５
により再び切換信号ＲＳの出力端がプリチャージされる
ので、ヒューズが切断されていないアドレス信号Ｘ１〜
Ｘ７及びその反転信号が他の回路の動作や外来雑音等に
よって“１”となっても、切換信号ＲＳの出力端は低レ
ベルになることがなく、高レベルを保持する。すなわ
ち、通常の回路群及び冗長回路の選択上の誤動作がなく
なる。
【００２３】
【発明の効果】以上説明したように本発明は、アドレス
信号により切換信号のレベルが決定した後、この切換信
号のレベルを保持するように再び切換信号の出力端をプ
リチャージ制御するプリチャージ制御回路を設けた構成
とすることにより、切換信号が冗長回路を選択するレベ
ルのとき、他の回路の動作や外来雑音等によってこのレ
ベルを変えるようなアドレス信号の変化が発生しても、
切換信号の出力端は寸法の大きなトランジスタでプリチ
ャージされているので、切換信号のレベルが変化するこ
とはなく、通常の回路群で冗長回路の選択上の誤動作を
防止することができる効果がある。
信号により切換信号のレベルが決定した後、この切換信
号のレベルを保持するように再び切換信号の出力端をプ
リチャージ制御するプリチャージ制御回路を設けた構成
とすることにより、切換信号が冗長回路を選択するレベ
ルのとき、他の回路の動作や外来雑音等によってこのレ
ベルを変えるようなアドレス信号の変化が発生しても、
切換信号の出力端は寸法の大きなトランジスタでプリチ
ャージされているので、切換信号のレベルが変化するこ
とはなく、通常の回路群で冗長回路の選択上の誤動作を
防止することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部のタイミング波形図である。
各部のタイミング波形図である。
【図３】従来の半導体集積回路装置の一例を示す回路図
である。
である。
１ プログラム回路 ２ レベル保持回路 ３ プリチャージ制御回路 Ｆ１〜Ｆ１４ ヒューズ Ｇ１，Ｇ２ ＮＡＮＤゲート ＩＶ１〜ＩＶ３ インバータ Ｑ１〜Ｑ１６ トランジスタ
Claims (3)
- 【請求項１】 それぞれ対応するアドレスをもつ複数の
単位回路を備え切換信号が第１のレベルのときアドレス
信号により指定されたアドレスの前記単位回路に対し所
定の処理を行う回路群と、この回路群に処理不良の単位
回路があり前記切換信号が第２のレベルのとき前記不良
の単位回路に代って所定の処理を行う冗長回路と、所定
の寸法のトランジスタを備え第１の制御信号が第１のレ
ベルのとき前記切換信号の出力端を所定の電位にプリチ
ャージするプリチャージ回路と、一端をそれぞれ前記切
換信号の出力端と接続して前記アドレス信号の各ビット
と対応して設けられ前記回路群のアドレスにプログラム
できる複数のプログラム素子及びこれら複数のプログラ
ム素子それぞれと対応する所定の寸法のトランジスタを
備え前記第１の制御信号が第２のレベルのとき前記アド
レス信号のアドレスが前記プログラム素子によりプログ
ラムされたアドレスと一致したとき前記切換信号の出力
端を第２のレベル、一致しないとき第１のレベルとする
プログラム回路と、前記プリチャージ回路及びプログラ
ム回路のトランジスタより小さい寸法のトランジスタを
備え前記切換信号の出力端のレベルを保持するレベル保
持回路と、前記第１の制御信号が第２のレベルとなり前
記アドレス信号により前記切換信号の出力端のレベルが
決定した後、第２の制御信号により前記切換信号の出力
端のレベルに応じてこのレベルを保持するように前記切
換信号の出力端をプリチャージ制御するプリチャージ制
御回路とを有することを特徴とする半導体集積回路装
置。 - 【請求項２】 単位回路がメモリセル列であり、回路群
がメモリセルアレイであり、冗長回路が冗長メモリセル
列である請求項１記載の半導体集積回路装置。 - 【請求項３】 レベル保持回路が、ソースを電源端子と
接続しドレインを切換信号の出力端と接続する第１のト
ランジスタと、入力端を前記切換信号の出力端と接続し
出力端を前記第１のトランジスタのゲートと接続する第
１のインバータとで形成され、プリチャージ回路及びプ
リチャージ制御回路が、ソースを前記電源端子と接続し
ドレインを前記切換信号の出力端と接続する第２のトラ
ンジスタと、入力端を前記第１のインバータの出力端と
接続する第２のインバータと、第１の入力端を前記第２
のインバータの出力端と接続し第２の入力端に第２の制
御信号を入力する第１のＮＡＮＤゲートと、第１の入力
端を前記第１のＮＡＮＤゲートの出力端と接続し第２の
入力端に第１の制御信号を入力する第２のＮＡＮＤゲー
トと、入力端を前記第２のＮＡＮＤゲートの出力端と接
続し出力端を前記第２のトランジスタのゲートと接続す
る第３のインバータとを含んで形成された請求項１記載
の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166555A JP2689768B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路装置 |
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