KR0158441B1 - 반도체 소자 제조 방법 - Google Patents

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아드리아누스 마리아 볼테르스 로베르투스
기예스베르투스 마티아스 욘케르스 알렉산더
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이반 밀러 레르너
필립스 일렉트로닉스 엔.브이
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Abstract

본 발명에 따른 방법은, 반도체 영역과 이 영역을 둘러싸는 필드 산화물 영역에 인접해 있는 표면을 갖고 있는 반도체 기판을 포함하며, 이 반도체 기판 표면에는 금속층이 제공되고, 이 층에는 전도체 트랙이 형성되고, 그다음 실리콘 산화물의 절연층이 상기 표면상의 반도체 트랙 위에 증착되는 반도체 소자 제조 방법에 있어서, 실리콘 산화물의 층이 전도체 트랙 위에 제공되기 전에, 이 트랙에는 산화-방지 물질의 상층이 제공되는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다

Description

반도체 소자 제조 방법
제1 내지 8도는 본 발명에 따른 방법에 의해서 형성된 반도체 소자의 제조 방법에 대한 몇몇 연속 단계를 개략적인 절단면으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 3 : 반도체 영역
4 : 필드 산화물 영역 7 : 다결정 실리콘 전도체 트랙
8,9 : 반도체 죤 17,18 : 금속 전도체 트랙
20 : 접촉창
본 발명은 반도체 영역과 상기 영역을 둘러싸는 필드 산화물 영역에 인접한 표면을 갖고 있는 반도체 기판을 포함하는 반도체 소자를 제조하는 방법에 관한 것이며, 상기 표면에는 금속층이 제공되어 있고 상기 금속층에는 전도체 트랙이 형성되어 있고, 이 금속층이 형성된 후 실리콘 산화물의 절연층이 상기 표면상의 반도체 트랙 위로 형성되어 있다.
전도체 트랙은 반도체 영역 위로 그리고 필드 산화물 영역 위로 연장되어 반도체 영역과 접촉되게 제공될 수 있다. 그후 전도체 트랙은, 예를 들어, 반도체 영역내에 제공되어 있는 전계 효과 트랜지스터의 소스 또는 드레인 영역과 접촉한다. 이때 전도체 트랙은 전도체 트랙 위에 증착된 실리콘 산화물의 절연층내의 접촉창을 통하여 실리콘 산화물의 절연층상에 제공되는 금속화층에 연결될 수 있다. 상기 전도체 트랙은 또한 반도체 기판의 표면상에 제공될 수 있는 다결정 실리콘의 전도체 트랙에 연결될 수 있다. 양 전도체 트랙은 실리콘 산화물의 절연층으로 덮여질 수 있다. 그래서 예를 들어, 반도체 영역에 제공된 전계 효과 트랜지스터의 소스 또는 드레인 영역은 반도체 기판에 제공되는 또 하나의 전계 효과 트랜지스터의 게이트 전극에 연결될 수 있다. 그러나, 전도체 트랙은 그것이 오직 필드 산화물 위로 또는 오직 반도체 영역 위로만 연장되게 배열될 수 있다. 또한 이들 경우에, 여러 상호 연결을 설정하는데 사용될 수 있다.
유럽 특허출원 제190,070호는 서두에서 언급한 종류의 방법을 기술하고 있는데, 여기에서 전도체 트랙은 티타늄, 바나듐, 크로늄, 지르코늄, 니오븀, 몰리브데늄, 하프늄, 타탈륨 또는 텅스텐으로 형성된다. 실리콘 산화물의 절연층은 실리콘 산화물을 증착시키기 위한 공지된 방법중 한 방법에 의해 반도체 기판의 표면상의 전도체 트랙 위에 증착될 수 있다.
실제상, 공지된 방법을 사용하는 데는 몇가지 문제가 발생한다는 것이 발견되었다. 예를 들어, 실리콘 산화물에 덮여진 전도체 트랙은 그것의 특성 때문에 금속 트랙에 대해 예상될 수 있는 것보다 훨씬 더 큰 전기 저항을 가질 수 있다. 어떤 경우에는 전도체 트랙이 완전히 끊긴다는 것이 발견되었다. 이들 문제들은 특히 실리콘 산화물의 층이 양호한 스텝 범위가 얻어질 수 있는 증착 공정에 의해 증착될 때 발생한다. 그러나 서브미크론 디멘젼을 갖고 있는 전계 효과 트랜지스터와 같은 회로 소자들을 갖는 반도체 소자의 제조 동안, 그러한 증착 공정이 매우 필요하다.
본 발명은 특히 서두에서 언급한 방법을 향상시켜, 실리콘 산화물의 층이 증착 공정에 의해 반도체 기판의 표면상의 금속 반도체 트랙에 증착될 수 있게 하고, 이 증착 공정에 의해 양호한 스텝 범위가 상기 전도체 트랙이 상기 바람직하지 않는 특성을 갖는 일 없이 얻어질 수 있게 하는 것을 목적으로 한다.
이러한 목적을 위해서, 본 발명에 따른 방법은 실리콘 산화물의 층이 전도체 트랙 위에 제공되기 전에, 이러한 트랙에 산화 방지 물질의 상층이 제공되는 것을 특징으로 하고 있다.
본 발명은 티타늄, 바나듐, 크로늄, 지르코늄, 니오븀, 몰리브데늄, 하프늄, 타탈늄 또는 텅스텐의 전도체 트랙이, 양호한 스텝 범위를 얻을 수 있는 증착 공정에 의한 실리콘 산화물의 층의 증착 동안 쉽게 산화된다는 사실에 근거하고 있다. 그러한 공정 중에, 실질적으로 항상 산화시키는 성분을 포함하는 실리콘 함유 가스 혼합물이 반도체 기판을 통과하는 동안, 반도체 기판이 650℃를 초과하는 온도에서 가열된다. 이 가스 혼합물은, 예를 들어, 산소를 포함하는 불순물의 형태 또는 디클로로실란을 포함하는 가스 혼합물에서와 같이 산소 화합물의 형태를 갖고 있다. 그러한 상태에서, 상기 금속은 쉽게 산화한다. 훨씬 더 낮은 온도에서, 즉 450℃ 이하의 온도에서, 실제로 상기 산화는 일어나지 않지만, 이들 온도에서 양호한 스텝 범위를 갖는 실리콘 산화물의 층은 증착될 수 없다. 상기 산화에 의해서, 전도체 트랙은 매우 큰 전기 저항을 갖거나 또는 완전히 차단될 수 있는 저항을 갖게 될 수 있다.
본 발명에 따른 수단에 기인하여, 실리콘 산화물의 절연층의 증착동안 상기 전도체 트랙의 산화는 억제된다.
산화 방지 상층은 실리콘 질화물 또는 실리콘 산화물로부터 제조될 수 있다. 상술한 이유 때문에, 이들 층은 예를 들어 낮은 온도에서, 그러나, 예를 들어 플라즈마 증착 공정에 의해 증착되어야만 한다. 그러나, 그러한 층들은 나쁜 스텝 범위를 갖는다.
본 발명에 따른 방법의 양호한 실시예는 전도체 트랙에 산화 방지 상층으로서 비정질 실리콘의 상층이 제공되는 것을 특징으로 한다. 그러나 비정질 실리콘층은 비교적 낮은 온도에서 쉽게 증착되고, 스퍼터 증착 공정 또는 비정질 실리콘이 모노실란(monosilane)을 포함하는 증기로부터 증착될 수 있는 증착 공정에 의해 양호한 스텝 범위를 갖게 된다. 후자의 경우에, 상기 금속 표면은 모노실란의 방전 반응을 위한 촉매로서 작용하고, 방전 반응은 450℃ 이하의 온도에서 일어난다. 이들 공정은 실제로 상술한 금속이 산화하지 않는 조건에서 실행된다. 비정질 실리콘의 상층 자신은, 전도체 트랙 위로 실리콘 산화물을 증착하는 동안, 본질적으로 산화되지 않는다는 것이 또한 발견되었다. 또한, 이러한 상층은 대단히 밀접하기 때문에 하부에 있는 금속의 산화는 실제로 관찰되지 않는다는 것도 발견되었다.
양호하게, 본 발명에 따른 전도체 트랙에는 적어도 3㎚의 두께를 갖고 있는 비정질 실리콘의 상층이 제공된다. 상기 최소한의 두께를 갖고 있는 비정질 실리콘의 층은 하부에 있는 금속층이 산화되지 않게 보호해준다.
전도체 트랙에 그것의 상층이 매우 실질적인 방식으로 제공되게 하는 본 발명에 따른 방법은, 상기 전도체 트랙에 상층이 제공되고, 산화 방지 물질의 층이 표면에 형성된 상기 금속층에 제공되고, 그후 두 병렬로 놓인 층이 상기 전도체 트랙에 대응하는 동일한 패턴으로 에칭되는 것을 특징으로 한다. 금속층과 산화 방지 물질의 층은 스퍼터 증착 공정에 의해 증착될 수 있다. 양 층은 단일 처리 단계 동안 동일 기계에서 증착될 수 있다.
또한, 상기 산화 방지 물질층은 먼저 에칭에 의해 패턴화되고, 그후에 산화 방지 물질층내의 패턴을 마스크하는 동안 하부에 있는 금속층이 에칭에 의해 동일 패턴으로 형성된다. 그후 상층은 예로 5㎚의 두께를 갖는 매우 얇은 마스크를 형성하고, 그 결과로서 하부에 있는 금속층은 이 마스크내의 개구를 통하여 액체 에천트에 의해 만족스럽게 젖게 될 수 있다. 결과적으로, 예를 들어, 비교적 좁은 전도체 트랙들이 형성될 수 있고, 그것들은 1㎚ 보다 작게 이격되어 있다. 상기 금속층은 예를들어, 하이드로겐 페록사이드(hydrogen peroxide)의 용액내에서 비정질 실리콘의 상층에 관하여 선택적으로 에칭될 수 있다.
양호하게, 전도체 트랙은 티타늄 및 니트로겐이 첨가되는 텅스텐층에 형성된다. 텅스텐과 티타늄의 혼합물에 니트로겐을 첨가시키므로써, 실리콘 산화물층의 증착 동안 금속층의 측방향 산화는 강하게 억제된다. 전도체 트랙은 상기 첨가가 없는 경우보다 첨가가 된 경우에 상층에 의해 덮혀 있지 않은 측면에서 훨씬 더 강하게 산화될 것이다. 전도체 트랙은 결국 너덜너덜해진 엣지를 갖게 될 것이며, 그것은 니트로겐을 첨가하므로써 방지될 수 있다.
도면을 참조로 상세히 본 발명을 설명한다.
제1 내지 8도는 본 발명에 따른 방법에 의해 얻어진 반도체 소자의 제조에 대한 몇몇 연속적 단계를 개략적으로 도시하고 있다. 출발물질은 P형 도전 실리콘 반도체 영역(3)과 이 영역을 둘러싸는 필드 산화물 영역(4)에 인접해 있는 표면(2)을 갖는 반도체 기판(1)이다. 필드 산화물 영역(4)은 실리콘의 국부 산화에 의해 통상적인 방식으로 얻어질 수 있다. 그것은 또한 반도체 기판내로 에칭된 홈을 실리콘 산화물로 채우므로써 형성될 수 있다. 표면(2)은 이 예에서 반도체 영역(3)과 필드 산화물 영역(4)위의 동일 레벨에서 위치될 수 있다.
그러나 그것은 또한 반도체 영역(3)보다 높은 레벨에서 필드 산화물 영역(4)위에 위치될 수 있다. 도시된 첫번째 경우에, 움푹 들어간 필드 산화물이란 용어가 종종 사용된다.
도면에는 필드 산화물 영역(4)으로 둘러싸인 단일 반도체 영역(3)이 도시되어 있으나, 실제로는 반도체 기판은 매우 많은 그러한 영역을 포함할 수 있다. 이때, 이들 영역의 각각은, 예를 들어, 전계 효과 트랜지스터와 같은 회로 소자를 포함할 수 있다. 여기에 주어진 실시예에서, 전계 효과 트랜지스터는 반도체 영역(3)내에 제공되어 있다.
통상적인 방식으로, 게이트 산화물층(5)에 의해 반도체 영역(3)으로부터 분리된 다결정 실리콘의 게이트 전극(6)은 표면(2)상에 제공된다. 도면에서, 다결정 실리콘의 전도체 트랙(7)이 도시되어 있고, 이 트랙은 필드 산화물 영역(4)상에 증착되어 있다. 이러한 전도체 트랙(7)은 예를 들어, 인접한 반도체 영역에 제공되는 전계 효과 트랜지스터의 게이트 전극을 구성한다. 게이트 전극(6)과 전도체 트랙(7)이 형성된 후에, 반도체 죤(8 및 9)은 약 55Kev의 에너지로 BF2 +이온을 약 2.1015ions/㎠ 함량 주입하므로써 형성된다. 게이트 전극(6)과 필드 산화물 영역(4)은 주입 마스크로서 작용한다. 반도체 죤(8 및 9)은 전계 효과 트랜지스터의 소스 및 드레인 죤으로 사용될 수 있다. 반도체 죤(8 및 9)이 형성된 후에, 게이트 전극(6)과 전도체 트랙(7)에는, 실리콘 산화물층을 전체 기판(1)상에 증착하고 그후 단지 엣지 절연체(10)만 상기층에서 남게되는 시간동안 상기 층을 이방성 에칭 처리하므로써 엣지 절연체(10)가 제공된다.
낮은 전기적 저항을 갖는 반도체 죤(8 및 9)이 접촉될 수 있게 하기 위하여, 이들 죤(8 및 9)에는 금속 실리사이드의 상층(12)이 제공된다. 이 과정은 실리콘을 갖는 실리사이드를 형성할 수 있는 금속층(11)으로, 이 예에서는, 약 40㎚ 두께의 티타늄층으로 전체 기판(1)을 덮음으로서 실행되며, 그후 기판(1)은 650℃에서 10초 동안 니트로겐 대기중에서 가열된다. 금속층(11)이 실리콘과 접촉하는 영역에서, 티타늄 실리사이드가 형성되는 한편, 금속층이 실리콘 산화물층상에 있는 영역에서는 질화물화된 티타늄이 형성된다. 계속해서, 질화물화된 티타늄은 암모니아와 산소 페록사이드의 수용액속에서 제거된다. 기판(1)은 그후 850℃의 니트로겐 대기중에서 10초 동안 더 가열된다. 그후 반도체 죤(8 및 9), 게이트 전극(6) 및 다결정 실리콘의 전도체(7)에는 스퀘어당 2.5 내지 3.5Ω의 저항을 갖는 티타늄 실리사이드의 안정한 상층(12)이 제공된다. 게이트 전극(6)과 전도체(7)의 엣지 절연체(10) 및 필드 산화물 영역(4)에는 티타늄 실리사이드가 존재하지 않는다.
티타늄 실리사이드의 상층(12)이 형성된 후에 금속 전도체 트랙(17,18)이 반도체 기판의 표면(2)상에 제공되고, 이 표면은 반도체 영역(3)과 필드 산화물 영역(4)에 형성된 반도체 죤(8 및 9)과 인접해 있고, 그 표면 위에는 예로 게이트 전극(6)과 다결정 실리콘의 전도체(7)가 이미 제공되어 있다. 실리콘 산화물(19)의 절연층은 표면(2)상의 전도체 트랙(17,18)위에 증착된다. 제7 및 8도에는 두 금속 반도체 트랙(17 및 18)이 도시되어 있다. 전도체 트랙(17)은 다결정 전도체(7) 위는 물론이고 반도체 죤(8)과 필드 산화물 영역(4) 위로 연장되어, 반도체 죤(8)을 전도체(7)에 연결시킨다. 전도체 트랙(18)은 반도체 죤(8)과 필드 산화물 영역(4) 위로 연장되어 실리콘 산화물(19)층내의 접촉창(20)과 이 접촉창(20)에 제공된 금속 플러그(21)를 통하여 실리콘 산화물층(19)상에 제공된 또다른 전도체(22)에 연결된다.
금속 전도체 트랙(17,18)은 금속층(13)을 표면(2)상에 증착하고 그 다음 이 층을 전도체 트랙(17,18)에 대응하는 패턴으로 에칭하므로써 표면(2)상에 형성된다. 본 발명에 따르면, 실리콘 산화물층(19)이 전도체 트랙(17,18)위에 제공되기 전에 이 트랙(17,18)에는 산화 방지 물질의 상층(16)이 제공된다.
실리콘 산화물(19)의 절연층은 매우 양호한 스텝 범위를 갖는 층을 증착할 수 있는 공정에 의해 제공되야만 한다. 그러한 공정 동안, 반도체 기판(1)은 예를들어, 테트라에톡시 실란(tetrathoxy silane) Si(OC2H5)4또는 디클로로실란(dichlorosilane) SiH2Cl2과 산소의 혼합물 같은 실리콘 함유 가스 혼합물이 반도체 전도체 기판 위를 통과하는 동안 650℃ 이상의 온도로 가열된다. 티타늄, 바나듐, 크로늄, 지르코늄, 니오븀, 몰리브데늄, 하프늄, 탄탈륨 또는 텅스텐, 또는 그들의 합금으로 된 전도체 트랙(17,18)은 이들 상태에서 쉽게 산화된다. 제1예에서 조차도 상기 가스 혼합물은 이 목적을 위해 충분한 양의 산소를 포함한다. 고열에 견딜 수 있기 때문에 실리콘 산화물층 아래에 증착하기에 적합한 그러한 금속으로 된 전도체 트랙은 비교적 고 저항을 가질 수 있고 또는 전기가 거의 통하지 못하게 할 정도의 저항을 가질 수 있다. 450℃ 이하의 매우 낮은 온도에서는, 상기 금속은 산화 가스 혼합물에서 조차도 산화하지 않지만, 그렇게 낮은 온도에서는 양호한 스텝 범위를 갖는 실리콘 산화물의 층이 제공될 수 없다. 산화 방지 상층(16)에 기인하여, 실리콘 산화물의 층은 매우 양호한 스텝 범위를 가지며 상기 전도체 위에 증착될 수 있다.
양호하게, 본 발명에 따른 전도체 트랙(17,18)에는 산화 방지 상층으로서 비정질 실리콘의 상층(16)이 제공된다. 그러한 상층은 통상의 스퍼터 증착 공정, 또는 증기 함유 모노실란(SiH4)을 함유한 증기로부터 비정질 실리콘을 증착시키는 증착 공정에 의해 450℃ 이하의 온도에서 쉽게 증착될 수 있다. 제2경우에, 금속표면은 450℃ 이하의 온도에서 발생할 수 있는 모노실란의 분해 반응을 위한 촉매로서 작용한다. 이들 공정중에서, 상술한 금속은 산화하지 않는다. 비정질 실리콘의 상층 자체는 양호한 스텝 범위를 갖는 상기 언급한 공정중 하나의 공정에 의한 실리콘 산화물의 증착 동안 실제로 산화되지 않는다는 것이 발견되었다. 또한 그러한 상층은 대단히 밀도가 높기 때문에 하부에 있는 금속의 산화는 실제로 관측되지 않는다.
양호하게, 비정질 실리콘의 산화 방지 상층은 적어도 3㎚의 두께를 갖고 있다. 그러한 두께를 갖고 있는 층은 하부에 있는 금속을 산화되지 않게 충분히 보호해준다.
금속 전도체 트랙(17,18)에는 금속층(13), 예를 들어, 티타늄, 바나듐, 크로늄, 지르코늄, 노이븀, 몰리브데늄, 하프늄, 타탈륨 또는 텅스텐, 또는 그들의 혼합물 층을, 예를 들어 통상의 스퍼터 증착 공정으로 기판(1)의 표면(2)에 증착하고 그후 상기 금속층이 산화 방지 물질로 된 층(14)에 의해 덮여짐에 의해 산화 방지 상층(16)이 제공된다. 그 후, 통상의 방식으로 제공되는 포토레지스트 마스크(photoresist mask)(15)로 마스킹하는 동안 두 층은 전도체 트랙(17)에 대응하는 패턴으로 에칭된다. 양호하게, 산화 방지 물질의 층(14)은 먼저 이러한 패턴으로 에칭된다. 그후 남는 산화 방지 물질의 층의 부분(16)은 포토레지스트 마스크(15)가 제거된 후에 하부에 있는 금속층(13)을 동일한 패턴으로 에칭하는 단계동안 마스킹으로서 사용된다. 그래서, 산화 방지 상층(16)을 갖는 전도체 트랙(17)이 형성된다. 이 예에서 비정질 실리콘층인 산화 방지층(14)은 테트라플루오르카본(tetrafluorocarbon)(CF4)과 산소를 포함하는 가스 혼합물에 형성된 플라즈마내에서 금속층(13)에 관하여 매우 선택적으로 에칭될 수 있다. 이 예에서 티타늄과 텅스텐의 질소 함유 합금으로 구성되는 금속층(13)은 비정질 실리콘과 상기 금속층(13) 아래에 있는 상기 물질들(금속 실리사이드 및 실리콘 산화물)에 관하여 하이드로겐 페록사이드(hydrogen peroxide)용액내에서 선택적으로 에칭될 수 있다. 상기 층(14)은 3과 50㎚ 사이의 두께를 갖고 있는 매우 얇은 마스크를 구성하기 때문에, 금속층(13)은 덮혀지지 않은 부분상에서 매우 만족스럽게 젖게 된다. 그러므로, 상기 전도체 트랙은 매우 작은 상대 거리(1㎛보다 작음)에서 형성될 수 있다.
티타늄과 텅스텐을 1:4의 비율로 포함하고 있고 또한 니트로겐의 10 내지 30 대기 백분율(at.%)을 추가적으로 포함하는 티타늄 및 텅스텐의 질소 함유 혼합물의 금속층(13)은, 예를 들어, 100㎚ 두께를 갖는 한편, 비정질 실리콘층(14)은 3㎚ 이상의 두께를 갖는다. 이 층은 예를들어, 150℃의 온도와 아르곤 및 니트로겐을 함유하는 가스에서 mTorr의 압력에서 1:4의 비율로 티타늄과 텅스텐을 함유하는 타겟트를 스퍼터링하므로써 증착되고, 상기 가스는 니트로겐의 체적에 기껏해야 25%를 함유한다. 그후 니트로겐은 기껏해야 30 대기 백분율(at.%)로 상기 층에 합체된다. 상기 층(13)에 니트로겐을 첨가하므로써, 상기 전체 기판상에 걸친 실리콘 산화물층(19)의 다음 증착 동안 금속층의 측면 산화가 강하게 억제된다. 니트로겐이 첨가되지 않은 티타늄과 텅스텐의 혼합물층의 측방향 산화가 300㎚이라면, 같은 두께를 가진 질소 함유 합금 측면 산화는 단지 140㎚에 불과할 것이다.
상기 실리콘 산화물층(19)은 이 층을 테트라에톡시 실란(tetraethoxy silane)의 가스 대기중에서 약 700℃의 온도로 가열시킴으로써 기판(1) 상에 제공된다. 계속해서, 이 층은 통상의 방식으로 평면화된다. 최종적으로, 상기 실리콘 산화물층(19)에는 접촉창(20)이 제공된다.
상기 접촉창(20)은 전체적으로 상기 전도체 트랙(18)위에 놓이게 되고, 이는 그것을 에칭하는 단계 동안 전도체 트랙(18)이 이제는 에치 스톱퍼(etch stopper)로서 작용하기 때문에 하부에 있는 필드 산화물(4)이 손상되지 않는다는 부가적인 장점을 갖고 있다.
그후 접촉창(20)은 통상의 방식으로 금속(21), 예를 들어, 텅스텐으로 채워진다. 이는 다음과 같은 방식으로 이루어진다.
전도체 트랙(18)상에 선택적으로 금속을 증착하므로써, 또는 기판(1)을 두꺼운 금속층으로 전체적으로 덮고, 그후 상기 금속을 실리콘 산화물층 아래로 에칭 제거하므로써 접촉창에 금속이 채워진다. 상기 실리콘 산화물층상에는, 예를 들어 알루미늄의 또다른 금속층(22)이 제공된다. 그후 이 알루미늄층은 접촉창(20)내의 금속(21), 전도체 트랙(18) 및 상기 금속 실리사이드 층(12)을 경유하여 반도체 죤(9)과 전기적으로 접촉상태에 있게 된다.
전도체 트랙(17,18)이 형성되어 있는 상기 금속층(13)은, 금속 실리사이드 상층(12)이 반도체 죤(8,9)상에 그리고 폴리실리콘 게이트 전극(6) 및 폴리실리콘 전도체 트랙(7)상에 형성된 후에 양호하게 제공된다. 연속 순서는 다를 수 있다. 예로, 금속층(13)이 먼저 금속 실리사이드를 형성하는 금속층(11)상에 제공될 수 있고, 그후 실리사이드화 처리(silicidation treatment)가 실행된다. 이 처리는, 상기 상부 금속층(13)이 변하지 않는 동안, 하부 금속층(11)이 아래에 놓인 실리콘과 금속 실리사이드를 형성하도록 되어야 한다. 그후, 전도체 트랙은 상부 금속층내에 형성될 수 있고, 그후 금속 실리사이드로 변화되지 않은 하부에 있는 금속층(11)중 덮여지지 않은 부분들은 제거된다. 그러나, 상술된 방법과는 대조적으로, 이 방법은 실리사이드화 처리동안 실리콘이 이미 형성된 실리사이드를 통하여 반도체 죤(8,9)으로부터 확산되어 아직 반응하지 않은 금속과 실리사이드를 형성한다는 불리한 점이 있다. 이러한 방식으로, 금속 실리사이드가 실리콘 산화물 위에, 예를 들어, 게이트 전극(6)의 측면 절연체(10)상에 또한 형성될 수 있다. 결과적으로, 바람직하지 않은 전기적 단락이 형성될 수 있다. 본 발명에 따른 방법을 사용하면 그러한 금속 실리사이드의 과성장은 피할 수 있다. 설명한 바와 같이 금속 실리사이드는 매우 짧은 시간내에 니트로겐 대기중에서 형성된다. 금속층(11)아래 실리콘이 존재하지 않는 영역에서, 이 층은 질화물화된 금속으로 변환된다. 상기 금속은 실리콘에 대한 매우 양호한 확산 장벽을 구성하여서 상술한 금속 실리사이드의 과성장이 강하게 억제된다. 상기 금속 실리사이드는 니트로겐 함유 대기내에서 5 내지 20초동안 600과 700℃ 사이의 온도에서의 열 처리에 의해 양호하게 형성된다.
본 발명에 따른 방법은 상술된 실시예에 한정되지 않으며, 본 발명의 범위내에서 다른 변화도 가능하다는 것을 주지해야 한다. 예를 들어, 반도체 영역(3)에 전계 효과 트랜지스터를 형성하는 것이 설명되었지만, 다른 회로 소자, 예를 들어, 바이폴라 트랜지스터(bipolar transistor)가 여기에 제공될 수 있다.

Claims (9)

  1. 반도체 영역과 상기 영역을 둘러싸는 필드 산화물 영역에 인접해 있는 표면을 갖는 반도체 기판을 포함하며, 상기 반도체 기판 표면에는 금속층이 제공되고, 상기 층내에 전도체 트랙이 형성되고, 그후 실리콘 산화물의 절연층이 상기 표면상의 반도체 트랙 위에 증착되는 반도체 소자 제조 방법에 있어서, 상기 실리콘 산화물의 층이 상기 전도체 트랙 위에 제공되기 전에, 상기 트랙에 산화-방지 물질의 상층이 제공되는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 전도체 트랙에는 산화-방지 상층으로서 비정질 실리콘의 상층이 제공되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 전도체 트랙에는 적어도 3㎚ 두께를 갖는 비정질 실리콘의 상층이 제공되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1, 2 또는 3항 중 어느 한 항에 있어서, 상기 전도체 트랙에는, 상기 산화-방지 물질을 상기 금속층상에 증착한 후 두 병렬로 놓여진 층을 상기 전도체 트랙에 대응하는 동일 패턴으로 에칭함에 의해 상층이 제공되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 산화-방지 물질의 층이 먼저 상기 패턴으로 에칭되고, 그후에 산화 방지 물질의 층내에 있는 상기 패턴을 마스킹하는 동안 하부에 있는 금속층이 동일 패턴으로 에칭되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서, 상기 전도체 트랙은 니트로겐이 첨가된 티타늄과 텅스텐의 혼합물층내에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서, 니트로겐의 10 내지 30 대기 백분율(at.%)이 텅스텐과 티타늄을 1:4의 비율로 함유하는 혼합물에 첨가되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1, 2, 3, 5, 6 또는 7항중 어느 한 항에 있어서, 상기 전도체 트랙이 형성되는 상기 금속층이 제공되기 전에, 상기 반도체 영역에는 적어도 국부적으로 금속 실리사이드의 상층이 제공되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 금속 실리사이드의 상층은 니트로겐 함유 대기중에서 5 내지 20초 동안 600과 700℃ 사이의 온도로 열처리함으로써 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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