KR100403355B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 금속 실리사이드에 대한 보호막을 형성하는 반도체 소자의 제조방법에 관한 것으로, 금속 실리사이드에 대한 보호막을 형성하여 금속 실리사이드막의 전도 특성을 개선함과 더불어 금속 배선형성시 스텝 커버리지를 향상시킬 수 있도록 하기 위하여, 폴리실리콘 상부에 금속 실리사이드막이 형성된 반도체 소자의 제조방법에 있어서, 금속 실리사이드막 상부에 금속 실리사이드에 대한 보호막을 형성하는 단계를 포함하는 것을 특징으로 하고, 또한 보호막은 금속 질화막과 실리콘 질화막인 것을 특징으로 한다.
Description
[발명의 분야]
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속 실리사이드에 대한 보호막을 형성하는 반도체 소자의 제조방법에 관한 것이다.
[종래기술]
대부분의 집적회로에서 낮은 비저항과 고온의 안정도를 가지는 금속 실리사이드가 접촉재료로서 대두되었다. 이 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금등과 반응한 화합물로 구성된다. 또한, 실리사이드는 낮은 비저항과 고온에서의 안정도 이외에도 양질의 실리사이드는 형성 및 에칭이 용이하고 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다.
이러한 실리사이드는 현재의 폴리실리콘 배선 또는 게이트 전극위에 형성되어 전도성을 향상시키고, 소오스/드레인 접합 부분에 실리사이드를 부분적으로 형성시켜, 접합 영역 사이에 발생하는 접촉 저항을 감소시킴으로써, RC 지연 시간을 낮추는 역할을 한다.
즉, 제 1 도는 상기된 종래의 금속 실리사이드 구조의 워드 라인 형성방법을 나타낸 공정 단면도로서, 반도체 기판(1) 상부에 게이트 절연막(2)을 형성한 후, 그 상부에 폴리실리콘(3)을 증착하고, 전도성을 개선하기 위하여 불순물인 포클(POCl3) 이온을 주입하는 공정을 진행한 다음, 전체 구조 상부에 텅스텐 실리사이드막(4)을 형성한다. 그런 다음, 게이트 전극을 패턴화하기 위하여 포토리소그라피의 일련 공정 및 식각 공정으로 게이트 전극을 형성한 후, 이 게이트 전극을 이온 주입 마스크로하여 게이트 전극 양측의 소오스/드레인 영역에 저농도 이온을 주입함으로써, 저농도 불순물 영역(5)을 형성한다.
그 후, 전체 구조 상부에 산화막을 두껍게 증착한 다음 블랭킷 식각 방식으로 비등방성 식각하여, 게이트 양 측벽에 소정의 스페이서(6)를 형성한다. 그런 다음, 이 스페이서(6)를 이온주입 마스크로하여 소오스/드레인 영역에 고농도 이온을 주입함으로써, 고농도 불순물영역(7)을 형성한다. 이어서, 제 1 도에 도시되지는 않았지만 후속 공정시 형성될 폴리실리콘 또는 금속층과의 전기적 절연 및 평탄화를 위하여 전체구조 상부에 BPSG막(8)을 형성한다.
그런데, 상기된 종래의 실리사이드 구조에 있어서는 텅스텐 실리사이드막 상부에 평탄화 절연막으로 BPSG막을 증착하게 되면, BPSG막으로부터 확산(diffusion)되어 나오는 B 및 P 이온이 텅스텐 실리사이드막으로 침투하여 저항값을 변화시키는 문제를 일으키게 된다.
이에 대하여 종래에는 텅스텐 실리사이드막 상부에 산화막+BPSG막의 적층 구조를 평탄화 절연막으로 사용하게 되었지만, 이때에는 또한 다음과 같은 문제가 발생하게 된다.
즉, 텅스텐 실리사이드막의 저항을 낮추기 위하여 열공정을 진행하게 되면, 텅스텐 실리사이드막의 표면을 덮고 있는 상기 산화막으로 인하여, 텅스텐 실리사이드막의 잉여 실리콘이 충분히 소모되지 못하기 때문에 텅스텐 실리사이드막의 저항이 증가하게 된다.
또한, 텅스텐 실리사이드막 상부에 산화막+BPSG막의 적층 구조를 가짐으로 인하여, 후속 금속 콘택 식각시 또는 금속 콘택 형성전의 클리닝 공정의 진행시에 상기 산화막과 BPSG막의 화학적 습식식각 속도의 차이로 인하여, 콘택 홀 측면에요철 구조가 발생하여 스텝 커버리지가 저하되는 문제가 발생하게 된다.
이에 본 발명은 상기된 문제점을 감안하여 창출된 것으로서, 금속 실리사이드에 대한 보호막을 형성하여 금속 실리사이드막의 전도 특성을 개선함과 더불어 금속 배선형성시 스텝 커버리지를 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제 1 도는 종래의 금속 실리사이드 구조의 워드라인 형성방법을 나타낸 공정 단면도.
제 2 도는 본 발명의 일실시예에 따른 금속 실리사이드 보호막이 적용된 금속 실리사이드 구조의 워드라인 형성방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 절연막
13 : 폴리실리콘 14 : 텅스텐 실리사이드막
15 : 텅스텐 질화막 16 : 실리콘 질화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 폴리실리콘 상부에 금속 실리사이드막이 형성된 반도체 소자의 제조방법에 있어서, 상기 금속 실리사이드막 상부에 금속 실리사이드에 대한 보호막을 형성하는 단계를 포함하는 것을 특징으로 하고, 또한 상기 보호막은 금속 질화막과 실리콘 질화막인 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 금속 실리사이드에 대한 보호막을 형성함으로써 금속 실리사이드막의 전도 특성을 개선함과 더불어 이후의 금속 배선 형성시 스텝 커버리지를 향상시킬 수 있게 된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명한다.
제 2A 도 내지 제 2C 도는 본 발명의 일 실시예에 따른 금속 실리사이드 보호막이 적용된 금속 실리사이드 구조의 워드라인 형성방법을 나타낸 공정 단면도로서, 도면부호 11은 반도체 기판, 12는 절연막, 13은 도핑된 폴리실리콘, 14는 텅스텐 실리사이드막, 15는 텅스텐 질화막, 16은 실리콘 질화막이다.
먼저 제 2A 도에 도시된 바와 같이, 반도체 기판(11) 상부에 절연막(12)을 형성한후, 그 상부에 폴리실리콘(13)을 증착하고 전도성을 개선하기 위하여 불순물을 주입하는 포클 공정을 진행한 다음, 전체 구조 상부에 텅스텐 실리사이드막(14)을 증착한다.
그런 다음 제 2B 도에 도시된 바와 같이, 포토리소그라피의 일련 공정 및 식각공정을 통하여 도핑된 폴리실리콘(13)/텅스텐 실리사이드막(14)의 적층 구조를 패턴화함으로써, 도핑된 폴리실리콘(13)/텅스텐 실리사이드막(14) 구조의 워드라인을 형성한다.
그 후, 질소 가스 분위기에서 RTP(Rapid Thermal Process) 처리를 650 내지 1100℃의 온도에서 실시하게 되면, 어닐링에 의해 상기 증착 상태에서의 텅스텐 실리사이드막(14)이 재결정화 되면서, 실리콘/텅스텐의 조성비가 감소함으로써, 잉여 실리콘이 텅스텐 실리사이드막(14) 표면으로 외방 확산(out-diffusion) 된다.
예컨대, 상기 증착 상태에서의 텅스텐 실리사이드막(14)의 실리콘/텅스텐의 조성비가 약 2.4 내지 2.6인 경우, 어닐링 후재결정화가 이루어지면 실리콘/텅스텐의 조성비가 약 2.1 내지 2.2로 변화하게 된다.
여기서, 상기 RTP 온도를 650℃ 이상에서 실시하는 것은 텅스텐 실리사이드막(14)이 약 550 내지 600℃의 온도에서 구조 변화를 일으켜 막의 스트레스를 증가시키는 것을 방지하기 위함이다.
이어서, 상기 RTP 처리시 주입된 질소 가스는 제 2C 도에 도시된 바와 같이, 텅스텐 실리사이드막(14)의 텅스텐과 반응하여 텅스텐 실리사이드막(14) 표면에 텅스텐 질화막(15)을 형성하게 된다.
또한 이 텅스텐 질화막(15)의 형성과 동시에, 상기 질소 가스는 상기 외방 확산된 잉여 실리콘과 결합하게 하여, 얇은 실리콘 질화막(16)을 형성하게 된다. 그 후, 제 2 도에 도시되지는 않았지만 워드라인 형성을 위한 후속 공정을 진행하게 된다.
즉, 상기 실시예에 의하면 팅스텐 실리사이드막의 잉여 실리콘을 충분히 소모시킴으로써, 텅스텐 실리사이드막의 저항이 감소된다. 또한, RTP 처리시 형성되는 텅스텐 질화막/실리콘 질화막이 후속 공정에 사용되는 BPSG막으로부터 침투하는 B, P 이온에 대한 보호막 역할을 함으로써, 텅스텐 실리사이드막의 저항값 변화를 방지할 수 있게 됨에 따라 텅스텐 실리사이드막의 전도 특성을 개선할 수 있게 된다.
뿐만 아니라, 반도체 제조 공정시 통상적으로 사용되는 산화막+BPSG막의 적층구조를 형성할 필요가 없게 됨에 따라, 금속배선의 스텝 커버리지를 향상시킬 수 있게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
즉, 본 발명에서는 워드라인의 형성방법에 대하여 국한하여 설명하였지만, 비트 라인 및 그 밖의 텅스텐 실리사이드가 형성되는 공정에는 모두 적용되며, 또한 텅스텐 실리사이드 이외에도 금속 실리사이드가 형성되는 공정에 적용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 금속 실리사이드막에 대한 보호막을 형성하여 금속 실리사이드막의 전도 특성을 개선함과 더불어 스텝 커버리지를 향상시킬 수 있는 반도체 소자의 제조방법을 실현할 수 있다.
Claims (3)
- 폴리실리콘 상부에 금속 실리사이드막이 형성된 반도체 소자의 제조방법에 있어서,상기 금속 실리사이드막을 질소 가스분위기에서 RTP(Rapid Thermal Process)처리하여 상기 금속 실리사이드막 상부에 금속 질화막과 실리콘 질화막으로 이루어진 적층구보의 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 RTP처리는 650 내지 1100℃의 온도에서를 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 반도체 소자의 제조방법.
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