JPS58119669A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS58119669A JPS58119669A JP144882A JP144882A JPS58119669A JP S58119669 A JPS58119669 A JP S58119669A JP 144882 A JP144882 A JP 144882A JP 144882 A JP144882 A JP 144882A JP S58119669 A JPS58119669 A JP S58119669A
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- thin film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ｆ！ｊ４Ｃ丁モ几フ丁スシリコンを甲い＊薄膜半導
体装置の製造方法に関する。
体装置の製造方法に関する。
本発明の目的に，ソース及びドレインｔｉＩｉＩ城をゲ
ート配線に自己整合させる事にエリ．ゲート．ドレイン
間容量を少な〈シ，薄農半廟体装鍵の特性を向上させる
事にある。
ート配線に自己整合させる事にエリ．ゲート．ドレイン
間容量を少な〈シ，薄農半廟体装鍵の特性を向上させる
事にある。
以下図に依って詳］〈説明する。
第１図に従来の製造方法に工るアモルファスシリコン薄
膜半導体装置の断面を示す図である，従来のアモルファ
スシリコン薄膜半導体装置の製造方法においてに．ソー
ス４及びドレイン５匍城をヤ放するのにＮ型不純物を含
むアモルフ了スシＩＩコン膜を形成した後フォトエッチ
ンクを行な２ていた為にゲート配線２に自己整合する事
ｆＩＸ困難であり．フォトエッチンクでの合わせ余裕に
工って生じるゲート配線２とドレインｉｉＩ域５０重な
りに工る大倉な容量が半導体装置の特許を悪くしていた
．図において１に絶縁基徽．ｓＨ気相成長法によってＹ
！／成されたケート酸イ？験． ６ｉｆＪ了モルフ了
ヌシリコンからなるチャネル＠域、７，７１ｊ了ルミ配
紳を示す。
膜半導体装置の断面を示す図である，従来のアモルファ
スシリコン薄膜半導体装置の製造方法においてに．ソー
ス４及びドレイン５匍城をヤ放するのにＮ型不純物を含
むアモルフ了スシＩＩコン膜を形成した後フォトエッチ
ンクを行な２ていた為にゲート配線２に自己整合する事
ｆＩＸ困難であり．フォトエッチンクでの合わせ余裕に
工って生じるゲート配線２とドレインｉｉＩ域５０重な
りに工る大倉な容量が半導体装置の特許を悪くしていた
．図において１に絶縁基徽．ｓＨ気相成長法によってＹ
！／成されたケート酸イ？験． ６ｉｆＪ了モルフ了
ヌシリコンからなるチャネル＠域、７，７１ｊ了ルミ配
紳を示す。
本発明の薄膜半導体ｆ：＃にソース及びドレインｇＡ域
をケート配線に自己整合して％！、成する事に１って上
ｉ１ｒ’の欠点を除去したものである。
をケート配線に自己整合して％！、成する事に１って上
ｉ１ｒ’の欠点を除去したものである。
雛２図及び第５図に水飴−の薄膜半導体装置におけるソ
ース及びドレイン１！ｌ場の形成力法を示す。
ース及びドレイン１！ｌ場の形成力法を示す。
本発明の薄膜半導体装置の製造方法においては第２図に
ポす様にＭ＠不純物を含む了篭ルファスシ１１コンヤ成
帥にポジ型フォトレジスト１２を塗布し、とのレジスト
をゲート配線１０を露光マスクとして絶縁基＠９の＃面
から透過した光に１って１１１ｆＬ、ゲート配線に自己
整合したレジストパターン１５をｙＶ１５！する。＠に
おいて１１に気相成長法で形成したゲート酸化膜を示す
、しかる後第６図に示す様にＭ＠不純物を含むアモルフ
ァスシリコ：１ｌ１１８をν威し、レジストパターン１
７に１ってチャネル領域の不易ｅなＩｌｌ不純物を含む
アモルファスシリコン膜１９をリフトオフする１図の１
４ｉｊ絶縁基蓼、１５にゲート配線、１６灯ゲート酸什
膜を示す。
ポす様にＭ＠不純物を含む了篭ルファスシ１１コンヤ成
帥にポジ型フォトレジスト１２を塗布し、とのレジスト
をゲート配線１０を露光マスクとして絶縁基＠９の＃面
から透過した光に１って１１１ｆＬ、ゲート配線に自己
整合したレジストパターン１５をｙＶ１５！する。＠に
おいて１１に気相成長法で形成したゲート酸化膜を示す
、しかる後第６図に示す様にＭ＠不純物を含むアモルフ
ァスシリコ：１ｌ１１８をν威し、レジストパターン１
７に１ってチャネル領域の不易ｅなＩｌｌ不純物を含む
アモルファスシリコン膜１９をリフトオフする１図の１
４ｉｊ絶縁基蓼、１５にゲート配線、１６灯ゲート酸什
膜を示す。
ｗＩ４図に上Ｐの本発明の製造方法で製造されたｌＩ＃
半導体装首の断面図である。ケート１験２１とドレイン
領＃２４０重なりが無くなり、ゲート。
半導体装首の断面図である。ケート１験２１とドレイン
領＃２４０重なりが無くなり、ゲート。
ドレイン間容量が減少する為、半導体装置の応答遅１が
大巾に改善される１図の２０に絶縁基蓼。
大巾に改善される１図の２０に絶縁基蓼。
２２ｉｊ気相成長法で形成されたゲート酸化膜。
２５にソース領域、２５にチャネル領域のアモルファス
シ＋１コン膜２６．２７ｆｆ’Ｊアルミ配置１ヲ示ｆ一
本発明の製造方法で製造された薄膜半導体装置は従来の
薄膜半導体装置と比較して応答遅［が大巾に改善された
ものであるので１本発明の製造方法による薄膜半導体装
置を清晶表示パネルに甲いる事に工って画素のスイッチ
ングトランジスタだけでなくシフトレジスト等の周辺回
路もハ算ル上に一時に形成する事が可能になる。
シ＋１コン膜２６．２７ｆｆ’Ｊアルミ配置１ヲ示ｆ一
本発明の製造方法で製造された薄膜半導体装置は従来の
薄膜半導体装置と比較して応答遅［が大巾に改善された
ものであるので１本発明の製造方法による薄膜半導体装
置を清晶表示パネルに甲いる事に工って画素のスイッチ
ングトランジスタだけでなくシフトレジスト等の周辺回
路もハ算ル上に一時に形成する事が可能になる。
第１図に従来の製造方法による薄膜半導体装置の断ｉ［
Ｙｌである。 ｖ１２し１．第５図は本発明の薄膜半導体装置の製造方
法Ｖ（おけるソース及びドレイン＊ｍの影改方法を示す
図である。 蒙４図に本発明の製造方法による薄膜半導体装置の断面
図である。 １．９，１４．２０・・・絶縁基蓼 ２．１０，１５．２１・・・ゲート配線５．１１，１６
．２２・・・ゲート酸化膜４．２６・・・ソース＠城 ５．２４・・・ドレインＩＪＩ＃ ６．２５・・・チャネルｍ挙 ７．８，２６．２７・・・アルミ配線 １２・・・フォトレジスト １５．１７・・・レジスト １８．１９・・・Ｍ９丁モルファスシリコン以上 出願人 株を会社 １１Ｄ精工会 代理人 弁理士 最上 務 第１図
Ｙｌである。 ｖ１２し１．第５図は本発明の薄膜半導体装置の製造方
法Ｖ（おけるソース及びドレイン＊ｍの影改方法を示す
図である。 蒙４図に本発明の製造方法による薄膜半導体装置の断面
図である。 １．９，１４．２０・・・絶縁基蓼 ２．１０，１５．２１・・・ゲート配線５．１１，１６
．２２・・・ゲート酸化膜４．２６・・・ソース＠城 ５．２４・・・ドレインＩＪＩ＃ ６．２５・・・チャネルｍ挙 ７．８，２６．２７・・・アルミ配線 １２・・・フォトレジスト １５．１７・・・レジスト １８．１９・・・Ｍ９丁モルファスシリコン以上 出願人 株を会社 １１Ｄ精工会 代理人 弁理士 最上 務 第１図
Claims (1)
- 絶に基板上に形成されたゲート１線と．＃ゲートｌ！！
Ｉ１、線上に気相成長法に１って形成されたゲート酸什
睦と．該ゲート酸ｆ？＃ν成後に形成され九Ｎ肋不紳物
を有するアモルファスシ１Ｉコンかラナルソース及びド
レイン領域と．アモ今フ了スシ１１コンからなるチャネ
ル領墳を有する薄膜列導体装置の製造方法において．Ｐ
ゲート酸什膜形５！Ｏ後該〃一ト配線をｊｌ＋ｆｆスク
としてポジ膠しジヌトを該絶縁基板を透過し先覚を用い
てパターン形成する工程と．しかる後にＮ＠不純物を有
する了モ＾フ了スシリコン膜をＹ成し．該レジストパタ
ーンｆＥ１ｊいて１１フトオフする工程を有する事を４
１１１とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP144882A JPS58119669A (ja) | 1982-01-08 | 1982-01-08 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP144882A JPS58119669A (ja) | 1982-01-08 | 1982-01-08 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119669A true JPS58119669A (ja) | 1983-07-16 |
Family
ID=11501716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP144882A Pending JPS58119669A (ja) | 1982-01-08 | 1982-01-08 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119669A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5114871A (en) * | 1988-05-24 | 1992-05-19 | Jones Barbara L | Manufacturing diamond electronic devices |
| US5250451A (en) * | 1991-04-23 | 1993-10-05 | France Telecom Etablissement Autonome De Droit Public | Process for the production of thin film transistors |
| US5366928A (en) * | 1988-01-29 | 1994-11-22 | U.S. Philips Corporation | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body |
| EP0766296A2 (en) * | 1995-09-29 | 1997-04-02 | Sony Corporation | Method of manufacturing a thin film transistor |
-
1982
- 1982-01-08 JP JP144882A patent/JPS58119669A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366928A (en) * | 1988-01-29 | 1994-11-22 | U.S. Philips Corporation | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body |
| US5114871A (en) * | 1988-05-24 | 1992-05-19 | Jones Barbara L | Manufacturing diamond electronic devices |
| US5250451A (en) * | 1991-04-23 | 1993-10-05 | France Telecom Etablissement Autonome De Droit Public | Process for the production of thin film transistors |
| EP0766296A2 (en) * | 1995-09-29 | 1997-04-02 | Sony Corporation | Method of manufacturing a thin film transistor |
| EP0766296A3 (en) * | 1995-09-29 | 1998-05-13 | Sony Corporation | Method of manufacturing a thin film transistor |
| US5953595A (en) * | 1995-09-29 | 1999-09-14 | Sony Corporation | Method of manufacturing thin film transistor |
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