JPS58119669A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS58119669A JPS58119669A JP144882A JP144882A JPS58119669A JP S58119669 A JPS58119669 A JP S58119669A JP 144882 A JP144882 A JP 144882A JP 144882 A JP144882 A JP 144882A JP S58119669 A JPS58119669 A JP S58119669A
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- thin film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発f!j4C丁モ几フ丁スシリコンを甲い*薄膜半導
体装置の製造方法に関する。
体装置の製造方法に関する。
本発明の目的に,ソース及びドレインtiIiI城をゲ
ート配線に自己整合させる事にエリ.ゲート.ドレイン
間容量を少な〈シ,薄農半廟体装鍵の特性を向上させる
事にある。
ート配線に自己整合させる事にエリ.ゲート.ドレイン
間容量を少な〈シ,薄農半廟体装鍵の特性を向上させる
事にある。
以下図に依って詳]〈説明する。
第1図に従来の製造方法に工るアモルファスシリコン薄
膜半導体装置の断面を示す図である,従来のアモルファ
スシリコン薄膜半導体装置の製造方法においてに.ソー
ス4及びドレイン5匍城をヤ放するのにN型不純物を含
むアモルフ了スシIIコン膜を形成した後フォトエッチ
ンクを行な2ていた為にゲート配線2に自己整合する事
fIX困難であり.フォトエッチンクでの合わせ余裕に
工って生じるゲート配線2とドレインiiI域50重な
りに工る大倉な容量が半導体装置の特許を悪くしていた
.図において1に絶縁基徽.sH気相成長法によってY
!/成されたケート酸イ?験. 6ifJ了モルフ了
ヌシリコンからなるチャネル@域、7,71j了ルミ配
紳を示す。
膜半導体装置の断面を示す図である,従来のアモルファ
スシリコン薄膜半導体装置の製造方法においてに.ソー
ス4及びドレイン5匍城をヤ放するのにN型不純物を含
むアモルフ了スシIIコン膜を形成した後フォトエッチ
ンクを行な2ていた為にゲート配線2に自己整合する事
fIX困難であり.フォトエッチンクでの合わせ余裕に
工って生じるゲート配線2とドレインiiI域50重な
りに工る大倉な容量が半導体装置の特許を悪くしていた
.図において1に絶縁基徽.sH気相成長法によってY
!/成されたケート酸イ?験. 6ifJ了モルフ了
ヌシリコンからなるチャネル@域、7,71j了ルミ配
紳を示す。
本発明の薄膜半導体f:#にソース及びドレインgA域
をケート配線に自己整合して%!、成する事に1って上
i1r’の欠点を除去したものである。
をケート配線に自己整合して%!、成する事に1って上
i1r’の欠点を除去したものである。
雛2図及び第5図に水飴−の薄膜半導体装置におけるソ
ース及びドレイン1!l場の形成力法を示す。
ース及びドレイン1!l場の形成力法を示す。
本発明の薄膜半導体装置の製造方法においては第2図に
ポす様にM@不純物を含む了篭ルファスシ11コンヤ成
帥にポジ型フォトレジスト12を塗布し、とのレジスト
をゲート配線10を露光マスクとして絶縁基@9の#面
から透過した光に1って111fL、ゲート配線に自己
整合したレジストパターン15をyV15!する。@に
おいて11に気相成長法で形成したゲート酸化膜を示す
、しかる後第6図に示す様にM@不純物を含むアモルフ
ァスシリコ:1l118をν威し、レジストパターン1
7に1ってチャネル領域の不易eなIll不純物を含む
アモルファスシリコン膜19をリフトオフする1図の1
4ij絶縁基蓼、15にゲート配線、16灯ゲート酸什
膜を示す。
ポす様にM@不純物を含む了篭ルファスシ11コンヤ成
帥にポジ型フォトレジスト12を塗布し、とのレジスト
をゲート配線10を露光マスクとして絶縁基@9の#面
から透過した光に1って111fL、ゲート配線に自己
整合したレジストパターン15をyV15!する。@に
おいて11に気相成長法で形成したゲート酸化膜を示す
、しかる後第6図に示す様にM@不純物を含むアモルフ
ァスシリコ:1l118をν威し、レジストパターン1
7に1ってチャネル領域の不易eなIll不純物を含む
アモルファスシリコン膜19をリフトオフする1図の1
4ij絶縁基蓼、15にゲート配線、16灯ゲート酸什
膜を示す。
wI4図に上Pの本発明の製造方法で製造されたlI#
半導体装首の断面図である。ケート1験21とドレイン
領#240重なりが無くなり、ゲート。
半導体装首の断面図である。ケート1験21とドレイン
領#240重なりが無くなり、ゲート。
ドレイン間容量が減少する為、半導体装置の応答遅1が
大巾に改善される1図の20に絶縁基蓼。
大巾に改善される1図の20に絶縁基蓼。
22ij気相成長法で形成されたゲート酸化膜。
25にソース領域、25にチャネル領域のアモルファス
シ+1コン膜26.27ff’Jアルミ配置1ヲ示f一
本発明の製造方法で製造された薄膜半導体装置は従来の
薄膜半導体装置と比較して応答遅[が大巾に改善された
ものであるので1本発明の製造方法による薄膜半導体装
置を清晶表示パネルに甲いる事に工って画素のスイッチ
ングトランジスタだけでなくシフトレジスト等の周辺回
路もハ算ル上に一時に形成する事が可能になる。
シ+1コン膜26.27ff’Jアルミ配置1ヲ示f一
本発明の製造方法で製造された薄膜半導体装置は従来の
薄膜半導体装置と比較して応答遅[が大巾に改善された
ものであるので1本発明の製造方法による薄膜半導体装
置を清晶表示パネルに甲いる事に工って画素のスイッチ
ングトランジスタだけでなくシフトレジスト等の周辺回
路もハ算ル上に一時に形成する事が可能になる。
第1図に従来の製造方法による薄膜半導体装置の断i[
Ylである。 v12し1.第5図は本発明の薄膜半導体装置の製造方
法V(おけるソース及びドレイン*mの影改方法を示す
図である。 蒙4図に本発明の製造方法による薄膜半導体装置の断面
図である。 1.9,14.20・・・絶縁基蓼 2.10,15.21・・・ゲート配線5.11,16
.22・・・ゲート酸化膜4.26・・・ソース@城 5.24・・・ドレインIJI# 6.25・・・チャネルm挙 7.8,26.27・・・アルミ配線 12・・・フォトレジスト 15.17・・・レジスト 18.19・・・M9丁モルファスシリコン以上 出願人 株を会社 11D精工会 代理人 弁理士 最上 務 第1図
Ylである。 v12し1.第5図は本発明の薄膜半導体装置の製造方
法V(おけるソース及びドレイン*mの影改方法を示す
図である。 蒙4図に本発明の製造方法による薄膜半導体装置の断面
図である。 1.9,14.20・・・絶縁基蓼 2.10,15.21・・・ゲート配線5.11,16
.22・・・ゲート酸化膜4.26・・・ソース@城 5.24・・・ドレインIJI# 6.25・・・チャネルm挙 7.8,26.27・・・アルミ配線 12・・・フォトレジスト 15.17・・・レジスト 18.19・・・M9丁モルファスシリコン以上 出願人 株を会社 11D精工会 代理人 弁理士 最上 務 第1図
Claims (1)
- 絶に基板上に形成されたゲート1線と.#ゲートl!!
I1、線上に気相成長法に1って形成されたゲート酸什
睦と.該ゲート酸f?#ν成後に形成され九N肋不紳物
を有するアモルファスシ1Iコンかラナルソース及びド
レイン領域と.アモ今フ了スシ11コンからなるチャネ
ル領墳を有する薄膜列導体装置の製造方法において.P
ゲート酸什膜形5!O後該〃一ト配線をjl+ffスク
としてポジ膠しジヌトを該絶縁基板を透過し先覚を用い
てパターン形成する工程と.しかる後にN@不純物を有
する了モ^フ了スシリコン膜をY成し.該レジストパタ
ーンfE1jいて11フトオフする工程を有する事を4
111とする薄膜半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP144882A JPS58119669A (ja) | 1982-01-08 | 1982-01-08 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP144882A JPS58119669A (ja) | 1982-01-08 | 1982-01-08 | 薄膜半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58119669A true JPS58119669A (ja) | 1983-07-16 |
Family
ID=11501716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP144882A Pending JPS58119669A (ja) | 1982-01-08 | 1982-01-08 | 薄膜半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58119669A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5114871A (en) * | 1988-05-24 | 1992-05-19 | Jones Barbara L | Manufacturing diamond electronic devices |
US5250451A (en) * | 1991-04-23 | 1993-10-05 | France Telecom Etablissement Autonome De Droit Public | Process for the production of thin film transistors |
US5366928A (en) * | 1988-01-29 | 1994-11-22 | U.S. Philips Corporation | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body |
EP0766296A2 (en) * | 1995-09-29 | 1997-04-02 | Sony Corporation | Method of manufacturing a thin film transistor |
-
1982
- 1982-01-08 JP JP144882A patent/JPS58119669A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5366928A (en) * | 1988-01-29 | 1994-11-22 | U.S. Philips Corporation | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body |
US5114871A (en) * | 1988-05-24 | 1992-05-19 | Jones Barbara L | Manufacturing diamond electronic devices |
US5250451A (en) * | 1991-04-23 | 1993-10-05 | France Telecom Etablissement Autonome De Droit Public | Process for the production of thin film transistors |
EP0766296A2 (en) * | 1995-09-29 | 1997-04-02 | Sony Corporation | Method of manufacturing a thin film transistor |
EP0766296A3 (en) * | 1995-09-29 | 1998-05-13 | Sony Corporation | Method of manufacturing a thin film transistor |
US5953595A (en) * | 1995-09-29 | 1999-09-14 | Sony Corporation | Method of manufacturing thin film transistor |
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