KR0152699B1 - 부하 박막 트랜지스터를 갖는 에스램 장치 - Google Patents
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Abstract
드레인이 제1,2 전달 벌크 트랜지스터(Qt1, Qt2)를 경유하여 각기 제1, 2비트라인(BL1, BL2)에 접속되는 제1, 2부하 박막 트랜지스터(T1, T2)를 구비하는 플립-플롭을 포함하는 에스램 장치에 있어서, 상기 제2 비트라인이 상기 제1부하 박막 트랜지스터 상에 배열되고, 상기 제1 비트라인이 상기 제2 박막 트랜지스터 상에 배열된다.
Description
제1도는 종래 기술의 SRAM 셀을 나타낸 회로도.
제2a, 3a, 4a, 5a도 및 제6a도는 제1도의 SRAM 셀을 제조하는 방법을 설명하기 위한 평면도.
제2b, 3b, 4b, 5b도 및 제6b도는 각각 2a, 3a, 4a, 5a도 및 제6a도의 B-B선에 따른 단면도.
제7도는 제1도의 부하 박막 트랜지스터의 소오스-드레인전류 특성을 나타내는 그래프.
제8도는 본 발명에 따른 SRAM 셀의 제1실시예를 나타내는 회로도.
제9a, 10a, 11a, 12a도 및 제13a도는 제8도의 SRAM셀을 제조하는 방법을 설명하기 위한 평면도.
제9b, 10b, 11b, 12b도 및 제13b도는 각각 제9a, 10a, 11a, 12a도 및 제13a도의 B-B선에 따른 단면도.
제14도는 본 발명에 따른 SRAM 셀의 제2실시예를 나타내는 회로도.
제15a, 16a, 17a, 18a도 및 제19a도는 제14도의 SRAM셀을 제조하는 방법을 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명
5,10 : 게이트전극 12 : 소오스-채널-드레인층
6 : 불순물영역 9,10 : 다결정실리콘층
11 : 산화물층 14 : 알루미늄층
BL1, BL2: 비트라인 N1, N2: 노드
T1, T2: 부하 박막트랜지스터 T3, T4: 기생 부하 박막트랜지스터
Qdl, Qdl: 구동 트랜지스터 Qt1, Qt2: 전달 트랜지스터
GND : 접지 Vcc : 전원
본 발명은 박막 트랜지스터를 갖는 정적 등속호출 메모리(Static Random Access Memory : 이하 SRAM이라 한다)에 관한 것이다.
일반적으로, SRAM 셀은 교차 결합 인버터와 플립-플롭의 노드와 비트라인사이의 전달 게이트로 형성되는 플립-플롭에 의해 구성된다. 또한 종래의 기술에서 SRAM 셀은 셀의 크기를 축소하기 위해 각각의 인버터는 P-채널 박막트랜지스터(TFT)와 구동 N-채널 MOS(bulk) 구동 트랜지스터로 구성된다. 이 경우 비트라인은 부하 박막 트랜지스터의 소오스-채널-드레인층과 함께 기생 박막 트랜지스터를 형성한다. 이에 대해서는 이후에 상세히 설명한다.
그러나 상술한 종래의 SRAM 셀에서 기생 박막 트랜지스터는 부하 박막 트랜지스터의 동작을 방해하도록 동작한다. 결과적으로 저 전압에서 SRAM 셀이 동작하기 어렵고 또한 SRAM 셀의 안정성이 저하된다.
본 발명의 목적은 부하 박막 트랜지스터를 갖는 SRAM 셀을 저 전압에서 동작이 가능하게하여 SRAM 셀의 안정성을 향상시키는데 있다.
본 발명에 따르면 드레인이 제1, 2전달 벌크 트랜지스터를 경유하여 제1,2 비트라인에 접속되는 제1,2 부하 박막 트랜지스터를 갖는 플립-플롭을 포함하는 SRAM 장치에서 제2 비트라인은 제1 부하 박막 트랜지스터상에 배치되고 제1 비트라인은 제2 부하 박막 트랜지스터위에 배치된다.
이와 같이 비트라인에 의해 형성되는 기생 박막 트랜지스터는 부하 박막 트랜지스터의 동작을 향상시키기 위하여 동작한다.
바람직한 실시예를 설명하기전에 종래 기술의 SRAM 셀은 제1, 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a도 및 제6b도를 참조하여 설명될 것이다.
종래 기술의 SRAM 셀을 나타내는 제1도에서 한 개의 메모리 셀이 워드라인 WL1과 두 개의 비토라인 BL1, BL1사이의 각 교차점에 배치된다. 이 메모리 셀은 교차 결합 인버터로 형성되는 플립-플롭과 플립-플롭의 노드 N1, N2와 비트라인 BL1, BL2사이에 접속된 두 개의 N채널 MOS 트랜지스터 Qt1, Qt2로 구성된다. 트랜지스터 Qt1, Qt2는 워드라인 WL1의 전압에 의해 제어된다.
각각의 인버터는 부하 P-채널 박막트랜지스터 T1(T2)과 전원 공급라인 Vcc와 접지라인 GND 사이의 구동 N-채널 MOS(bulk) 트랜지스터 Qdl(Qdl)를 포함한다. 이후 설명되는 기생 박막 트랜지스터 T1(T2)를 주목하기 바람. 워드라인 WL1에서 전압이 전달 트랜지스터 Qt1, Qt2를 턴온 시키도록 높을 때 비트라인 BL1, BL2로 부터의 데이터는 플립-플롭의 각각의 노드 N1, N2에 기록되거나 데이터는 노드 N1, N2로부터 비트라인 BL1, BL2까지 판독된다.
제1도의 SRAM 셀의 구조는 SRAM 셀의 제도단계를 도시한 제2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a도 및 제6b도를 참조하여 설명되었다.
먼저, 제2a도와 제2b도를 참조하면, N형 단결정 실리콘기판(1) 내에 보론과 같은 P-형 불순물이 이온주입되고 P-형 웰(well)층을 형성하기 위해 열처리가 수행된다. 다음, 국부 실리콘 산화(이하 LOCOS라 한다)가 두꺼운 필드 실리콘 산화층(3)을 형성하기 위해 질화 실리콘(도시하지 않음)을 마스크로하여 P-형 웰층위에서 수행한다.
다음, 얇은 게이트 실리콘 산화물층(4)을 P-형 웰층을 열산화하여 형성한다. 이어서, 다결정실리콘을 화학기상증착(CVD) 공정으로 증착하고 사진석판 공정과 건식식각공정으로 패턴하여 트랜지스터 Qt1, Qt2와 구동 트랜지스터 Qd1, Qd2의 게이트 전극용 제1 다결정 실리콘층(5)을 형성한다. 이어서, 제1 다결정실리콘층(5)을 마스크로하여 P형 웰층(2) 내에 아세닉과 같은 N-형 불순물을 이온 주입하여 N-형 불순물 영역(예로서, 소오스영역과 드레인영역)(6)을 형성한다.
이 경우 제1 다결정실리콘층(5)은 콘택홀 CONT1에서 N형 불순물영역(6)에 접속된다.
다음, 제3a, 3b도를 참조하면, 실리콘 산화물층(7)을 CVD 공정으로 증착하고 이어서, 실리콘산화물층(7)에 구멍을 뚫은 콘택홀 CONT2이 형성한다. 이어서, 제2 다결정실리콘층(8)이 형성되고 패턴된다. 이 제2 다결정 실리콘층(8)은 접지라인 GND로서 주어진다.
다음, 제4a, 4b도를 참조하면, CVD법에 의해 실리콘산화물층(9)이 형성되고 이어서, 그 실리콘산화물층(9)에 구멍을 뚫은 콘택홀 CONT3이 형성된다. 이어서, 제3 다결정 실리콘층(10)이 증착되고 패턴된다. 이 제3 다결정실리콘층(10)은 부하 박막트랜지스터 T1, T2의 게이트 전극으로서 주어진다.
다음, 제5a, 5b도를 참조하면, 실리콘 산화물층(11)이 CVD공정에 의해 증착되고 이어서, 이 실리콘 산화물층(11)에 구멍을 뚫은 콘택홀(CONT4)이 형성된다. 이어서, 비정질실리콘이 CVD 공정에 의해 증착되고 비정질실리콘을 다결정실리콘으로 변화시키기 위해 비정질실리콘을 열처리한다. 다결정 실리콘층을 패턴하여 제4 다결정실리콘층(12)을 형성한다. 이 제4 다결정실리콘층(12)은 박막트랜지스터 T1, T2의 소오스-채널-드레인 영역으로서 주어진다.
일반적으로, 박막트랜지스터 T1, T2의 오프(off) 전류를 감소시키기 위해 얇은 P-형 불순물영역(12a)이 박막트랜지스터의 각각의 드레인 영역에 형성되고 이로인해 박막트랜지스터 T1, T2의 드레인 영역에 인가되는 전계를 완화시킨다.
이러한 이유 때문에 보론 플루오라이드와 같은 P-형 불순물이 제4 다결정실리콘층(12)에서 12a로 표시된 영역내에 이온 주입된다. 마지막으로, 제6a, 6b도를 참조하면, 실리콘산화물층(13)이 CVD 공정에 의해 증착되고 이어서, 이 실리콘산화물층(13)에 구멍을 뚫은 콘택홀(CONT5)이 형성된다. 이어 알루미늄합금을 스퍼터링법으로 증착하고 패턴하여 알루미늄층(14)을 형성한다.
알루미늄층(14)은 비트라인 BL1, BL2로 주어지고 불순물영역(6) 예컨대, 전달트랜지스터 Qt1, Qt2의 드레인 영역에 접속된다. 제6a, 6b도에 나타낸 바와 같이 알루미늄층(14)(비트라인 BL1)은 박막트랜지스터 T1의 소오스-채널-드레인층(13) 상에 배열되므로 제1도에 나타낸 기생 박막트랜지스터 T3는 비트라인 BL1과 박막트랜지스터 T1의 소오스-채널-드레인층(13)으로 구성된다. 마찬가지로, 알루미늄층(14)(비트라인 BL2)은 박막트랜지스터 T2의 소오스-채널-드레인층(13)상에 배열되고 제1도에 나타낸 박막트랜지스터 T4는 비트라인 BL2와 박막트랜지스터 T2의 소오스-채널-드레인층(13)으로 구성된다.
제2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a도 및 제6b도에 나타낸 것과 같은 SRAM 셀의 기록 동작을 제1도를 참조하여 설명한다.
이 경우에 데이터 1이 제1도의 SRAM셀에 기록되는 것으로 가정하면, 비트라인 BL1에서의 전압은 Vcc이고 비트라인 BL2에서의 전압은 GND이다. 워드라인 WL1에서의 전압을 하이(=Vcc)로 하였을 때 트랜지스터 Qt2는 인핸스먼트형이므로 노드 N2에서의 전압 VN2은 GND가 된다. 즉 VN2=GND가 된다.
반대로, 노드 N1에서의 전압 VN1이 전달 트랜지스터 Qt1이 인핸스먼트형이므로 Vcc보다 낮아진다.
즉 VN1=Vcc-Vth-α이 된다.
상기 식에서 Vth는 전달트랜지스터 Qt1, Qth의 문턱전압이고, α는 기판 바이어스효과에 의해서 결정된다.
즉, Vcc=5V, Vth=0.7이고 α=0.7V이면,
VN1=3.6V가 된다.
SRAM 셀의 안정성은 전달트랜지스터 Qt1, Qt2의 전류능력에 대한 구동트랜지스터 Qd1, Qd2의 전류능력의 비율에 달려있으며, 일반적으로 3:1 이상이다. 그러나, 상술한바와 같이 노드 N1의 전압 VN1이 3.6V일 때 구동 트랜지스터 Qdl을 통해 흐르는 드레인-소오스간 전류는 그 트랜지스터의 전류능력보다 더 감소한다.
반면, 접지전압 GND이 박막트랜지스터 T1에 인가되므로 박막트랜지스터 T1은 온(on)으로 바뀌고 노드 N1은 Vcc로 충전된다. 이 경우, 충전시간은 시간상수 τ = CR이고, 여기에서, R은 박막트랜지스터 T1의 저항이고 C는 노드 N1의 커패시턴스이다.
소프트 에러의 관점에서 노드 N1의 커패시턴스 C를 줄이기가 어려우므로 박막트랜지스터 T1(T2)의 온(on) 전류는 증가된다. 그러나, 박막트랜지스터 T1(T2)의 소오스-채널-드레인층에서 다결정실리콘의 그레인(grain) 크기가 크므로 소오스-채널-드레인층에서의 전하의 이동도가 작아 박막트랜지스터 T1(T2)의 온 전류가 작다.
또한, 박막트랜지스터 T1(T2)의 드레인영역의 얇은 불순물영역(12a)은 저항으로 주어지고 따라서, 박막트랜지스터 T1(T2)의 온 전류는 더욱 줄어들며, 특히 그 박막트랜지스터의 소오스-게이트간에 전압이 인가될 때 그러하다.
다음, 기생 박막트랜지스터 T3(T4)를 제7도를 참조하여 설명한다.
제7도에서, 곡선 A는 박막트랜지스터 T1의 소오스-드레인간 전류특성을 표시하며, 여기에서 박막트랜지스터 T3는 존재하지 않는다. 반대로, 기생 박막트랜지스터 T3가 전원 공급전압 Vcc이 인가되는 비트라인 BL1을 통해 존재할 때 박막트랜지스터 T1제7도에서 곡선 B로 표시된 바와 같은 오프상태에서 동작된다. 즉, 박막트랜지스터 T1의 문턱전압의 절대값은 실질적으로 증가된다.
데이터 1을 제1도의 SRAM 셀에 기록할 때 박막트랜지스터 T1의 문턱전압의 절대값은 기생 박막트랜지스터 T3에 의해 실질적으로 증가되므로 박막트랜지스터 T1의 동작은 기생 박막트랜지스터 T3에 의해 방해된다. 즉, 박막트랜지스터 T1의 온 전류가 증가하여 오랜시간 동안 노드 N1을 Vcc까지 충전한다.
따라서, 전원공급전압 Vcc는 5V에서부터 3V까지 충전되고 제1도의 SRAM 셀의 동작 마진이 줄어들어 제1도의 SRAM 셀의 동작이 불안정하다. 접지 전압 GND가 인가되는 비트라인 BL1(BL2)을 통해 기생 박막트랜지스터가 존재한다면, 박막트랜지스터 T1(T2)는 제7도에서 곡선 C로 표시된 온 상태로 동작되어 진다. 즉, 박막트랜지스터 T1(T2)의 문턱전압 절대치는 실질적으로 줄어든다. 이것이 노드 N1이 Vcc까지 충전하는 시간을 감소시킨다.
본 발명에 따른 SRAM 셀의 제1 실시예를 나타낸 회로도인 제8도에서, 제7도의 곡선 C로 표시된바와 같은 드레인-소오스간 전류특성을 실현하기 위하여 비트라인 BL2는 박막트랜지스터 T1에 근접하여 배열됨으로써, 기생 박막트랜지스터 T3는 비트라인 BL2의 전압에 의해 제어된다.
마찬가지로, 비트라인 BL1은 박막트랜지스터 T2에 근접하여 배열되므로, 기생 박막트랜지스터 T4는 비트라인 BL1의 전압으로 제어된다.
제8도의 SRAM 셀의 구조는 그의 제조단계를 도시한 제9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a도 및 제13b도를 참조하여 다음에서 설명된다.
먼저, 제9a, 9b를 참조하면, 제2a, 2b도에서와 같은 방식으로 보론과 같은 P-형 불순물이 N-형 단결정 실리콘 기판(1) 안으로 주입되고, 열처리가 행해져서 P-형 웰층(2)이 형성된다. 다음에, LOCOS 작업이 실리콘 질화물을 마스크로하여 P-형 웰층에 두꺼운 필드 실리콘 산화물 층(3)을 형성한다. 이어서, 다결정 실리콘이 CVD 공정에 의해 증착되고, 사진석판 및 건식식각 공정으로 패턴하여 전달 트랜지스터 Qt1, Qt2와 구동 트랜지스터 Qd1, Qd2의 게이트 전극용 제1 다결정 실리콘층(5)을 형성한다.
이어서, 아세닉과 같은 N형 불순물을 상기 제1다결정 실리콘층(5)을 마스크로하여 p-형 웰층(2) 내에 이온 주입하여 N형 불순물 영역(예로서 소오스 및 드레인 영역)을 형성한다.
이 경우, 제1다결정실리콘층(5)은 콘택홀 CONT1을 통해 N형 불순물 영역(6)에 접속된다.
즉, 제1다결정실리콘층(5) (WL1)이 인접한 메모리셀에 속함을 알 수 있다.
다음, 제10a, 10b도를 참조하면, 제3a, 3b도와 유사한 방식으로, 실리콘 산화물층(7)이 CVD 공정에 의해 증착되고 이어서, 그 실리콘산화물층(7)에 구멍을 뚫은 콘택홀 CONT2이 형성된다.
이어서, 제2 다결정 실리콘층(8, 8a, 8b)이 증착되고 패턴된다. 이 제2 다결정 실리콘층(8)은 접지라인 GND로서 주어진다. 제2 다결정 실리콘층(8a)은 박막트랜지스터 Qt1위에 비트라인 BL2를 배열하기 위한 접속으로서 주어지고, 제2 다결정성 실리콘층(8b)은 박막 트랜지스터 Qt2위에 비트라인 BL1을 배열하기 위한 연결부로서 주어진다. 또한 이 경우, 제2 다결정성 실리콘층(8a, 8b)은 종래기술의 SRAM 셀(제3a, 3b도 참조)과 비교하여 SRAM 셀의 접적도를 감소시키지 않음을 알 수 있다.
다음, 제11a, 11b도를 참조하면, 제4a, 4b도와 같은 방식으로 실리콘 산화물층(9)이 CVD 공정에 의해 증착되고, 이어서 그 실리콘 산화물층(9)에 구멍을 뚫은 콘택홀 CONT3이 형성된다.
이어, 제3 다결정 실리콘층(10)이 증착되고, 패턴된다. 제3 다결정 실리콘층(10)은 부하 박막 트랜지스터 T1, T2의 게이트 전극으로서 주어진다.
다음, 제12a, 12b도를 참조하면, 제5a, 5b도와 같은 방식으로, 실리콘 산화물층(11)이 CVD공정에 의해 형성되고, 이어서 그 실리콘 산화물층(11)에 구멍을 뚫은 콘택홀 CONT4이 형성된다.
이어서, 비정질 실리콘이 CVD 공정에 의해 증착되고 상기 비정질 실리콘을 다결정 실리콘으로 변화시키기 위해 열처리 작업이 수행된다.
이 다결정 실리콘은 패턴되어 제4 다결정 실리콘층(12)을 형성한다. 제4 다결정 실리콘층(12)은 박막 트랜지스터 T1, T2의 소오스-채널-드레인 영역으로 주어진다.
일반적으로, 박막 트랜지스터 T1, T2의 오프 전류를 줄이기 위해 얇은 P형 불순물 영역(12a)이 박막트랜지스터 T1, T2의 각각의 드레인 영역에 제공되고, 이것에 의해 박막 트랜지스터 T1, T2의 드레인 영역에 인가되는 전계가 완화된다. 이러한 목적을 위해, 보론플루오라이드와 같은 P-형 불순물이 제4 다결정 실리콘층(12) 내에 12a 로 표시된 영역내에 이온 주입된다. 마지막으로, 제13a, 13b도를 참조하면, 제6a, 6b도와 유사한 방식으로, 실리콘 산화물층(13)이 CVD공정에 의해 형성되고, 이어서 그 실리콘산화물층(13)에 구멍을 뚫은 콘택홀 CONT 5이 형성된다.
이어서, 알루미늄 합금이 스퍼터링에 의해 증착되고 패턴되어 알루미늄층(14)이 형성된다. 알루미늄층(14)은 비트라인 BL1, BL2로서 주어진다. 이 경우, 알루미늄층(14)(비트라인 BL2)은 제2 다결정 실리콘층(8a)에 접속되고, 알루미늄층(14)(비트라인 BL1)은 제2 다결정 실리콘층(8b)에 접속된다. 이러한, 제1 실시예에서, 알루미늄층(14)(비트라인 BL2)은 박막 트랜지스터 T1의 소오스-채널-드레인층(13) 위에 배열되므로, 제8도에 나타낸 것과 같은 기생 박막 트랜지스터 T3는 박막 트랜지스터 T1의 소오스-채널-드레인 층(13)과 비트라인 BL2에 의해 구성된다.
마찬가지로, 알루미늄층(14)(비트라인 BL1)은 박막트랜지스터 T2의 소오스-채널-드레인층(13) 위에 배열되므로 제8도에 나타낸 것과 같은 기생 박막트랜지스터 T4는 비트라인 BL1과 박막 트랜지스터 T2의 소오스-채널-드레인층(13)에 의해 구성된다.
제9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a도 및 제13b도에 나타낸 것과 같은 SRAM셀의 기록 동작은 제8도를 참조하여, 상세히 설명된다.
또한, 제8도의 SRAM 셀에 데이터 1이 기록되어 있는 것으로 가정하면, 이 경우 비트라인 BL1에서 전압은 Vcc이고, 비트라인 BL2에서의 전압은 GND이다. 워드라인 WL1에서의 전압이 하이(=Vcc)로 되면 노드 N2에서의 전압 VN2는 GND가 되고 전달 트랜지스터 Qt2가 인핸스먼트형이므로 예컨대, VN2=GND가 된다.
반대로, 노드 N1에서의 전압 VN1은 전달 트랜지스터 Qt1이 인핸스먼트 형이므로 Vcc 보다 낮게되어 예로서, VN1=VCC-Vth-α이 된다. 예를 들면, Vcc=5VN, Vth=0.7V 및 α=0.7V이면 VN1=3.6V이다.
반면, 접지 전압 GND가 인가되는 비트라인(BL2)을 통해 기생 박막 트랜지스터(T3)가 나타날 때, 박막 트랜지스터 T1이 제7도의 곡선 c로 표시된 것과 같이 온 상태로 동작한다. 즉 박막 트랜지스터 T1의 문턱전압의 절대치는 실질적으로 감소된다.
제8도의 SRAM셀에 데이터 1이 기록되었을때, 박막 트랜지스터 T1의 문턱전압의 절대치는 기생 박막 트랜지스터(T3)에 의해 실질적으로 감소되며, 박막 트랜지스터 T1의 동작은 기생 박막 트랜지스터 T3에 의해 향상되었다.
즉, 박막 트랜지스터 T1의 온 전류는 종래 기술의 SRAM 셀과 비교하여 약 5배 증가하였다.
이 경우, 상술한 시정수 τ는 종래 기술의 SRAM 셀에 비하여 약 5배 감소되었다.
따라서, 노드 N1을 Vcc까지 충전하는 시간은 종래 기술의 SRAM 셀과 비교하여 약5배 감소하였다.
이와 같이, 전원 공급 전압 Vcc 5V에서 3V까지 변화할때, 제8도의 SRAM 셀의동작 마진은 크다. 즉 제8도의 SRAM 셀의 동작은 안정하다. 본 발명에 따른 SRAM 셀의 제2 실시예를 나타내는 회로도인 제14도에서, 워드라인 WL1과 동일한 전압이 인가되는 워드라인 WL2이 제8도의 SRAM 셀의 소자에 부가된다. 즉, 전달 트랜지스터 Qt1은 워드라인 WL1에서의 전압에 의해 제어되고, 전달 트랜지스터 Qt2는 워드라인 WL2에서의 전압에 의해 제어된다.
균형의 중심에 대해 대칭인 제14도의 SRAM 셀의 구조는 제15, 16, 17, 18도 및 제19도를 참조하여 다음에 설명된다.
먼저, 제9a도에 대응하는 제15도를 참조하면, 제1 다결정 실리콘층(5), 예컨대, 구동 트랜지스터 Qd1, Qd2의 게이트 전극과 전달 트랜지스터 Qt1, Qt2(워드라인 WL1, WL2)의 게이트 전극은 균형 P의 중심에 대해 대칭이다. 다음, 제10a도에 대응하는 제16도를 참조하면, 제2 다결정 실리콘층(8)(8a) 및 (8b)은 균형 P의 중심에 대해 대칭이다.
다음, 제11a도에 대응하는 제17도를 참조하면, 제3 다결정 실리콘층(10), 예컨대, 박막 트랜지스터 T1, T2의 게이트 전극은 균형 P의 중심에 대해 대칭이다.
다음, 제12도에 대응하는 제18도를 참조하면, 제4 다결정 실리콘층(12) 예컨대, 박막 트랜지스터 T1, T2의 소오스-채널-드레인층은 균형 P의 중심에 대해 대칭이다.
마지막으로, 제13a도에 대응하는 제19도를 참조하면, 알루미늄층(14) 예컨대, 비트라인 BL1, BL2는 균형 P 중심에 대해 대칭이다.
이러한, 제2 실시예에서, SRAM 셀은 균형 P의 중심에 대해 대칭이므로 플립-플롭을 형성하는 두개의 인버터사이의 불균형이 해결될 수 있으며, 제1 실시예의 효과에 부가하여 SRAM 셀의 동작이 더욱 안정화, 예컨대 SRAM 셀의 전원 공급 전압 Vcc가 줄어든다.
이상 설명된 바와 같이 본 발명에 따른 SRAM 셀의 동작은 안정화되고, SRAM 셀의 전원 공급 전압이 감소될 수 있다.
Claims (7)
- 제1,2전원 공급라인(Vcc, GND)과, 워드라인(WL1)과, 제1,2 비트라인(BL1, BL2)과, 제1,2 노드(N1,N2)와, 상기 제1 전원 공급 라인과 상기 제1 노드 사이에 접속되며 상기 제2 노드에 접속된 게이트 전극(10)을 갖는 제1부하 트랜지스터(T1)와, 상기 제1노드에 접속된 게이트 전극을 갖는 박막 트랜지스터(T2)와, 상기 제1노드와 상기 제2전원 공급라인 사이에 접속되며 상기 제2 노드에 접속된 게이트 전극(5)을 갖는 제1 구동 벌트 트랜지스터(Qd1)와, 상기 제2 노드와 상기 제2 전원 공급라인 사이에 접속되며, 상기 제1 노드에 접속된 게이트 전극(5)을 갖는 제2 구동 벌크 트랜지스터(Qd2)와, 상기 제1 비트라인과 상기 제1 노드사이에 접속되며 상기 워드 라인에 접속된 게이트 전극(5)을 갖는 제1 전달 벌크 트랜지스터(Qt1), 및 상기 제2 비트라인과 상기 노드사이에 접속되며 상기 워드라인에 접속된 게이트 전극(5)을 갖는 제2 전달 트랜지스터(Qt2)를 구비하고, 상기 제2 비트라인은 상기 제1 부하 박막 트랜지스터 근처에 배열되어 제1 기생 부하 박막트랜지스터(T3)를 생성하며, 상기 제1 비트라인은 상기 제2 부하 박막 트랜지스터 근처에 배열되어 제2기생 부하 박막 트랜지스터(T4)를 생성하는 것을 특징으로 하는 에스램 장치.
- 제1항에 있어서, 상기 제2 비트라인은 그의 소오스-채널-드레인층(12)에 대해 상기 제1부하 박막 트랜지스터의 게이트 전극의 반대측에 위치하며, 상기 제1 비트라인은 그의 소오스-채널-드레인층(12)에 대해 상기 제2 부하 박막 트랜지스터의 게이트 전극의 반대측에 위치하는 것을 특징으로 하는 에스램 장치.
- 제1, 2 전원 공급 라인 (Vcc, GND)과, 동일한 위치에 배치되는 제1, 2 워드라인(WL1, WL2)과, 제1,2 비트라인(BL1, BL2)과, 제1, 2 노드(N1, N2)와, 상기 제1 전원공급라인과 상기 제1 노드 사이에 접속되며 상기 제2 노드에 접속된 게이트 전극(10)을 갖는 제1 부하 박막트랜지스터(T1)와, 상기 제1 전원공급라인과 상기 제2 노드 사이에 접속되며 상기 제1 노드에 접속된 게이트 전극을 갖는 박막 트랜지스터(T2)와, 상기 제1 노드와 상기 제2 전원공급라인 사이에 접속되며 상기 제2 노드사이에 접속된 게이트 전극(5)을 갖는 제1 구동 벌크 트랜지스터(Qd1)와, 상기 제2노드와 상기 제2 전원 공급라인 사이에 접속되며, 상기 제1 노드에 접속된 게이트 전극(5)을 갖는 제2 구동 벌크 트랜지스터(Qd2)와, 상기 제1 비트라인과 상기 제1 노드사이에 접속되며 상기 워드라인에 접속된 게이트 전극(5)을 갖는 제1 전달 벌크 트랜지스터(Qt1), 및 상기 제2 비트라인과 상기 노드사이에 접속되며 상기 워드라인에 접속된 게이트 전극(5)을 갖는 제2 전달 트랜지스터(Qt2)를 구비하고, 상기 제2 비트라인은 상기 제1 부하 박막 트랜지스터 근처에 배열되어 제1 기생 부하 박막 트랜지스터(T3)를 생성하며, 상기 제1 비트라인은 상기 제2 부하 박막 트랜지스터 근처에 배열되어 제2기생 부하 박막 트랜지스터(T4)를 생성하는 것을 특징으로 하는 에스램 장치.
- 제3항에 있어서, 상기 제2 비트라인은 그의 소오스-채널-드레인층(12)에 대해 상기 제1 부하 트랜지스터의 게이트 전극의 반대측에 위치하며, 상기 제1 비트라인은 그의 소오스-채널-드레인층(12)에 대해 상기 제2 부하 박막 트랜지스터의 게이트 전극의 반대측에 위치하는 것을 특징으로 하는 에스램 장치.
- 제3항에 있어서, 상기 제1, 2 워드라인, 상기 제1,2 비트라인, 상기 제1,2 박막 트랜지스터, 상기 제1,2 구동 벌크 트랜지스터 및 상기 제1,2 전달 트랜지스터는 균형(P)의 일 중심에 대해 대칭인 것을 특징으로 하는 에스램 장치.
- 드레인이 제1,2 전달 벌크 트랜지스터(Qt1, Qt2)를 경유하여 각기 제1,2 비트라인(BL1, BL2)에 접속되는 제1,2 부하 박막 트랜지스터(T1, T2)를 구비하는 플립-플롭을 포함하고, 상기 제2 비트라인이 상기 제1 부하 박막 트랜지스터 상에 배열되고, 상기 제1 비트라인이 상기 제2 박막 트랜지스터 상에 배열되는 것을 특징으로 하는 에스램 장치.
- 드레인이 제1,2 전달 벌크 트랜지스터(Qt1, Qt2)를 경유하여 각기 제1,2 비트라인(BL1, BL2)에 접속되는 제1,2 부하 박막 트랜지스터(T1, T2)를 구비하는 플립-플롭을 포함하고, 상기 제1 부하 박막 트랜지스터의 게이트 전극이 상기 제1 부하 박막 트랜지스터의 채널 영역 밑에 위치하며, 상기 제2 비트라인은 상기 제1 부하 박막 트랜지스터의 상기 채널 영역 위에 위치하고, 상기 제2 부하 박막 트랜지스터의 게이트 전극이 상기 제2 부하 박막 트랜지스터의 채널 영역 밑에 위치하며, 상기 제1 비트라인은 상기 제2 부하 박막 트랜지스터의 상기 채널 영역위에 위치하는 것을 특징으로 하는 에스램 장치.
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