KR0166402B1 - 반도체 집적회로 - Google Patents

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KR0166402B1
KR0166402B1 KR1019940004806A KR19940004806A KR0166402B1 KR 0166402 B1 KR0166402 B1 KR 0166402B1 KR 1019940004806 A KR1019940004806 A KR 1019940004806A KR 19940004806 A KR19940004806 A KR 19940004806A KR 0166402 B1 KR0166402 B1 KR 0166402B1
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히로유키 다케나카
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사토 후미오
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오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 내부전원전압의 레벨저하를 방지하는 것을 목적으로 한다.
본 발명은, 외부전원전압(VCC)을 받아 내부전원전압(VDD)을 발생시키는 전원강압회로(12)와, 내부전원전압(VDD)의 레벨을 검지해서 이 검지결과에 따라 상기 전원강압회로(12)의 동작을 제어하는 전원비교회로(13), 내부전원 전압(VDD)의 레벨이 저하된 경우에 동작하고, 외부전원전압(VDD)으로부터 내부전원전압(VDD)을 강제적으로 발생시키는 내부전원보상회로(15) 및, 내부전원보상회로(15)를 활성화 제어하는 내부전원보상용 활성화회로(16)를 구비하여 구성된 것을 특징으로 한다.

Description

반도체 집적회로
제1도는 본 발명의 제1실시예의 블록도.
제2도는 제1실시예 회로의 상세한 구성을 나타낸 회로도.
제3도는 제1실시예 회로의 일부 회로의 다른 예를 나타낸 회로도.
제4도는 본 발명의 제2실시예의 블록도.
제5도는 제2실시예 회로의 일부 회로의 상세한 구성을 나타낸 회로도.
제6도는 제4도의 회로의 타이밍차트.
제7도는 제2실시예 회로의 일부 회로의 상세한 구성을 나타낸 회로도.
제8도는 종래 회로의 블록도.
제9도는 제8도의 종래 회로의 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 외부전원단자 12 : 전원강압회로
13 : 전압비교회로 14 : 내부회로
15 : 내부전원보상회로 16, 17 : 내부전원보상용 활성화회로
21,32 : P채널 MOS 트랜지스터 22 : 전압분할회로.
23 : 전류미러형 비교회로
[산업상의 이용분야]
본 발명은 외부전원전압을 강압하여 내부전원전압으로서 사용하는 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, DRAM 등의 반도체 메모리의 분야에서는 소자의 미세화가 진행되고 있는 바, 이 미세화 프로세스의 하나로서 게이트 산화막의 막막화가 있다. 게이트 산화막의 박마기화를 진행하여 가면, 당연히 게이트 산화막에 가해지는 전계가 커지게 되고, 그 결과로서 게이트 산호막의 열화를 초래하게 된다. 외부전원전압을 변화시키지 않고서 게이트 산화막의 열화를 방지하기 위해서는, 즉 게이트 산화막에 가해지는 전계를 작게하기 위해 종래에는 외부전원전압을 온칩으로 강압해서 내부전원전압을 발생시키는 전원강압회로가 고려되고 있다. 이 전원강압회로를 이용하면, 전원강압회로가 설치되어 있지 않은 것과 동일한 외부전원전압을 인가하여도 내부트랜지스터의 게이트산화막에 가해지는 전계가 작아지게 되어 게이트 산화막의 열화를 방지할 수 있게 된다.
제8도는 전원강압회로를 구비한 종래의 반도체 집적회로의 구성을 나타낸 블록도로서, 본 회롤는 외부전원단자(11)와, 전원강압회로(12), 전압비교회로(13) 및, 내부회로(14)로 구성되어 있다. 상기 전원강압회로(12)는 예컨대 P채널 MOS 트랜지스터로 구성되어 있고, 단자(11)에 공급되는 외부전원전압(VCC)을 강압해서 VCC보다도 낮은 레벨의 내부전원전압(VDD)을 발생시킨다. 상기 전압비교회로(13)는 상기 내부전원전압(VDD)을 온칩의 내부회로에서 발생되는 기준전압(Vref)과 비교함으로써 VDD를 검지한다. 이 전압비교회로(13)의 검지출력은 상기 전원강압회로(12)를 구성하는 P채널 MOS 트랜지스터의 게이트에 공급된다.
이와 같은 구성에 있어서, 내부전원전압(VDD)이 떨어지면, 전원강압회로(12)에서 외부전원전압(VCC)이 강압된다. 또한, 내부전원전압(VDD)이 기준전압(Vref)보다도 높아지면, 전원강압회로(12)에 의한 강압이 정지한다. 이와 같은 동작의 반복에 의해 내부전원전압(VDD)이 어느 일정 레벨로 유지된다.
그리고, 일정 레벨로 유지된 내부전원전압(VDD)은, 예컨대 메모리회로로 이루어진 내부회로(14)에 전원전압으로서 공급된다.
그러나, 일반적으로 전원강압회로를 구비한 반도체 집적회로에서는 외부전원전압(VCC)이 낮은 영역(저 VCC영역)에서 동작 마진이 좁아지게 되는 것이 알려져 있다. 이는 상기 저 VCC 영역에서의 VDD의 레벨 저하가 저 VCC 영역 이외의 영역에서 일어나는 레벨 저하에 비해 내부회로의 동작에 대한 영향이 크다는 것을 의미한다.
제9도는 외부전원전압(VCC)과 내부전원전압(VDD) 및 전압비교회로(13)의 기준전압(Vref)의 특성의 일례로서, 도면중 실선은 실제의 내부전원전압(VDD)을 나타내고, 파선은 내부전원전압(VDD)의 이상적인 경우를 나타내며, 일점쇄선은 기준전압(Vref)을 각각 나타내고 있다. 전원강압회로는 저 VCC 영역에 있어서도 동작한다. 그러나, 도시한 바와 같이 이상적인 VDD 특성은 얻어지지 않고, 실제의 내부전원전압(VDD)에서는 레벨저하가 발견된다.
또한, 저 VCC 영역에만 멈추지 않고, 내부회로가 활성상태로 된 경우, 예컨대 내부회로가 DRAM인 워드선의 신호전위의 상승시나 비트선의 충방전시등에도 내부전원전압(VDD)의 레벨저하가 급격하면서 현저하게 나타난다. 이 내부전원전압(VDD)의 레벨 저하도 당연히 내부회로의 동작마진을 작게한다.
이들의 문제를 일으키는 원인은 전압비교회로의 검지출력전위가 저레벨로 됨에도 불구하고 완전하게 0V의 접지전위로는 되지 않고, 전원전압회로의 P채널 MOS트랜지스터가 충분하게 도통되지 않아 그 능력이 최대한으로 발휘될 수 없다는 것이다. 그리고, 이와 같은 내부전원전압(VDD)의 레벨저하는 전원강압회로만으로는 충분하게 대처할 수 없어 내부회로의 동작에 지장을 가져온다.
이와 같이 전원강압회로를 구비한 종래의 반도체 집적회로에서는 내부전원전압의 레벨 저하를 일으킨다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 내부전원전압의 레벨저하를 방지할 수 있는 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 제1발명의 반도체 집적회로는, 외부전원전압을 받아 이 전압 보다도 낮은 레벨의 내부전원전압을 발생시키는 전원강압수단과, 상기 내부전원전압의 레벨을 검지해서 이 검지결과에 따라 상기전원강압수단의 동작을 제어하는 전원강압제어수단 및, 상기 내부전원전압의 레벨이 저하된 경우에 동작하고, 상기 외부전원전압으로부터 상기 내부전원전압을 강제적으로 발생시키는 내부전원보상수단을 구비하고 있다.
상기 제1발명의 반도체 집적회로에서는 내부전원전압의 레벨이 저하된 경우에 내부전원보상수단이 동작하고, 내부전원보상수단에 의해 내부전원전압이 외부전원전압으로부터 강제적으로 발생된다.
제2발명의 반도체 집적회로는, 외부전원전압을 받아 이 전압 보다도 낮은 레벨의 내부전원전압을 발생시키는 전원강압수단과, 상기 내부전원전압이 공급되는 내부회로, 상기 내부전원전압의 레벨을 검지해서 이 검지결과에 따라 상기 전원강압수단의 동작을 제어하는 전원강압제어수단 및, 상기 내부회로가 활성상태로 된 경우 생성되는 내부신호에 응답하여 동작하고, 상기 외부전원전압으로부터 상기 내부전원전압을 강제적으로 발생시키는 내부전원보상수단을 구비하고 있다.
상기 제2발명의 반도체 집적회로에서는 내부전원전압의 레벨이 저하되면, 예측되는 내부회로의 활성시에 생성되는 내부신호에 따라 내부전원보상수단이 동작하고, 내부전원보상수단에 의해 내부전원전압이 외부전원전압으로부터 강제적으로 생성된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명에 따른 반도체 집적회로의 제1실시예의 구성을 나타낸 블록도로서, 본 회로에서는 종래 회로의 경우와 마찬가지로 외부전원단자(11)와, 전원강압회로(12), 전압비교회로(13)및, 내부회로(14)가 설치되어 있다. 더욱이, 본 실시예 회로에서는 상기 회로 외에 단자(11)와 내부회로(14) 사이에 삽입되면서 내부전원전압(VDD)이 현저하게 저하된 경우에만 동작하는 내부전원보상회로(15)와, 상기 전압비교회로(13)의 검지출력에 따라 상기 내부전원보상회로(15)의 동작의 활성화 제어를 수행하는 내부전원보상용 활성화회로(16)가 새롭게 추가되어 있다.
제2도는 상기 제1실시예에 있어서 내부회로(14)를 제외한 각 회로의 상세한 구성을 나타내고 있다.
상기 전원강압회로(12)는 소스와 드레인 및 게이트를 갖추고, 외부전원전압(VCC)의 노드에 소스가 접속되며, 내부전원전압(VDD)의 노드에 드레인이 접속된 P 채널 MOS트랜지스터(21)로 구성되어 있다.
상기 전압비교회로(13)는 상기 내부전원전압(VDD)을 전압분할하는 전압분할회로(22)와, 이 전압분할회로(22)의 출력전압(VNN)과 기준전압(Vref)을 비교하는 전류미러형 비교회로(23)로 구성되어 있다. 상기 전압분할회로(22)는 2개의 저항(24,25)과 동작안정용 캐패시터(26)로 구성되어 있다.
상기 전류미러형 비교회로(23)는 게이트에 상기 전압(VNN)과 기준전압(Vref)이 각각 공급되는 N 채널 MOS 트랜지스터(27,28)와, 이 양 MOS 트랜지스터(27,28)의 전류미러 부하로서 작용하는 2개의 P채널 MOS트랜지스터(29,30)및, 상기 양 N채널 MOS트랜지스터(27,28)와 접지전압 사이에 삽입되는 전류원용의 N 채널 MOS트랜지스터(31)로 구성되어 있다. 그리고, MOS트랜지스터(30과 28)의 직렬접속점에서 얻어지는 검지출력신호(COMP)는 상기 전원강압회로(12)의 P채널 MOS트랜지스터(21)의 게이트에 공급된다.
상기 내부전원보상회로(15)는 상기 전원강압회로(12)의 경우와 마찬가지로, 소스와 드레인 및 게이트를 갖추고, 외부전원전압(VCC)의 노드에 소스가 접속되며, 내부전원전압(VDD)의 노드에 드레인이 접속된 P채널 MOS트랜지스터(32)로 구성되어 있다. 이 P채널 MOS트랜지스터(32)의 전류공급능력, 즉 채널폭은 상기 전원강압회로(12)의 P채널 MOS트랜지스터(21)의 그것보다도 작게 설정되어 있다.
상기 내부전원 보상용 활성화회로(16)는 상기 전압비교회로(13)의 검지출력신호(COMP)를 증폭해서 상기 내부전원보상회로(15)의 P채널 MOS트랜지스터(32)의 게이트에 공급하기 위한 것으로, 예컨대 P채널 및 N채널의 MOS트랜지스터로 이루어진 직렬접속된 2개의 CMOS 인버터(33,34)로 구성되어 있다. 여기서, 전단의 CMOS인버터(33)를 구성하는 P채널측의 MOS트랜지스터의 임계치전압의 절대치 VTH 는 전원강압회로(12) P 채널 MOS트랜지스터(21)의 임계치전압의 절대치 보다도 크게 되도록 설정되어 있다.
또한, 도시되지는 않았지만, 제1도중의 내부회로(14)는 예컨대 DRAM메모리셀, 워드선, 비트선등을 갖추고, 활성상태로 될 때에 워드선의 신호전위를 상승시킬 필요가 있는 메모리회롤로 구성되어 있다.
이와 같은 구성된 집적회로에 있어서, 지금 외부전원전압(VCC)의 값이 비교적 높은 영역 일때 내부전원전압(VDD)의 값이 근소하게 저하되고, 전압비교회로(13)내의 전압분할회로(22)의 출력전압(VNN)이 기준전압(Vref)보다도 저하되면, 전류미러형 비교회로(23)에서는 N채널 트랜지스터(27)에 비해 N채널 트랜지스터(28)의 도통 저항이 저하되어 출력신호(COMP)의 전위는 이전 보다도 저하된다. 이에 따라 전원강압회로(12)내의 P채널 MOS트랜지스터(21)의 도통저항이 저하되어 내부전원전압(VDD)의 값이 상승한다.
반대로, 내부전원전압(VDD)의 값이 근소하게 상승하고, 전압(VNN)이 기준전압(Vref)보다도 높아지면, 전류미러형 비교회로(23)에서는 N채널 트랜지스터(27)에 비해 N 채널 트랜지스터(28)의 도통저항이 높아지게 되어 출력신호(COMP)의 전위는 이전보다도 상승한다. 이에 따라 전원강압회로(12)내의 P채널 MOS트랜지스터(21)의 도통저항이 상승하여 내부전원전압(VDD)의 값은 저하된다. 그리고, 이와 같은 동작이 반복 수행됨으로써 내부전원전압(VDD)의 값은 어느 일정 레벨로 유지된다.
한편, 전원강압회로(12)의 P채널 MOS트랜지스터(21)가 충분하게 도통하지 않는 상기 제9도에 있어서 저 VCC영역의 경우, 전압비교회로(13)내의 전압분할회로(22)의 출력전압(VNN)이 기준전압(Vref)보다도 낮아지게 되고, 전류미러형 비교회로(23)의 출력신호(COMP)의 전위가 내부전원보상용 활성화회로(16)의 전단의 CMOS인버터(33)를 구성하는 P채널 MOS트랜지스터의 임계치전압의 절대치 VTH 보다도 낮아지면, 이 CMOS인버터(33)의 출력신호가 H레벨로 된다. 또한, 이에 이어지는 후단의 CMOS인버터(34)의 출력신호가 L레벨, 즉 접지전압으로 되어 내부전원보상회로(15)의 P채널 MOS 트랜지스터(32)가 도통된다. 즉, 내부전원보상회로(15)의 P 채널 MOS 트랜지스터(32)는 그 전류공급능력을 최대한으로 발휘할 수 있게 되고, 이 P채널 MOS트랜지스터(32)를 매개로 내부전원전압(VDD)이 외부전원전압(VCC)에 의해 강제적으로 설정되어 VDD는 이상적인 값에 가까워지게 된다.
또한, 도시되지 않은 제어신호에 의해 내부회로(14)가 활성상태로 되고, 그 소비전류가 급격하게 증가하여 내부전원전압(VDD)이 급격하게 저하된 경우, 전압비교회로(13)내의 전압분할회로(22)의 출력전압(VNN)도 이에 따라 저하된다. 이와 같이 하면, 전류미러형 비교회로(23)에서는 N 채널 트랜지스터(27)에 비해 N채널 트랜지스터(28)의 도통저항이 저하하여 신호(COMP)의 전위가 저하된다. 그리고, 이신호(COMP)의 전위가 내부전원보상용 활성화회로(16)의 전단의 CMOS인버터(33)를 탑재하는 P채널 MOS트랜지스터의 임계치전압의 절대치 VTH 보다도 저하되면, 이 CMOS인버터(33)의 출력신호가 H레벨로 된다. 또한, 이에 이어지는 후단의 CMOS인버터(34)의 출력신호가 접지전압으로 되어 내부전원보상회로(15)의 P채널 MOS트랜지스터(32)가 도통하여 내부전원전압(VDD)의 급격한 저하가 보상된다.
즉, 상기 실시예에 의하면, 상기 제9도의 특성도중 실선으로 나타낸 저VCC영역에 있어서 내부전원전압(VDD)의 레벨저하는 내부전원보상회로(15)와 내부전원보상용 활성화회로(16)의 기동에 의해 동일하게 파선으로 나타낸 이상적인 내부전원전압 특성과 같이 보상, 개선된다. 또한, 저 VCC영역 이외의 영역에 있어서 내부전원전압(VDD)의 급격한 레벨 저하도 마찬가지로 보상된다.
제3도는 상기 제1실시예의 내부전원보상용 활성화회로(16)에 있어서 초단의 CMOS인버터(33)에 대신해서 사용 가능한 비교회로의 구성을 나타내고 있다. 이 비교회로는 상기 전원비교회로(13)내의 전류미러회로(23)와 마찬가지로 게이트에 상기 검지신호(COMP)와 상기 기준전압(Vref)과는 다른 값의 기준전압(Vref2)이 각각 공급되는 N채널 MOS트랜지스터(35,36)와, 이양 MOS트랜지스터(35,36)의 전류미러 부하로서 작용하는 2개의 P채널 MOS트랜지스터(37,38) 및, 상기 양 N채널 MOS트랜지스터(35,36)와 접지전압의 사이에 삽입되는 전류원용의 N채널 MOS트랜지스터(39)로 구성되어 있다. 또한, 도면중 VEE는 외부전원전압(VCC)과 다른 내부전원전압이다.
이와 같은 구성의 비교회로에서는 검지신호(COMP)가 기준전압(VREF2)과 비교되어 COMP의 전위Vref2로 되면, 출력이 H레벨로 되고, 상기 CMOS인레벨(34)의 출력이 L레벨로 되어 상기 내부전원보상회로(15)내의 P채널 MOS트랜지스터(32)가 도통된다. 따라서, 상기 기준전압(Vref2)의 값에 의해 COMP 의 전위가 그 까지 저하하면, 내부전원보상회로(15)를 동작시키는가가 결정된다.
제4도는 본 발명에 따른 반도체 집적회로의 제2실시예의 구성을 나타낸 블록도로서, 이 제2실시예 회로가 상기 제1실시예 회로와 다른 점은 상기 전압비교회로(13)의 검지출력신호(COMP)로 제어되는 상기 내부전원보상용 활성화회로(16) 대신 DRAM메모리회로인 상기 내부회로(14)가 외부신호인 행어드레스 스트로브신호(/RAS)를 기초로 활성상태로 되는 경우에 생성되는 내부신호(/RINT)로 제어되는 내부전원보상용 활성화회로(17)를 설치하도록 한 것이다.
제5도는 상기 제2실시예 회로에 있어서 내부전원보상용 활성화회로(17)의 상세한 구성을 나타낸 것이다. 신호(/RAS)에 동기한 내부신호(/RINT)는 P채널 MOS트랜지스터(41)와,N채널 MOS트랜지스터(42), 저항(43), 캐패시터(44) 및, 2개의 인버터(45,46)로 이루어진 신호지연회로(47)에 공급됨과 더불어 인버터(48)를 매개로 상기 지연회로(47)와 마찬가지로 구성된 신호지연회로(49)에 공급된다. 상기 신호지연회로(47,49)는 각각 입력신호를 소정 기간 지연시켜 출력하는 것으로, 양 신호지연회로(47,49)의 출력노드(51,52)의 신호는 NAND게이트회로(53)에 공급된다.
그리고, 도면중 참조부호 54는 각각 2개의 P채널 MOS트랜지스터(55,56)와 N채널 MOS트랜지스터(57,58)로 구성된 플립플롭회로로서, P채널 MOS트랜지스터(55,56)를 부하 MOS트랜지스터로 하고, N채널 MOS트랜지스터(57,58)를 구동 MOS트랜지스터로 하고 있다. 그리고, 구동용의 한쪽의 NCO널 MOS트랜지스터(57)의 게이트에는 상기 NAND회로(53)의 출력노드(59)의 신호가 인버터(60)를 매개로 공급되고, 구동용의 다른쪽의 N채널 MOS트랜지스터(58)의 게이트에는 상기 인버터(60)의 출력신호가 인버터(61)를 매개로 공급된다.
또한, 외부전원전압(VCC)과는 다른 소정의 내부전압(VEE)과 접지전압의 사이에는 2개의 P채널 MOS트랜지스터(62,63)와 1개의 N채널 MOS트랜지스터(64)가 직렬로 삽입되어 있다. 여기서, 상기 P채널 MOS트랜지스터(62)의 게이트에는 상기 인버터(61)의 출력노드(65)의 신호가 인버터(66)를 매개로 공급되고, 상기 P채널 MOS트랜지스터(63)의 게이트에는 상기 NAND게이트회로(53)의 출력신호가 공급된다. 또한, 상기 N채널 MOS트랜지스터(64)의 게이트에는 전압(VEE)이 공급된다. 상기 P채널 MOS 트랜지스터(63)와 N 채널 MOS 트랜지스터(64)의 드레인 공통으로 접속된 노드의 신호는 직렬 접속된 2개의 인버터(67,68)에 공급되고, 인버터(68)로부터는 신호(SVOPS)가 출력된다.
더욱이, 외부전원전압(VCC)과 접지전압 사이에는 3개의 P채널 MOS트랜지스터(69,70,71)와 1개의 N채널 MOS트랜지스터(72)가 직렬로 삽입되어있다. 상기 2개의 P채널 MOS트랜지스터(69,70)의 각 게이트는 그 자체의 드레인에 각각 접속되어 있다. 상기 P채널 MOS트랜지스터(71)의 게이트 및 N채널 MOS트랜지스터(72)의 게이트에는 상기 플립플롭회로(54)의 출력신호(SVOPA)가 공급된다. 또한, 상기P채널 MOS트랜지스터(71)와 N채널 MOS트랜지스터(72)의 드레인이 공통으로 접속된 노드(73)와 VCC사이에는 P채널 MOS트랜지스터(74)가 접속되어 있다. 더욱이, 상기 노드(73)와 접지전압 사이에는 N채널 MOS트랜지스터(75)와 저항 (76)이 직렬접속되어 있다. 상기 P채널 MOS트랜지스터(74)의 게이트와 N채널 MOS트랜지스터(75)의 게이트는 공통으로 접속되고, 이 노드에는 상기 신호(SVOPS)가 공급된다. 그리고, 상기 노드(73)의 신호가 상기 내부전원보상회로(15)에 공급된다.
상긴 제5도에 나타낸 바와 같이 구성된 내부전원보상용 활성화회로(17)는 내부신호(/RINT)가 H레벨로부터 L레벨, 또는 H로부터 H로 변화하고, 내부회로(14)가 활성상태로된 경우에 각각 소정 기간만 L레벨로 되는 제어신호를 발생시키는 것으로, 그 다이나믹차트를 제6도에 나타낸다. 도시한 바와 같이 행어드레스 스트로브신호(/RAS)가 변화하면, 이에 동기하여 내부신호(/RINT)도 변화하고, 신호(/RINT)의 레벨 변화시에 노드(73)의 신호는 각각 소정 기간만 L레벨로 된다. 그리고, 노드(73)의 신호, 즉 내부전원보상용 활성화회로(17)의 출력신호가 L레벨의 기간에 내부전원보상회로(15)의 P채널 MOS트랜지스터(32)가 도통하여 내부전원전압(VDD)의 급격한 저하가 보상된다.
또한, 상기 제2실시예회로에서는 전압비교회로(13)의 출력신호에 의해 내부전원보상회로(15)를 제어하고 있지 않기 때문에 제1실시예 회로와 같이 저 VCC영역에 있어서 전압(VDD)의 저하를 보상할 수 없게 된다. 여기서, 저VCC영역에 있어서 전압(VDD)의 저하 보상에 대처하기 위해서는 제1실시예회로와 마찬가지의 내부전원보상용 활성화회로(16)를 설치하고, 내부전원보상용 활성화회로(16,17)의 출력신호의 논리합신호에 의해 내부전원보상회로(15)를 제어하면 된다.
그러나, 상기 제2실시예회로에 있어서 내부전원보상용 활성화회뢰(17)는 도시한 바와 같은 구성의 것으로 한정되는 것은 아니다. 예컨대, 제5도에 나타낸 내부전원보상용 활성화회로(17)는 신호(/RINT)의 레벨변화시에 소정 기간만 L레벨로 되는 신호가 얻어지는 경우에 대해 설명하였지만, 복수의 입력신호가 변화할 때에 각각 대응해서 소정 기간만 L레벨로 되는 신호를 얻도록 하여도 된다. 예컨대, 제7도에 나타낸 회로는 제5도에 나타낸 내부전원보상용 활성화회로(17)에 있어서 신호(SVOPA)와 신호(SVOPS)를 복수의 입력신호(A,B,C)를 기초로 얻어지도록 한 경우의 구성을 나타내고 있다. 여기서, 입력신호(A)는 RAS계의 신호인 예컨대 /RINT나 /RAS에 상당하고, 입력신호(B)는 CAS계의 신호로서, 예컨대 감지증폭기를 구동시키기 위한 신호이고, 입력신호(C)는 데이터출력제어계의 신호로서, 예컨대 DQ버퍼를 구동시키기 위한 신호이다. 본 회로에서는 상기 제5도의 회로에 대해 새롭게 다음과 같은 회로가 추가되어 있다. 즉, 입력신호(B)의 레벨변화를 검출하기 위한 회로(81)와, 입력신호(C)의 레벨변화를 검출하기 위한 회로(82), 상기 양 회로(81,82)의 출력이 입력되는 NAND게이트회로(83), 상기 NAND게이트회로(53)와 상기 NAND게이트회로(83)의 출력이 입력되는 NAND게이트회로(84) 및, 이 NAND게이트회로(84)의 출력을 반전시키는 인버터(85)이다. 또한, 그 외 상기 제5도와 대응하는 장소에는 동일한 참조 부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
이와 같은 구성의 내부전원보상용 활성화회로(17)를 사용하면, 입력신호(B,C)의 레벨이 변화된 때에도 내부전원보상회로(15)가 동작한다. 즉, 내부회로(14)에서 다량의 전류를 필요로 하는 때에 VDD의 저하를 보상할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 내부전원전압의 레벨저하를 방지할 수 있는 반도체 집적회로를 제공할 수 있게 된다.

Claims (12)

  1. 외부전원전압(VCC)과, 상기 외부전원전압(VCC)보다도 낮은 레벨의 내부전원전압(VDD)이 공급되는 내부회로(14), 상기 외부전원전압(VCC)에 접속되고, 상기 외부전원전압(VCC) 보다도 낮은 레벨의 내부전원전압(VDD)을 발생시키고, 상기 내부회로에 공급하는 전원강압수단(12), 상기 내부회로(14)와 상기 전원강압수단(12)에 접속되고, 상기 내부전원전압(VDD)의 레벨을 검지해서 이 검지결과에 따라 상기 전원강압수단(12)의 동작을 제어하는 전원강압제어수단(13)및, 상기 전원강압수제어수단(13)과 상기 내부회로(14)의 사이에 접속되고, 상기 내부전원전압(VDD)의 레벨이 저하된 경우에 동작하고, 상기 외부전원전압(VCC)으로부터 상기 내부전원전압(VDD)을 강제적으로 발생시키는 내부전원보상수단(15,16)을 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 전원강압제어수단(13)이 상기 내부전원전압(VDD)을 기준전압(Vref)과 비교하여 이 비교결과에 따른 신호를 출력하는 전압비교회로(13)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 전원강압수단(12)이 상기 외부전원전압(VCC)의 공급노드와 상기 내부전원전압(VDD)을 얻는 노드 사이에 소스, 드레인간이 삽입된 P채널 MOS트랜지스터(21)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 내부전원보상수단(15,16)이 상기 외부전원전압(VCC)의 공급노드와 상기 내부전원전압(VDD)을 얻는 노드 사이에 소스, 드레인간이 삽입된 P채널 MOS트랜지스터(32)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 P채널 MOS트랜지스터(32)의 게이트가 상기 전원 강압제어수단(12)의 출력에 따라 제어되는 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 내부전원보상수단(15,16)이 상기 전원강압제어수단(12)의 출력을 증폭하는 증폭회로(33,34)와, 상기 외부전원전압(VCC)의 공급노드와 상기 내부전원전압(VDD)을 얻는 노드의 사이에 소스, 드레인간이 삽입되어 상기 증폭회로(33,34)의 출력으로 게이트가 제어되는 P채널 MOS트랜지스터(32)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  7. 외부전원전압(VCC)과, 상기 외부전원전압(VCC)보다도 낮은 레벨의 내부전원전압(VDD)이 공급되는 내부회로(14), 상기 외부전원전압(VCC)에 접속되고, 상기 외부전원전압(VCC)보다도 낮은 레벨의 내부전원전압(VDD)을 발생시키고, 상기 내부회로(14)에 공급하는 전원강압수단(12)과, 상기 내부회로(14)와 상기 전원강압수단(12)의 사이에 접속되고, 상기 내부전원전압(VDD)의 레벨을 검지해서 이 검지결과에 따라 상기 전원강압수단(12)의 동작을 제어하는 전원강압제어수단(13)및, 상기 내부회로(14)에 접속되고, 상기 내부회로(14)가 활성상태로 된 경우 생성되는 내부신호(/RINT)에 응답하여 동작하고, 상기 외부전원전압(VCC)으로부터 상기 내부전원전압(VDD)을 강제적으로 발생시키는 내부전원보상수단(15,17)을 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서, 상기 전원강압제어수단(13)이 상기 내부전원전압(VDD)을 기준전압(Vref)과 비교하여 이 비교결과에 따른 신호를 출력하는 전압비교회로(13)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  9. 제7항에 있어서, 상기 전원강압수단(12) 상기 외부전원전압(VCC)의 공급노드와 상기 내부전원전압(VDD)을 얻는 노드 사이에 소스, 드레인간이 삽입된 P채널 MOS트랜지스터(21)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 제7항에 있어서, 상기 내부전원보상수단(15,17)이 상기 외부전원전압(VCC)의 공급노드와 상기 내부전원전압(VDD)을 얻는 노드 사이에 소스, 드레인간이 삽입된 P채널 MOS트랜지스터(32)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  11. 제7항에 있어서, 상기 내부전원보상수단(15,17)이 상기 외부전원전압(VCC)의 공급 노드와 상기 내부전원전압(VDD)을 얻는 노드 사이에 소스, 드레인이 삽입된 P채널 MOS트랜지스터(32)와, 상기 내부회로(14)가 활성상태로 된 경우 생성되는 내부신호(/RINT)에 응답해서 상기 P채널 MOS트랜지스터(32)를 소정 기간만 도통시키는 제어신호를 발생시키는 제어신호발생회로(17)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  12. 제7항에 있어서, 상기 내부회로(14)가 DRAM 메모리셀을 갖춘 메모리 회로인 것을 특징으로 하는 반도체 집적회로.
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