KR0138234B1 - 고전압 모오스 트랜지스터의 구조 - Google Patents

고전압 모오스 트랜지스터의 구조

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Abstract

본 발명은 고전압 모오스 트랜지스터의 구조에 관한 것으로, 황복전압의 저하를 방지하고 소자간 분리특성을 개선하기 위하여, 채널 스톱층을 형성하기 위한 필드 이온주입 시 액티브 영역을 마스킹하는 패턴이, 트랜지스터의 채널 길이방향으로는 액티브 영역보다 미리 설정된 길이만큼 좁게, 트랜지스터의 채널 폭 방향으로는 액티브 영역보다 미리 설정된 길이만큼 넓게 레이아웃하여, 필드 이온주입 시 소자분리영역의 전체에 이루어지도록 하여 트랜지스터와의 소자분리를 강화시킬 수 있을 뿐만 아니라, 게이트 인듀스드 항복이 일어나는 영역은 액티브 영역보다 넓게 마스킹되므로 필드 이온주입영역과 드레인액티브와의 상호작용을 방지하여 게이트 인듀스드 항복에 의한 고전압 트랜지스터의 항복전압저하가 방지되며, 문턱전압조정을 위한 이온주입 시, 드레인액티브로 동작하는 확산 영역과 필드 산화막의 경계면이 게이트 전극과 인접하는 영역에는 이온주입이 차단되도록 제조된 모오스 트랜지스터의 구조를 제공한다.

Description

고전압 모오스 트랜지스터의 구조
제1도는 기판 상에 집적된 종래 고전압 트랜지스터의 레이아웃도.
제2도는 제2(a)도 내지 제(e)도로 구성되며, 제1도에 도시한 절단선 a-a' 및 b-b'에 따라 종래 고전압 트랜지스터의 제조공정을 보이는 단면구조도.
제3도는 본 발명에 따른 고전압 트랜지스터의 제1실시예를 보이는 도면.
제4도는 본 발명에 따른 고전압 트랜지스터의 제2실시예를 보이는 도면.
제5도는 본 발명에 따른 고전압 트랜지스터의 제3실시예를 보이는 도면.
제6도는 본 발명에 따른 고전압 트랜지스터의 제4실시예를 보이는 도면.
제7도는 본 발명에 따른 고전압 트랜지스터의 제5실시예를 보이는 도면.
제8도는 본 발명에 따른 고전압 트랜지스터의 제6실시예를 보이는 도면.
본 발명은 반도체 메모리장치의 고전압 트랜지스터에 관한 것으로, 특히 소자간 분리특성과 항복전압 특성이 개선되는 고전압 트랜지스터에 관한 것이다.
고전압을 사용하는 반도체 메모리장치 예컨대 외부에서 인가되는 전원전압을 메모리장치 내부에서 승압한 고전압을 사용하는 EEPROM 등에서는 고전압조건에서 동작하는 모오스 트랜지스터를 사용하게 된다. 이러한 고전압 트랜지스터는 충분한 내압특성 및 절연특성을 가져야 한다. 통상적인 고전압 트랜지스터의 제조공정은, 반도체 기판 상에 웰을 형성하는 공정과, 상기 웰 상에 액티브 패턴을 정의하고 소자간의 분리를 위한 필드 이온주입 및 필드 산화 공정과, 문턱전압을 조절하기 위한 이온주입공정과, 게이트 산화막 및 게이트 전극을 형성하는 공정과, n-소오스-드레인 이온주입 및 드라이브-인 공정과, n+소오스-드레인 이온주입공정으로 구성된다. 이러한 고전압 트랜지스터에 관련된 종래의 기술이 1992년 간행된 IEEE 1992 CUSTOM INTEGRATED CIRCUITS CONFERENCE의 9.5.1~9.5.4에 걸쳐 개시되어 있다.
제1도는 상기한 종래 기술에 따른 고전압 트랜지스터가 반도체 기판 상에 적층된 모습을 보여주는 ㄹ;이아웃도이고, 제2도는 제2(a)도 내지 제2(e)도로 구성되는 고전압 트랜지스터의 제조공정을 보이는 도면으로서, 제1도에 도시한 절단선 a-a/ 및 b-b'를 따라 절개한 단면구조도이다. 먼저 제1도를 참조하면, 반도체 기판 상에 형성된 웰 상에 액티브 영역(10)이 정의되어 있다. 액티브 영역(10)을 제외한 나머지 기판 표면은 소자분리용 필드 산화막(12)으로 둘러싸여 있다. 상기 필드 산화막(12)의 하부에는 필드 이온주입에 의한 채널 스톱층이 형성되어 있다. 이때 필드 이온주입은 제1도에 점선으로 도시한 필드 이온주입용 패턴(14)을 마스크로 이루어지며, 그에 따라 실제 액티브 패턴(10)보다 더 넓은 부위가 이온주입으로부터 마스킹된다. 따라서 액티브 영역(10)과 접하는 필드 산화막(12)의 하부에는 채널 스톱층의 형성이 이루어지지 않게 된다. 상기 액티브 영역(10)의 중앙부에는 소오스-드레인통로와 교차방향으로 신장하며 게이트절연막을 개재하는 게이트 전극(16)이 형성되어 있다.
제2(a)도 및 제2(b)도는 액티브 영역과 소자분리용 필드 산화막을 형성하는 제조공정도이다. 제2(a)도를 참조하면, 반도체 기판 상에 형성된 N형 웰(18) 내부에 형성된 P형 웰(20) 상부에 패드 산화막(22)을 형성한 후 그 상부에 질화막 패턴(24)을 형성하고, 상기 질화막 패턴(24)와 상부에 그 폭보다 0만큼 넓은 폭을 갖는 감광막 패턴(26)을 형성한 후, 상기 감광막 패턴(26)을 마스크로 하여 P형 불순물이 이온주입되는 제조공정이 도시되어 있다. 상기 질화막 패턴(24)은 통상의 로코스(LOCOS) 공정에서 국부산화를 위한 마스크로 동작하며, 그 하부에 있는 기판표면이 액티브 영역이 된다. 상기 감광막 패턴(26)은 필드 산화막(12)의 하부에 채널 스톱층을 형성하기 위한 필드 이온주입용 마스크이다. 상기 감광막 패턴(26)을 마스크로 하여 주입되는 P형 불순물이 채널 스톱층을 형성하게 된다. 이때 상기 감광막 패턴(26)의 폭이 질화막 패턴(24)의 폭보다 0의 길이만큼 넓으므로 이온주입되는 영역은 필드 산화막(12)의 폭보다 좁게 된다. 필드 이온주입시 액티브 영역보다 넓게 마스킹하는 이유는, n+드레인과 필드 산화막(12)이 만나는 경계면이 게이트 전극(16)에 인접하는 영역에서는 고전압이 인가되는 게이트 전극액티브 의해 디프 디플리션(deep depletion)을 일으켜 게이트 인듀스드 항복(gate induced breakdown)이 유발되어 트랜지스터의 항복전압이 낮아지기 때문이다. 따라서 n+소오스-드레인 영역과 필드 이온주입된 채널 스톱층(28)을 서로 이격시킴으로써 상호작용을 방지하여 트랜지스터의 항복전압 감소가 일어남을 방지할 수 있다. 상기 N웰(18)은 N형 실리콘 기판일 수도 있다.
제2(b)도를 참조하면, 필드 이온주입을 완료한 뒤 감광막패턴(26)을 제거한 후 기판을 열산화시켜 소자분리용 필드 산화막(12)을 형성함과 동시에 주입된 이온들이 열처리되어 필드 산화막(12) 하부에 P+ 채널 스톱층(28)을 형성하고, 상기 질화막패턴(24)을 제거한 뒤 기판전면에 문턱전압 조절용 P-이온주입을 실시하는 제조공정이 도시되어 있다. 필드 이온주입시 소자분리영역보다 더 넓게 마스킹되므로, 상기 채널 스톱층(28)은 소자분리영역보다 넓은 폭을 갖게 된다.
제2(c)도를 참조하면, 기판전면에 게이트 산화막(29)과 다결정실리콘(30) 및 실리사이드(32)(예컨대 텅스텐 실리사이드)을 순차적으로 적층한 후 감광막패턴(34)을 이용하여 식각함으로써 액티브 영역(10)상에 게이트 전극(16) 패턴을 형성하고, N-소오스 드레인 영역을 형성하기 위한 N-이온주입을 실시하는 제조공정이 도시되어 있다.
제2(d)도를 참조하면, 상기 감광막패턴(34)을 제거한 후 열처리하여 N-이온주입된 불순물을 확산시켜 N-소오스-드레인 영역을 형성하고, 게이트 전극(16)의 하부에 이온주입된 P형 불순물을 확산시켜 문턱전압을 조절한 다음, 기판 전면에 절연막을 증착한 후 이방성식각으로 에치백하여 게이트 전극(16)의 측벽에 절연막 스페이서(36)를 형성하고, N+소오스-드레인 영역을 형성하기 위한 N형 불순물을 이온주입하는 공정이 도시되어 있다.
제2(e)돌ㄹ 참조하면, 기판을 열처리하여 주입된 N형 불순물을 확산시켜 N+소오스-드레인 영역을 형성한 제조공정이 도시되어 있다. 따라서 게이트 전극 하부의 채널 영역에 인접하는 확산 영역이 상대적으로 저농도를 가지는 N-층으로 형성되는 전형적인 LDD 구조의 소오스-드레인 영역이 형성된다.
그러나, 제1도 및 제2도에 도시한 바와 같이, 필드 이온주입용 마스크를 액티브 영역보다 크게 레이아웃하게 되면, 집적화가 커짐에 따라 고전압 트랜지스터 사이의 이격거리(L=M+2×0) 감소에 제한을 받게 되므로, 이는 집적도를 높이는데 불리한 영향을 미치게 되고, 또한 소자분리에 취약하게 된다. 왜냐하면 필드 이온주입 영역의 거리가 M으로 제한되기 때문이다.
제1도에 도시한 종래 기술의 또 다른 문제점은, 고전압 트랜지스터의 펀치스루를 개선하고 목표 문턱전압을 얻기 위한 문턱전압조절용 이온주입이 액티브 영역 전면에 이루어짐에 따라, n+드레인 영역과 채널 영역이 만나는 부분과 게이트 전극이 겹치는 부분의 실리콘 기판 표면에서 게이트 인듀스드 항복이 유발되고, 그로 인하여 고전압 트랜지스터의 항복전압을 감소시킨다는 점이다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 메모리 소자의 고집적화에 따른 게이트 전압 트랜지스터의 필드 이온주입시의 마스킹을 개선하여 소자간의 분리를 개선시키는데 있다.
본 발명의 다른 목적은 문턱전압조절용 이온주입시의 마스킹을 개선하여 문턱전압조절용 이온주입이 고전압 트랜지스터의 항복전압에 미치는 영향을 감소시키는데 있다.
상기 목적을 달성하기 위한 본 발명은, 채널 스톱층을 형성하기 위한 필드 이온주입시 액티브 영역을 마스킹하는 패턴이, 트랜지스터의 채널 길이방향으로는 액티브 영역보다 미리 설정된 길이만큼 좁게, 트랜지스터의 채널 폭 방향으로는 액티브 영역보다 미리 설정된 길이만큼 넓게 레이아웃하여, 필드 이온주입이 소자분리영역의 전체에 이루어지도록 하여 트랜지스터와의 소자분리를 강화시킬 수 있을 뿐만 아니라, 게이트 인듀스드 항복이 일어나는 영역은 액티브 영역보다 넓게 마스킹되므로 필드 이온주입영역과 n+드레인 영역과의 상호작용을 방지하여 게이트 인듀스드 항복에 의한 고전압 트랜지스터의 항복전압저하를 방지함을 특징으로 한다.
또한 본 발명은 문턱전압조정을 위한 이온주입시, 드레인 영역으로 동작하는 확산 영역과 필드 산화막의 경계면이 게이트 전극과 인접하는 영역에는 이온주입이 차단되도록 마스킹함을 특징으로 한다.
따라서, 이온주입농도를 별도로 조절함이 없이 종래와 같은 공정을 수행하고서도 고유한 마스크 패턴만에 의해 희망하는 영역의 농도를 고농도 저농도로 조절할 수 있게 되는 것이다.
이하 본 발명의 전반적인 이해를 돕기 위하여, 첨부된 제3도 내지 제8도를 참조하여 본 발명에 따른 실시예들을 상세히 설명한다.
제1실시예
제3도는 본 발명에 따른 제1실시예를 보이는 도면으로, 제3(a)도는 고전압 트랜지스터가 반도체 기판상에 적층된 모습을 보여주는 레이아웃도이고, 제3(b)도는 제3(a)도에 도시된 절개선 A-A'를 따른 단면구조도로서 필드 이온주입공정까지의 제조단면도이고, 제3(c)도는 제3(a)도에 도시된 절개선 B-B'를 따른 단면구조도로서 n+소오스-드레인의 제조공정이 완료된 제조단면도이다.
제3(a)도 내지 제3(c)도를 함께 참조하면, 반도체 기판상에 형성된 웰상에 액티브 영역(10)이 정의되어 있다. 액티브 영역(10)을 제외한 나머지 기판 표면은 소자분리용 필드 산화막(12)으로 둘러싸여 있다. 상기 필드 산화막(12)의 하부에는 필드 산화막용 이온주입에 의한 채널 스톱층이 형성되어 있다. 이때 필드 이온주입은 제3도에 점선으로 도시한 필드 이온주입용 패턴(38)을 마스크로 이루어진다. 필드 이온주입 마스크(38)는 게이트 전극(16) 하부에 있는 채널 길이방향으로는 거리 S만큼 액티브 영역(10)보다 작게, 채널 폭 방향으로는 거리 0만큼 액티브 영역(10)보다 넓게 레이아웃되어 있다. 상기 거리 0 및 S를 조정하여 상기 드레인-소오스 영역 각각의 채널 길이방향의 경계면과 상기 필드 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포되도록 하며, 상기 채널 영역과 상게이트 필드 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포되도록 한다.
따라서, 필드 이온주입시 이웃하는 액티브 영역과의 사이에 있는 분리영역의 전체에 주입되므로, 이웃하는 트랜지스터와의 소자분리가 강화될 뿐만 아니라, n+드레인-소오스영역과 필드 이온주입층의 경계면이 게이트 전극에 인접하는 게이트 인듀스드 항복이 일어나는 영역(39a,39b,40a,40b)에서는 액티브 영역(10)보다 크게 마스킹되므로 필드 이온주입 영역과 n+액티브 영역과의 상호작용을 없앨 수 있게 된다. 따라서 게이트 인듀스드 항복에 의한 고전압 트랜지스터의 항복전압 저하를 방지할 수 있다.
제2실시예
본 발명에 따른 제2실시예가 제4도에 도시되어 있다. 제4도를 참조하면, 필드 이온주입 마스크(38)가, 채널의 길이방향으로는 드레인 및 소오스측의 액티브 영역(10) 끝단부로부터 내측으로 거리 S만큼 이격된 부위로부터 게이트 전극의 대응하는 단부를 0만큼 커버하도록 2개의 마스크로 형성되고, 채널의 폭 방향으로는 거리 0만큼 액티브 영역(10)보다 넓게 레이아웃되어 있다. 상기 거리 0 및 S를 조정하여 상기 드레인-소오스 영역 각각의 채널 길이방향의 경계면과 상기 필드 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포되도록 하며, 상기 채널 영역과 상기 필드 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포되도록 한다. 따라서, 필드 산화막(12)과 n+소오스-드레인 영역의 경계면이 게이트 전극(18)에 인접하는 영역(39a,39b,40a,40b)은 필드 이온주입시 이온주입되지 않기 때문에 고전압 트랜지스터의 항복 전압 감소를 일으키지 않는다.
또한 필드 이온주입시 실시 후, 필드 산화막을 성장시키는 과정에서, 게이트 전극 하부의 채널 영역에 이온주입된 불순물의 편석(segregation)이 일어나기 때문에, 채널 영역이 필드 산화막(12)과 만나는 영역(41,42)은 트랜지스터의 벌크인 P웰보다 불순물농도가 낮아지기 때문에, 트랜지스터의 펀치스루를 개선시킬 수 있는 효과도 갖는다.
제3실시예
제5도는 본 발명에 따른 제3실시예가 도시되어 있다. 실제적으로, 게이트 인듀스드 항복은 고전압이 인가되는 n+ 드레인 영역과 하부에 채널 스톱층을 가지는 필드 산화막(12)의 경계면이 게이트 전극에 인접하는 영역(39a,39b)에서 일어난다. 그에 따라, 제5도를 참조하면, 필드 이온주입용 마스크(43)를, 게이트 전극(16) 하부의 채널 폭 방향으로는 액티브 영역(10)보다 0만큼 넓게 하고, 채널의 길이방향으로는 드레인영역과 분리 영역과의 경계면보다 내측으로 거리 R만큼 이격된 곳에서부터 드레인 영역과 채널 영역의 경계면보다 거리 S만큼 넓게 형성한다. 상기 거리 T 및 S를 조정하여 상기 드레인-소오스 영역 각각의 채널 길이방향의 경계면과 상기 필드 산화막의 경계면이 접하는 영역들에 도시된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포되도록 하며, 상기 채널 영역과 상기 필드 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포되도록 한다. 따라서, 고전압이 인가되는 n+ 드레인 영역과 필드 산화막(12)의 경계면이 게이트 전극에 인접하는 영역들(39a,39b)에는 필드 이온주입이 되지 않으므로, 고전압 인듀스드 항복에 따른 항복전압의 저하되는 정도를 감소시킬 수 있다. 제5도에 도시한 실시예는 트랜지스터의 채널 길이가 작아서 제4도의 경우와 같이 거리 S를 유지할 수 없거나, 또는 인접하는 다른 트랜지스터와의 분리영역이 좁은 경우에 더욱 유리하다.
제4실시예
본 발명의 제4실시예가 제6도에 도시되어 있다. 제6도를 참조하면, 필드 이온주입은 전술한 제1실시예 내지 제3실시예 중 어느 하나에 따라 실시한 다음, 고전압 트랜지스터의 펀치스루를 방지하고 목표 문턱전압치를 얻기 위한 문턱전압조절용 이온주입을 실시할 때, 필드 산화막(12)으로부터 거리 T만큼 이격되는 액티브 영역(10) 내에만 이온주입이 이루어지도록 마스크(44)를 제작한다.
따라서, 문턱전압조절 이온주입이 기판 전면에 실시될 때, n+ 드레인 영역과 하부에 채널 스톱층을 갖는 필드 산화막(12)의 경계면이 게이트 전극(18)과 인접하는 영역들(39a,39b)은 이온주입이 이루어지지 않게 되며, 그에 따라 고전압 인듀스드 항복을 감소시켜 주므로, 고전압 트랜지스터의 항복전압을 개선시킬 수 있다.
제5실시예
한편, 고집적화에 따라 고전압 트랜지스터의 채널 길이가 작아지면 펀치스루에 취약해 지므로 문턱전압조절 이온주입량이 증가하게 되어 항복전압이 감소하게 된다. 이러한 문제점을 해결할 수 있는 본 발명의 실시예가 제7도에 도시되어 있다. 제7도를 참조하면, 필드 이온주입은 전술한 제1실시예 내지 제3실시예 중 어느 하나에 따라 실시한 다음, 고전압 트랜지스터의 펀치스루를 방지하고 목표 문턱 전압치를 얻기 위한 문턱전압조절용 이온주입을 실시할 때, 채널의 길이방향으로는 게이트 전극과 드레인 및 소오스 영역 각각의 겨예면에서 거리 S만큼 내측으로, 채널의 폭방향으로는 액티브 영역(10)과 필드 산화막(12)의 경계면보다 거리 T만큼 외측으로 노출된 게이트 전극 상부에만 이온주입이 이루어지도록 마스크(46)를 제작한다.
따라서, 문턱전압조절 이온주입이 기판 전면에 실시될 때, n+드레인 영역과 필드 산화막(12)의 경계면이 게이트 전극(18)과 인접하는 영역들(39a,39b,40a,40b)은 이온주입이 이루어지지 않게 되며, 그에 따라 고전압 인듀스드 항복을 감소시켜 주므로, 고전압 트랜지스터의 항복전압을 개선시킬 수 있다.
또한 문턱전압조절용 이온주입시 소오스-드레인 영역과 채널 영역과의 경계면에는 이온주입이 이루어지지 않으므로 펀치스루도 개선시킬 수 있다.
제6실시예
실제로 고전압 인듀스드 항복은 고전압이 인가되는 n+드레인 영역과 하부에 채널 스톱층을 갖는 필드 상화막의 경계면이 게이트 전극에 인접하는 부위에서 발생됨은 전술한 바 있다. 제8도에 본 발명에 다른 제6실시예가 도시되어 있다. 제8도를 참조하면 전술한 제1실시예 내지 제3실시예 중 어느 하나의 방법으로 필드 이온주입을 실시한 후, 문턱전압조절용 이온주입용 마스크를 채널의 길이방향으로는 n+드레인 영역보다 거리 S만큼 넓고 채널의 폭방향으로는 n+드레인 영역보다 거리 T만큼 넓도록 제작하여, 드레인 영역 및 그 경계면 상에 이온주입이 이루어지지 않도록 한다. 그에 따라 문턱전압조정용 이온주입시에 드레인 영역과 필드 산화막의 경계면이 게이트 전극에 인접하는 영역(40a,40b)에는 이온주입이 이루어지지 않게 되므로, 고전압 인듀스드 항복의 발생이 감소되어 항복전압이 저하되는 문제점이 개선된다.
상술한 바와 같이, 본 발명에 따르면 필드이온주입시의 마스킹과 문턱전압용 마스킹만을 개선하여 게이트 인듀스드 항복을 방지하고, 그에 따라 항복전압의 저하를 방지하며, 소자간 분리특성이 우수한 고전압 트랜지스터가 제공되는 효과가 있다.

Claims (17)

  1. 반도체 기판 상에 형성되며 제2도 전형의 불순물이 도핑된 채널 영역에 의해 서로 이격되는 제1도 전형의 불순물로 도핑된 제1 및 제2확산 영역과 상기 채널 영역과 게이트 산화막을 개재하는 게이트 전극으로 구성된 트랜지스터를 구비하며, 상기 제1 및 제2확산 영역과 채널 영역은 하부에 제2도 전형의 채널스톱층을 갖는 소자분리 산화막으로 둘러싸여 있는 고전압 모오스 트랜지스터의 구조에 있어서, 상기 제1 및 제2확산 영역 각각의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물의 농도가, 상기 제1 및 제2확산 영역 각각의 채널 폭방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물의 농도보다 저농도로 된 구조를 가짐을 특징으로 하는 고전압 모오스 트랜지스터.
  2. 제1항에 있어서, 상기 제1 및 제2확산 영역 각각의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터.
  3. 제1항에 있어서, 상기 채널 영역과 상기 소자분리용 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터.
  4. 반도체 기판 상에 형성되며 제2도 전형의 불순물이 도핑된 채널 영역에 의해 서로 이격되는 제1도 전형의 불순물로 도핑된 제1 및 제2확산 영역과 상기 채널 영역과 게이트 산화막을 개재하는 게이트 전극으로 구성된 트랜지스터를 구비하며, 상기 제1 및 제2확산 영역과 채널 영역은 하부에 제2도 전형의 채널 스톱층을 갖는 소자분리 산화막으로 둘러 싸여 있는 고전압 모오스 트랜지스터의 구조에 있어서, 상기 제1 및 제2확산 영역 각각의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물의 농도가, 상기 채널 영역과 소자분리 산화막의 경계 영역에 도핑된 제2도 전형 불순물의 농도보다 저농도임을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  5. 제4항에 있어서, 상기 제1 및 제2확산 영역 각각의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  6. 제4항에 있어서, 상기 채널 영역과 상기 소자분리용 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  7. 반도체 기판 사에 형성되며 제2도 전형의 불순물이 도핑된 채널 영역에 의해 서로 이격도는 제1도 전형의 불순물로 도핑된 제1 및 제2확산 영역과 상기 채널 영역과 게이트 산화막을 개재하는 게이트 전극으로 구성된 트랜지스터를 구비하며, 상기 제1 및 제2확산 영역과 채널 영역은 하부에 제2도 전형의 채널스톱층을 갖는 소자분리 산화막으로 둘러 싸여 있는 고전압 모오스 트랜지스터의 구조에 있어서, 상기 제1 및 제2확산 영역 각각의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물의 농도가, 상기 채널 영역 상에 도핑된 제2도 전형 불순물의 농도보다 저농도임을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  8. 제7항에 있어서, 제1 및 제2확산 영역 각각의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  9. 제7항에 있어서, 상기 채널 영역과 상기 소자분리용 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  10. 제7항에 있어서, 상기 채널 영역의 제2도 전형 불순물은 상기 트랜지스터의 게이트 전극 경계면으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  11. 반도체 기판 상에 형성되며 제2도 전형의 불순물이 도핑된 채널 영역에 의해 서로 이격되는 제1도 전형의 불순물로 도핑된 제1 및 제2확산 영역과 상기 채널 영역과 게이트 산화막을 개재하는 게이트 전극으로 구성된 트랜지스터를 구비하며, 상기 제1 및 제2확산 영역과 영역은 하부에 제2도 전형의 채널 스톱층을 갖는 소자분리 산화막으로 둘러 싸여 있는 고전압 모오스 트랜지스터의 구조에 있어서, 드레인으로 동작하는 제1확산 영역의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역에 도핑된 제2도 전형 불순물의 농도가, 소오스 영역으로 동작하는 상기 제2확산 영역의 채널 폭방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역에 도핑된 제2도 전형 불순물의 농도보다 저농도임을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  12. 제11항에 있어서, 상기 제1확산 영역의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  13. 제11항에 있어서, 상기 채널 영역과 상기 소자분리용 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  14. 반도체 기판 상에 형성되며 제2도 전형의 불순물이 도핑된 채널 영역에 의해 서로 이격되는 제1도 전형의 불순물로 도핑된 제1 및 제2확산 영역과 상기 채널 영역과 게이트 산화막을 개재하는 게이트 전극으로 구성된 트랜지스터를 구비하며, 상기 제1 및 제2확산 영역과 채널 영역은 하부에 제2도 전형의 채널스톱층을 갖는 소자분리 산화막으로 둘러 싸여 있는 고전압 모오스 트랜지스터의 구조에 있어서, 드레인으로 동작하는 상기 제1확산 영역의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역에 도핑된 제2도 전형 불순물의 농도가, 상기 채널 영역과 소자분리용 산화막의 경계 영역에 도핑된 제2도 전형 불순물의 농도보다 저농도임을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  15. 제14항에 있어서, 상기 제1확산 영역의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역들에 도핑된 제2도 전형 불순물은 상기 게이트 전극으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  16. 제14항에 있어서, 상기 채널 영역 및 채널 영역과 상기 소자분리용 산화막의 경계 영역에 도핑된 제2도 전형 불순물은 상기 게이트 전극의 경계면으로부터 적어도 0.1μm 이격되어 분포됨을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
  17. 반도체 기판 상에 형성되며 제2도 전형의 불순물이 도핑된 채널 영역에 의해 서로 이격되는 제1도 전형의 불순물로 도핑된 제1 및 제2확산 영역과 상기 채널 영역과 게이트 산화막을 개재하는 게이트 전극으로 구성된 트랜지스터를 구비하며, 상기 제1 및 제2확산 영역과 채널 영역은 하부에 제2도 전형의 채널 스톱층을 소자분리 확산막으로 둘러 싸여 있는 고전압 모오스 트랜지스터의 구조에 있어서, 드레인으로 동작하는 상기 제1확산 영역의 채널 길이방향의 경계면과 상기 소자분리용 산화막의 경계면이 접하는 영역에 도핑된 제2도 전형 불순물의 농도가, 상기 채널 영역과 소자분리산화막의 경계 영역 상에 도핑된 제2도 전형 불순물의 농도 및 소오스 영역으로 동작하는 상기 제2확산 영역의 채널 폭방향의 경계면과 상기 소자 분리용 산화막의 경계면이 접하는 영역에 도핑된 제2도 전형 불순물의 농도보다 저농도임을 특징으로 하는 고전압 모오스 트랜지스터의 구조.
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