KR100904421B1 - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

셀 트랜지스터의 문턱 전압을 안정화시킬 수 있는 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계, 상기 반도체 기판 전면에 제 1 도전형의 제 1 채널 조절 이온을 주입하는 단계, 상기 액티브 영역의 드레인 예정 영역의 양 가장자리에 제 1 도전형의 제 2 채널 조절 이온을 주입하는 단계, 상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계, 및 상기 워드 라인 양측의 액티브 영역에 제 2 도전형의 소오스, 드레인 영역을 형성하는 단계를 포함한다.
단채널 현상, 문턱 전압

Description

반도체 메모리 소자의 제조방법{Method for manufacturing semiconductor memory device}
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 단면도.
도 2는 본 발명의 셀 트랜지스터의 도핑 프로파일을 나타낸 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 20 : 소자 분리막
30 : 제 1 채널 조절 이온 40 : 포토레지스트 패턴
50 : 제 2 채널 조절 이온 60 : 워드 라인
70a, 70b : 소오스 드레인 영역
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로 는, 단채널 마진(margin) 및 펀치 스루(punch through) 마진을 확보하여 메모리 셀 트랜지스터의 문턱 전압을 안정화시킬 수 있는 반도체 메모리 소자의 제조방법에 관한 것이다.
일반적으로 집적도가 증가함에 따라, 모스 트랜지스터의 채널 길이 역시 이에 비례하여 증대되고 있다. 이러한 채널 길이의 단축으로 핫캐리어 효과 및 펀치스루와 같은 현상(이하 단채널 현상)이 발생되어, 소자 특성을 열화시키고 있다.
종래에는 이러한 단채널 현상을 방지하기 위하여 채널 영역에 펀치 스루 방지용 불순물을 주입하고 있다.
그러나, 디램과 같은 메모리 소자의 셀 트랜지스터는 리프레쉬 특성의 열화등의 이유로, 상기한 펀치 스루 방지용 불순물 이온 주입 공정이 배제되고 있다.
이로 인하여, 셀 트랜지스터의 포화 문턱(Vtsat) 전압 동요가 크고, 문턱 전압을 조절하기 어렵다.
따라서, 본 발명의 목적은 셀 트랜지스터의 문턱 전압을 안정화시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계, 상기 반도체 기판 전면에 제 1 도전형의 제 1 채널 조절 이온을 주입하는 단계, 상기 액티브 영역의 드레인 예정 영역의 양 가장자리에 제 1 도전형의 제 2 채널 조절 이온을 주입하는 단계, 상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계, 및 상기 워드 라인 양측의 액티브 영역에 제 2 도전형의 소오스, 드레인 영역을 형성하는 단계를 포함한다.
상기 제 2 채널 조절 이온을 주입하는 단계는, 상기 반도체 기판상에 드레인 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계, 및 상기 제 2 채널 조절 이온을 틸트 이온 주입하는 단계를 포함한다. 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형일 수 있으며, 이러한 경우, 상기 제 1 및 제 2 채널 주입 이온은 B 또는 BF2일 수 있다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 단면도이고, 도 2는 본 발명의 셀 트랜지스터의 도핑 프로파일을 나타낸 그래프이다.
도 1a를 참조하여, 반도체 기판(10)의 소정 부분에 소자 분리막(20)을 공지의 STI(shallow trench isolation) 방식으로 형성하여, 액티브 영역(A)을 한정한다. 본 도면에서는 반도체 메모리 소자의 셀 영역만을 나타낸다. 그후, 반도체 기 판(10)의 전면에 제 1 채널 조절 이온(30)을 주입한다. 이때, 제 1 채널 조절 이온(30)으로는 3족 불순물, 예를 들어, B, BF2 이온이 주입될 수 있다.
그 다음, 도 1b에 도시된 바와 같이, 제 1 채널 조절 이온(30)이 주입된 반도체 기판(10) 상부에 드레인 예정 영역이 노출되도록 포토레지스트 패턴(40)을 형성한다. 그후, 제 2 채널 조절 이온(50)을 틸트(tilt)이온 주입하여, 제 2 채널 조절 이온(50)을 드레인 예정 영역 양측에 주입한다.
그후, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(40)을 제거한다. 이어서, 반도체 기판(10)상에 워드 라인(60)을 형성한다. 이때, 워드 라인(60)은 하나의 액티브 영역(A)에 두개의 라인이 배치되도록 형성된다. 또한, 워드 라인(60)은 게이트 산화막(62), 도전층(64), 하드 마스크막(66) 및 스페이서(66)를 포함한다. 이때, 도전층(64)은 도핑된 폴리실리콘막 또는 도핑된 폴리실리콘막/실리사이드막으로 형성할 수 있다. 그후, 워드 라인(60) 사이의 액티브 영역에 5족의 불순물을 주입하여, 소오스, 드레인 영역(70a,70b)을 형성한다.
이때, 드레인 영역(70b)의 양 가장자리에는 제 2 채널 조절 이온(50)이 주입되어 있어, 단채널 현상을 완화시킨다. 또한, 소오스 영역(70a)에는 제 2 채널 조절 이온(50)이 주입되어 있지 않으므로, 리프레쉬 특성에 문제가 되지 않는다.
도 2는 도 1c의 a-a'선을 따라 나타난 셀 트랜지스터의 도핑 프로 파일을 나타낸 그래프이다. 도 2에 의하면, 소오스 및 드레인 영역(70a,70b)쪽에서는 5족의 불순물 농도가 높게 분포되고, 드레인 영역(70a)의 일측에는 3족의 불순물 분포 높 게 나타난다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 셀 트랜지스터의 드레인 영역 일측에 펀치 스루를 제어하는 채널 조절 이온을 선택적으로 주입한다. 이에따라, 셀 트랜지스터의 단채널 현상을 방지하는 한편, 리프레쉬 특성에 영향을 주지않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
전술한 본 발명은 셀 트랜지스터의 문턱 전압을 안정화시킬 수 있으며, 이로 인하여 반도체 메모리 소자의 전기적 특성 및 신뢰도를 개선하는 효과를 기대할 수 있다.

Claims (4)

  1. 반도체 기판상에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계;
    상기 반도체 기판 전면에 제 1 도전형의 제 1 채널 조절 이온을 주입하는 단계;
    상기 액티브 영역의 드레인 예정영역 양측 가장자리에 제 1 도전형의 제 2 채널 조절 이온을 주입하는 단계;
    상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계; 및
    상기 워드 라인 양측의 상기 액티브 영역에 제 2 도전형 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 채널 조절 이온을 주입하는 단계는,
    상기 반도체 기판상에 드레인 예정 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 2 채널 조절 이온을 틸트 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도전형은 P형이고, 제 2 도전형은 N형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 채널 주입 이온은 B 또는 BF2인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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