JP2950244B2 - 半導体装置の製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にCMOSトランジスタの拡散層上に自
己整合的に高融点金属のシリサイド膜を形成する方法を
含む素子分離領域形成方法に関するものである。
法に係わり、特にCMOSトランジスタの拡散層上に自
己整合的に高融点金属のシリサイド膜を形成する方法を
含む素子分離領域形成方法に関するものである。
【0002】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では0.15−
0.25ミクロンの寸法基準で設計されたメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが作られている。
然として精力的に進められており、現在では0.15−
0.25ミクロンの寸法基準で設計されたメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが作られている。
【0003】このような半導体デバイスの高集積化に伴
って、拡散層幅の寸法の縮小および半導体素子を構成す
る材料の膜厚の低減が特に重要になっている。ところ
が、拡散層幅の縮小およびその上の電極材料の膜厚の縮
小は、必然的にこれらの配線抵抗の増加を招き、回路の
遅延に大きな影響を及ぼすことになる。
って、拡散層幅の寸法の縮小および半導体素子を構成す
る材料の膜厚の低減が特に重要になっている。ところ
が、拡散層幅の縮小およびその上の電極材料の膜厚の縮
小は、必然的にこれらの配線抵抗の増加を招き、回路の
遅延に大きな影響を及ぼすことになる。
【0004】そこで、微細化された半導体素子において
は、高融点金属シリサイドを利用した低抵抗化技術は必
須の技術である。特に、高融点金属としてチタン金属を
用いたサリサイド(self−align−silic
ide)化技術は、微細な絶縁ゲート電界効果トランジ
スタ(以下、MOSトランジスタ、と称す)にとって重
要な技術となっている。
は、高融点金属シリサイドを利用した低抵抗化技術は必
須の技術である。特に、高融点金属としてチタン金属を
用いたサリサイド(self−align−silic
ide)化技術は、微細な絶縁ゲート電界効果トランジ
スタ(以下、MOSトランジスタ、と称す)にとって重
要な技術となっている。
【0005】さらに、このような構造のMOSトランジ
スタにおいて、上述の半導体デバイスの高集積化の傾向
に沿って、拡散層を形成する不純物の拡散を抑制して、
トランジスタの短チャネル効果を抑制しなければならな
い。
スタにおいて、上述の半導体デバイスの高集積化の傾向
に沿って、拡散層を形成する不純物の拡散を抑制して、
トランジスタの短チャネル効果を抑制しなければならな
い。
【0006】その結果として、拡散層の接合面がシリサ
イド領域層と接するようになると、結晶欠陥性リーク電
流が増加し、トランジスタのスイッチ動作が不可能にな
ってくる。したがって、拡散層の浅い接合化に伴い前述
のシリサイド層の薄膜化が必須となってくる。
イド領域層と接するようになると、結晶欠陥性リーク電
流が増加し、トランジスタのスイッチ動作が不可能にな
ってくる。したがって、拡散層の浅い接合化に伴い前述
のシリサイド層の薄膜化が必須となってくる。
【0007】図9乃至図12は、サリサイド構造を有す
るMOSトランジスタの従来技術の製造方法を工程順に
示す断面図である。
るMOSトランジスタの従来技術の製造方法を工程順に
示す断面図である。
【0008】まず図9(A)に示すように、シリコン基
板301の主面にシリコン酸化膜302を形成した後
に、シリコン窒化膜303を形成する。
板301の主面にシリコン酸化膜302を形成した後
に、シリコン窒化膜303を形成する。
【0009】次ぎに図9(B)に示すように、素子分離
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト304をパターニングする。
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト304をパターニングする。
【0010】次ぎに図9(C)に示すように、ドライエ
ッチング技術を用いてシリコン窒化膜303およびシリ
コン酸化膜302ならびにシリコン基板301を選択的
にエッチングする。
ッチング技術を用いてシリコン窒化膜303およびシリ
コン酸化膜302ならびにシリコン基板301を選択的
にエッチングする。
【0011】次ぎに図10(A)に示すように、レジス
トを除去した後に、H2 O2 雰囲気中の熱処理でシリコ
ン基板301を酸化してフィールド酸化膜305を形成
する。
トを除去した後に、H2 O2 雰囲気中の熱処理でシリコ
ン基板301を酸化してフィールド酸化膜305を形成
する。
【0012】次ぎに図10(B)に示すように、ウエッ
トエッチングを用いて、シリコン窒化膜303とシリコ
ン酸化膜302を除去し、続いてゲート酸化膜307を
形成し、続いてポリシリコンを形成し、さらにパターニ
ング工程を用いてこのポリシリコン308をパターニン
グしてポリシリコンゲート電極308を形成する。
トエッチングを用いて、シリコン窒化膜303とシリコ
ン酸化膜302を除去し、続いてゲート酸化膜307を
形成し、続いてポリシリコンを形成し、さらにパターニ
ング工程を用いてこのポリシリコン308をパターニン
グしてポリシリコンゲート電極308を形成する。
【0013】続いてシリコン窒化膜を形成した後に、こ
のシリコン窒化膜に異方性のドライエッチングを施して
サイドウォールスペーサ309を形成する。
のシリコン窒化膜に異方性のドライエッチングを施して
サイドウォールスペーサ309を形成する。
【0014】次ぎに図10(C)に示すように、Pチャ
ネル型MOSトランジスタが形成される部分をレジスト
306Aで被覆し、Nチャネル型MOSトランジスタが
形成される部分に砒素イオン注入311を行い、後から
の活性化熱処理によりNチャネル型MOSトランジスタ
のソース、ドレインとなるN+ 拡散層312をシリコン
基板上に形成する。尚、図10(C)乃至図11(C)
で黒丸はフィールドシリコン酸化膜305中にイオン注
入により導入された砒素を示す。
ネル型MOSトランジスタが形成される部分をレジスト
306Aで被覆し、Nチャネル型MOSトランジスタが
形成される部分に砒素イオン注入311を行い、後から
の活性化熱処理によりNチャネル型MOSトランジスタ
のソース、ドレインとなるN+ 拡散層312をシリコン
基板上に形成する。尚、図10(C)乃至図11(C)
で黒丸はフィールドシリコン酸化膜305中にイオン注
入により導入された砒素を示す。
【0015】次に、図11(A)に示すように、Nチャ
ネル型MOSトランジスタが形成される部分をレジスト
306Bで被覆し、Pチャネル型MOSトランジスタが
形成される部分にボロン(BF2 )イオン注入313を
行い、後からの活性化熱処理によりPチャネル型MOS
トランジスタのソース、ドレインとなるP+ 拡散層31
4がシリコン基板上に形成する。すなわち、レジストを
剥離した後、800℃から1000℃の熱処理によって
P+ 拡散層314を形成する。
ネル型MOSトランジスタが形成される部分をレジスト
306Bで被覆し、Pチャネル型MOSトランジスタが
形成される部分にボロン(BF2 )イオン注入313を
行い、後からの活性化熱処理によりPチャネル型MOS
トランジスタのソース、ドレインとなるP+ 拡散層31
4がシリコン基板上に形成する。すなわち、レジストを
剥離した後、800℃から1000℃の熱処理によって
P+ 拡散層314を形成する。
【0016】このようにして図11(B)に示すよう
に、MOSトランジスタがNチャネル型の場合には、砒
素を含むN+ 型拡散層312が形成され、一方、Pチャ
ネル型の場合にはボロンを含むP+ 拡散層314が形成
され、それぞれトランジスタのソース・ドレイン領域と
なる。
に、MOSトランジスタがNチャネル型の場合には、砒
素を含むN+ 型拡散層312が形成され、一方、Pチャ
ネル型の場合にはボロンを含むP+ 拡散層314が形成
され、それぞれトランジスタのソース・ドレイン領域と
なる。
【0017】次に、図11(C)に示すように、金属の
スパッタ法などにより、50nm程度の膜厚のチタン膜
315を全面に成膜する。
スパッタ法などにより、50nm程度の膜厚のチタン膜
315を全面に成膜する。
【0018】図11(C)の工程の後、常圧の窒素雰囲
気中で30秒から60秒間の熱処理(第1の熱処理)が
行われる。
気中で30秒から60秒間の熱処理(第1の熱処理)が
行われる。
【0019】ここで、熱処理時間は通常はランプアニー
ル装置であり、熱処理温度は600℃から650℃に設
定される。このようにして、チタンシリサイド化が行わ
れる。ここでゲート電極のポリシリコン308の露出し
た表面とN+ 拡散層312、P+ 拡散層314の表面に
は、60μΩ・cm程度の電気抵抗率の高い結晶構造の
C49構造シリサイド層316と、窒化チタン317が
形成される。
ル装置であり、熱処理温度は600℃から650℃に設
定される。このようにして、チタンシリサイド化が行わ
れる。ここでゲート電極のポリシリコン308の露出し
た表面とN+ 拡散層312、P+ 拡散層314の表面に
は、60μΩ・cm程度の電気抵抗率の高い結晶構造の
C49構造シリサイド層316と、窒化チタン317が
形成される。
【0020】この状態を図12(A)ではPチャネル型
MOSトランジスタについてのみ示す。
MOSトランジスタについてのみ示す。
【0021】次ぎにアンモニア水溶液、純水、および過
酸化水素水の混合した化学薬液で前述の窒化チタン層3
17が除去される。そして、ゲート電極のポリシリコン
上およびソース・ドレイン領域を形成するN+ 拡散層、
P+ 拡散層上にのみ自己整合的にC49構造シリサイド
316が形成されるようにする。
酸化水素水の混合した化学薬液で前述の窒化チタン層3
17が除去される。そして、ゲート電極のポリシリコン
上およびソース・ドレイン領域を形成するN+ 拡散層、
P+ 拡散層上にのみ自己整合的にC49構造シリサイド
316が形成されるようにする。
【0022】さらに、常圧の窒素雰囲気中で60秒程度
の第2の熱処理が行われる。ここで、熱処理装置は先述
したランプアニール装置であり、処理温度は850℃程
度に設定される。この処理により、前述したC49構造
シリサイド層316は、20μΩ・cm程度の電気抵抗
率の低い結晶構造のC54構造シリサイド層318に変
わる。
の第2の熱処理が行われる。ここで、熱処理装置は先述
したランプアニール装置であり、処理温度は850℃程
度に設定される。この処理により、前述したC49構造
シリサイド層316は、20μΩ・cm程度の電気抵抗
率の低い結晶構造のC54構造シリサイド層318に変
わる。
【0023】この状態を、図12(A)と同様に、図1
2(B)ではPチャネル型MOSトランジスタについて
のみ示す。
2(B)ではPチャネル型MOSトランジスタについて
のみ示す。
【0024】続いて、酸化膜成長を行い層間膜を形成
し、再びリソグラフィーと酸化膜エッチングを行いコン
タクトを開口し、アルミなどの金属をスパッタし、リソ
グラフィーとエッチングを行うことによりアルミ配線が
形成される。
し、再びリソグラフィーと酸化膜エッチングを行いコン
タクトを開口し、アルミなどの金属をスパッタし、リソ
グラフィーとエッチングを行うことによりアルミ配線が
形成される。
【0025】
【発明が解決しようとする課題】このように先述した従
来技術では、チタン膜315の成膜後の窒素雰囲気での
熱処理(第1の熱処理)において、シリコンとチタンと
の反応によるシリサイド反応と共に、シリコン酸化膜を
還元してフィールド領域のシリコン酸化膜305上にも
不所望なC49構造シリサイド316R(図12
(A))を形成し、これが不所望なC54構造シリサイ
ド318R(図12(B))となり、これにより、異な
るMOSトランジスタに属するP+ 拡散層314間で不
所望なショートパスが形成されるという問題を有してい
た。この問題の詳細を次ぎに記す。
来技術では、チタン膜315の成膜後の窒素雰囲気での
熱処理(第1の熱処理)において、シリコンとチタンと
の反応によるシリサイド反応と共に、シリコン酸化膜を
還元してフィールド領域のシリコン酸化膜305上にも
不所望なC49構造シリサイド316R(図12
(A))を形成し、これが不所望なC54構造シリサイ
ド318R(図12(B))となり、これにより、異な
るMOSトランジスタに属するP+ 拡散層314間で不
所望なショートパスが形成されるという問題を有してい
た。この問題の詳細を次ぎに記す。
【0026】一般に不純物濃度の上昇に伴いシリサイド
反応が抑制される。したがって、シリサイド形成に用い
る第1の熱処理温度は上昇させて反応を活性化させる方
法をとらざるを得ない。
反応が抑制される。したがって、シリサイド形成に用い
る第1の熱処理温度は上昇させて反応を活性化させる方
法をとらざるを得ない。
【0027】ここで、不純物をパラメータとした層抵抗
の熱処理温度依存性を図13に示す。熱処理温度が70
0℃以上にすればシリサイドを低抵抗化できる。一方、
この温度でシリコン酸化膜との反応が起きる。
の熱処理温度依存性を図13に示す。熱処理温度が70
0℃以上にすればシリサイドを低抵抗化できる。一方、
この温度でシリコン酸化膜との反応が起きる。
【0028】ここで、シリコン酸化膜のチタン膜による
還元反応により膜べりした酸化膜膜厚減少量のシリサイ
ド形成に用いる第1の熱処理温度依存性を図14に示
す。
還元反応により膜べりした酸化膜膜厚減少量のシリサイ
ド形成に用いる第1の熱処理温度依存性を図14に示
す。
【0029】尚、図14は第1の熱処理によりシリサイ
ドを形成した後の、ウエットエッチング時間とC49構
造からC54構造への相転移のため熱処理(第2の熱処
理)の有無をパラメータにしたデータであり、データ
▲、■、●はPチャネル型MOSトランジスタ(Pc
h)に関するもので、データ△、□、○はNチャネル型
MOSトランジスタ(Nch)に関するものである。
ドを形成した後の、ウエットエッチング時間とC49構
造からC54構造への相転移のため熱処理(第2の熱処
理)の有無をパラメータにしたデータであり、データ
▲、■、●はPチャネル型MOSトランジスタ(Pc
h)に関するもので、データ△、□、○はNチャネル型
MOSトランジスタ(Nch)に関するものである。
【0030】熱処理温度の上昇と共にシリコン酸化膜の
膜厚の減少量は増加する。特に、ボロンが注入されたシ
リコン酸化膜の膜べりが大きい。この原因はボロンが注
入されたシリコン酸化膜は還元反応が促進され、シリサ
イド反応に伴う酸化膜膜厚減少が起こると共に、シリサ
イドがシリコン酸化膜上に形成されるからである。
膜厚の減少量は増加する。特に、ボロンが注入されたシ
リコン酸化膜の膜べりが大きい。この原因はボロンが注
入されたシリコン酸化膜は還元反応が促進され、シリサ
イド反応に伴う酸化膜膜厚減少が起こると共に、シリサ
イドがシリコン酸化膜上に形成されるからである。
【0031】このことにより、Pチャネル型MOSトラ
ンジスタでシリサイド形成工程で拡散層間にまたがるシ
ョート・パスがシリサイド膜で形成されるという問題を
有していた。
ンジスタでシリサイド形成工程で拡散層間にまたがるシ
ョート・パスがシリサイド膜で形成されるという問題を
有していた。
【0032】
【課題を解決するための手段】本発明の特徴は、シリコ
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で前記シリコン基板に垂直方向に砒素不
純物のイオン注入を行い前記フィールド酸化膜に砒素イ
オンを導入する工程と、前記マスク層を除去した後、前
記素子領域に不純物拡散層を形成する工程と、前記不純
物拡散層の表面上から前記フィールド酸化膜の表面上に
かけて高融点金属膜を形成する工程と、熱処理により前
記不純物拡散層表面と前記高融点金属膜とを反応させて
高融点金属のシリサイドを形成する工程とを有する半導
体装置の製造方法にある。本発明の他の特徴は、シリコ
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で砒素不純物のイオン注入を行い前記フ
ィールド酸化膜に砒素イオンを導入する工程と、前記マ
スク層を除去した後、前記素子領域に不純物拡散層を形
成する工程と、前記不純物拡散層の表面上から前記フィ
ールド酸化膜の表面上にかけて高融点金属膜を形成する
工程と、熱処理により前記不純物拡散層表面と前記高融
点金属膜とを反応させて高融点金属のシリサイドを形成
する工程とを有し、前記マスク層は選択的熱酸化法で前
記フィールド酸化膜を形成する際にマスクとして用いた
シリコン窒化膜である半導体装置の製造方法にある。こ
の場合、前記シリコン窒化膜の膜厚は前記砒素のイオン
注入の平均射影飛程より厚いことが好ましい。本発明の
別の特徴は、シリコン基板の素子領域を分離するフィー
ルド領域にフィールド酸化膜を形成する工程と、前記素
子領域をマスク層でマスクした状態で砒素不純物のイオ
ン注入を行い前記フィールド酸化膜に砒素イオンを導入
する工程と、前記マスク層を除去した後、前記素子領域
に不純物拡散層を形成する工程と、前記不純物拡散層の
表面上から前記フィールド酸化膜の表面上にかけて高融
点金属膜を形成する工程と、熱処理により前記不純物拡
散層表面と前記高融点金属膜とを反応させて高融点金属
のシリサイドを形成する工程とを有し、前記マスク層は
前記フィールド領域を定めるために用いたシリコン窒化
膜と化学的機械的研磨法で形成される前記フィールド酸
化膜の材料となる絶縁層とを有して構成する半導体装置
の製造方法にある。この場合絶縁層がCVDシリコン酸
化膜とを有して構成し、前記CVDシリコン酸化膜の膜
厚は100nm以上であることが、特に150nm以上
であることが好ましい。さらに上記したそれぞれの半導
体装置の製造方法において、前記不純物拡散層は、例え
ばCMOSの一方のトランジスタであるPチャネル型M
OSトランジスタのソース、ドレインとなるP型拡散層
であることが好ましい。さらに、前記高融点金属膜はチ
タン膜であることが好ましい。
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で前記シリコン基板に垂直方向に砒素不
純物のイオン注入を行い前記フィールド酸化膜に砒素イ
オンを導入する工程と、前記マスク層を除去した後、前
記素子領域に不純物拡散層を形成する工程と、前記不純
物拡散層の表面上から前記フィールド酸化膜の表面上に
かけて高融点金属膜を形成する工程と、熱処理により前
記不純物拡散層表面と前記高融点金属膜とを反応させて
高融点金属のシリサイドを形成する工程とを有する半導
体装置の製造方法にある。本発明の他の特徴は、シリコ
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で砒素不純物のイオン注入を行い前記フ
ィールド酸化膜に砒素イオンを導入する工程と、前記マ
スク層を除去した後、前記素子領域に不純物拡散層を形
成する工程と、前記不純物拡散層の表面上から前記フィ
ールド酸化膜の表面上にかけて高融点金属膜を形成する
工程と、熱処理により前記不純物拡散層表面と前記高融
点金属膜とを反応させて高融点金属のシリサイドを形成
する工程とを有し、前記マスク層は選択的熱酸化法で前
記フィールド酸化膜を形成する際にマスクとして用いた
シリコン窒化膜である半導体装置の製造方法にある。こ
の場合、前記シリコン窒化膜の膜厚は前記砒素のイオン
注入の平均射影飛程より厚いことが好ましい。本発明の
別の特徴は、シリコン基板の素子領域を分離するフィー
ルド領域にフィールド酸化膜を形成する工程と、前記素
子領域をマスク層でマスクした状態で砒素不純物のイオ
ン注入を行い前記フィールド酸化膜に砒素イオンを導入
する工程と、前記マスク層を除去した後、前記素子領域
に不純物拡散層を形成する工程と、前記不純物拡散層の
表面上から前記フィールド酸化膜の表面上にかけて高融
点金属膜を形成する工程と、熱処理により前記不純物拡
散層表面と前記高融点金属膜とを反応させて高融点金属
のシリサイドを形成する工程とを有し、前記マスク層は
前記フィールド領域を定めるために用いたシリコン窒化
膜と化学的機械的研磨法で形成される前記フィールド酸
化膜の材料となる絶縁層とを有して構成する半導体装置
の製造方法にある。この場合絶縁層がCVDシリコン酸
化膜とを有して構成し、前記CVDシリコン酸化膜の膜
厚は100nm以上であることが、特に150nm以上
であることが好ましい。さらに上記したそれぞれの半導
体装置の製造方法において、前記不純物拡散層は、例え
ばCMOSの一方のトランジスタであるPチャネル型M
OSトランジスタのソース、ドレインとなるP型拡散層
であることが好ましい。さらに、前記高融点金属膜はチ
タン膜であることが好ましい。
【0033】
【発明の実施の形態】次ぎに図面を参照して本発明を詳
細に説明する。
細に説明する。
【0034】図1乃至図4は本発明の第1の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
この第1の実施の形態では熱酸化によってフィールド領
域のシリコン酸化膜を形成する方法に関するものであ
る。
の半導体装置の製造方法を工程順に示す断面図である。
この第1の実施の形態では熱酸化によってフィールド領
域のシリコン酸化膜を形成する方法に関するものであ
る。
【0035】まず、図1(A)に示すように、シリコン
基板101上にシリコン酸化膜102を形成した後に、
シリコン窒化膜103を200nm程度形成する。ここ
で、シリコン窒化膜103の膜厚が重要なパラメータに
なる。なぜならば、本発明ではフィールド酸化膜形成後
に全面不純物注入するために、このシリサイド反応抑制
を目的とした不純物がトランジスタ活性領域に入るとト
ランジスタのサブスレッシュホールド特性が変化する問
題が生じる。すなわちシリコン窒化膜の膜厚は後からフ
ィールド領域に注入される砒素不純物の平均射影飛程以
上である必要がある。
基板101上にシリコン酸化膜102を形成した後に、
シリコン窒化膜103を200nm程度形成する。ここ
で、シリコン窒化膜103の膜厚が重要なパラメータに
なる。なぜならば、本発明ではフィールド酸化膜形成後
に全面不純物注入するために、このシリサイド反応抑制
を目的とした不純物がトランジスタ活性領域に入るとト
ランジスタのサブスレッシュホールド特性が変化する問
題が生じる。すなわちシリコン窒化膜の膜厚は後からフ
ィールド領域に注入される砒素不純物の平均射影飛程以
上である必要がある。
【0036】次ぎに図1(B)示すように、素子分離領
域上が開口するように一般的なリソグラフィー技術を用
いてレジスト104をパターニングする。
域上が開口するように一般的なリソグラフィー技術を用
いてレジスト104をパターニングする。
【0037】次ぎに図1(C)に示すように、ドライエ
ッチング技術を用いて前記シリコン窒化膜103および
シリコン酸化膜102ならびにシリコン基板101をエ
ッチングする。残余するシリコン窒化膜103下のシリ
コン基板101の箇所がトランジスタ活性領域となり、
凹部になるようにエッチングされたシリコン基板101
の箇所がフィールド領域となる。
ッチング技術を用いて前記シリコン窒化膜103および
シリコン酸化膜102ならびにシリコン基板101をエ
ッチングする。残余するシリコン窒化膜103下のシリ
コン基板101の箇所がトランジスタ活性領域となり、
凹部になるようにエッチングされたシリコン基板101
の箇所がフィールド領域となる。
【0038】次ぎに図2(A)に示すように、レジスト
を除去した後に、H2 O2 雰囲気で熱処理を行い、シリ
コン基板101を酸化してフィールドシリコン酸化膜1
05を形成する。
を除去した後に、H2 O2 雰囲気で熱処理を行い、シリ
コン基板101を酸化してフィールドシリコン酸化膜1
05を形成する。
【0039】次ぎに図2(B)に示すように、ウェハー
全面にエネルギー10keVで3×1015cm-2程度の
ドーズで砒素のイオン注入(第1の砒素イオン注入)1
06を行う。尚、図2(B)乃至図4(C)において、
注入された砒素イオンを図面では黒丸で示してある。
全面にエネルギー10keVで3×1015cm-2程度の
ドーズで砒素のイオン注入(第1の砒素イオン注入)1
06を行う。尚、図2(B)乃至図4(C)において、
注入された砒素イオンを図面では黒丸で示してある。
【0040】図7に、異なるMOSトランジスタに属す
る拡散層間のリーク電流に関する良品率の注入エネルギ
ー依存性を示す。この図7より60keV以下のエネル
ギーを用いれば効果的リーク電流を抑制できることがわ
かる。すなわち60keV以下の低エネルギーで砒素を
イオン注入することにより、注入された砒素がフィール
ドシリコン酸化膜上のシリサイド化反応を効果的に抑制
することができる。
る拡散層間のリーク電流に関する良品率の注入エネルギ
ー依存性を示す。この図7より60keV以下のエネル
ギーを用いれば効果的リーク電流を抑制できることがわ
かる。すなわち60keV以下の低エネルギーで砒素を
イオン注入することにより、注入された砒素がフィール
ドシリコン酸化膜上のシリサイド化反応を効果的に抑制
することができる。
【0041】この工程以降は従来技術と同様の工程手順
を用いてゲート電極と拡散層を形成し、シリサイド膜を
形成して所望のCMOSデバイスを形成できる。
を用いてゲート電極と拡散層を形成し、シリサイド膜を
形成して所望のCMOSデバイスを形成できる。
【0042】すなわち図2(C)に示すように、ウエッ
トエッチングを用いて、シリコン窒化膜103とシリコ
ン酸化膜102を除去し、つづいて熱酸化法でゲート酸
化膜107を形成し、つづいてポリシリコンを形成し、
さらにパターニング工程を用いてポリシリコンをパター
ニングしてポリシリコンゲート電極108を形状形成す
る。次ぎに、シリコン窒化膜を形成した後にこのシリコ
ン窒化膜に異方性ドライエッチングを施してサイドウオ
ールスペーサ109を形成する。
トエッチングを用いて、シリコン窒化膜103とシリコ
ン酸化膜102を除去し、つづいて熱酸化法でゲート酸
化膜107を形成し、つづいてポリシリコンを形成し、
さらにパターニング工程を用いてポリシリコンをパター
ニングしてポリシリコンゲート電極108を形状形成す
る。次ぎに、シリコン窒化膜を形成した後にこのシリコ
ン窒化膜に異方性ドライエッチングを施してサイドウオ
ールスペーサ109を形成する。
【0043】次ぎに図3(A)に示すように、Pチャネ
ルトランジスタが形成される領域をレジストパターン1
10Aで覆った状態で砒素のイオン注入(第2の砒素イ
オン注入)を行い、その後の活性化熱処理によりNチャ
ネル型トランジスタのソース・ドレインとなるN+ 拡散
層112がシリコン基板上に形成される。
ルトランジスタが形成される領域をレジストパターン1
10Aで覆った状態で砒素のイオン注入(第2の砒素イ
オン注入)を行い、その後の活性化熱処理によりNチャ
ネル型トランジスタのソース・ドレインとなるN+ 拡散
層112がシリコン基板上に形成される。
【0044】次ぎに、図3(B)に示すように、レジス
トパターン110Aを除去した後、Nチャネルトランジ
スタが形成される領域をレジストパターン110Bで覆
い、ボロン等の不純物注入113が行われ、レジスト1
10を剥離した後、800℃から1000℃の熱処理に
よって、Pチャネル型トランジスタのソース・ドレイン
となるP+ 拡散層114がシリコン基板上に形成され
る。
トパターン110Aを除去した後、Nチャネルトランジ
スタが形成される領域をレジストパターン110Bで覆
い、ボロン等の不純物注入113が行われ、レジスト1
10を剥離した後、800℃から1000℃の熱処理に
よって、Pチャネル型トランジスタのソース・ドレイン
となるP+ 拡散層114がシリコン基板上に形成され
る。
【0045】次ぎに図3(C)に示すように、金属のス
パッタ法などにより、50nm程度の膜厚のチタン膜1
15が全面に成膜する。
パッタ法などにより、50nm程度の膜厚のチタン膜1
15が全面に成膜する。
【0046】次ぎに図4(A)に示すように、常圧の窒
素雰囲気中で30秒から60秒間熱処理(第1の熱処
理)がランプアニール装置により行われる。ここで熱処
理温度は600℃から650℃に設定される。
素雰囲気中で30秒から60秒間熱処理(第1の熱処
理)がランプアニール装置により行われる。ここで熱処
理温度は600℃から650℃に設定される。
【0047】このようにしてチタンシリサイド化が行わ
れる。すなわち、ゲート電極のポリシリコン108の露
出した表面ならびにN+ 拡散層112およびP+ 拡散層
114の表面には、図4(A)に示すように、60μΩ
・cm程度の電気抵抗率の高い結晶構造のC49構造の
シリサイド層116と、窒化チタン117が形成され
る。
れる。すなわち、ゲート電極のポリシリコン108の露
出した表面ならびにN+ 拡散層112およびP+ 拡散層
114の表面には、図4(A)に示すように、60μΩ
・cm程度の電気抵抗率の高い結晶構造のC49構造の
シリサイド層116と、窒化チタン117が形成され
る。
【0048】ここで、ボロンが注入されている領域で
は、シリコン酸化膜中に含有した砒素がシリサイド反応
を阻害して、拡散層間にまたがるショート・パスは形成
されない。
は、シリコン酸化膜中に含有した砒素がシリサイド反応
を阻害して、拡散層間にまたがるショート・パスは形成
されない。
【0049】次ぎに図4(B)に示すように、アンモニ
ア水溶液、純水、および過酸化水素水の混合した化学薬
液で前述の窒化チタン層117が除去され、さらに常圧
の窒素雰囲気中で60秒程度の第2の熱処理がおこなわ
れる。ここで、熱処理装置は第1の熱処理に用いたラン
プアニール装置であり、処理温度は850℃程度に設定
される。
ア水溶液、純水、および過酸化水素水の混合した化学薬
液で前述の窒化チタン層117が除去され、さらに常圧
の窒素雰囲気中で60秒程度の第2の熱処理がおこなわ
れる。ここで、熱処理装置は第1の熱処理に用いたラン
プアニール装置であり、処理温度は850℃程度に設定
される。
【0050】この熱処理により 前述したC49構造シ
リサイド層116は、20μΩ・cm程度の電気抵抗率
の低い結晶構造のC54構造シリサイド層118に変わ
る。すなわち、ゲート電極のポリシリコン108上なら
びにソース・ドレイン領域を形成するN+ 拡散層112
およびP+ 拡散層114にのみ自己整合的にC54構造
シリサイド118が形成されるようになる。
リサイド層116は、20μΩ・cm程度の電気抵抗率
の低い結晶構造のC54構造シリサイド層118に変わ
る。すなわち、ゲート電極のポリシリコン108上なら
びにソース・ドレイン領域を形成するN+ 拡散層112
およびP+ 拡散層114にのみ自己整合的にC54構造
シリサイド118が形成されるようになる。
【0051】続いて、酸化膜成長を行い層間膜119を
形成し、再びリソグラフィーと酸化膜エッチングを行う
ことによりアルミ配線120が形成でき、図4(C)に
示すような所望のCMOSデバイスが形成される。
形成し、再びリソグラフィーと酸化膜エッチングを行う
ことによりアルミ配線120が形成でき、図4(C)に
示すような所望のCMOSデバイスが形成される。
【0052】次ぎに、図5および図6を参照して本発明
の第2の実施の形態の半導体装置の製造方法を説明す
る。この第2の実施の形態は化学的機械的研磨法を用い
てフィールド酸化膜を形成する方法に関するものであ
る。
の第2の実施の形態の半導体装置の製造方法を説明す
る。この第2の実施の形態は化学的機械的研磨法を用い
てフィールド酸化膜を形成する方法に関するものであ
る。
【0053】まず図5(A)に示すように、シリコン基
板201上にシリコン酸化膜202を形成した後に、シ
リコン窒化膜203を形成する。このシリコン窒化膜2
03の膜厚は、第1の実施の形態のシリコン窒化膜10
3のように砒素不純物の平均射影飛程を考慮する必要が
なくまた選択的熱酸化法のマスクではないから、パター
ニングの容易性を考慮して薄くすることができる。
板201上にシリコン酸化膜202を形成した後に、シ
リコン窒化膜203を形成する。このシリコン窒化膜2
03の膜厚は、第1の実施の形態のシリコン窒化膜10
3のように砒素不純物の平均射影飛程を考慮する必要が
なくまた選択的熱酸化法のマスクではないから、パター
ニングの容易性を考慮して薄くすることができる。
【0054】次ぎに図5(B)に示すように、素子分離
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト204をパターニングする。
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト204をパターニングする。
【0055】次ぎに図5(C)に示すように、レジスト
204をマスクにしてドライエッチングを行い、シリコ
ン窒化膜203およびシリコン酸化膜202ならびにシ
リコン基板201を選択的にエッチングする。これによ
りフィールド領域のシリコン基板の箇所に凹部を形成す
る。
204をマスクにしてドライエッチングを行い、シリコ
ン窒化膜203およびシリコン酸化膜202ならびにシ
リコン基板201を選択的にエッチングする。これによ
りフィールド領域のシリコン基板の箇所に凹部を形成す
る。
【0056】次ぎに図6(A)に示すように、レジスト
を除去した後にシリコン酸化膜205を一般的な化学気
相成長(Chemical Vapour Depos
ition)技術を用いてフィールド酸化膜205の材
料として堆積する。
を除去した後にシリコン酸化膜205を一般的な化学気
相成長(Chemical Vapour Depos
ition)技術を用いてフィールド酸化膜205の材
料として堆積する。
【0057】次ぎに図6(B)に示すように、全面に砒
素をイオン注入206する。
素をイオン注入206する。
【0058】このイオン注入は、エネルギー4keVで
3×1015cm-2程度のドーズで注入206を行い、シ
リサイド形成工程におけるシリコン酸化膜上のシリサイ
ド反応によるショートパス形成を抑制する。
3×1015cm-2程度のドーズで注入206を行い、シ
リサイド形成工程におけるシリコン酸化膜上のシリサイ
ド反応によるショートパス形成を抑制する。
【0059】この事例ではトランジスタの活性領域上に
はシリコン酸化膜とシリコン窒化膜でマスクされている
ことにより第1の砒素注入206の際に砒素が活性領域
に入りにくくなり、トランジスタへの影響が低減できる
効果を有する。尚、図6(B)乃至図6(D)におい
て、注入された砒素イオンを図面では黒丸で示してあ
る。
はシリコン酸化膜とシリコン窒化膜でマスクされている
ことにより第1の砒素注入206の際に砒素が活性領域
に入りにくくなり、トランジスタへの影響が低減できる
効果を有する。尚、図6(B)乃至図6(D)におい
て、注入された砒素イオンを図面では黒丸で示してあ
る。
【0060】図8にNチャネル型MOSトランジスタの
サブスレッシュホールド電圧(Vt)のCVDシリコン
酸化膜厚依存性を例示する。
サブスレッシュホールド電圧(Vt)のCVDシリコン
酸化膜厚依存性を例示する。
【0061】この図8によれば、100nm以上の、好
ましくは150nm以上の膜厚のシリコン酸化膜を成長
することによりトランジスタ特性に影響しない第1の砒
素注入が実現できる。したがって、トランジスタ領域へ
の悪影響なしにシリコン酸化膜上のシリサイド反応を抑
制できることを示している。
ましくは150nm以上の膜厚のシリコン酸化膜を成長
することによりトランジスタ特性に影響しない第1の砒
素注入が実現できる。したがって、トランジスタ領域へ
の悪影響なしにシリコン酸化膜上のシリサイド反応を抑
制できることを示している。
【0062】次ぎに図6(C)に示すように、機械的研
磨法によりシリコン酸化膜202より上に位置するシリ
コン窒化膜203および化学気相成長のシリコン酸化膜
205の部分を除去し、フィールド領域のシリコン基板
の箇所の凹部を埋めるフィールドシリコン酸化膜205
を形成する。
磨法によりシリコン酸化膜202より上に位置するシリ
コン窒化膜203および化学気相成長のシリコン酸化膜
205の部分を除去し、フィールド領域のシリコン基板
の箇所の凹部を埋めるフィールドシリコン酸化膜205
を形成する。
【0063】次ぎに図6(D)に示すように、シリコン
酸化膜202をウエットエッチングを除去し、つづいて
熱酸化法でゲート酸化膜207を形成し、つづいてポリ
シリコンを形成し、さらにパターニング工程を用いてポ
リシリコンをパターニングしてポリシリコンゲート電極
208を形状形成する。そしてシリコン窒化膜を形成し
た後にこのシリコン窒化膜に異方性ドライエッチングを
施してサイドウオールスペーサ209を形成する。
酸化膜202をウエットエッチングを除去し、つづいて
熱酸化法でゲート酸化膜207を形成し、つづいてポリ
シリコンを形成し、さらにパターニング工程を用いてポ
リシリコンをパターニングしてポリシリコンゲート電極
208を形状形成する。そしてシリコン窒化膜を形成し
た後にこのシリコン窒化膜に異方性ドライエッチングを
施してサイドウオールスペーサ209を形成する。
【0064】その後は、第1の実施の形態の図3(A)
乃至図4(C)と同様の工程により所望のCMOS半導
体装置を製造することができる。
乃至図4(C)と同様の工程により所望のCMOS半導
体装置を製造することができる。
【0065】この第2の実施の形態ではトランジスタの
活性領域上にはシリコン酸化膜とシリコン窒化膜でマス
クされていることにより第1砒素注入が活性領域に入り
にくくなり、トランジスタへの影響が低減できる効果を
有する。
活性領域上にはシリコン酸化膜とシリコン窒化膜でマス
クされていることにより第1砒素注入が活性領域に入り
にくくなり、トランジスタへの影響が低減できる効果を
有する。
【0066】
【発明の効果】以上説明したように本発明では、フィー
ルド酸化膜形成工程において、フィールド酸化膜中に砒
素をPch領域にも注入することにより、チタンシリサ
イド形成工程におけるチタン膜とフィールドシリコン酸
化膜との還元反応を抑制して、異なるMOSトランジス
タに属する拡散層間のリーク電流を抑制できる効果を有
する。
ルド酸化膜形成工程において、フィールド酸化膜中に砒
素をPch領域にも注入することにより、チタンシリサ
イド形成工程におけるチタン膜とフィールドシリコン酸
化膜との還元反応を抑制して、異なるMOSトランジス
タに属する拡散層間のリーク電流を抑制できる効果を有
する。
【図1】本発明の第1の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図2】図1の続きの工程を順に示す断面図である。
【図3】図2の続きの工程を順に示す断面図である。
【図4】図3の続きの工程を順に示す断面図である。
【図5】本発明の第2の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図6】図5の続きの工程を順に示す断面図である。
【図7】砒素の注入エネルギーと拡散層間のリーク電流
に関する良品率との関係を例示する図である。
に関する良品率との関係を例示する図である。
【図8】CVDシリコン酸化膜とVtとの関係を例示す
る図である。
る図である。
【図9】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図10】図9の続きの工程を順に示す断面図である。
【図11】図10の続きの工程を順に示す断面図であ
る。
る。
【図12】Pチャネル型MOSトランジスタに関して、
図11の続きの工程を拡大して順に示す断面図である。
図11の続きの工程を拡大して順に示す断面図である。
【図13】シリサイド形成温度とシリサイド層抵抗との
関係を例示する図である。
関係を例示する図である。
【図14】シリサイド形成温度と酸化膜膜べり膜厚との
関係を例示する図である。
関係を例示する図である。
101,201,301 シリコン基板 102,202,302 シリコン酸化膜 103,203,303 シリコン窒化膜 104,204,304 レジスト 105,305 フィールド酸化膜 106,206 第1の砒素イオン注入 107,207,307 ゲート酸化膜 108,208,308 ポリシリコンゲート 109,209,309 サイドウォールスペーサ 110A,110B レジスト 111 第2の砒素イオン注入 112,312 N+ 拡散層 113 BF2 114,314 P+ 拡散層 115,315 チタン膜 116,316 C49構造チタンシリサイド 316R フィールドシリコン酸化膜上のC49構造
チタンシリサイド 117,317 窒化チタン 118,318 C54構造チタンシリサイド 318R フィールドシリコン酸化膜上のC54構造
チタンシリサイド 119 層間膜 120 アルミ電極 205 CVDシリコン酸化膜 306A,306B レジスト 311 砒素イオン注入 313 BF2 イオン注入
チタンシリサイド 117,317 窒化チタン 118,318 C54構造チタンシリサイド 318R フィールドシリコン酸化膜上のC54構造
チタンシリサイド 119 層間膜 120 アルミ電極 205 CVDシリコン酸化膜 306A,306B レジスト 311 砒素イオン注入 313 BF2 イオン注入
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/8238 H01L 29/78 301P 27/092 301S 29/78
Claims (8)
- 【請求項1】 シリコン基板の素子領域を分離するフィ
ールド領域にフィールド酸化膜を形成する工程と、前記
素子領域をマスク層でマスクした状態で前記シリコン基
板に垂直方向に砒素不純物のイオン注入を行い前記フィ
ールド酸化膜に砒素イオンを導入する工程と、前記マス
ク層を除去した後、前記素子領域に不純物拡散層を形成
する工程と、前記不純物拡散層の表面上から前記フィー
ルド酸化膜の表面上にかけて高融点金属膜を形成する工
程と、熱処理により前記不純物拡散層表面と前記高融点
金属膜とを反応させて高融点金属のシリサイドを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項2】 シリコン基板の素子領域を分離するフィ
ールド領域にフィールド酸化膜を形成する工程と、前記
素子領域をマスク層でマスクした状態で砒素不純物のイ
オン注入を行い前記フィールド酸化膜に砒素イオンを導
入する工程と、前記マスク層を除去した後、前記素子領
域に不純物拡散層を形成する工程と、前記不純物拡散層
の表面上から前記フィールド酸化膜の表面上にかけて高
融点金属膜を形成する工程と、熱処理により前記不純物
拡散層表面と前記高融点金属膜とを反応させて高融点金
属のシリサイドを形成する工程とを有し、前記マスク層
は前記フィールド酸化膜を形成する際にマスクとして用
いたシリコン窒化膜であることを特徴とする半導体装置
の製造方法。 - 【請求項3】 前記シリコン窒化膜の膜厚は前記砒素の
イオン注入の平均射影飛程より厚いことを特徴とする請
求項2記載の半導体装置の製造方法。 - 【請求項4】 シリコン基板の素子領域を分離するフィ
ールド領域にフィールド酸化膜を形成する工程と、前記
素子領域をマスク層でマスクした状態で砒素不純物のイ
オン注入を行い前記フィールド酸化膜に砒素イオンを導
入する工程と、前記マスク層を除去した後、前記素子領
域に不純物拡散層を形成する工程と、前記不純物拡散層
の表面上から前記フィールド酸化膜の表面上にかけて高
融点金属膜を形成する工程と、熱処理により前記不純物
拡散層表面と前記高融点金属膜とを反応させて高融点金
属のシリサイドを形成する工程とを有し、前記マスク層
は前記フィールド領域を定めるために用いたシリコン窒
化膜と前記フィールド酸化膜の材料となる絶縁層を有し
て構成することを特徴とする半導体装置の製造方法。 - 【請求項5】 前記絶縁層は膜厚が100nm以上のC
VDシリコン酸化膜であることを特徴とする請求項4記
載の半導体装置の製造方法。 - 【請求項6】 前記不純物拡散層はPチャネル型絶縁ゲ
ート電界効果トランジスタのソース、ドレインとなるP
型拡散層であることを特徴とする請求項1、請求項2又
は請求項4記載の半導体装置の製造方法。 - 【請求項7】 前記Pチャネル型絶縁ゲート電界効果ト
ランジスタはCMOSの一方のトランジスタであること
を特徴とする請求項6記載の半導体装置の製造方法。 - 【請求項8】 前記高融点金属膜はチタン膜であること
を特徴とする請求項1、請求項2又は請求項4記載の半
導体装置の製造方法。
Priority Applications (3)
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JP8200662A JP2950244B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
US08/900,258 US6048760A (en) | 1996-07-30 | 1997-07-25 | Method of forming a self-aligned refractory metal silicide contact using doped field oxide regions |
KR1019970035883A KR100299896B1 (ko) | 1996-07-30 | 1997-07-29 | 반도체장치제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8200662A JP2950244B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050636A JPH1050636A (ja) | 1998-02-20 |
JP2950244B2 true JP2950244B2 (ja) | 1999-09-20 |
Family
ID=16428146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8200662A Expired - Fee Related JP2950244B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6048760A (ja) |
JP (1) | JP2950244B2 (ja) |
KR (1) | KR100299896B1 (ja) |
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JP2008251826A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | 半導体装置の製造方法 |
US8877582B2 (en) * | 2013-02-20 | 2014-11-04 | Globalfoundries Inc. | Methods of inducing a desired stress in the channel region of a transistor by performing ion implantation/anneal processes on the gate electrode |
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KR0138234B1 (ko) * | 1994-02-24 | 1998-04-28 | 김광호 | 고전압 모오스 트랜지스터의 구조 |
JP2583399B2 (ja) * | 1994-08-16 | 1997-02-19 | 山形日本電気株式会社 | 半導体装置の製造方法 |
US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
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1996
- 1996-07-30 JP JP8200662A patent/JP2950244B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-25 US US08/900,258 patent/US6048760A/en not_active Expired - Fee Related
- 1997-07-29 KR KR1019970035883A patent/KR100299896B1/ko not_active IP Right Cessation
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---|---|
KR980012277A (ko) | 1998-04-30 |
KR100299896B1 (ko) | 2001-10-19 |
US6048760A (en) | 2000-04-11 |
JPH1050636A (ja) | 1998-02-20 |
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