JP2950244B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にＣＭＯＳトランジスタの拡散層上に自
己整合的に高融点金属のシリサイド膜を形成する方法を
含む素子分離領域形成方法に関するものである。
法に係わり、特にＣＭＯＳトランジスタの拡散層上に自
己整合的に高融点金属のシリサイド膜を形成する方法を
含む素子分離領域形成方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５−
０．２５ミクロンの寸法基準で設計されたメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが作られている。
然として精力的に進められており、現在では０．１５−
０．２５ミクロンの寸法基準で設計されたメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが作られている。
【０００３】このような半導体デバイスの高集積化に伴
って、拡散層幅の寸法の縮小および半導体素子を構成す
る材料の膜厚の低減が特に重要になっている。ところ
が、拡散層幅の縮小およびその上の電極材料の膜厚の縮
小は、必然的にこれらの配線抵抗の増加を招き、回路の
遅延に大きな影響を及ぼすことになる。
って、拡散層幅の寸法の縮小および半導体素子を構成す
る材料の膜厚の低減が特に重要になっている。ところ
が、拡散層幅の縮小およびその上の電極材料の膜厚の縮
小は、必然的にこれらの配線抵抗の増加を招き、回路の
遅延に大きな影響を及ぼすことになる。
【０００４】そこで、微細化された半導体素子において
は、高融点金属シリサイドを利用した低抵抗化技術は必
須の技術である。特に、高融点金属としてチタン金属を
用いたサリサイド（ｓｅｌｆ−ａｌｉｇｎ−ｓｉｌｉｃ
ｉｄｅ）化技術は、微細な絶縁ゲート電界効果トランジ
スタ（以下、ＭＯＳトランジスタ、と称す）にとって重
要な技術となっている。
は、高融点金属シリサイドを利用した低抵抗化技術は必
須の技術である。特に、高融点金属としてチタン金属を
用いたサリサイド（ｓｅｌｆ−ａｌｉｇｎ−ｓｉｌｉｃ
ｉｄｅ）化技術は、微細な絶縁ゲート電界効果トランジ
スタ（以下、ＭＯＳトランジスタ、と称す）にとって重
要な技術となっている。
【０００５】さらに、このような構造のＭＯＳトランジ
スタにおいて、上述の半導体デバイスの高集積化の傾向
に沿って、拡散層を形成する不純物の拡散を抑制して、
トランジスタの短チャネル効果を抑制しなければならな
い。
スタにおいて、上述の半導体デバイスの高集積化の傾向
に沿って、拡散層を形成する不純物の拡散を抑制して、
トランジスタの短チャネル効果を抑制しなければならな
い。
【０００６】その結果として、拡散層の接合面がシリサ
イド領域層と接するようになると、結晶欠陥性リーク電
流が増加し、トランジスタのスイッチ動作が不可能にな
ってくる。したがって、拡散層の浅い接合化に伴い前述
のシリサイド層の薄膜化が必須となってくる。
イド領域層と接するようになると、結晶欠陥性リーク電
流が増加し、トランジスタのスイッチ動作が不可能にな
ってくる。したがって、拡散層の浅い接合化に伴い前述
のシリサイド層の薄膜化が必須となってくる。
【０００７】図９乃至図１２は、サリサイド構造を有す
るＭＯＳトランジスタの従来技術の製造方法を工程順に
示す断面図である。
るＭＯＳトランジスタの従来技術の製造方法を工程順に
示す断面図である。
【０００８】まず図９（Ａ）に示すように、シリコン基
板３０１の主面にシリコン酸化膜３０２を形成した後
に、シリコン窒化膜３０３を形成する。
板３０１の主面にシリコン酸化膜３０２を形成した後
に、シリコン窒化膜３０３を形成する。
【０００９】次ぎに図９（Ｂ）に示すように、素子分離
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト３０４をパターニングする。
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト３０４をパターニングする。
【００１０】次ぎに図９（Ｃ）に示すように、ドライエ
ッチング技術を用いてシリコン窒化膜３０３およびシリ
コン酸化膜３０２ならびにシリコン基板３０１を選択的
にエッチングする。
ッチング技術を用いてシリコン窒化膜３０３およびシリ
コン酸化膜３０２ならびにシリコン基板３０１を選択的
にエッチングする。
【００１１】次ぎに図１０（Ａ）に示すように、レジス
トを除去した後に、Ｈ2 Ｏ2 雰囲気中の熱処理でシリコ
ン基板３０１を酸化してフィールド酸化膜３０５を形成
する。
トを除去した後に、Ｈ2 Ｏ2 雰囲気中の熱処理でシリコ
ン基板３０１を酸化してフィールド酸化膜３０５を形成
する。
【００１２】次ぎに図１０（Ｂ）に示すように、ウエッ
トエッチングを用いて、シリコン窒化膜３０３とシリコ
ン酸化膜３０２を除去し、続いてゲート酸化膜３０７を
形成し、続いてポリシリコンを形成し、さらにパターニ
ング工程を用いてこのポリシリコン３０８をパターニン
グしてポリシリコンゲート電極３０８を形成する。
トエッチングを用いて、シリコン窒化膜３０３とシリコ
ン酸化膜３０２を除去し、続いてゲート酸化膜３０７を
形成し、続いてポリシリコンを形成し、さらにパターニ
ング工程を用いてこのポリシリコン３０８をパターニン
グしてポリシリコンゲート電極３０８を形成する。
【００１３】続いてシリコン窒化膜を形成した後に、こ
のシリコン窒化膜に異方性のドライエッチングを施して
サイドウォールスペーサ３０９を形成する。
のシリコン窒化膜に異方性のドライエッチングを施して
サイドウォールスペーサ３０９を形成する。
【００１４】次ぎに図１０（Ｃ）に示すように、Ｐチャ
ネル型ＭＯＳトランジスタが形成される部分をレジスト
３０６Ａで被覆し、Ｎチャネル型ＭＯＳトランジスタが
形成される部分に砒素イオン注入３１１を行い、後から
の活性化熱処理によりＮチャネル型ＭＯＳトランジスタ
のソース、ドレインとなるＮ+ 拡散層３１２をシリコン
基板上に形成する。尚、図１０（Ｃ）乃至図１１（Ｃ）
で黒丸はフィールドシリコン酸化膜３０５中にイオン注
入により導入された砒素を示す。
ネル型ＭＯＳトランジスタが形成される部分をレジスト
３０６Ａで被覆し、Ｎチャネル型ＭＯＳトランジスタが
形成される部分に砒素イオン注入３１１を行い、後から
の活性化熱処理によりＮチャネル型ＭＯＳトランジスタ
のソース、ドレインとなるＮ+ 拡散層３１２をシリコン
基板上に形成する。尚、図１０（Ｃ）乃至図１１（Ｃ）
で黒丸はフィールドシリコン酸化膜３０５中にイオン注
入により導入された砒素を示す。
【００１５】次に、図１１（Ａ）に示すように、Ｎチャ
ネル型ＭＯＳトランジスタが形成される部分をレジスト
３０６Ｂで被覆し、Ｐチャネル型ＭＯＳトランジスタが
形成される部分にボロン（ＢＦ2 ）イオン注入３１３を
行い、後からの活性化熱処理によりＰチャネル型ＭＯＳ
トランジスタのソース、ドレインとなるＰ+ 拡散層３１
４がシリコン基板上に形成する。すなわち、レジストを
剥離した後、８００℃から１０００℃の熱処理によって
Ｐ+ 拡散層３１４を形成する。
ネル型ＭＯＳトランジスタが形成される部分をレジスト
３０６Ｂで被覆し、Ｐチャネル型ＭＯＳトランジスタが
形成される部分にボロン（ＢＦ2 ）イオン注入３１３を
行い、後からの活性化熱処理によりＰチャネル型ＭＯＳ
トランジスタのソース、ドレインとなるＰ+ 拡散層３１
４がシリコン基板上に形成する。すなわち、レジストを
剥離した後、８００℃から１０００℃の熱処理によって
Ｐ+ 拡散層３１４を形成する。
【００１６】このようにして図１１（Ｂ）に示すよう
に、ＭＯＳトランジスタがＮチャネル型の場合には、砒
素を含むＮ+ 型拡散層３１２が形成され、一方、Ｐチャ
ネル型の場合にはボロンを含むＰ+ 拡散層３１４が形成
され、それぞれトランジスタのソース・ドレイン領域と
なる。
に、ＭＯＳトランジスタがＮチャネル型の場合には、砒
素を含むＮ+ 型拡散層３１２が形成され、一方、Ｐチャ
ネル型の場合にはボロンを含むＰ+ 拡散層３１４が形成
され、それぞれトランジスタのソース・ドレイン領域と
なる。
【００１７】次に、図１１（Ｃ）に示すように、金属の
スパッタ法などにより、５０ｎｍ程度の膜厚のチタン膜
３１５を全面に成膜する。
スパッタ法などにより、５０ｎｍ程度の膜厚のチタン膜
３１５を全面に成膜する。
【００１８】図１１（Ｃ）の工程の後、常圧の窒素雰囲
気中で３０秒から６０秒間の熱処理（第１の熱処理）が
行われる。
気中で３０秒から６０秒間の熱処理（第１の熱処理）が
行われる。
【００１９】ここで、熱処理時間は通常はランプアニー
ル装置であり、熱処理温度は６００℃から６５０℃に設
定される。このようにして、チタンシリサイド化が行わ
れる。ここでゲート電極のポリシリコン３０８の露出し
た表面とＮ+ 拡散層３１２、Ｐ+ 拡散層３１４の表面に
は、６０μΩ・ｃｍ程度の電気抵抗率の高い結晶構造の
Ｃ４９構造シリサイド層３１６と、窒化チタン３１７が
形成される。
ル装置であり、熱処理温度は６００℃から６５０℃に設
定される。このようにして、チタンシリサイド化が行わ
れる。ここでゲート電極のポリシリコン３０８の露出し
た表面とＮ+ 拡散層３１２、Ｐ+ 拡散層３１４の表面に
は、６０μΩ・ｃｍ程度の電気抵抗率の高い結晶構造の
Ｃ４９構造シリサイド層３１６と、窒化チタン３１７が
形成される。
【００２０】この状態を図１２（Ａ）ではＰチャネル型
ＭＯＳトランジスタについてのみ示す。
ＭＯＳトランジスタについてのみ示す。
【００２１】次ぎにアンモニア水溶液、純水、および過
酸化水素水の混合した化学薬液で前述の窒化チタン層３
１７が除去される。そして、ゲート電極のポリシリコン
上およびソース・ドレイン領域を形成するＮ+ 拡散層、
Ｐ+ 拡散層上にのみ自己整合的にＣ４９構造シリサイド
３１６が形成されるようにする。
酸化水素水の混合した化学薬液で前述の窒化チタン層３
１７が除去される。そして、ゲート電極のポリシリコン
上およびソース・ドレイン領域を形成するＮ+ 拡散層、
Ｐ+ 拡散層上にのみ自己整合的にＣ４９構造シリサイド
３１６が形成されるようにする。
【００２２】さらに、常圧の窒素雰囲気中で６０秒程度
の第２の熱処理が行われる。ここで、熱処理装置は先述
したランプアニール装置であり、処理温度は８５０℃程
度に設定される。この処理により、前述したＣ４９構造
シリサイド層３１６は、２０μΩ・ｃｍ程度の電気抵抗
率の低い結晶構造のＣ５４構造シリサイド層３１８に変
わる。
の第２の熱処理が行われる。ここで、熱処理装置は先述
したランプアニール装置であり、処理温度は８５０℃程
度に設定される。この処理により、前述したＣ４９構造
シリサイド層３１６は、２０μΩ・ｃｍ程度の電気抵抗
率の低い結晶構造のＣ５４構造シリサイド層３１８に変
わる。
【００２３】この状態を、図１２（Ａ）と同様に、図１
２（Ｂ）ではＰチャネル型ＭＯＳトランジスタについて
のみ示す。
２（Ｂ）ではＰチャネル型ＭＯＳトランジスタについて
のみ示す。
【００２４】続いて、酸化膜成長を行い層間膜を形成
し、再びリソグラフィーと酸化膜エッチングを行いコン
タクトを開口し、アルミなどの金属をスパッタし、リソ
グラフィーとエッチングを行うことによりアルミ配線が
形成される。
し、再びリソグラフィーと酸化膜エッチングを行いコン
タクトを開口し、アルミなどの金属をスパッタし、リソ
グラフィーとエッチングを行うことによりアルミ配線が
形成される。
【００２５】
【発明が解決しようとする課題】このように先述した従
来技術では、チタン膜３１５の成膜後の窒素雰囲気での
熱処理（第１の熱処理）において、シリコンとチタンと
の反応によるシリサイド反応と共に、シリコン酸化膜を
還元してフィールド領域のシリコン酸化膜３０５上にも
不所望なＣ４９構造シリサイド３１６Ｒ（図１２
（Ａ））を形成し、これが不所望なＣ５４構造シリサイ
ド３１８Ｒ（図１２（Ｂ））となり、これにより、異な
るＭＯＳトランジスタに属するＰ+ 拡散層３１４間で不
所望なショートパスが形成されるという問題を有してい
た。この問題の詳細を次ぎに記す。
来技術では、チタン膜３１５の成膜後の窒素雰囲気での
熱処理（第１の熱処理）において、シリコンとチタンと
の反応によるシリサイド反応と共に、シリコン酸化膜を
還元してフィールド領域のシリコン酸化膜３０５上にも
不所望なＣ４９構造シリサイド３１６Ｒ（図１２
（Ａ））を形成し、これが不所望なＣ５４構造シリサイ
ド３１８Ｒ（図１２（Ｂ））となり、これにより、異な
るＭＯＳトランジスタに属するＰ+ 拡散層３１４間で不
所望なショートパスが形成されるという問題を有してい
た。この問題の詳細を次ぎに記す。
【００２６】一般に不純物濃度の上昇に伴いシリサイド
反応が抑制される。したがって、シリサイド形成に用い
る第１の熱処理温度は上昇させて反応を活性化させる方
法をとらざるを得ない。
反応が抑制される。したがって、シリサイド形成に用い
る第１の熱処理温度は上昇させて反応を活性化させる方
法をとらざるを得ない。
【００２７】ここで、不純物をパラメータとした層抵抗
の熱処理温度依存性を図１３に示す。熱処理温度が７０
０℃以上にすればシリサイドを低抵抗化できる。一方、
この温度でシリコン酸化膜との反応が起きる。
の熱処理温度依存性を図１３に示す。熱処理温度が７０
０℃以上にすればシリサイドを低抵抗化できる。一方、
この温度でシリコン酸化膜との反応が起きる。
【００２８】ここで、シリコン酸化膜のチタン膜による
還元反応により膜べりした酸化膜膜厚減少量のシリサイ
ド形成に用いる第１の熱処理温度依存性を図１４に示
す。
還元反応により膜べりした酸化膜膜厚減少量のシリサイ
ド形成に用いる第１の熱処理温度依存性を図１４に示
す。
【００２９】尚、図１４は第１の熱処理によりシリサイ
ドを形成した後の、ウエットエッチング時間とＣ４９構
造からＣ５４構造への相転移のため熱処理（第２の熱処
理）の有無をパラメータにしたデータであり、データ
▲、■、●はＰチャネル型ＭＯＳトランジスタ（Ｐｃ
ｈ）に関するもので、データ△、□、○はＮチャネル型
ＭＯＳトランジスタ（Ｎｃｈ）に関するものである。
ドを形成した後の、ウエットエッチング時間とＣ４９構
造からＣ５４構造への相転移のため熱処理（第２の熱処
理）の有無をパラメータにしたデータであり、データ
▲、■、●はＰチャネル型ＭＯＳトランジスタ（Ｐｃ
ｈ）に関するもので、データ△、□、○はＮチャネル型
ＭＯＳトランジスタ（Ｎｃｈ）に関するものである。
【００３０】熱処理温度の上昇と共にシリコン酸化膜の
膜厚の減少量は増加する。特に、ボロンが注入されたシ
リコン酸化膜の膜べりが大きい。この原因はボロンが注
入されたシリコン酸化膜は還元反応が促進され、シリサ
イド反応に伴う酸化膜膜厚減少が起こると共に、シリサ
イドがシリコン酸化膜上に形成されるからである。
膜厚の減少量は増加する。特に、ボロンが注入されたシ
リコン酸化膜の膜べりが大きい。この原因はボロンが注
入されたシリコン酸化膜は還元反応が促進され、シリサ
イド反応に伴う酸化膜膜厚減少が起こると共に、シリサ
イドがシリコン酸化膜上に形成されるからである。
【００３１】このことにより、Ｐチャネル型ＭＯＳトラ
ンジスタでシリサイド形成工程で拡散層間にまたがるシ
ョート・パスがシリサイド膜で形成されるという問題を
有していた。
ンジスタでシリサイド形成工程で拡散層間にまたがるシ
ョート・パスがシリサイド膜で形成されるという問題を
有していた。
【００３２】
【課題を解決するための手段】本発明の特徴は、シリコ
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で前記シリコン基板に垂直方向に砒素不
純物のイオン注入を行い前記フィールド酸化膜に砒素イ
オンを導入する工程と、前記マスク層を除去した後、前
記素子領域に不純物拡散層を形成する工程と、前記不純
物拡散層の表面上から前記フィールド酸化膜の表面上に
かけて高融点金属膜を形成する工程と、熱処理により前
記不純物拡散層表面と前記高融点金属膜とを反応させて
高融点金属のシリサイドを形成する工程とを有する半導
体装置の製造方法にある。本発明の他の特徴は、シリコ
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で砒素不純物のイオン注入を行い前記フ
ィールド酸化膜に砒素イオンを導入する工程と、前記マ
スク層を除去した後、前記素子領域に不純物拡散層を形
成する工程と、前記不純物拡散層の表面上から前記フィ
ールド酸化膜の表面上にかけて高融点金属膜を形成する
工程と、熱処理により前記不純物拡散層表面と前記高融
点金属膜とを反応させて高融点金属のシリサイドを形成
する工程とを有し、前記マスク層は選択的熱酸化法で前
記フィールド酸化膜を形成する際にマスクとして用いた
シリコン窒化膜である半導体装置の製造方法にある。こ
の場合、前記シリコン窒化膜の膜厚は前記砒素のイオン
注入の平均射影飛程より厚いことが好ましい。本発明の
別の特徴は、シリコン基板の素子領域を分離するフィー
ルド領域にフィールド酸化膜を形成する工程と、前記素
子領域をマスク層でマスクした状態で砒素不純物のイオ
ン注入を行い前記フィールド酸化膜に砒素イオンを導入
する工程と、前記マスク層を除去した後、前記素子領域
に不純物拡散層を形成する工程と、前記不純物拡散層の
表面上から前記フィールド酸化膜の表面上にかけて高融
点金属膜を形成する工程と、熱処理により前記不純物拡
散層表面と前記高融点金属膜とを反応させて高融点金属
のシリサイドを形成する工程とを有し、前記マスク層は
前記フィールド領域を定めるために用いたシリコン窒化
膜と化学的機械的研磨法で形成される前記フィールド酸
化膜の材料となる絶縁層とを有して構成する半導体装置
の製造方法にある。この場合絶縁層がＣＶＤシリコン酸
化膜とを有して構成し、前記ＣＶＤシリコン酸化膜の膜
厚は１００ｎｍ以上であることが、特に１５０ｎｍ以上
であることが好ましい。さらに上記したそれぞれの半導
体装置の製造方法において、前記不純物拡散層は、例え
ばＣＭＯＳの一方のトランジスタであるＰチャネル型Ｍ
ＯＳトランジスタのソース、ドレインとなるＰ型拡散層
であることが好ましい。さらに、前記高融点金属膜はチ
タン膜であることが好ましい。
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で前記シリコン基板に垂直方向に砒素不
純物のイオン注入を行い前記フィールド酸化膜に砒素イ
オンを導入する工程と、前記マスク層を除去した後、前
記素子領域に不純物拡散層を形成する工程と、前記不純
物拡散層の表面上から前記フィールド酸化膜の表面上に
かけて高融点金属膜を形成する工程と、熱処理により前
記不純物拡散層表面と前記高融点金属膜とを反応させて
高融点金属のシリサイドを形成する工程とを有する半導
体装置の製造方法にある。本発明の他の特徴は、シリコ
ン基板の素子領域を分離するフィールド領域にフィール
ド酸化膜を形成する工程と、前記素子領域をマスク層で
マスクした状態で砒素不純物のイオン注入を行い前記フ
ィールド酸化膜に砒素イオンを導入する工程と、前記マ
スク層を除去した後、前記素子領域に不純物拡散層を形
成する工程と、前記不純物拡散層の表面上から前記フィ
ールド酸化膜の表面上にかけて高融点金属膜を形成する
工程と、熱処理により前記不純物拡散層表面と前記高融
点金属膜とを反応させて高融点金属のシリサイドを形成
する工程とを有し、前記マスク層は選択的熱酸化法で前
記フィールド酸化膜を形成する際にマスクとして用いた
シリコン窒化膜である半導体装置の製造方法にある。こ
の場合、前記シリコン窒化膜の膜厚は前記砒素のイオン
注入の平均射影飛程より厚いことが好ましい。本発明の
別の特徴は、シリコン基板の素子領域を分離するフィー
ルド領域にフィールド酸化膜を形成する工程と、前記素
子領域をマスク層でマスクした状態で砒素不純物のイオ
ン注入を行い前記フィールド酸化膜に砒素イオンを導入
する工程と、前記マスク層を除去した後、前記素子領域
に不純物拡散層を形成する工程と、前記不純物拡散層の
表面上から前記フィールド酸化膜の表面上にかけて高融
点金属膜を形成する工程と、熱処理により前記不純物拡
散層表面と前記高融点金属膜とを反応させて高融点金属
のシリサイドを形成する工程とを有し、前記マスク層は
前記フィールド領域を定めるために用いたシリコン窒化
膜と化学的機械的研磨法で形成される前記フィールド酸
化膜の材料となる絶縁層とを有して構成する半導体装置
の製造方法にある。この場合絶縁層がＣＶＤシリコン酸
化膜とを有して構成し、前記ＣＶＤシリコン酸化膜の膜
厚は１００ｎｍ以上であることが、特に１５０ｎｍ以上
であることが好ましい。さらに上記したそれぞれの半導
体装置の製造方法において、前記不純物拡散層は、例え
ばＣＭＯＳの一方のトランジスタであるＰチャネル型Ｍ
ＯＳトランジスタのソース、ドレインとなるＰ型拡散層
であることが好ましい。さらに、前記高融点金属膜はチ
タン膜であることが好ましい。
【００３３】
【発明の実施の形態】次ぎに図面を参照して本発明を詳
細に説明する。
細に説明する。
【００３４】図１乃至図４は本発明の第１の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
この第１の実施の形態では熱酸化によってフィールド領
域のシリコン酸化膜を形成する方法に関するものであ
る。
の半導体装置の製造方法を工程順に示す断面図である。
この第１の実施の形態では熱酸化によってフィールド領
域のシリコン酸化膜を形成する方法に関するものであ
る。
【００３５】まず、図１（Ａ）に示すように、シリコン
基板１０１上にシリコン酸化膜１０２を形成した後に、
シリコン窒化膜１０３を２００ｎｍ程度形成する。ここ
で、シリコン窒化膜１０３の膜厚が重要なパラメータに
なる。なぜならば、本発明ではフィールド酸化膜形成後
に全面不純物注入するために、このシリサイド反応抑制
を目的とした不純物がトランジスタ活性領域に入るとト
ランジスタのサブスレッシュホールド特性が変化する問
題が生じる。すなわちシリコン窒化膜の膜厚は後からフ
ィールド領域に注入される砒素不純物の平均射影飛程以
上である必要がある。
基板１０１上にシリコン酸化膜１０２を形成した後に、
シリコン窒化膜１０３を２００ｎｍ程度形成する。ここ
で、シリコン窒化膜１０３の膜厚が重要なパラメータに
なる。なぜならば、本発明ではフィールド酸化膜形成後
に全面不純物注入するために、このシリサイド反応抑制
を目的とした不純物がトランジスタ活性領域に入るとト
ランジスタのサブスレッシュホールド特性が変化する問
題が生じる。すなわちシリコン窒化膜の膜厚は後からフ
ィールド領域に注入される砒素不純物の平均射影飛程以
上である必要がある。
【００３６】次ぎに図１（Ｂ）示すように、素子分離領
域上が開口するように一般的なリソグラフィー技術を用
いてレジスト１０４をパターニングする。
域上が開口するように一般的なリソグラフィー技術を用
いてレジスト１０４をパターニングする。
【００３７】次ぎに図１（Ｃ）に示すように、ドライエ
ッチング技術を用いて前記シリコン窒化膜１０３および
シリコン酸化膜１０２ならびにシリコン基板１０１をエ
ッチングする。残余するシリコン窒化膜１０３下のシリ
コン基板１０１の箇所がトランジスタ活性領域となり、
凹部になるようにエッチングされたシリコン基板１０１
の箇所がフィールド領域となる。
ッチング技術を用いて前記シリコン窒化膜１０３および
シリコン酸化膜１０２ならびにシリコン基板１０１をエ
ッチングする。残余するシリコン窒化膜１０３下のシリ
コン基板１０１の箇所がトランジスタ活性領域となり、
凹部になるようにエッチングされたシリコン基板１０１
の箇所がフィールド領域となる。
【００３８】次ぎに図２（Ａ）に示すように、レジスト
を除去した後に、Ｈ2 Ｏ2 雰囲気で熱処理を行い、シリ
コン基板１０１を酸化してフィールドシリコン酸化膜１
０５を形成する。
を除去した後に、Ｈ2 Ｏ2 雰囲気で熱処理を行い、シリ
コン基板１０１を酸化してフィールドシリコン酸化膜１
０５を形成する。
【００３９】次ぎに図２（Ｂ）に示すように、ウェハー
全面にエネルギー１０ｋｅＶで３×１０15ｃｍ-2程度の
ドーズで砒素のイオン注入（第１の砒素イオン注入）１
０６を行う。尚、図２（Ｂ）乃至図４（Ｃ）において、
注入された砒素イオンを図面では黒丸で示してある。
全面にエネルギー１０ｋｅＶで３×１０15ｃｍ-2程度の
ドーズで砒素のイオン注入（第１の砒素イオン注入）１
０６を行う。尚、図２（Ｂ）乃至図４（Ｃ）において、
注入された砒素イオンを図面では黒丸で示してある。
【００４０】図７に、異なるＭＯＳトランジスタに属す
る拡散層間のリーク電流に関する良品率の注入エネルギ
ー依存性を示す。この図７より６０ｋｅＶ以下のエネル
ギーを用いれば効果的リーク電流を抑制できることがわ
かる。すなわち６０ｋｅＶ以下の低エネルギーで砒素を
イオン注入することにより、注入された砒素がフィール
ドシリコン酸化膜上のシリサイド化反応を効果的に抑制
することができる。
る拡散層間のリーク電流に関する良品率の注入エネルギ
ー依存性を示す。この図７より６０ｋｅＶ以下のエネル
ギーを用いれば効果的リーク電流を抑制できることがわ
かる。すなわち６０ｋｅＶ以下の低エネルギーで砒素を
イオン注入することにより、注入された砒素がフィール
ドシリコン酸化膜上のシリサイド化反応を効果的に抑制
することができる。
【００４１】この工程以降は従来技術と同様の工程手順
を用いてゲート電極と拡散層を形成し、シリサイド膜を
形成して所望のＣＭＯＳデバイスを形成できる。
を用いてゲート電極と拡散層を形成し、シリサイド膜を
形成して所望のＣＭＯＳデバイスを形成できる。
【００４２】すなわち図２（Ｃ）に示すように、ウエッ
トエッチングを用いて、シリコン窒化膜１０３とシリコ
ン酸化膜１０２を除去し、つづいて熱酸化法でゲート酸
化膜１０７を形成し、つづいてポリシリコンを形成し、
さらにパターニング工程を用いてポリシリコンをパター
ニングしてポリシリコンゲート電極１０８を形状形成す
る。次ぎに、シリコン窒化膜を形成した後にこのシリコ
ン窒化膜に異方性ドライエッチングを施してサイドウオ
ールスペーサ１０９を形成する。
トエッチングを用いて、シリコン窒化膜１０３とシリコ
ン酸化膜１０２を除去し、つづいて熱酸化法でゲート酸
化膜１０７を形成し、つづいてポリシリコンを形成し、
さらにパターニング工程を用いてポリシリコンをパター
ニングしてポリシリコンゲート電極１０８を形状形成す
る。次ぎに、シリコン窒化膜を形成した後にこのシリコ
ン窒化膜に異方性ドライエッチングを施してサイドウオ
ールスペーサ１０９を形成する。
【００４３】次ぎに図３（Ａ）に示すように、Ｐチャネ
ルトランジスタが形成される領域をレジストパターン１
１０Ａで覆った状態で砒素のイオン注入（第２の砒素イ
オン注入）を行い、その後の活性化熱処理によりＮチャ
ネル型トランジスタのソース・ドレインとなるＮ+ 拡散
層１１２がシリコン基板上に形成される。
ルトランジスタが形成される領域をレジストパターン１
１０Ａで覆った状態で砒素のイオン注入（第２の砒素イ
オン注入）を行い、その後の活性化熱処理によりＮチャ
ネル型トランジスタのソース・ドレインとなるＮ+ 拡散
層１１２がシリコン基板上に形成される。
【００４４】次ぎに、図３（Ｂ）に示すように、レジス
トパターン１１０Ａを除去した後、Ｎチャネルトランジ
スタが形成される領域をレジストパターン１１０Ｂで覆
い、ボロン等の不純物注入１１３が行われ、レジスト１
１０を剥離した後、８００℃から１０００℃の熱処理に
よって、Ｐチャネル型トランジスタのソース・ドレイン
となるＰ+ 拡散層１１４がシリコン基板上に形成され
る。
トパターン１１０Ａを除去した後、Ｎチャネルトランジ
スタが形成される領域をレジストパターン１１０Ｂで覆
い、ボロン等の不純物注入１１３が行われ、レジスト１
１０を剥離した後、８００℃から１０００℃の熱処理に
よって、Ｐチャネル型トランジスタのソース・ドレイン
となるＰ+ 拡散層１１４がシリコン基板上に形成され
る。
【００４５】次ぎに図３（Ｃ）に示すように、金属のス
パッタ法などにより、５０ｎｍ程度の膜厚のチタン膜１
１５が全面に成膜する。
パッタ法などにより、５０ｎｍ程度の膜厚のチタン膜１
１５が全面に成膜する。
【００４６】次ぎに図４（Ａ）に示すように、常圧の窒
素雰囲気中で３０秒から６０秒間熱処理（第１の熱処
理）がランプアニール装置により行われる。ここで熱処
理温度は６００℃から６５０℃に設定される。
素雰囲気中で３０秒から６０秒間熱処理（第１の熱処
理）がランプアニール装置により行われる。ここで熱処
理温度は６００℃から６５０℃に設定される。
【００４７】このようにしてチタンシリサイド化が行わ
れる。すなわち、ゲート電極のポリシリコン１０８の露
出した表面ならびにＮ+ 拡散層１１２およびＰ+ 拡散層
１１４の表面には、図４（Ａ）に示すように、６０μΩ
・ｃｍ程度の電気抵抗率の高い結晶構造のＣ４９構造の
シリサイド層１１６と、窒化チタン１１７が形成され
る。
れる。すなわち、ゲート電極のポリシリコン１０８の露
出した表面ならびにＮ+ 拡散層１１２およびＰ+ 拡散層
１１４の表面には、図４（Ａ）に示すように、６０μΩ
・ｃｍ程度の電気抵抗率の高い結晶構造のＣ４９構造の
シリサイド層１１６と、窒化チタン１１７が形成され
る。
【００４８】ここで、ボロンが注入されている領域で
は、シリコン酸化膜中に含有した砒素がシリサイド反応
を阻害して、拡散層間にまたがるショート・パスは形成
されない。
は、シリコン酸化膜中に含有した砒素がシリサイド反応
を阻害して、拡散層間にまたがるショート・パスは形成
されない。
【００４９】次ぎに図４（Ｂ）に示すように、アンモニ
ア水溶液、純水、および過酸化水素水の混合した化学薬
液で前述の窒化チタン層１１７が除去され、さらに常圧
の窒素雰囲気中で６０秒程度の第２の熱処理がおこなわ
れる。ここで、熱処理装置は第１の熱処理に用いたラン
プアニール装置であり、処理温度は８５０℃程度に設定
される。
ア水溶液、純水、および過酸化水素水の混合した化学薬
液で前述の窒化チタン層１１７が除去され、さらに常圧
の窒素雰囲気中で６０秒程度の第２の熱処理がおこなわ
れる。ここで、熱処理装置は第１の熱処理に用いたラン
プアニール装置であり、処理温度は８５０℃程度に設定
される。
【００５０】この熱処理により 前述したＣ４９構造シ
リサイド層１１６は、２０μΩ・ｃｍ程度の電気抵抗率
の低い結晶構造のＣ５４構造シリサイド層１１８に変わ
る。すなわち、ゲート電極のポリシリコン１０８上なら
びにソース・ドレイン領域を形成するＮ+ 拡散層１１２
およびＰ+ 拡散層１１４にのみ自己整合的にＣ５４構造
シリサイド１１８が形成されるようになる。
リサイド層１１６は、２０μΩ・ｃｍ程度の電気抵抗率
の低い結晶構造のＣ５４構造シリサイド層１１８に変わ
る。すなわち、ゲート電極のポリシリコン１０８上なら
びにソース・ドレイン領域を形成するＮ+ 拡散層１１２
およびＰ+ 拡散層１１４にのみ自己整合的にＣ５４構造
シリサイド１１８が形成されるようになる。
【００５１】続いて、酸化膜成長を行い層間膜１１９を
形成し、再びリソグラフィーと酸化膜エッチングを行う
ことによりアルミ配線１２０が形成でき、図４（Ｃ）に
示すような所望のＣＭＯＳデバイスが形成される。
形成し、再びリソグラフィーと酸化膜エッチングを行う
ことによりアルミ配線１２０が形成でき、図４（Ｃ）に
示すような所望のＣＭＯＳデバイスが形成される。
【００５２】次ぎに、図５および図６を参照して本発明
の第２の実施の形態の半導体装置の製造方法を説明す
る。この第２の実施の形態は化学的機械的研磨法を用い
てフィールド酸化膜を形成する方法に関するものであ
る。
の第２の実施の形態の半導体装置の製造方法を説明す
る。この第２の実施の形態は化学的機械的研磨法を用い
てフィールド酸化膜を形成する方法に関するものであ
る。
【００５３】まず図５（Ａ）に示すように、シリコン基
板２０１上にシリコン酸化膜２０２を形成した後に、シ
リコン窒化膜２０３を形成する。このシリコン窒化膜２
０３の膜厚は、第１の実施の形態のシリコン窒化膜１０
３のように砒素不純物の平均射影飛程を考慮する必要が
なくまた選択的熱酸化法のマスクではないから、パター
ニングの容易性を考慮して薄くすることができる。
板２０１上にシリコン酸化膜２０２を形成した後に、シ
リコン窒化膜２０３を形成する。このシリコン窒化膜２
０３の膜厚は、第１の実施の形態のシリコン窒化膜１０
３のように砒素不純物の平均射影飛程を考慮する必要が
なくまた選択的熱酸化法のマスクではないから、パター
ニングの容易性を考慮して薄くすることができる。
【００５４】次ぎに図５（Ｂ）に示すように、素子分離
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト２０４をパターニングする。
領域が開口するように一般的なリソグラフィー技術を用
いてレジスト２０４をパターニングする。
【００５５】次ぎに図５（Ｃ）に示すように、レジスト
２０４をマスクにしてドライエッチングを行い、シリコ
ン窒化膜２０３およびシリコン酸化膜２０２ならびにシ
リコン基板２０１を選択的にエッチングする。これによ
りフィールド領域のシリコン基板の箇所に凹部を形成す
る。
２０４をマスクにしてドライエッチングを行い、シリコ
ン窒化膜２０３およびシリコン酸化膜２０２ならびにシ
リコン基板２０１を選択的にエッチングする。これによ
りフィールド領域のシリコン基板の箇所に凹部を形成す
る。
【００５６】次ぎに図６（Ａ）に示すように、レジスト
を除去した後にシリコン酸化膜２０５を一般的な化学気
相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）技術を用いてフィールド酸化膜２０５の材
料として堆積する。
を除去した後にシリコン酸化膜２０５を一般的な化学気
相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）技術を用いてフィールド酸化膜２０５の材
料として堆積する。
【００５７】次ぎに図６（Ｂ）に示すように、全面に砒
素をイオン注入２０６する。
素をイオン注入２０６する。
【００５８】このイオン注入は、エネルギー４ｋｅＶで
３×１０15ｃｍ-2程度のドーズで注入２０６を行い、シ
リサイド形成工程におけるシリコン酸化膜上のシリサイ
ド反応によるショートパス形成を抑制する。
３×１０15ｃｍ-2程度のドーズで注入２０６を行い、シ
リサイド形成工程におけるシリコン酸化膜上のシリサイ
ド反応によるショートパス形成を抑制する。
【００５９】この事例ではトランジスタの活性領域上に
はシリコン酸化膜とシリコン窒化膜でマスクされている
ことにより第１の砒素注入２０６の際に砒素が活性領域
に入りにくくなり、トランジスタへの影響が低減できる
効果を有する。尚、図６（Ｂ）乃至図６（Ｄ）におい
て、注入された砒素イオンを図面では黒丸で示してあ
る。
はシリコン酸化膜とシリコン窒化膜でマスクされている
ことにより第１の砒素注入２０６の際に砒素が活性領域
に入りにくくなり、トランジスタへの影響が低減できる
効果を有する。尚、図６（Ｂ）乃至図６（Ｄ）におい
て、注入された砒素イオンを図面では黒丸で示してあ
る。
【００６０】図８にＮチャネル型ＭＯＳトランジスタの
サブスレッシュホールド電圧（Ｖｔ）のＣＶＤシリコン
酸化膜厚依存性を例示する。
サブスレッシュホールド電圧（Ｖｔ）のＣＶＤシリコン
酸化膜厚依存性を例示する。
【００６１】この図８によれば、１００ｎｍ以上の、好
ましくは１５０ｎｍ以上の膜厚のシリコン酸化膜を成長
することによりトランジスタ特性に影響しない第１の砒
素注入が実現できる。したがって、トランジスタ領域へ
の悪影響なしにシリコン酸化膜上のシリサイド反応を抑
制できることを示している。
ましくは１５０ｎｍ以上の膜厚のシリコン酸化膜を成長
することによりトランジスタ特性に影響しない第１の砒
素注入が実現できる。したがって、トランジスタ領域へ
の悪影響なしにシリコン酸化膜上のシリサイド反応を抑
制できることを示している。
【００６２】次ぎに図６（Ｃ）に示すように、機械的研
磨法によりシリコン酸化膜２０２より上に位置するシリ
コン窒化膜２０３および化学気相成長のシリコン酸化膜
２０５の部分を除去し、フィールド領域のシリコン基板
の箇所の凹部を埋めるフィールドシリコン酸化膜２０５
を形成する。
磨法によりシリコン酸化膜２０２より上に位置するシリ
コン窒化膜２０３および化学気相成長のシリコン酸化膜
２０５の部分を除去し、フィールド領域のシリコン基板
の箇所の凹部を埋めるフィールドシリコン酸化膜２０５
を形成する。
【００６３】次ぎに図６（Ｄ）に示すように、シリコン
酸化膜２０２をウエットエッチングを除去し、つづいて
熱酸化法でゲート酸化膜２０７を形成し、つづいてポリ
シリコンを形成し、さらにパターニング工程を用いてポ
リシリコンをパターニングしてポリシリコンゲート電極
２０８を形状形成する。そしてシリコン窒化膜を形成し
た後にこのシリコン窒化膜に異方性ドライエッチングを
施してサイドウオールスペーサ２０９を形成する。
酸化膜２０２をウエットエッチングを除去し、つづいて
熱酸化法でゲート酸化膜２０７を形成し、つづいてポリ
シリコンを形成し、さらにパターニング工程を用いてポ
リシリコンをパターニングしてポリシリコンゲート電極
２０８を形状形成する。そしてシリコン窒化膜を形成し
た後にこのシリコン窒化膜に異方性ドライエッチングを
施してサイドウオールスペーサ２０９を形成する。
【００６４】その後は、第１の実施の形態の図３（Ａ）
乃至図４（Ｃ）と同様の工程により所望のＣＭＯＳ半導
体装置を製造することができる。
乃至図４（Ｃ）と同様の工程により所望のＣＭＯＳ半導
体装置を製造することができる。
【００６５】この第２の実施の形態ではトランジスタの
活性領域上にはシリコン酸化膜とシリコン窒化膜でマス
クされていることにより第１砒素注入が活性領域に入り
にくくなり、トランジスタへの影響が低減できる効果を
有する。
活性領域上にはシリコン酸化膜とシリコン窒化膜でマス
クされていることにより第１砒素注入が活性領域に入り
にくくなり、トランジスタへの影響が低減できる効果を
有する。
【００６６】
【発明の効果】以上説明したように本発明では、フィー
ルド酸化膜形成工程において、フィールド酸化膜中に砒
素をＰｃｈ領域にも注入することにより、チタンシリサ
イド形成工程におけるチタン膜とフィールドシリコン酸
化膜との還元反応を抑制して、異なるＭＯＳトランジス
タに属する拡散層間のリーク電流を抑制できる効果を有
する。
ルド酸化膜形成工程において、フィールド酸化膜中に砒
素をＰｃｈ領域にも注入することにより、チタンシリサ
イド形成工程におけるチタン膜とフィールドシリコン酸
化膜との還元反応を抑制して、異なるＭＯＳトランジス
タに属する拡散層間のリーク電流を抑制できる効果を有
する。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】図１の続きの工程を順に示す断面図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図６】図５の続きの工程を順に示す断面図である。
【図７】砒素の注入エネルギーと拡散層間のリーク電流
に関する良品率との関係を例示する図である。
に関する良品率との関係を例示する図である。
【図８】ＣＶＤシリコン酸化膜とＶｔとの関係を例示す
る図である。
る図である。
【図９】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１０】図９の続きの工程を順に示す断面図である。
【図１１】図１０の続きの工程を順に示す断面図であ
る。
る。
【図１２】Ｐチャネル型ＭＯＳトランジスタに関して、
図１１の続きの工程を拡大して順に示す断面図である。
図１１の続きの工程を拡大して順に示す断面図である。
【図１３】シリサイド形成温度とシリサイド層抵抗との
関係を例示する図である。
関係を例示する図である。
【図１４】シリサイド形成温度と酸化膜膜べり膜厚との
関係を例示する図である。
関係を例示する図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ シリコン酸化膜 １０３，２０３，３０３ シリコン窒化膜 １０４，２０４，３０４ レジスト １０５，３０５ フィールド酸化膜 １０６，２０６ 第１の砒素イオン注入 １０７，２０７，３０７ ゲート酸化膜 １０８，２０８，３０８ ポリシリコンゲート １０９，２０９，３０９ サイドウォールスペーサ １１０Ａ，１１０Ｂ レジスト １１１ 第２の砒素イオン注入 １１２，３１２ Ｎ+ 拡散層 １１３ ＢＦ2 １１４，３１４ Ｐ+ 拡散層 １１５，３１５ チタン膜 １１６，３１６ Ｃ４９構造チタンシリサイド ３１６Ｒ フィールドシリコン酸化膜上のＣ４９構造
チタンシリサイド １１７，３１７ 窒化チタン １１８，３１８ Ｃ５４構造チタンシリサイド ３１８Ｒ フィールドシリコン酸化膜上のＣ５４構造
チタンシリサイド １１９ 層間膜 １２０ アルミ電極 ２０５ ＣＶＤシリコン酸化膜 ３０６Ａ，３０６Ｂ レジスト ３１１ 砒素イオン注入 ３１３ ＢＦ2 イオン注入
チタンシリサイド １１７，３１７ 窒化チタン １１８，３１８ Ｃ５４構造チタンシリサイド ３１８Ｒ フィールドシリコン酸化膜上のＣ５４構造
チタンシリサイド １１９ 層間膜 １２０ アルミ電極 ２０５ ＣＶＤシリコン酸化膜 ３０６Ａ，３０６Ｂ レジスト ３１１ 砒素イオン注入 ３１３ ＢＦ2 イオン注入
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｐ 27/092 ３０１Ｓ 29/78
Claims (8)
- 【請求項１】 シリコン基板の素子領域を分離するフィ
ールド領域にフィールド酸化膜を形成する工程と、前記
素子領域をマスク層でマスクした状態で前記シリコン基
板に垂直方向に砒素不純物のイオン注入を行い前記フィ
ールド酸化膜に砒素イオンを導入する工程と、前記マス
ク層を除去した後、前記素子領域に不純物拡散層を形成
する工程と、前記不純物拡散層の表面上から前記フィー
ルド酸化膜の表面上にかけて高融点金属膜を形成する工
程と、熱処理により前記不純物拡散層表面と前記高融点
金属膜とを反応させて高融点金属のシリサイドを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 シリコン基板の素子領域を分離するフィ
ールド領域にフィールド酸化膜を形成する工程と、前記
素子領域をマスク層でマスクした状態で砒素不純物のイ
オン注入を行い前記フィールド酸化膜に砒素イオンを導
入する工程と、前記マスク層を除去した後、前記素子領
域に不純物拡散層を形成する工程と、前記不純物拡散層
の表面上から前記フィールド酸化膜の表面上にかけて高
融点金属膜を形成する工程と、熱処理により前記不純物
拡散層表面と前記高融点金属膜とを反応させて高融点金
属のシリサイドを形成する工程とを有し、前記マスク層
は前記フィールド酸化膜を形成する際にマスクとして用
いたシリコン窒化膜であることを特徴とする半導体装置
の製造方法。 - 【請求項３】 前記シリコン窒化膜の膜厚は前記砒素の
イオン注入の平均射影飛程より厚いことを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板の素子領域を分離するフィ
ールド領域にフィールド酸化膜を形成する工程と、前記
素子領域をマスク層でマスクした状態で砒素不純物のイ
オン注入を行い前記フィールド酸化膜に砒素イオンを導
入する工程と、前記マスク層を除去した後、前記素子領
域に不純物拡散層を形成する工程と、前記不純物拡散層
の表面上から前記フィールド酸化膜の表面上にかけて高
融点金属膜を形成する工程と、熱処理により前記不純物
拡散層表面と前記高融点金属膜とを反応させて高融点金
属のシリサイドを形成する工程とを有し、前記マスク層
は前記フィールド領域を定めるために用いたシリコン窒
化膜と前記フィールド酸化膜の材料となる絶縁層を有し
て構成することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記絶縁層は膜厚が１００ｎｍ以上のＣ
ＶＤシリコン酸化膜であることを特徴とする請求項４記
載の半導体装置の製造方法。 - 【請求項６】 前記不純物拡散層はＰチャネル型絶縁ゲ
ート電界効果トランジスタのソース、ドレインとなるＰ
型拡散層であることを特徴とする請求項１、請求項２又
は請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記Ｐチャネル型絶縁ゲート電界効果ト
ランジスタはＣＭＯＳの一方のトランジスタであること
を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記高融点金属膜はチタン膜であること
を特徴とする請求項１、請求項２又は請求項４記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200662A JP2950244B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
| US08/900,258 US6048760A (en) | 1996-07-30 | 1997-07-25 | Method of forming a self-aligned refractory metal silicide contact using doped field oxide regions |
| KR1019970035883A KR100299896B1 (ko) | 1996-07-30 | 1997-07-29 | 반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200662A JP2950244B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050636A JPH1050636A (ja) | 1998-02-20 |
| JP2950244B2 true JP2950244B2 (ja) | 1999-09-20 |
Family
ID=16428146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200662A Expired - Fee Related JP2950244B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6048760A (ja) |
| JP (1) | JP2950244B2 (ja) |
| KR (1) | KR100299896B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4308625B2 (ja) * | 2003-11-07 | 2009-08-05 | パナソニック株式会社 | メモリ混載半導体装置及びその製造方法 |
| JP2008251826A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | 半導体装置の製造方法 |
| US8877582B2 (en) * | 2013-02-20 | 2014-11-04 | Globalfoundries Inc. | Methods of inducing a desired stress in the channel region of a transistor by performing ion implantation/anneal processes on the gate electrode |
Family Cites Families (3)
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|---|---|---|---|---|
| KR0138234B1 (ko) * | 1994-02-24 | 1998-04-28 | 김광호 | 고전압 모오스 트랜지스터의 구조 |
| JP2583399B2 (ja) * | 1994-08-16 | 1997-02-19 | 山形日本電気株式会社 | 半導体装置の製造方法 |
| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
-
1996
- 1996-07-30 JP JP8200662A patent/JP2950244B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-25 US US08/900,258 patent/US6048760A/en not_active Expired - Fee Related
- 1997-07-29 KR KR1019970035883A patent/KR100299896B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR980012277A (ko) | 1998-04-30 |
| KR100299896B1 (ko) | 2001-10-19 |
| US6048760A (en) | 2000-04-11 |
| JPH1050636A (ja) | 1998-02-20 |
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