KR940001399B1 - 고집적 반도체 트랜지스터의 구조 및 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 일실시예에 따른 단면도.
제2도는 종래의 다른 실시예에 따른 부분 제조공정도.
제3도는 본 발명에 따른 단면도.
제4도는 본 발명에 따른 제조공정도.
본 발명은 반도체 소자에 관한 것으로 드레쉬홀드 전압 조절을 위한 불순물 도우핑 영역과 펀치스루 억제용 이온주입 영역을 동시에 구비하는 고집적 반도체 트랜지스터의 구조 및 제조방법에 관한 것이다.
게이트에 인가되는 전압에 의해 소오스와 드레인간의 전류가 제어되는 반도체 소자인 모오스 트랜지스터(Metal-Oxide-Semiconductor Transistor)의 경우 드레쉬홀드 전압(Threshold Voltage)의 조절 및 펀치스루를 방지하기 위하여 이온주입 공정을 실시하고 있다.
제1도는 종래의 일실시예에 따른 단면도이다.
상기 제1도에 도시된 바와 같이 제1도전형의 반도체 기판(1) 전면으로부터 제1이온주입 공정을 실시하여 제1도전형의 불순물을 이온주입함에 의해 드레쉬홀드 전압조절용 이온주입 영역(12)을 형성한다.
그 다음 상기 기판(1) 상면 게이트 산화막(2)을 중간층으로 하는 게이트(4)를 형성한다. 그후 상기 게이트(4)를 마스크로 하는 제2이온주입 공정을 실시하여 제1도전형의 펀치스루 억제용 이온주입 영역(10)을 형성한다. 그 다음 상기 게이트(4)를 마스크로 하는 제3이온주입 공정과 상기 게이트(4) 및 그 측벽의 산화막 스페이서(6)를 마스크로 하는 제4이온주입 공정에 의해 ELDD(Enhancement Lightly Doped Drain)구조를 가지는 제2도전형의 소오스 및 드레인(8)을 형성한다.
상기 도면에 도시된 바와 같이 드레쉬홀드 전압을 조절하기 위한 이온주입이 기판 전면에 실시되기 때문에 이온주입되는 불순물의 도전형과 반대 도전형을 갖는 소오스 및 드레인의 도핑 농도가 감소하게 된다.
특히 드레쉬홀드 전압 조절을 위한 이온주입 공정시 도우즈가 증가할 경우 드레인의 도핑 농도의 감소현상이 더욱 두드러지게 되고 그 결과 드레인 전류가 감소된다는 문제점이 있었다. 따라서 트랜지스터의 구동능력이 저하된다는 문제점이 있었다.
또한 펀치스루 억제용 이온주입 영역(10)이 소오스 및 드레인(8)을 완전히 감싸고 있기 때문에 소오소 또는 드레인과 기판사이의 접합 항복전압(Junction Break Down Voltage)이 낮아진다는 문제점도 있었다.
뿐만 아니라 LDD(lightly Doped Drain) 구조의 트랜지스터의 경우에는 상기 펀치스루 억제용 이온주입 영역이 저농도 드레인의 도우핑 농도를 낮게함에 의해 드레인 전류가 감소된다는 문제점이 있었다.
제2도 (a)-(b)도는 종래의 다른 실시예에 따른 부분 제조공정도로서 드레쉬홀드 전압 조절을 위한 이온주입 공정의 다른 실시예를 나타내고 있다.
상기 제2(a)도는 필드산화막(20)이 형성된 제1도전형의 반도체 기판(16)상에 게이트 절연막(22), 저온질화막(Low Temperature Nitride) (24) 및 포토레지스터(2
6)를 순차적으로 적층한 다음 통상의 사진식각공정으로 상기 포토레지스터(26)의 패턴을 형성하여 소정여역의 저온질화막(24)을 상기 게이트 절연막(22)의 표면이 드러날때까지 식각한다. 그 다음 상기 포토레지스터(26)를 제거한 후 상기 공정에 의한 개구부를 통하여 제1도전형의 불순물을 이온주입하여 상기 개구부 하부에 드레쉬홀드 전압을 조절하기 위한 불순물 도핑영역(28)을 형성한다.
상기 제2(b)도에서 상기 개구부에 다결정 실리콘을 채운 다음 상기 질화막(24)의 높이까지 평탄화시킨다. 그 다음 상기 질화막(24)을 제거하여 게이트(30)을 형성한다. 그후 상기 게이트(30)를 마스크로 하여 제2도전형의 불순물을 이온주입함에 의해 소오스 및 드레인(31,32)을 형성한다.
상기 도면에 도시한 바와 같이 드레쉬홀드 전압을 조절하기 위한 이온주입 영역을 채널영역으로 한정하여 형성할 경우 상기 이온주입 영역의 불순물의 확산으로 인해 인접한 드레인의 도우핑 농도가 감소하게 된다. 그 결과 드레인 전류가 감소되는 문제점이 있었다.
따라서 본 발명의 목적은 고집적 반도체 트랜지스터의 구조 및 제조방법에 있어서 문턱 전압 조절을 위한 이온주입 영역과 드레인, 또는 펀치스루 억제용 이온주입 영역과 드레인이 겹침에 의한 드레인 도핑 농도의 감소를 방지하기 위한 고집적 반도체 트랜지스터의 구조 및 제조방법을 제공함에 있다.
본 발명의 다른 목적은 고집적 반도체 트랜지스터의 구조 및 제조방법에 있어서 펀치스루 억제용 이온주입 영역에 의한 접합 항복전압의 감소를 방지하기 위한 고집적 반도체 트랜지스터의 구조 및 제조방법을 제공함에 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여 모오스 트랜지스터의 채널영역내에 소오스 및 드레인영역으로부터 소정거리 이격되어 형성된 기판과 같은 도전형의 제1불순물 도우핑영역과 상기 제1불순물 도우핑영역의 아래쪽에 형성된, 기판과 같은 도전형의 제2불순물 도우핑영역을 구비함을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위하여 제1도전형의 반도체 기판 상면에 산화막으로된 제1절연막을 형성한 후 소정영역의 상기 제1절연막을 기판의 표면이 노출될때까지 식각하여 개구부를 형성한다. 그 다음 기판 전면에 질화막으로 된 제2절연막을 형성하고 상기 개구부의 측벽에 산화막으로 된 스페이서를 형성한 후 드레쉬홀드 전압을 조절하기 위한 제1이온주입 공정과 펀치스루를 억제하기 위한 제2이온주입 공정을 각각 제1및 제2에너지와 제1및 제2도우즈로 실시하는 공정을 구비함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 단면도로서 제1도전형의 반도체 기판(34)과, 채널영역에 의해 서로 소정거리 이격된 LDD구조의 소오스 및 드레인(54,60),(56,62)과, 채널영역내에 상기 소오스 및 드레인의 측벽과 이격되어 형성된 드레쉬홀드 전압 조절용 제1불순물 도우핑영역(46)과, 상기 제1불순물 도우핑영역(46) 하부의 펀치스루 억제용 제2불순물 도우핑영역(48)과, 상기 채널영역 상면의 게이트 산화막(45)을 중간층으로 하는 게이트(52)와 상기 게이트(52) 측벽의 절연막 스페이서(58)로 구성된다.
제4(a)-(g)도는 본 발명에 따른 제조공정도로서, 상기 제3도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다.
상기 제4(a)도에서 제1도전형의 반도체 기판(34) 상면에 2000Å-2500Å정도의 두께로 제1산화막(36)을 형성한다. 그 다음 사진식각 공정으로 소정영역을 한정하여 상기 제1산화막(36)을 기판의 표면이 노출될때가지 식각하여 개구부를 형성한 후 전 표면에 100Å-150Å의 얇은 질화막(40)과 1000Å-1500Å의 제2산화막(42)을 순차적으로 형성한다.
상기 제4(b)도에서 반응성 이온식각(Reactive Ion Etching)법에 의해 상기 개구부의 측벽에 산화막 스페이서(44)를 형성한다. 여기서 상기 스페이서의 폭은 소오스 및 드레인의 측면 확산폭과 드레쉬홀드 전압 조절을 위한 불순물 도우핑영역의 측면 확산폭의 합과 같거나 커야한다. 그 다음 상기 기판(34) 상부로부터 P형 불순물을 1E12ions/㎠의 도우즈와 30KeV의 에너지로 이온주입하여 개구부 하면에 드레쉬홀드 전압을 조절하기 위한 제1불순물 도우핑영역(46)을 형성한다. 여기서 상기 제1산화막(36) 및 산화막 스페이서(44)는 이온주입 공정시 마스크 역할을 한다.
상기 제4(b)도의 공정에 연속하여 상기 제4(c)도에서 상기 기판(34) 상부로부터 P형 불순물을 1E13ions/㎠의 도우즈와 100KeV-150KeV의 에너지로 이온주입한다. 그리하여 상기 제1불순물 도우핑 영역(46)과 소정거리 이격된 하부에서 최고의 불순물 농도를 가지는 펀치스루 억제용 제2불순물 도우핑영역(48)을 형성한다.
상기 도면에서 제1및 제2불순물 도우핑영역(46,48)은 서로 소정거리 이격되어 있으나 이온주입 에너지에 따라 서로 소정영역이 겹칠 수도 있다. 그리고 제1및 제2불순물 도우핑영역(46,48)은 서로 순서를 바꾸어 형성될 수도 있다.
상기 제4(d)도에서 상기 질화막(40)과 산화막 스페이서(44)를 제거한 후 기판(34) 표면에 게이트 산화막으로 80Å-100Å 두께의 제3산화막(45)을 형성한다.
그 다음 기판(34) 상면에 다결정 실리콘(50)을 상기 제1산화막(36)의 두께 이상으로 침적한다. 그후 상기 다결정 실리콘을 포클(POCl3)로 도핑시켜 저항 Rs가 50Ω/□정도 되도록 한다.
상기 제4(e)도에서 상기 다결정 실리콘을 상기 제3산화막(45)이 노출될때까지 에치백(etch back) 또는 그라이딩 한다. 그리하여 상기 개구부내에만 다결정 실리콘이 잔류되도록 한다.
상기 제4(f)도에서 상기 기판(34) 상면에 잔류하는 제3산화막(45) 및 제1산화막(36)을 제거한다.
그 결과 기판(34) 상면에는 제3산화막으로된 게이트 산화막(45)과 다결정 실리콘으로된 게이트(52)가 형성된다.
그 다음 자기정렬(self-Alignment)방법으로 이온 주입 공정을 실시한다.이때 이온주입되는 불순물은 n형이며 그 도우즈와 에너지는 각각 4E13ions/㎠, 40KeV 정도이다. 그 결과 상기 게이트 하부를 제외한 기판영역에 저농도의 제1소오스 및 드레인(54,56)이 형성된다.
이후 열처리 공정에서 상기 제1소오스 및 드레인(54,56)과 드레쉬홀드 전압 조절을 위한 불순물 도우핑 영역(46)의 확산이 일어나더라도 각 도우핑영역의 측면은 소정거리 이격된다. 왜냐하면 열처리에 의한 불순물 도우핑영역의 확산을 고려하여 상기 제4(b)도의 공정에서 산화막 스페이서(44)를 충분한 폭으로 형성하였기 때문이다.
상기 제4(g)도에서 상기 게이트의 측벽에 1000Å-1300Å의 폭을 가지는 제2산화막 스페이서(58)를 형성한다. 그 다음 상기 기판(34) 상부로부터 n형 불순물을 5E15ions/㎠의 도우즈와 40KeV의 에너지로 이온주입한다. 그 결과 상기 게이트(52) 및 제2스페이서(58) 하부를 제외한 기판 영역에 상기 제1소오스 및 드레인(54,56)과 소정영역 겹치어 고농도의 제2소오스 및 드레인(60,62)이 형성된다.
상술한 본 발명의 일실시예에서는 LDD구조를 갖는 모오스 트랜지스터의 드레쉬홀드 전압 조절을 위한 불순물 도우핑영역 및 펀치스루 억제용 불순물 도우핑영역을 형성하는 방법 및 그 구조에 대해 설명하였다. 그러나 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다른 구조를 갖는 반도체 트랜지스터에 대한 실시예도 가능함을 통상의 지식을 가진자는 잘 알 수 있을 것이다.
상술한 바와 같이 본 발명은 고집적 반도체 트랜지스터의 구조 및 그 제조방법에 있어서 기판 상면에 게이트가 형성될 영역을 한정하여 개구부를 형성한 후 상기 개구부 측벽에 소정의 폭을 가지는 스페이서를 형성하여 소정의 도우즈와 에너지로 제1및 제2이온주입 공정을 자기정렬 방법으로 실시하였다.
그럼으로써 드레쉬홀드 전압 조절용 불순물 도우핑영역과 펀치스루 억제용 불순물 도우핑영역 각각이 소오스 및 드레인영역과 소정거리 이격되게 형성되어 드레인의 도우핑 농도가 상기 두 불순물 도우핑영역으로부터 영향을 받지 않도록 하였다. 그 결과 드레인의 도우핑 농도를 최초의 공정에 의한 농도대로 유지함으로써 희망하는 드레인전류 및 그에 따른 희망하는 구동 특성을 얻을 수 있는 효과가 있다.
또한 펀치스루 억제용 불순물 도우핑영역을 채널하여 하부에 형성시킴으로써 펀치스루를 억제함과 동시에 소오스 또는 드레인과 기판사이의 접합 항복전압의 감소 현상도 방지할 수 있는 효과도 있다. 뿐만아니라 두 불순물 도우핑영역을 자기정렬 방법으로 형성함으로써 트랜지스터의 크기를 감소시켜 소자의 소형화 및 고집적화를 용이하게 구현할 수 있는 효과도 있다.
Claims (10)
- 제1도전형의 반도체 기판(34)과 상기 기판(34)내의 채널영역에 의해 서로 이격되는 제2도전형의 소오스 및 드레인(54,60), (56,62)과, 상기 채널영역 상면에 형성된 게이트 절연막(45)을 중간층으로 하는 게이트(52)를 구비하는 고집적 반도체 트랜지스터에 있어서 상기 채널영역내에 상기 소오스 및 드레인(54,60), (56,62)의 측면으로부터 소정거리 이격되어 형성된 제1도전형의 제1불순물 도우핑영역(46)과, 상기 제1불순물 도우핑영역(46)의 아래쪽에서 불순물 농도의 최고치를 가지며 상기 소오스 및 드레인(54,60), (56,62)의 측면으로부터 소정거리 이격되어 형성된 제1도전형의 제2불순물 도우핑영역(48)을 구비함을 특징으로 하는 고집적 반도체 트랜지스터.
- 제1항에 있어서, 상기 제1불순물 도우핑영역이 드레쉬홀드 전압 조절용이고, 상기 제2불순물 도우핑영역이 펀치스루 억제용임을 특징으로 하는 고집적 반도체 트랜지스터.
- 제2항에 있어서, 상기 제2불순물 도우핑영역(48)이 상기 제1불순물 도우핑영역(46)보다 고농도임을 특징으로 하는 고집적 반도체 트랜지스터.
- 고집적 반도체 트랜지스터의 제조방법에 있어서, 제1도전형의 반도체 기판(34) 상면에 제1절연막(36)을 형성한 후 채널영역을 한정하여 상기 채널영역 상면에 해당하는 상기 제1절연막(36)을 기판(34) 표면이 노출될때까지 식각하여 개구부를 형성하는 제1공정과, 상기 기판(34) 전면에 제2절연막(40)과 제3절연막(42)을 순차적으로 형성하는 제2공정과, 상기 제3절연막(42)을 반응성 이온식각으로 식각하여 상기개구부의 측벽에 제3절연막 스페이서(44)를 형성하는 제3공정과, 상기 기판(34) 전면에 소정의 도우즈와 에너지로 제1및 제2이온주입 공정을 연속적으로 실시하여 상기 제1절연막(36) 및 제3절연막 스페이서(44)로부터 노출된 기판 하면과 그 하부에 제1및 제2불순물 도우핑영역(46,48)을 형성하는 제4공정을 순차적으로 구비함을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제1및 제3절연막(36,42)이 산화막임을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제2절연막(40)이 질화막임을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제2불순물 도우핑영역(48)이 상기 제1불순물 도우핑영역(46)보다 고에너지, 고농도의 불순물 이온주입 공정에 의해 형성됨을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
- 제7항에 있어서, 상기 제1불순물 도우핑영역(46)과 소오스 및 드레인영역 사이의 간격이 상기 제3절연막 스페이서(44)의 폭에 의해 조절됨을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 제3절연막 스페이서(44)의 폭이 제1불순물 도우핑영역(46)의 측면 확산폭과 소오스 또는 드레인의 측면 확산폭의 합보다 크거나 같음을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제4공정 후에 상기 제3절연막 스페이서(44)와 제2절연막(40)을 순차적으로 제거하는 제5공정과, 상기 기판(34) 전면에 게이트 절연막(45)을 형성한 후 제1절연층(50)을 상기 제1절연막(36)의 두개 이상으로 형성하는 제6공정과, 상기 제1도전층(50)의 표면이 상기 제1절연막(36) 상면의 게이트 절연막(45)의 표면과 일치할때까지 평탄화 공정을 실시하는 제7공정과, 상기 노출된 게이트 절연막(45) 및 그 하면의 제1절연막(36)을 제거한 후 1회 이상의 이온주입 공정을 실시하여 제2도전형의 소오스 및 드레인영역을 형성하는 제8공정을 더 구비함을 특징으로 하는 고집적 반도체 트랜지스터의 제조방법.
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