KR0137857B1

KR0137857B1 - 반도체 장치

Info

Publication number: KR0137857B1
Application number: KR1019930009855A
Authority: KR
Inventors: 마사카즈 가쿠무; 가즈타카 노가미; 유키 사토
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1992-06-02
Filing date: 1993-06-02
Publication date: 1998-06-01
Also published as: DE69305421T2; EP0573009B1; KR940001384A; EP0573009A1; DE69305421D1; US5592010A

Abstract

본 발명은 고속성을 중시할 때에는 MOSFET의 임계치를 낮게 설정할 수 있고, 스탠드바이시 등의 저소비 전력을 중시할 때에는 MOSFET의 임계치를 높게 설정할 수 있고, 고속성과 저소비 전력의 양립을 달성하는 반도체 장치를 제공하는데 있다.

n형 Si 기판(칩)(1)위에 P웰 영역이 선택적으로 형성되고, 기판(1)의 표면에 형성된 P채널의 MOSFET와 P웰 영역에 형성된 n채널 MOSFET를 기본셀로 하는 셀영역(4)과, 기판(1)위에 형성된 입출력회로(2)와, 기판(1)위에 형성된 기판 바이어스 발생회로(3)를 구비한 반도체 장치이고, 입출력회로(2)를 통하여 기판 바이어스 발생회로(3)를 제어하고, 기판(1) 및 P웰 영역에 걸리는 바이어스(7,8)를 MOSFET의 동작 모드에 따라서 가변하는 것을 특징으로 한다.

Description

반도체 장치

제1도는 제1실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도.

제2도는 제1실시예에 있어서의 기본셀 구조를 나타낸 단면도.

제3도는 제2실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도.

제4도는 제3실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도.

제5도는 제4실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도.

제6도, 제7도 및 제8도는 제5, 제6 및 제7실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도.

*도면의 주요 부분에 대한 부호의 설명*

1:LSI 칩

2:입출력 회로

3:기판 바이어스 발생 회로

4:주회로

5:입출력 신호

6:입출력 신호를 기초로 발생된 기판 바이어스 제어 신호

7:칩 내부에서 발생된 n형 기판에 걸리는 기판 바이어스

8:칩 내부에서 발생된 p형 기판에 걸리는 기판 바이어스

9:외부 기판 바이어스 제어 신호

10:n형 기판 또는 p웰에 걸리는 기판 바이어스

11:외부에서 n형 기판에 걸리는 기판 바이어스

12:외부에서 p형 기판에 걸리는 기판 바이어스

21:n형 Si 기판(제1도전형 반도체 기판)

22:p+형 소스·드레인 영역

23,33:게이트 산화막

23,34:게이트 전극

31:p웰(제2도전형 웰)

32:n+형 소스·드레인 영역

41:소자 분리용 절연막

본 발명은 반도체 장치에 관한 것으로, 특히 MOSFET를 포함한 집적 회로에 있어서 그 디바이스를 포함한 기판의 전위를 변화시키도록 한 반도체 장치에 관한 것이다.

집적 회로중에는 MOSFET가 다수 포함되지만, MOSFET에는 임계치가 존재하고, 이것에 의해 트랜지스터의 ON-OFF 특성이 결정된다. 이 임계치는 집적 회로의 속도, 스탠드바이시 전류 등의 제한, 즉 MOSFET의 구동 능력이나 게이트 전압이 0V일 때의 누설 전류에 의해 결정된다.

MOSFET의 임계치는 통상 게이트 산화막 두께나 게이트 산화막 하부의 Si 기판에 있어서의 불순물 농도에 따라 제한된다. 일반적으로 임계치를 높게 하기 위해서는 게이트 산화막의 두께를 증가시키거나 게이트 산화막 하부의 Si 기판의 불순물 농도를 높게 하면 된다. 반대로 임계치를 낮게 하기 위해서는 게이트 산화막 두께를 얇게하고, 게이트 산화막 하부의 Si 기판의 불순물 농도를 낮게하면 된다. 그러나, 임계치가 높으면, 누설 전류가 억제되는 대신 MOSFET의 구동 능력은 떨어진다. 반대로 임계치가 낮으면, MOSFET의 구동 능력이 증가하는 대신 누설 전류는 증대한다.

이처럼 MOSFET에서 임계치가 결정되어 버리면, 누설 전류와 구동 능력은 스스로 결정되어 버린다. 또 MOSFET를 미세화하면, 펀치스루나 쇼트 채널 효과를 방지하기 위해 게이트 산화막 두께를 얇게할 필요가 있지만, 이 경우에는 과도하게 불순물 농도를 높게 하지 않으면 소망의 임계치가 얻어지지 않는다.

이 문제점을 해결하기 위해 집적 회로의 일부 또는 모두에 기판 바이어스를 거는 방법 등이 제안되어 있으며, DRAM을 중심으로 실시되고 있다. 기판 바이어스를 걸면 MOSFET의 임계치는 높아지므로, 불순물 농도가 다소 낮더라도 누설 전류를 낮출 수 있다. 또 집적 회로중의 MOSFET의 게이트 산화막 하부의 Si 기판의 불순물 농도를 장소에 따라 변화시켜 구동 능력을 중시하는 MOSFET의 임계치는 낮게 설정하고, 누설 전류를 중시하는 MOSFET의 임계치를 높게하는 것이 제안되어 실시되어 왔다.

이들의 개선 방법은 집적도가 낮을 때나 동작 전압이 5V까지는 유효했었다. 그러나, 집적도가 증가하면, 고속화와 저스탠드바이시를 위한 MOSFET의 작성방법이 달라져서 프로세스상의 곤란도가 증가되어 왔다. 또 동작 전압이 낮아지면, 임계치가 동작 전압에서 차지하는 비율이 증가하여, 더욱 곤란도가 증가했다.

예를들어 동작 전압이 1.5V에서는 고속성을 유지하기 위해서는 임계치가 0.3V 이하일 것, 즉 동작 전압이 약 2할 이하가 필요하다는 것을 해석적으로 알고 있다. 한편, 300K 이상의 게이트를 갖는 논리 접적회로의 스탠드바이시를 약 10μA 이하로 하려고 하면, 임계치는 0.6V 이상으로 하지 않으면 안된다. 또 동작 전압이 다를 때에는 고속성을 유지하기 위한 임계치가 달라, 예를들면 동작 전압이 3V에서는 0.6V 이하, 1.5V에서는 0.3V 이하로 된다. 이 때문에 종래 방법으로 이들의 양립은 매우 어려웠었다.

이처럼 종래 MOSFET를 갖는 반도체 장치에 있어서는 집적 회로중의 MOSFET가 하나의 임계치밖에 실현할 수 없으므로, 집적 회로의 고속화와 저스탠드바이시의 양립 또는 동작 전원이 상이한 경우에 가장 적합한 임계치 설정은 곤란했었다.

본 발명은 이와 같은 사정을 고려하여 이루어진 것으로서 그 목적으로 하는 바는 고속성을 중시할 때와 저소비 전력을 중시할 때와 같은 동작 모드 또는 동작 전압에 의해 MOSFET의 임계치를 각각 최적으로 설정할 수 있는 반도체 장치를 제공하는데 있다.

본 발명의 제1의 골자는 주회로의 동작 모드에 의해 MOSFET의 기판 바이어스를 변화시키는데 있다. 즉, 원래의 MOSFET의 임계치를 낮게 설정해 두고, 예를들어 회로 성능을 중시하는 동작시에는 그대로 동작시키고, 스탠드바이시에는 기판 바이어스를 작용시켜서 MOSFET의 임계치를 높게 변화시키며, MOSFET의 누설 전류를 억제하여 스탠드바이시 전류를 낮게하는 것을 특징으로 한다. 또 본 발명의 제2의 골자는 주회로의 동작 전압의 값에 따라서 MOSFET의 어떤 기판 바이어스를 변화시키는데 있다.

본 발명에 의하면, 주회로의 동작 모드 또는 동작 전압에 따라서 기판 바이어스를 가변시킴으로써 고속성과 저소비 전력의 양립 또는 동갖 전압이 상이한 경우에도 최적의 임계치 설정을 달성할 수 있게 된다.

이하, 본 발명의 상세를 도시한 실시예에 의해 설명한다.

제1도는 본 발명의 제1의 실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도이다. 도면중 1은 n형 기판에 P웰을 갖는 CMOS 구조의 LSI칩, 2는 외부와의 데이타의 수수를 행하는 입출력 회로, 3은 입출력 회로(2)를 통해 공급되는 신호 6을 토대로 예를들어 -0.V와 0.5V의 전위를 발생시키는 기판 바이어스 발생회로, 4는 P채널 및 n채널의 MOSFET를 포함하는 주회로이다. LSI칩(1)내에 상기 입출력 회로(2), 기판 바이어스 발생회로(3) 및 주회로(4)가 내장되어 있다.

제2도는 LSI칩(1)의 소자 구조, 특히 주회로(4)에 있어서의 기본 소자 구조를 나타낸 단면도이다. n형 Si 기판(제1도젼형 반도체 기판)(21)의 표면층의 일부에 P웰(제2도전형 웰)(31)이 형성되어 있다. 기판(21)의 표면에는 P+형의 소스·드레인 영역(22)과 게이트 산화막(23) 및 게이트 전극(24)으로 이루어진 P채널 MOSFET(제1MOSFET)가 형성되고, P웰(31)의 표면에는 n+형의 소스·드레인 영역(32)과 게이트 산화막(33) 및 게이트 전극(34)으로 이루어진 n채널 MOSFET(제2MOSFET)가 형성되어 있다. 그리고 P채널 MOSFET와 n채널 MOSFET와의 사이에는 소자 분리용 절연막(41)이 형성되어 있다.

다음에 본 실시예의 장치의 회로 동작에 대해 설명한다. LSI칩(1)에는 최소 치수가 0.5μm의 n채널 MOSFET(이하, nMOS라고 함)와 P채널(이하, pMOS라고 함)가 포함되어 있다. 또, 게이트 산화막 두께는 11nm이며, 불순물 농도의 피크치는 약 1.5×10¹⁷cm^-3이다. 기판 바이어스가 0V일 때의 nMOS의 임계치가 0.3V이며, pMOS의 임계치가 -0.3V이다.

이 LSI칩(1)이 스탠드바이시 모드로 되면 신호 7과 8의 경로를 지나 nMOS가 있는 P웰(31)에 -0.5V의 전위를, pMOS가 있는 n형 기판(21)에 0.5V의 전위를 발생시킨다. 그러면 nMOS의 임계치는 약 0.6V가 되고, pMOS의 임계치는 약 -0.6V가 된다. 이것에 의해 MOSFET의 서브 임계치 누설 전류는 약 1pA/μm가 되고, LSI칩(1)에 포함되는 트랜지스터의 폭의 길이의 합계를 약 10m으로 하면, LSI칩 전체에서 10μA의 매우 낮은 스탠드바이시 전류를 실현할 수 있다. 한편, 동작시는 기판 바이어스를 발생하지 않고 0V가 되어, nMOS의 임계치는 0.3V이고, pMOS의 임계치는 -0.3V이므로, LSI칩으로서의 성능을 전혀 손상시키지 않는다. 본 실시예의 장치의 회로 동작의 또 하나의 예를 설명한다. 동일한 집적 회로에 있어서 기판 바이어스가 0V일 때의 nMOS의 임계치를 0.6V, pMOS의 임계치를 -0.6V로 해둔다. 이때의 MOSFET의 서브 임계치 누설 전류는 약 1pA/μm가 되고, LSI칩(1)에 포함되는 트랜지스터의 폭의 길이의 합계를 약 10m으로 하면, LSI칩 전체에서 10μA의 매우 낮은 스탠드바이시 전류를 실현할 수 있다.

한편, 동작시는 신호 7과 8의 경로를 지나 nMOS가 있는 P웰(31)에 0.3V의 전위를, pMOS가 있는 n형 Si 기판(21)에 -0.3V의 전위를 발생시킨다. 그러면, nMOS의 임계치는 약 0.3V, pMOS의 임계치는 약 -0.3V로 되어, 역시 LSI칩으로서의 성능을 전혀 손상하지 않는다.

이처럼 본 실시예에 의하면, LSI칩(1)내에 주회로(4)와 함께 기판 바이어스 발생회로(3)를 설치하고, MOSFET의 동작 모드에 따라서 기판 바이어스를 가변 설정하고 있다. 이 때문에 고속성을 중기할 때에는 MOSFET의 임계치를 낮게 설정할 수 있고, 스탠드바이시 등의 저소비 전력이 중시될 때에는MOSFET의 임계치를 높게 설정할 수 있다. 따라서, 동작시에 있어서의 구동 능력을 향상시킴과 동시에, 스탠드바이시에 있어서의 누설 전류를 저감시킬 수 있으며, 프로세스의 복잡화를 초래함이 없이 고속성과 저소비 전력의 양립을 달성할 수 있다. 그리고 이 효과는 특히 전원 전압이 낮고 집적도가 높아졌을 경우에 유효하다.

또한, 제1실시예에서는 동작 모드로서, 동작시와 스탠드바이시를 예로들어 기판 바이어스의 값을 변화시켰지만, 이것에 한정되지 않고 예를들어 동작시의 고속 모드와 저속 모드로 변환시키도 된다.

다음에, 본 발명의 다른 실시예에 대해 제3도∼제5도를 참조하여 설명한다. 그리고, 제3도∼제5도에 있어서 제1도와 동일 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.

제3도는 본 발명의 제2실시예이며, 이 실시예에서는 기판 바이어스 발생회로(3)의 ON-OFF를 입출력 신호가 아니라 외부로부터의 제어 신호(9)로 하고 있다.

제4도는 본 발명의 제3실시예이며, 이 실시예에서는 nMOS가 있는 P웰과 pMOS가 있는 n형 기판에 동시에 기판 바이어스를 거는 것이 아니라 신호 10의 경로를 통해 P웰 또는 기판의 한쪽 바이어스 전압을 인가하도록 하고 있다. 예를들면 P웰부에만 -0.5V의 전위를 걸도록 해도 되며, 반대로 n형 기판에만 0.5V의 전위를 걸도록 해도 된다.

제5도는 본 발명의 제4실시예이며, 이 실시예에서는 n형 기판 또는 P웰부에 동시에 또는 일부에 직접 외부로부터의 바이어스 전압을 걸어 시스템내에서 이 바이어스를 제어하도록 하고 있다.

제6도는 본 발명의 제5의 실시예이며, 이 실시예에서는 입출력 회로(2)에 기판 바이어스 발생회로(3)의 출력(7),(8)이 입력되어 있지 않다. 즉, 입출력 회로(2)에 대해서는 기판 바이어스를 제어하지 않고, 주회로(4)만 제어하도록 하고 있다. 이와 같은 제2∼제5실시예에 있어서도 제1실시예와 동일한 효과가 얻어진다.

다음에 본 발명의 제6실시예에 대해 제7도를 참조하여 설명한다. 제7도는 본 발명의 제6실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도이다. 도면중 13은 n형 기판에 P웰을 갖는 CMOS 구조의 LSI칩, 14는 외부와의 데이타의 수수를 행하는 입출력회로, 15는 LSI칩(13)에 입력되는 전압의 값을 검지하는 검지회로, 16은 검지회로(15)를 통해 공급되는 신호 17을 기초하여, 예를들어 1.5V와 -1.5V전위를 발생시키는 기판 바이어스 발생회로, 18은 P채널 및 n채널의 MOSFET를 포함하는 주회로이다. LSI칩(13)내에 상기 입출력 회로(14), 검지회로(15), 기판 바이어스 발생회로(16) 및 주회로(18)가 내장되어 있다.

LSI칩(13)의 기본 소자 구조를 나타낸 단면도에 대해서는 제1실시예와 동일하게 제2도를 참조하고, 그 상세한 설명은 생략한다.

다음에, 본 실시예의 회로 동작에 대해 설명한다. 기판 바이어스가 0V일 때의 nMOS의 임계치를 0.1V로, pMOS의 임계치를 -0.1V로 해둔다.

이 LSI칩(13)에 예를들어 3V가 입력되면, 검지회로(15)는 H 레벨의 값을 출력한다. 이 H 레벨의 값은 신호 17의 경로를 지나 기판 바이어스 발생회로(16)에 입력된다. 기판 바이어스 발생회로(16)는 이 신호 17을 받아 신호 19와 20의 경로를 지나 nMOS가 있는 P웰(31)에 -1.5V의 전위를, pMOS가 있는 n형 Si 기판(21)에 1.5V의 전위를 발생시킨다. 그러면 nMOS의 임계치는 약 0.6V가 되고, pMOS의 임계치는 약 -0.6V가 된다. 이것에 의해 3V 동작에서의 고속성과 저소비 전력을 실현할 수 있다.

한편, LSI칩(13)에 예를들어 1.5V가 입력되면, 검지회로(15)는 L 레벨의 값을 출력한다. 이 L 레벨의 값은 신호 17의 경로를 지나, 기판 바이어스 발생회로(16)에 입력된다. 기판 바이어스 발생회로(16)는 이 신호 17을 받아 신호 19와 20의 경로를 지나 nMOS가 있는 P웰(31)에 0.7V의 전위를, pMOS가 있는 n형 기판(21)에 -0.7V의 전위를 발생시킨다. 그러면 nMOS의 임계치는 약 0.3V가 되고, pMOS의 임계치는 약 -0.3V가 된다. 이것에 의해 1.5V 동작에서의 고속성을 실현할 수 있다.

즉, 본 실시예처럼 검지회로를 설치함으로써, 동작 전압의 15∼20% 이하의 적정한 임계치 전압을 실현할 수 있어서 고속 동작을 넓은 전압 범위에서 보증할 수 있다.

또, 본 실시예의 회로 동작의 다른예를 설명한다. 기판 바이어스가 0V일 때의 nMOS의 임계치를 0.5V로, pMOS의 임계치를 -0.5V로 해둔다.

이 LSI칩(13)에 예를들어 5V가 입력되면, 검지회로(15)는 H 레벨의 값을 출력한다. 이 H 레벨의 값은 신호 17의 경로를 지나 기판 바이어스 발생회로(16)에 입력된다. 기판 바이어스 발생회로(16)는 이 신호 17을 받아, 신호 19와 20의 경로를 지나 nMOS가 있는 P웰(31)에 0.8V의 전위를, pMOS가 있는 n형 Si 기판(21)에 -0.8V의 전위를 발생시킨다. 그러면 nMOS의 임계치는 약 1V로 되고, pMOS의 임계치는 약 -1V로 된다. 이것에 의해, 5V 동작에서의 고속성과 저소비 전력을 실현할 수 있다.

한편, LSI칩(13)에 예를들어 3V가 입력되면 검지회로(15)는 L 레벨의 값을 출력한다. 이 L 레벨의 값은 신호 17의 경로를 지나 MOSFET 발생회로(16)에 입력된다. 기판 바이어스 발생회로(16)는 이 신호 17을 받아, 기판 바이어스를 발생시키지 않고 0V로 되고, nMOS의 임계치는 0.5V이고, pMOS의 임계치는 -0.5V이므로 3V 동작에서의 고속성과 저소비 전력을 실현할 수 있다.

즉, 전압이 높아져서 펀치스루 등의 누설 전류를 억제할 필요가 있을때, 또는 동작 소비 전력을 작게하고 싶을 때는 기판 바이어스를 발생시켜 임계치를 높게 하는 것에 의해 실현할 수 있다.

이처럼 본 실시예에 의하면, LSI칩(13)내에 주회로(18)와 함께 기판 바이어스 발생회로(16) 및 검지회로(15)를 설치하고, 주회로(18)의 동작 전압의 값에 따라 기판 바이어스를 가변 설정하고 있다. 이 때문에 다른 동작 전압에서의 고속성 또는 저소비 전력을 중시한 임계치 설정을, 동일한 프로세스 조건으로 만든 칩으로 자동적으로 실현할 수 있다.

다음에, 본 발명의 제7실시예에 대해 제8도를 참조하여 설명한다. 제8도는 본 발명의 제7실시예에 의한 반도체 장치의 회로 구성을 나타낸 블록도이다. 도면중 50은 n형 기판에 P웰을 갖는 CMOS 구조의 LSI칩, 51은 외부와의 데이타의 수수를 행하는 입출력 회로, 52는 LSI칩(13)에 입력되는 전압의 값을 강압하는 강압회로, 53은 강압회로(52)에서 출력되는 전압의 값을 검지하는 검지회로, 54는 검지회로(53)를 통해 공급되는 신호 55를 기초로 예륵들어 1.5V와 -1.5V의 전위를 발생시키는 기판 바이어스 발생회로, 56은 P채널 및 N채널의 MOSFET를 포함하며, 고전압 동작부와 저전압 동작부를 갖는 주회로이다. LSI칩(50)내에 상기 입출력 회로(51), 강압회로(52), 검지회로(53), 기판 바이어스 발생회로(54) 및 주회로(56)가 내장되어 있다.

이 실시예에서는 주회로(56)를 고전압 동작부와 저전압 동작부로 나누고, 동작 전압이 낮고 임계치가 동작 전압에서 차지하는 비율이 높은 저전압 동작부만, 기판 바이어스를 제어하고 있다. 예를들어 저전압 동작부를 동작시키는 전압치를 검지회로(53)에서 검지하고, 검지된 값에 따라 H 레벨이나 L 레벨의 신호 55를 발생시킨다. 기판 바이어스 발생회로(54)는 H 레벨의 신호 55를 받았을대, 신호 57, 58의 경로를 지나 기판 바이어스를 발생시킨다. 한편, L 레벨의 신호를 받았을 때는 기판 바이어스를 발생시키지 않는다. 이와 같이 저전압 동작부의 동작 전압에 의해 기판 바이어스를 제어함으로써, 제6실시예와 동일한 효과를 얻을 수 있다.

또한, 예를들어 입출력 회로(51)로부터의 신호에 의해, 저전압 동작부의 동작 모드에 의해 기판 바이어스를 제어할 수도 있다. 이 경우는 제1실시예와 동일한 효과를 얻을 수 있다. 특히 동작 전압이 낮아지면, 고속성과 저소비 전력을 양립시키기가 곤란해지기 때문에 저전압 동작부의 기판 바이어스를 제어하는 것은 매우 효과가 크다. 또 동작 모드에 의해 기판 바이어스를 제어할 때에는 검지회로(53)는 반드시 필요하지는 않다.

이처럼 본 실시예에 의하면, LSI칩(50)내에 주회로(16)와 함께 기판 바이어스 발생회로(54), 강압회로(52) 및 검지회로(53)를 설치하고, 저전압 동작부만 기판 바이어스를 가변 설정하고 있다. 이 때문에 임계치가 동작 전압에서 차지하는 비율이 높은 저전압 동작부에서 최적의 임계치를 얻을 수 있다.

또한, 제7, 제8실시예에 대해성는 제1실시예와 같이, 제2 내지 제6실시예가 적용될 수 있음은 물론이다.

그리고 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 실시예에서는 기판으로서 n형 Si를 사용했지만, P형 Si를 사용해도 된다. 또한 Si에 한정되지 않고 다른 다른 반도체를 용할 수도 있다. 실시예에서는 웰 구조가 n형 기판에 P웰을 갖는 CMOS형이었지만, 웰 구조가 P형 기판에 n웰을 갖는 CMOS형으로도 물론 적용할 수 있고, 기판의 타입에는 의존하지 않는다. 또 CMOS LSI칩뿐만이 아니라 nMOS형 또는 pMOS형 단독으로, 또한 MOS와 바이폴라를 조합한 BiCMOS 타입의 집적 회로에도 적용할 수 있다.

또 동작시에 있어서도 소비전력이 중시되고, 성능이 중시되지 않을 때에는 기판 바이어스 회로를 작용하여 MOSFET의 임계치를 높게 하고, 성능이 중시될 때에는 기판 바이어스 발생회로를 죽여 MOSFET의 임계치를 낮게하는 방법도 고려된다. 기타, 본 발명의 요지를 벗어나지 않는 범위내에서 여러가지 변형하여 실시할 수 있다.

또한, 본원의 특허청구의 범위의 각 구성 요건에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

이상 상세히 기술한 바와 같이 본 발명에 의하면 주회로의 동작 모드 또는 동작 전압에 따라서 기판 바이어스를 가변 설정함으로써, MOSFET의 임계치를 각각 최적으로 설정할 수 있는 반도체 장치를 실현할 수 있게 된다.

Claims

장치의 동작 모드 또는 동작 전압에 따라서 n채널 및 p채널 MOSFET를 포함하는 반도체 장치의 임게전압을 가변하는 방법에 있어서,

반도체 장치의 스탠드바이시 모드시에 n채널 MOSFET의 p형 기판에 음의 전위를 발생시키고, p채널 MOSFET의 n형 기판에 양의 전위를 발생시킴으로써 MOSFET의 임게전압의 절대값을 증가시키는 단계와;

반도체 장치의 동작 모드시에 n채널 MOSFET의 p형 기판에 양의 전위를 발생시키고, p채널 MOSFET의 n형 기판에 음의 전위를 발생시킴으로써 MOSFET의 임게전압의 절대값을 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 임게전압 가변 방법.
주회로(4,18,56)와;

상기 주회로와 외부와의 데이타의 입출력을 실행하는 입출력 회로(2,14,51)와;

상기 주회로(4,18,56) 및 상기 입출력 회로(2,14,51)에 결합도고, 상기 주회로(4,18,56)의 동작 모드 또는 동작 전압에 따라서 주회로(4,18,56)의 기판 바이어스를 가변하는 기판 바이어스 발생회로(3,16,54)를 구비하고,

상기 주회로(4,18,56), 상기 입출력 회로(2,14,51) 및 상기 기판 바이어스 발생회로(3,16,54)는 제1도전형 반도체 기판과 제2도전형 웰을 갖는 CMOS 구조의 LSI칩(1,13,50)의 부분에 모두 형성되는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 기판 바이어스 발생회로(3,16,54)는,

반도체 장치의 스탠드바이시 모드시에 n채널 MOSFET의 p형 기판에 음의 전위를 발생시키고, p채널 MOSFET의 n형 기판에 양의 전위를 발생시킴으로써 MOSFET의 임게전압의 절대값을 증가시키는 수단과;

반도체 장치의 동작 모드시에 n채널 MOSFET의 p형 기판에 양의 전위를 발생시키고, p채널 MOSFET의 n형 기판에 음의 전위를 발생시킴으로써 MOSFET의 임게전압의 절대값을 감소시키는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
제2항 또는 제3항에 있어서,

상기 기판 바이어스 발생회로(3,16,54)는 상기 LSI칩(1,13,50)의 반도체 기판의 외부 장치로부터의 신호에 의하여 제어되는 것을 특징으로 하는 반도체 장치.
제2항 또는 제3항에 있어서,

상기 LSI칩(1,13,50)의 반도체 기판상에 설치되어 상기 주회로(4,18,56)의 동작 전압의 값을 검지하고 상기 기판 바이어스 발생회로(3,16,54)를 제어하는 검지회로(15,53)를 추가로 포함하는 것을 특징으로 하는 반도체 장치.